CN102456398A - 阻性存储器件、初始化方法、和包括其的电子设备 - Google Patents

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CN102456398A CN201110319574.1A CN201110319574A CN102456398A CN 102456398 A CN102456398 A CN 102456398A CN 201110319574 A CN201110319574 A CN 201110319574A CN 102456398 A CN102456398 A CN 102456398A
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Abstract

提供一种阻性存储器件和初始化的方法。该阻性存储器件包括连接在位线与第一极板之间的第一组阻性存储单元和连接在位线与第二极板之间的第二组阻性存储单元。在与阻性存储单元的正常操作关联的正常路径之外，分别向第一和第二极板施加第一和第二初始化电压。

Description

阻性存储器件、初始化方法、和包括其的电子设备
技术领域
本发明构思的实施例涉及阻性存储器件，而且更具体地，涉及使用不影响正常路径的至少一个初始化路径初始化阻性存储单元的阻性存储器件。本发明构思的实施例还涉及阻性存储器件的初始化方法和包括阻性存储器件的电子设备。
背景技术
阻性存储单元内的电阻元件(“存储电阻器”)的电阻可以根据提供到存储电阻器的电压或电流而变化。使用该电阻可变性，可以将阻性存储单元适配为存储与不同的存储电阻器状态关联的信息。相变随机存取存储器(PRAM)使用一种或多种成分(constituent)相变材料和电压/电流的特定施加来定义两个或更多个电阻状态，其中每个电阻状态指示对应的存储的数据值。
磁阻随机存取存储器(MRAM)使用磁固定(pinned)层和磁自由层的磁自旋方向之间的差异来定义对齐状态或非对齐状态。可以将这些不同的磁感应的电阻状态与各种数据值关联。
诸如氧化镍(NIO)半导体的氧化物半导体类似地定义与氧化物内部形成的细丝有关的电阻差异，而导电桥接随机存取存储器(CBRAM)定义与离子的累积有关的电阻差异。
每一种前述存储器技术中，可以将特定存储单元不同地置于多个可能的状态(例如，置位状态、重置状态、编程状态、擦除状态等)之一。使用对应的存储系统操作(例如，编程操作、擦除操作、写操作等)来创建用于将阻性存储单元置于期望的状态所必需的电压/电流条件。如传统上理解的，可以将许多阻性存储单元置于所谓的“初始化状态”。在二进制阻性存储单元的上下文中，初始化状态是与用于存储数据的高电阻状态或低电阻状态不同的第三种状态。
例如，细丝型电阻随机存取存储器(RRAM)根据氧化物内部细丝的布置来改变存储单元电阻。为了初始化细丝型RRAM用于使用，必须在制造之后在氧化物内部初始形成细丝。为此，对RRAM执行初始化操作(或“形成(forming)”)。然而，当从制造商提供，而且在存储单元形成之前，RRAM中的存储单元的电阻比之后用于指示特定数据状态的高电阻状态大得多。因此，在执行形成或初始化操作之前，阻性存储单元将处于初始化状态，并且将展示对应的操作特性。于是，一个或多个初始化操作的执行必须在交付包括阻性存储单元的存储系统之前发生。
前述示例(PRAM、MRAM、RRAM、CBRAM)只是范例。本领域技术人员不难理解，阻性存储器领域正在开展大量研究，而且在不久的将来很可能出现其他类型的阻性存储器。然而，尽管事实上阻性存储器的结构和操作原理将要改变，初始化仍将是用于提供可用的阻性存储系统所需的过程的必要部分。
该情况下，应当进一步注意，阻性存储器的初始化典型地需要比编程或写操作期间使用的电压/电流(例如，1V左右)大得多的电压/电流(例如，3V左右)。该独特的初始化操作需求从设计角度看尤为繁重，因为初始化在交付消费者之前阻性存储器的测试阶段期间仅执行一次初始化。除了使用大得多的“初始化电压”(与编程电压相比)之外，初始化操作以比正常编程时间段大得多的时间段向阻性存储单元施加初始化电压。结合起来，由一次性执行、但却是必要的初始化操作单独驱动的这些操作需求倾向于强迫成分阻性存储器以及其他消费存储系统资源(硬件和软件二者)的过度设计。
发明内容
在一个实施例中，本发明构思提供一种阻性存储器件，包括：存储单元阵列，根据多条字线和多条位线布置阻性存储单元，其中第一组阻性存储单元连接在该多条位线与第一极板之间，而第二组阻性存储单元连接在该多条位线与第二极板之间，第一初始化焊盘，在初始化操作期间从该阻性存储器件外部的初始化设备接收第一初始化电压并向第一极板提供第一初始化电压，和第二初始化焊盘，在初始化操作期间从该初始化设备接收第二初始化电压并向第二极板提供第二初始化电压，其中在与阻性存储单元的正常操作关联的正常路径之外，分别向第一和第二极板施加第一和第二初始化电压。
在另一个实施例中，本发明构思提供一种电子设备，包括：阻性存储器件；以及处理器，控制该阻性存储器件的操作。该阻性存储器件包括：存储单元阵列，根据多条字线和多条位线布置阻性存储单元，其中第一组阻性存储单元连接在该多条位线与第一极板之间，而第二组阻性存储单元连接在该多条位线与第二极板之间，第一初始化焊盘，在初始化操作期间从该阻性存储器件外部的初始化设备接收第一初始化电压并向第一极板提供第一初始化电压，和第二初始化焊盘，在初始化操作期间从该初始化设备接收第二初始化电压并向第二极板提供第二初始化电压，其中在与阻性存储单元的正常操作关联的正常路径之外，分别向第一和第二极板施加第一和第二初始化电压。
在另一个实施例中，本发明构思提供一种存储卡，包括：阻性存储器件；卡接口；以及存储控制器，控制该卡接口与该阻性存储器件之间的数据交换。该阻性存储器件包括：存储单元阵列，根据多条字线和多条位线布置阻性存储单元，其中第一组阻性存储单元连接在该多条位线与第一极板之间，而第二组阻性存储单元连接在该多条位线与第二极板之间，第一初始化焊盘，在初始化操作期间从该阻性存储器件外部的初始化设备接收第一初始化电压并向第一极板提供第一初始化电压，和第二初始化焊盘，在初始化操作期间从该初始化设备接收第二初始化电压并向第二极板提供第二初始化电压，其中在与阻性存储单元的正常操作关联的正常路径之外，分别向第一和第二极板施加第一和第二初始化电压。
在另一个实施例中，本发明构思提供一种三维存储器件，包括电互连的多个阻性存储器件。该多个阻性存储器件中的至少一个包括：存储单元阵列，根据多条字线和多条位线布置阻性存储单元，其中第一组阻性存储单元连接在该多条位线与第一极板之间，而第二组阻性存储单元连接在该多条位线与第二极板之间，第一初始化焊盘，在初始化操作期间从该阻性存储器件外部的初始化设备接收第一初始化电压并向第一极板提供第一初始化电压，和第二初始化焊盘，在初始化操作期间从该初始化设备接收第二初始化电压并向第二极板提供第二初始化电压，其中在与阻性存储单元的正常操作关联的正常路径之外，分别向第一和第二极板施加第一和第二初始化电压。
在另一个实施例中，本发明构思提供一种阻性存储器件的存储单元阵列中的阻性存储单元的初始化的方法，其中第一组阻性存储单元连接在多条位线与第一极板之间，而第二组阻性存储单元连接在该多条位线与第二极板之间，而且所述阻性存储单元被配置为使得在正常编程操作期间向所述阻性存储单元中的至少一个写入写数据，该方法包括：将初始化设备连接到该阻性存储器件；以及通过使用该初始化设备产生第一初始电压和第二初始电压、和在用于向所述阻性存储单元中的至少一个写入写数据而在正常操作期间使用的正常路径之外向第一极板施加第一初始化电压并向第二极板施加第二初始化电压，在该初始化设备的控制下执行初始化操作。
附图说明
通过下面结合附图的实施例的描述，本发明的这些和/或其他方面和优点将变得显而易见和更加易于理解，其中：
图1是示出与初始化设备相连的根据本发明构思的实施例的阻性存储器件的系统框图；
图2示出图1中所示的存储单元阵列的一个可能的实施例；
图3示出图1中所示的存储单元阵列的另一个实施例；
图4是进一步示出一种初始化阻性存储单元的方法的图；
图5是进一步示出根据本发明构思的实施例的初始化阻性存储单元的方法的电路图；
图6是进一步示出根据本发明构思的另一个实施例的初始化阻性存储单元的方法的电路图；
图7是进一步示出根据本发明构思的另一个实施例的初始化阻性存储单元的方法的电路图；
图8是示出根据本发明构思的实施例的使用正常路径执行初始化操作的阻性存储器件的框图；
图9是示出使用图8中所示的阻性存储器件的正常路径执行的写操作的电路图；
图10是示出使用图8中所示的阻性存储器件的正常路径执行的初始化方法的电路图；
图11是示出向图9和10的电路图中的每条源极线和位线施加的电压的波形图；
图12是包括诸如图1中所示的阻性存储器件的电子设备的总系统框图；
图13是包括诸如图1中所示的阻性存储器件的另一种电子设备的总系统框图；
图14是包括诸如图1中所示的阻性存储器件的存储卡的框图；
图15是包括诸如图1中所示的阻性存储器件的另一种电子设备的总系统框图；
图16是包括诸如图1中所示的阻性存储器件的另一种电子设备的总系统框图；
图17是以相关部分示出包括诸如图1中所示的阻性存储器件的三维存储器件的框图；以及
图18是以相关部分示出包括诸如图1中所示的阻性存储器件的另一种三维存储器件的框图。
具体实施方式
现在将参照附图中示出的本发明构思的某些性实施例。说明书和附图全文中，使用相似的引用数字和标记来指示相同或类似的元件。应当注意，本发明构思可以以多种方式实现而不限于仅仅所示的实施例。
图1是示出与初始化设备相连的根据本发明构思的实施例的阻性存储器件的系统框图。图2是进一步示出根据本发明构思的一个实施例的图1中所示的存储单元阵列的电路图。参照图1，阻性存储器件1被示出为在系统中与初始化设备100相连。在某些实施例中，初始化设备100可以是测试器，用于执行用于在交付消费者之前确保存储器件的性能而常规地使用的类型的其他测试操作。本领域技术人员熟悉对布置(例如)在阻性存储器件1的存储单元阵列10中的大量阻性存储单元例行执行的测试的范围。因而，本发明构思的某些实施例中，将借助使用包括用于担当初始化设备100所必需的电路和相关控制软件的总测试器来将初始化操作作为其他测试操作的一部分执行。
在初始化操作期间，初始化设备100分别向对应的初始化焊盘PAD1和PAD2施加初始化电压V1和V2，同时还向与阻性存储器件1关联的控制逻辑22提供控制信号。以这样的方式，通过初始化电压V1和V2以及控制信号来控制用于执行初始化操作所必需的阻性存储器件组件(例如，控制逻辑22、行译码器24、列译码器26、输入/输出(I/O)和读出放大器(SA)28、输入驱动器(Din)、输出驱动器(Dout)等)的操作。
如常规理解的，存储单元阵列10包括多条位线BL1至BLm、多条字线WL1至WL2n、以及多个阻性存储单元(MC)。本发明构思的某些实施例中，多个阻性存储单元中的每一个包括晶体管和存储电阻器。其中，术语“存储电阻器”表示能够根据通过施加由阻性存储器件1的组件提供的电压/电流信号定义的多个电阻状态指示性地存储信息的元件。
如图2中的相关部分所示，第一组阻性存储单元中的每个阻性存储单元晶体管的源极连接到第一极板(plate)或网格(mesh)20，而每个阻性存储单元晶体管的栅极分别连接到第一组的字线WL1至WLn之一。第一组阻性存储单元中的阻性存储单元的每个存储电阻器连接在位线BL1至BLm之一与对应的存储单元晶体管的漏极之间。
第一初始化焊盘PAD1连同第一驱动器42一起连接到第一极板20。在初始化操作期间，初始化设备100通过第一初始化焊盘PAD1向第一极板20提供第一初始化电压V1。本发明构思的某些实施例中，可以将第一极板20布置为与多条位线BL1至BLm平行。本发明构思的其他实施例中，可以将第一极板20布置为与多条位线BL1至BLm垂直。
第二组阻性存储单元中的每个阻性存储单元晶体管的源极连接到第二极板或网格30，而第二组阻性存储单元中的每个阻性存储单元晶体管的栅极分别连接到第二组的字线WLn+1至WL2n之一。第二组阻性存储单元中的阻性存储单元的每个存储电阻器连接在位线BL1至BLm之一与对应的阻性存储单元晶体管的漏极之间。
第二初始化焊盘PAD2连同第二驱动器44一起连接到第二极板30。在初始化操作期间，初始化设备100可以通过第二初始化焊盘PAD2向第二极板30提供第二初始化电压V2。第一极板20和第二极板30是可以类似地使用的许多不同类型(配置)的导体的现成示例。与第一极板一样，依赖于总体存储阵列设计，可以将第二极板30布置为与位线BL1至BLm平行或垂直。
在初始化操作期间，控制逻辑22控制行译码器24和列译码器26的操作、以及第一驱动器42和第二驱动器44的操作，然而在初始化操作期间控制逻辑22的总体功能将受初始化设备100的控制。在初始化操作期间，行译码器24将控制逻辑22提供的行地址译码，并根据译码结果产生(或促使产生)到多条字线WL1至WLn中的一条或多条字线的字线驱动电压。以类似的方式，列译码器26将控制逻辑22提供的列地址译码，并根据译码结果产生选择多条位线BL1至BLm中的至少一条字线的选择信号。读出放大器和输入/输出电路28响应于选择信号读出和放大从至少一条位线输出的信号，并向输出驱动器Dout提供该信号的放大版本。另外，读出放大器和输入/输出电路28可以响应于选择信号接收和传递(pass)经由输入驱动器Din输入的信号到至少一条位线。如常规理解的，可以使用输入驱动器Din将输入数据传递到与读出放大器和输入/输出电路28相连的数据总线，而且可以使用输出驱动器Dout将来自读出放大器和输入/输出电路28的输出数据传递回到数据总线。
图3是进一步示出根据本发明构思的另一个实施例的图1中所示的存储单元阵列的电路图。其中，在正常操作期间使能驱动器42。该上下文中，术语“正常操作”表示用于编程/写、读、调节(condition)、刷新、和/或擦除存储单元阵列10中的一个或多个阻性存储单元的任何一个或多个操作集合。在正常操作期间，可以使用驱动器42来产生与正在进行的正常操作关联的一个或多个“正常电压”。可以使用开关电路43根据选择信号SEL选择性地向第一极板20或第二极板30施加在正常操作期间由驱动器42产生的正常电压。
在初始化操作期间，驱动器42在初始化设备100指示的控制逻辑22的控制下被禁用。于是，可以通过第一初始化焊盘PAD1将初始化设备100提供的第一初始化电压V1提供给第一极板20，而且可以通过第二初始化焊盘PAD2将初始化设备100提供的第二初始化电压V2提供给第二极板30。
图4是进一步示出一种初始化阻性存储单元的方法的概念图。图4的曲线示出与每个阻性存储单元的不同的电阻状态(R)对应的数量或电压分布。图2和3中示出的阻性存储单元的存储电阻器根据不同的各个电阻状态指示不同的数据状态(例如，RRESET为高电阻状态，而RSET为低电阻状态)。例如，可以使用正常编程/写操作根据施加到第一极板20或第二极板30、以及一条或多条位线的正常电压将二进制(例如，1位)阻性存储单元的电阻状态从高电阻状态(RRESET)改变为低电阻状态(RSET)，或从低电阻状态(RSET)改变为高电阻状态(RRESET)。
如图4中所示，示范性二进制阻性存储单元的存储电阻器可以替换地处于初始化状态(RFroming)，其典型地大于正常操作期间使用的高(或最高)电阻状态(例如，RRESET)。如上所述，该阻性存储单元状况通常与最终测试、调节、并准备用于集成在消费者产品内之前新制造的阻性存储器关联。在集成之前，必须通过借助执行初始化操作将一个或多个阻性存储单元的电阻从初始化状态(RFroming)改变为高电阻状态(RRESET)或低电阻状态(RSET)来将阻性存储器件准备用于正常操作。同样如上所述，初始化操作通常涉及向目标阻性存储单元的存储电阻器施加相对高的电压/电流。此外，通常需要初始化操作调节(或改善)阻性存储单元的一个或多个分布。例如，这是经常与PRAM关联的过程，而且有时被称为“点火操作”。
由于阻性存储器件1的初始化操作仅执行一次，其应当能够被执行而不影响与每个阻性存储单元关联的正常路径。该上下文中，术语“正常路径”是指正常操作(例如，编程/写操作)借以实现阻性存储单元的电阻状态的改变的信号线和连接的组件的集合。从而，图1的阻性存储器件1包括连接到第一极板20的第一初始化焊盘PAD1和连接到第二极板30的第二初始化焊盘PAD2，可以借其(以及通过其)执行初始化操作而不影响与每个成分阻性存储单元分别关联的正常路径。
图5是进一步示出根据本发明构思的实施例的一种初始化阻性存储单元的方法的电路图。参照图2和5，可以如下执行一种初始化阻性存储单元的方法。在初始化操作期间，响应于来自初始化设备100的控制信号在控制逻辑22的控制下(例如，使用控制逻辑22提供的适当的控制信号)禁用(即，关断)第一驱动器42和第二驱动器44的每一个。另外，响应于选择信号(例如，逻辑“低”选择信号)关断连接在读出放大器和I/O电路28与第一位线BL1之间的选择开关40以便不影响阻性存储单元MC1-MC2n的正常路径。本发明构思的某些实施例中，可以将选择开关40包括在读出放大器和I/O电路28内。
通过第一初始化焊盘PAD1将初始化设备100提供的第一初始化电压V1提供给第一极板20，并通过第二初始化焊盘PAD2将初始化设备100提供的第二初始化电压V2提供给第二极板30。
当逻辑“高”字线驱动电压被提供到第一字线WL1和第n+1字线WLn+1，且第一初始化电压V1大于第二初始化电压V2时，在(例如)第一初始化焊盘PAD1、第一极板20、连接到第一位线BL1的第一阻性存储单元MC1、同样连接到第一位线BL1的第n+1阻性存储单元MCn+1、第二极板30、以及第二初始化焊盘PAD2之间形成第一初始化路径(为电压和/或电流路径)。从而，可以根据第一初始化电压V1与第二初始化电压V2之间的电压差来依次初始化通过第一位线BL1共同串联连接的第一阻性存储单元MC1和第n+1阻性存储单元MCn+1。
替换地，当高字线驱动电压被提供到第一字线WL1和第n+1字线WLn+1，且第二初始化电压V2大于第一初始化电压V1时，在第二初始化焊盘PAD2、第二极板30、连接到第一位线BL1的第n+1阻性存储单元MCn+1、同样连接到第一位线BL1的第一阻性存储单元MC1、第一极板20、以及第一初始化焊盘PAD1之间形成第二初始化路径。从而，可以根据第二初始化电压V2与第一初始化电压V1之间的电压差来依次初始化通过第一位线BL1共同串联连接的第n+1阻性存储单元MCn+1和第一阻性存储单元MC1。
由于第一驱动器42和第二驱动器44、以及选择开关40在初始化操作期间被关断，如图5中所示，在正常阻性存储系统操作期间使用的正常路径之外形成初始化路径。该上下文中，术语“正常路径之外”意味着通过选择开关40将在初始化操作期间接收(至少部分)初始化电压的一条或多条位线从读出放大器和I/O电路28切断(电隔离)。因为初始化路径在“正常路径之外”，施加到第一和/或第二极板20、30的初始化电压的仅有的源是初始化设备100。不需要使用阻性存储器件1上的电压产生器。
以类似的方式，可以依次初始化连接到第一极板20的第一组中、或连接到第二极板30的第二组中的任何存储单元。例如，可以依次初始化第二阻性存储单元MC2和第n+2阻性存储单元MCn+2，而且可以依次初始化第n阻性存储单元MCn和第2n阻性存储单元MC2n。
图6是进一步示出根据本发明构思的另一个实施例的初始化阻性存储单元的方法的电路图。除了将第一极板20与第一位线BL1相连的各个第一晶体管TR1、以及将第二极板30与第一位线BL1相连的各个第二晶体管TR2之外，图6的电路图与图5的电路图相同。
利用该配置，在初始化操作期间，可以以互补方式操作第一和第二晶体管TR1和TR2，以使得第一晶体管TR1利用提供到第一极板20的第一初始化电压V1预充电第一位线BL1，或第二晶体管TR2利用提供到第二极板30的第二初始化电压V2预充电第一位线BL1。第一和第二晶体管TR1和TR2也可以与第一和第二驱动器42和44结合使用以在正常操作期间预充电选择的位线。
假定第一初始化电压V1大于第二初始化电压V2，当高的第二预充电电压(PRET)被提供到NMOS晶体管TR2且低的第一预充电电压(PREC)被提供到NMOS晶体管TR1的同时高字线驱动电压被相继提供到多条字线WL1至WLn中的每一条字线时，在第一初始化焊盘PAD1与第二初始化焊盘PAD2之间产生初始化路径，而且可以依次初始化相继连接到初始化路径的每个阻性存储单元MC1至MCn的存储电阻器。
替换地，假定第二初始化电压V2大于第一初始化电压V1，当低的第二预充电电压(PRET)被提供到NMOS晶体管TR2且高的第一预充电电压PREC被提供到NMOS晶体管TR1的同时高字线驱动电压被提供到多条字线WLn+1至WL2n中的每一条字线时，在第一初始化焊盘PAD1与第二初始化焊盘PAD2之间产生初始化路径，而且可以依次初始化相继连接到初始化路径的每个阻性存储单元MCn+1至MC2n的存储电阻器。
至此，前述阻性存储单元初始化方法不需要使用与正常操作关联的正常路径。不需要使用或提供存储器件上的电压产生器，而且读出放大器和I/O电路在初始化操作期间不连接到存储单元阵列。
图7是进一步示出根据本发明构思的另一个实施例的初始化阻性存储单元的方法的电路图。参照图7，由于从初始化设备100直接提供的第一初始化电压V1和第二初始化电压V2在初始化操作期间被分别提供到第一初始化焊盘PAD1和第二初始化焊盘PAD2，第一和第二驱动器42和44以及选择开关40中的每一个被关断。
如图7中所示，可以在阻性存储单元阵列10内随意定义阻性存储单元初始化操作期间使用的电压/电流的提供方向(任意地+或-)。图7中，与连接到第一极板20的第一组阻性存储单元和连接到第二极板30的第二组阻性存储单元相关地示出相反的提供方向。
另外，可以使用初始化电压/电流的特定提供方向以将接收初始化电压/电流的成分存储单元的电阻状态从初始化状态(RForming)移动到重置状态(RRESET)或置位状态(RSET)的任意一个上。图7所示的示例中，第一组阻性存储单元MC1至MCn以与第二组阻性存储单元MCn+1至MC2n的(置位/重置)相反的方式被重置/置位。
该情况下，指示第一阻性存储单元MC1的存储电阻器的数据和指示阻性存储单元MCn+1的存储电阻器的数据彼此相对互补。即，当第n+1阻性存储单元MCn+1对相同的二进制编程数据‘0’执行重置操作(例如，指示重置状态)时，第一阻性存储单元MC1执行置位操作，例如，指示置位状态。相反地，当第n+1阻性存储单元MCn+1对相同的二进制编程数据‘1’执行置位操作(例如，指示置位状态)时，第一阻性存储单元MC1执行重置操作，例如，指示重置状态。
从而，在数据读操作期间，当读取或确定重置状态时，可以确定数据‘0’存储在第n+1阻性存储单元MCn+1中且数据‘1’存储在第一阻性存储单元MC1中。相反地，当读取或确定置位状态时，可以确定数据‘1’存储在第n+1阻性存储单元MCn+1中且数据‘0’存储在第一阻性存储单元MC1中。于是，如图7中所示，当连接在第一位线BL1与第一极板20之间的第一组的每个阻性存储单元作为真单元和互补单元中的一个操作时，连接在第一位线BL1与第二极板30之间的第二组的每个阻性存储单元可以作为真单元和互补单元中的另一个操作。
如图7中所示，根据提供到第一初始化焊盘PAD1的第一初始化电压V1是否大于提供到第二初始化焊盘PAD2的第二初始化电压V2，可以确定连接在第一位线BL1与第一极板20之间的第一组的每个阻性存储单元的初始化电压提供方向和连接在第一位线BL1与第二极板30之间的第二组的每个阻性存储单元的初始化电压提供方向。
图8是示出根据本发明构思的实施例的能够使用(或在其内)正常路径执行初始化操作的阻性存储器件的图。除了图8中所示的阻性存储器件1′中包含的存储单元阵列10是连接到极板21或公共源极线之外，图1的阻性存储器件1和图8的阻性存储器件1′的架构和操作基本相同。
图9是进一步示出使用图8中所示的阻性存储器件的正常路径执行的写操作的电路图。图10是进一步示出使用图8中所示的阻性存储器件的正常路径执行的初始化操作的模拟电路图。图11是示出在与图9和10相关地描述的操作期间向源极线和位线得每一个提供的电压的波形图。
集体参照图8至11，在正常操作期间响应于高选择信号接通选择开关40。从而，读出放大器和I/O电路28可以在写操作期间通过位线BL向第一阻性存储单元MC1写/编程“写数据”，或者可以通过位线BL从第一阻性存储单元MC1接收“读数据”并可以读出放大所接收的读数据信号。
在图9中所示的正常写操作期间，当提供给位线BL的电压V(BL)＝GND小于提供给公共源极线S/L的电压V(S/L)＝VPRE且仅向第一字线WL1提供高字线驱动电压时，第一阻性存储单元MC1的存储电阻器进入重置状态RESET。
然而，在正常写操作期间，当提供给位线BL的电压V(BL)＝Vcc大于提供给公共源极线S/L的电压V(S/L)＝VPRE且仅向第一字线WL1提供高字线驱动电压时，第一阻性存储单元MC1的存储电阻器进入置位状态SET。其中，GND是地电压，Vcc是向阻性存储器件1′提供的电源电压，而VPRE是大于地电压GND但是小于电源电压Vcc的电压。某些实施例中，VPRE可以是Vcc的1/2。
当大于电源电压Vcc的电压被提供到位线BL、地电压GND被提供到公共源极线S/L、且仅向第一字线WL1提供高字线驱动电压时，第一阻性存储单元MC1的存储电阻器被初始化。
如参照图8至11所述，阻性存储器件1′可以通过向公共源极线S/L提供地电压GND利用正常路径初始化阻性存储单元的存储电阻器。
图12示出包括图1中所示的阻性存储器件的电子设备的实施例。参照图12，可以实现为蜂窝电话机、智能电话机、平板个人计算机、或类似因特网设备的无线通信设备的电子设备150包括存储器件1(以下将图1和1和图8的1′全部称为1)以及控制存储器件1的操作(例如，图8中所示的存储器件1′的写操作、读操作或初始化操作)的处理器160。
图12示出处理器160包括存储控制器的功能，然而，根据示例实施例可以将在处理器160的控制下控制存储器件1的操作的存储控制器实现在处理器160与存储器件1之间。从而，处理器160或存储控制器可以执行控制存储器件1的操作的控制设备的功能。
可以在处理器160或存储控制器的控制下通过显示器190显示存储在存储器件1中的数据。
无线收发器170可以通过天线ANT接收或发送无线信号。例如，无线收发器170可以将通过天线ANT接收的无线信号改变为处理器160可以处理的信号。从而，处理器160可以处理从无线收发器170输出的信号，并将处理的信号存储在存储器件1中或通过显示器90显示。另外，无线收发器170可以将从处理器160输出的信号转换为无线信号，并通过天线ANT向外部输出转换的无线信号。
输入设备180是输入将由用于控制处理器160的操作的控制信号或处理器160处理的数据的设备，而且可以实现在诸如触摸垫以及计算机鼠标、键区或键盘的定点设备中。
处理器160可以控制显示器190的操作以使得可以通过显示器190显示从存储器件1输出的数据、从无线收发器170输出的无线信号或从输入设备180输出的数据。
图13示出包括图1中所示的阻性存储器件的电子设备的另一个实施例。参照图13，可以实现在诸如个人计算机(PC)、平板PC、膝上计算机、上网本、电子阅读器、个人数字助理(PDA)、便携多媒体播放器(PMP)、MP3播放器或MP4播放器的数据处理设备中的电子设备200包括存储器件1和控制存储器件1的操作的处理器210。
图13中示出处理器210包括存储控制器的功能，然而，根据示例实施例也可以在处理器210与存储器件1之间实现存储控制器，其可以在处理器210的控制下控制存储器件1的操作。
处理器210可以根据输入设备220产生的输入信号通过显示器230显示存储在存储器件1中的数据。例如，输入设备220可以实现在诸如触摸垫或计算机鼠标、键区或键盘的定点设备中。
图14示出包括图1中所示的阻性存储器件的电子设备的另一个实施例。参照图14，可以实现在存储卡或智能卡中的电子设备300包括存储器件1、存储控制器310和卡接口320。存储控制器310可以控制存储器件1与卡接口320之间的数据交换。
根据前述实施例，卡接口320可以是安全数字(SD)卡接口、多媒体卡(MMC)接口、通用串行总线(USB)接口或芯片间(IC)-USB接口，然而，其不限于此。卡接口320可以根据可以与电子设备300通信的主机的通信协议来接口连接主机与存储控制器310之间的数据交换。该接口可以意味着硬件或软件。
当电子设备300连接到诸如数字相机、数字音频播放器、蜂窝电话机、控制台视频游戏硬件或数字机顶盒的主机时，主机可以通过卡接口320和存储控制器310发送或接收存储在存储器件1中的数据。
图15示出包括图1中所示的阻性存储器件的电子设备的另一个实施例。参照图15，电子设备400包括存储器件1和控制存储器件1的数据处理操作的处理器410。图15中示出处理器410包括存储控制器的功能，然而，根据示例实施例也可以在处理器410与存储器件1之间实现存储控制器，其在处理器410的控制下控制存储器件1的操作。
电子设备400的图像传感器420将光学图像转换为数字信号，并在处理器410的控制下将转换的数字信号存储在存储器件1中或通过显示器430显示。此外，在处理器410的控制下显示器430显示存储在存储器件1中的数字信号。
图16是示出包括图1中所示的阻性存储器件的电子设备的另一个实施例。参照图16，电子设备500包括存储器件1和控制存储器件1的操作的CPU 510。
电子设备500包括可以作为CPU 510的操作存储器使用的存储设备550。存储设备550可以实现为诸如ROM的非易失性存储器。连接到电子设备500的主机可以通过存储器接口520和主机接口540与存储器件1发送或接收数据。
根据CPU 510的控制操作的纠错码(ECC)块530可以检测和纠正通过存储器接口520由存储器件1读取的数据中包含的错误。CPU 510可以控制通过总线501在存储器接口520、ECC块530、主机接口540和存储设备550之间进行的数据交换。电子设备500可以实现为通用串行总线(USB)存储驱动器或存储棒。
图17是示出包括根据本发明构思的实施例的阻性存储器件的三维存储器件的示意性框图。参照图17，三维存储器件600包括在不同的层上形成的多个阻性存储器件1-1至1-k。
多个阻性存储器件1-1至1-k(其中k为自然数)可以实现为晶圆堆(stack)、芯片堆、或单元堆。层之间的电连接可以使用硅通孔(TSV)、焊线(wire bonding)或凸块(bump)。
多个阻性存储器件1-1至1-k中的每一个的架构与图1中所示的阻性存储器件1的架构基本相同。即，晶圆堆或芯片堆的每个阻性存储器件1-1至1-k中实现的每个存储单元阵列10-1至10-k包括两个极板20和30、以及分别安装在两个极板20和30每一个中的第一初始化焊盘PAD1和第二初始化焊盘PAD2。
图18是是示出包括根据本发明构思的另一个实施例的阻性存储器件的三维存储器件的示意性框图。参照图18，三维存储器件700包括在不同的层上形成的多个阻性存储器件1-1′至1-k′。
多个阻性存储器件1-1′至1-k′(其中k为自然数)实现为单元堆。每个阻性存储器件1-1′至1-k′包括每个存储单元阵列10-1′至10-k′。多个阻性存储器件1-1′至1-k′中的一个(例如，阻性存储器件1-1′)具有与图1中所示的阻性存储器件1基本相同的架构。从而，实现在阻性存储器件1-1′中的存储单元阵列10-1′包括两个极板20和30、以及分别连接到两个极板20和30的第一初始化焊盘PAD1和第二初始化焊盘PAD2。
除了每个初始化焊盘PAD1或PAD2之外，除了阻性存储器件1-1′之外的其余每个阻性存储器件1-2′至1-k′与图2的架构中所示的存储单元阵列的架构基本相同。
根据本发明构思的实施例的阻性存储器件可以使用正常路径之外或正常路径之内的初始化路径快速地初始化一个或多个阻性存储单元。
虽然已经示出和描述本发明一般构思的几个实施例，但是本领域技术人员不难理解，可以在这些实施例中进行改变而不背离由所附权利要求书及其等价物限定的本发明构思的范围。
对相关申请的交叉引用
本申请要求于2010年10月26日提交的韩国专利申请No.2010-0104553的优先权，通过引用将其主题合并于此。

Claims (26)

1.一种阻性存储器件，包括：
存储单元阵列，根据多条字线和多条位线布置阻性存储单元，其中第一组阻性存储单元连接在该多条位线与第一极板之间，而第二组阻性存储单元连接在该多条位线与第二极板之间；
第一初始化焊盘，在初始化操作期间从该阻性存储器件外部的初始化设备接收第一初始化电压并向第一极板提供第一初始化电压；以及
第二初始化焊盘，在初始化操作期间从该初始化设备接收第二初始化电压并向第二极板提供第二初始化电压，
其中在与阻性存储单元的正常操作关联的正常路径之外，分别向第一和第二极板施加第一和第二初始化电压。
2.如权利要求1所述的阻性存储器件，进一步包括：
第一驱动器，连接到第一极板，而且响应于第一控制信号而被使能/禁用；以及
第二驱动器，连接到第二极板，而且响应于第二控制信号而被使能/禁用。
3.如权利要求2所述的阻性存储器件，其中第一驱动器和第二驱动器在初始化操作期间被禁用；而且
第一驱动器和第二驱动器在正常操作期间被使能以分别向第一极板和第二极板提供相同的电压。
4.如权利要求1所述的阻性存储器件，进一步包括：
读出放大器和输入/输出(I//O)电路，在正常操作期间经由正常路径连接到该多条位线中的至少一条位线，而且在初始化操作期间从该多条位线中的每一条位线断开，以使得在正常路径之外直接分别向第一和第二极板施加第一和第二初始化电压。
5.如权利要求4所述的阻性存储器件，进一步包括：
选择开关，分别与该多条位线中的每一条位线关联，以在正常操作期间选择性地将该多条位线中的至少一条位线连接到该读出放大器和I//O电路，而且在初始化操期间将该多条位线中的每一条位线从该读出放大器和I//O电路断开。
6.如权利要求1所述的阻性存储器件，进一步包括：
驱动器，在正常操作期间产生施加到存储单元阵列的正常电压；以及
开关电路，在正常操作期间将该驱动器连接到第一极板和第二极板中的至少一个，而且在初始化操作期间将该驱动器从第一极板和第二极板断开。
7.如权利要求1所述的阻性存储器件，进一步包括：
第一多个晶体管，分别将第一组阻性存储单元连接到第一极板；以及
第二多个晶体管，分别将第二组阻性存储单元连接到第二极板。
8.如权利要求7所述的阻性存储器件，其中第一多个晶体管和第二多个晶体管类似地操作，以使得在初始化操作期间，连接到选择的位线的第一多个晶体管中的一个晶体管与连接到该选择的位线的第二多个晶体管中的一个晶体管被同时接通。
9.如权利要求8所述的阻性存储器件，其中在初始化操作期间将第一多个晶体管中的该一个晶体管与第二多个晶体管中的该一个晶体管串联连接。
10.如权利要求7所述的阻性存储器件，其中第一多个晶体管和第二多个晶体管互补地操作，以使得在初始化操作期间，连接到选择的位线的第一多个晶体管中的一个晶体管被接通，而连接到该选择的位线的第二多个晶体管中的一个晶体管被关断。
11.如权利要求1所述的阻性存储器件，其中在该阻性存储器件中将该多条位线、第一极板和第二极板彼此平行布置。
12.一种电子设备，包括：
阻性存储器件；以及
处理器，控制该阻性存储器件的操作，其中该阻性存储器件包括：
存储单元阵列，根据多条字线和多条位线布置阻性存储单元，其中第一组阻性存储单元连接在该多条位线与第一极板之间，而第二组阻性存储单元连接在该多条位线与第二极板之间；
第一初始化焊盘，在初始化操作期间从该阻性存储器件外部的初始化设备接收第一初始化电压并向第一极板提供第一初始化电压；
第二初始化焊盘，在初始化操作期间从该初始化设备接收第二初始化电压并向第二极板提供第二初始化电压，以及
其中在与阻性存储单元的正常操作关联的正常路径之外，分别向第一和第二极板施加第一和第二初始化电压。
13.如权利要求12所述的电子设备，其中该阻性存储器件进一步包括：
第一驱动器，连接到第一极板，而且响应于第一控制信号而被使能/禁用；以及
第二驱动器，连接到第二极板，而且响应于第二控制信号而被使能/禁用。
14.如权利要求13所述的电子设备，其中第一驱动器和第二驱动器在初始化操作期间被禁用；而且
第一驱动器和第二驱动器在正常操作期间被使能以分别向第一极板和第二极板提供相同的电压。
15.如权利要求12所述的电子设备，其中该阻性存储器件进一步包括：
读出放大器和输入/输出(I//O)电路，在正常操作期间经由正常路径连接到该多条位线中的至少一条位线，而且在初始化操作期间从该多条位线中的每一条位线断开，以使得在正常路径之外直接分别向第一和第二极板施加第一和第二初始化电压。
16.如权利要求12所述的电子设备，其中该阻性存储器件进一步包括：
驱动器，在正常操作期间产生施加到存储单元阵列的正常电压；以及
开关电路，在正常操作期间将该驱动器连接到第一极板和第二极板中的至少一个，而且在初始化操作期间将该驱动器从第一极板和第二极板断开。
17.一种存储卡，包括：
阻性存储器件；
卡接口；以及
存储控制器，控制该卡接口与该阻性存储器件之间的数据交换，其中该阻性存储器件包括：
存储单元阵列，根据多条字线和多条位线布置阻性存储单元，其中第一组阻性存储单元连接在该多条位线与第一极板之间，而第二组阻性存储单元连接在该多条位线与第二极板之间；
第一初始化焊盘，在初始化操作期间从该阻性存储器件外部的初始化设备接收第一初始化电压并向第一极板提供第一初始化电压；以及
第二初始化焊盘，在初始化操作期间从该初始化设备接收第二初始化电压并向第二极板提供第二初始化电压，
其中在与阻性存储单元的正常操作关联的正常路径之外，分别向第一和第二极板施加第一和第二初始化电压。
18.一种三维存储器件，包括电互连的多个阻性存储器件，其中该多个阻性存储器件中的至少一个包括：
存储单元阵列，根据多条字线和多条位线布置阻性存储单元，其中第一组阻性存储单元连接在该多条位线与第一极板之间，而第二组阻性存储单元连接在该多条位线与第二极板之间；
第一初始化焊盘，在初始化操作期间从该阻性存储器件外部的初始化设备接收第一初始化电压并向第一极板提供第一初始化电压；以及
第二初始化焊盘，在初始化操作期间从该初始化设备接收第二初始化电压并向第二极板提供第二初始化电压，
其中在与阻性存储单元的正常操作关联的正常路径之外，分别向第一和第二极板施加第一和第二初始化电压。
19.一种阻性存储器件的存储单元阵列中的阻性存储单元的初始化的方法，其中第一组阻性存储单元连接在多条位线与第一极板之间，而第二组阻性存储单元连接在该多条位线与第二极板之间，而且所述阻性存储单元被配置为使得在正常操作期间向所述阻性存储单元中的至少一个写入写数据，该方法包括：
将初始化设备连接到该阻性存储器件；以及
通过以下步骤在该初始化设备的控制下执行初始化操作：
使用该初始化设备产生第一初始电压和第二初始电压；以及
在用于向所述阻性存储单元中的至少一个写入写数据而在正常操作期间使用的正常路径之外，向第一极板施加第一初始化电压并向第二极板施加第二初始化电压。
20.如权利要求19所述的方法，其中该阻性存储器件包括读出放大器和输入/输出(I//O)电路，其在正常操作期间经由正常路径连接到该多条位线中的至少一条位线，而且在初始化操作期间从该多条位线中的每一条位线断开，以使得在正常路径之外直接分别向第一和第二极板施加第一和第二初始化电压。
21.如权利要求19所述的方法，其中在初始化操作期间，通过第一极板与第二极板之间流动的电流，依次初始化连接到该多条位线中的选择的一条位线的第一组阻性存储单元中的一个阻性存储单元、以及连接到该多条位线中的该选择的一条位线的第二组阻性存储单元中的一个阻性存储单元。
22.如权利要求19所述的方法，进一步包括：
在正常操作期间将提供第一正常电压的第一驱动器连接到第一极板，而且在正常操作期间将提供第二正常电压的第二驱动器连接到第二极板。
23.如权利要求22所述的方法，其中第一正常电压和第二正常电压是相同的。
24.如权利要求19所述的方法，其中该阻性存储器件进一步包括分别将第一组阻性存储单元连接到第一极板的第一多个晶体管、以及分别将第二组阻性存储单元连接到第二极板的第二多个晶体管，而且该方法进一步包括：
类似地操作第一多个晶体管和第二多个晶体管，以使得在初始化操作期间，连接到选择的位线的第一多个晶体管中的一个晶体管与连接到该选择的位线的第二多个晶体管中的一个晶体管被同时接通。
25.如权利要求24所述的方法，其中在初始化操作期间将第一多个晶体管中的该一个晶体管与第二多个晶体管中的该一个晶体管串联连接。
26.如权利要求19所述的方法，其中该阻性存储器件进一步包括分别将第一组阻性存储单元连接到第一极板的第一多个晶体管、以及分别将第二组阻性存储单元连接到第二极板的第二多个晶体管，而且该方法进一步包括：
互补地操作第一多个晶体管和第二多个晶体管，以使得在初始化操作期间，连接到选择的位线的第一多个晶体管中的一个晶体管被接通，而连接到该选择的位线的第二多个晶体管中的一个晶体管被关断。
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