TWI784591B - 具有臨限切換選擇器之交叉點記憶體中的關閉電源回復 - Google Patents

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Abstract

在具有一交叉點結構的一記憶體陣列中，在各交叉點接點，一可程式化電阻式記憶體元件（諸如MRAM記憶體單元）係與一臨限切換選擇器（諸如一雙向臨限開關）串聯連接。當施加高於一臨限電壓的一電壓時，該臨限切換選擇器切換至一導電狀態。當斷電達延伸週期時，該臨限電壓可向上漂移。若該漂移過度，此可能使該記憶體單元難以存取，且在存取時可干擾經儲存資料值。呈現技術以判定過度電壓臨限偏移是否可能已發生，包括一基於讀取的測試及一基於時間的測試。

Description

具有臨限切換選擇器之交叉點記憶體中的關閉電源回復
本發明係關於一種記憶體。
記憶體係廣泛用於各種電子裝置中，諸如蜂巢式(cellular)電話、數位相機、個人數位助理、醫療電子裝置、行動運算裝置、非行動運算裝置、及資料伺服器。記憶體可包含非揮發性記憶體或揮發性記憶體。非揮發性記憶體甚至在非揮發性記憶體未連接至電源（例如，電池組）時仍允許儲存及保留資訊。
非揮發性記憶體的一個實例係磁阻式隨機存取記憶體(magnetoresistive random access memory, MRAM)，相較於使用電子電荷以儲存資料的一些其他記憶體技術，其使用磁化以表示已儲存資料。通常，MRAM包括形成在半導體基材上的大數目的磁性記憶體單元，其中各記憶體單元表示資料的（至少）一個位元。藉由改變記憶體單元內的磁性元件的磁化方向而將資料的一位元寫至記憶體單元，並藉由測量記憶體單元的電阻（低電阻一般表代「0」位元且高電阻一般代表「1」位元）而讀取一位元。如本文中所使用的，磁化方向係磁矩定向的方向。
雖然MRAM係有前途的技術，使用先前的MRAM記憶體單元設計實現對於快速寫入操作的高位元密度及高耐久性仍係有挑戰性的。
根據一第一組態樣，一種設備包括一控制電路，該控制電路經組態以連接至複數個非揮發性記憶體單元的一或多個陣列，各記憶體單元包含與一臨限切換選擇器串聯連接的一可程式化電阻元件，該臨限切換選擇器經組態以回應於超過一對應臨限電壓的一電壓位準的施加而變成導電。該控制電路經組態以：對該一或多個陣列通電以用於一存取操作；在該一或多個陣列通電之後，對該等陣列的該等記憶體單元的一或多者執行該存取操作；及斷電該一或多個陣列。該控制電路亦經組態，在對該一或多個陣列通電以執行在該一或多個陣列的一先前斷電後的一存取操作之後，且在執行該存取操作之前，判定該等臨限選擇裝置的該等臨限電壓是否呈現過度漂移；及回應於判定該等臨限選擇裝置的該等臨限電壓呈現過度漂移、將資料重載入至該一或多個陣列。
在額外態樣中，一種方式包括斷電一記憶體陣列，該記憶體陣列包括複數個記憶體單元，該複數個記憶體單元各包含與一臨限切換選擇器串聯連接的一可程式化電阻元件，該臨限切換選擇器經組態以回應於超過一對應臨限電壓的一電壓位準的該施加而變成導電。該方法亦包括後續對該記憶體陣列通電，該通電包括判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值。回應於判定該等臨限切換選擇器的該等臨限電壓已漂移至太高的一值，重載入儲存在該記憶體陣列中的資料。
在另一組態樣中，一種非揮發性記憶體裝置包括一記憶體陣列及連接至該記憶體陣列的一或多個控制電路。該記憶體陣列具有一交叉點架構，一記憶體單元位於該陣列的各交叉點，該等記憶體單元的各者包括與一臨限切換選擇器串聯連接的一磁阻式隨機存取記憶體(MRAM)記憶體裝置，該臨限切換選擇器經組態以回應於超過一對應臨限電壓的一電壓位準的施加而變成導電。該一或多個控制電路經組態以作為一通電程序的部分判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值，且回應於判定該等臨限切換選擇器的該等臨限電壓已漂移到太高的一值，重載入儲存在該記憶體陣列中的資料。
在具有交叉點類型架構的記憶體陣列中，第一組導電線橫跨基材的表面行進，且第二組導電線形成在該第一組導電線上方，在垂直於第一組導電線的方向上在基材上方行進。記憶體單元位於二組導電線的交叉點接點。記憶體單元的實施例可包括與選擇器開關串聯連接的可程式化電阻元件（諸如MRAM記憶體單元）。選擇器開關的一種類型係臨限切換選擇器（諸如，雙向臨限開關），相對於其他切換元件（諸如電晶體），其可以小面積量實施，且不需要額外的控制線。若高於某個位準（臨限電壓）的電壓跨臨限切換選擇器施加，該臨限切換選擇器將切換成導電狀態。
臨限切換選擇器呈現臨限電壓漂移的性質，其中，若未導通達一延伸週期，臨限電壓漂移至更高值。由於臨限電壓可能超過記憶體裝置上可用的最大電壓位準，此可使其難以或甚至不可能存取儲存在陣列上的資料。即使臨限切換選擇器可導通，在裝置導通時跨記憶體施加的所得電壓可擾亂儲存在記憶體單元中的資料、或甚至損壞記憶體單元。此問題在記憶體裝置斷電達一延伸週期時係特別尖銳的。因此，下文呈現用於推斷已斷電之記憶體陣列上的臨限切換選擇器的臨限電壓是否可能已漂移至過高值的技術。此程序可執行為通電程序中的測試的部分，並可包括基於讀取的測試或基於時間的測試。
圖1係連接至主機120之記憶體系統100的一個實施例的方塊圖。記憶體系統100可實施本文呈現的技術以用於判定使用在交叉點記憶體陣列中的臨限切換選擇器的臨限電壓是否已過度漂移。許多不同類型的記憶體系統可與本文提出的技術一起使用。實例記憶體系統包括固態硬碟(solid state drive,「SSD」)、記憶卡（包括用於DRAM更換的雙列直插記憶體模組(dual in-line memory module, DIMM)）、及嵌入式記憶體裝置；然而，亦可使用其他類型的記憶體系統。
圖1的記憶體系統100包含控制器102、用於儲存資料的非揮發性記憶體104、及本地記憶體（例如，DRAM/ReRAM/MRAM）106。控制器102包含前端處理器(Front End Processor, FEP)電路110及一或多個後端處理器(Back End Processor, BEP)電路112。在一個實施例中，FEP電路110係實施在特定應用積體電路(Application Specific Integrated Circuit, ASIC)上。在一個實施例中，將各BEP電路112實施在一分開的ASIC上。在其他實施例中，統一控制器ASIC可組合前端功能及後端功能二者。將用於BEP電路112之各者及FEP電路110的ASIC實施在相同的半導體上，使得控制器102製造為系統單晶片(「System on a Chip, SoC」)。FEP電路110及BEP電路112二者皆包括其等自有的處理器。在一個實施例中，FEP電路110及BEP電路112運作為主從組態，其中FEP電路110係主電路且各BEP電路112係從電路。例如，FEP電路110實施快閃記憶體轉譯層(Flash Translation Layer, FTL)或執行記憶體管理（例如，垃圾回收(garbage collection)、損耗平衡等）、邏輯至實體位址轉譯、與主機的通訊、DRAM（本地揮發性記憶體）的管理、及SSD（或其他非揮發性儲存系統）之整體操作的管理的媒體管理層(Media Management Layer, MML)。在FEP電路110請求時，BEP電路112管理記憶體封裝/晶粒中的記憶體操作。例如，BEP電路112可進行讀取、抹除、及程式化程序。額外地，BEP電路112可執行緩衝器管理、設定由FEP電路110請求的特定電壓位準、執行錯誤校正(error correction, ECC)、控制至記憶體封裝的雙態觸變模式介面等。在一個實施例中，各BEP電路112負責其自有的記憶體封裝組。
在一個實施例中，非揮發性記憶體104包含複數個記憶體封裝。各記憶體封裝包括一或多個記憶體晶粒。因此，控制器102連接至一或多個非揮發性記憶體晶粒。在一個實施例中，記憶體封裝104中的各記憶體晶粒利用NAND快閃記憶體（包括二維NAND快閃記憶體及/或三維NAND快閃記憶體）。在其他實施例中，記憶體封裝可包括其他類型的記憶體，諸如基於電阻式隨機存取記憶體（諸如ReRAM、MRAM、FeRAM、或RRAM）或相變化記憶體(phase change memory, PCM)的儲存級記憶體(storage class memory, SCM)。在其他實施例中，BEP或FEP可包括在記憶體晶粒上。
控制器102經由實施協定（諸如例如，透過快速週邊組件互連(PCI Express, PCIe)的快速NVM (NVM Express, NVMe)或計算快速鏈路(Compute Express Link, CXL)）的介面130或使用JEDEC標準的雙倍資料速率或低功率雙倍資料速率（DDR或LPDDR）介面（諸如DDR5或LPDDR5）與主機120通訊。為與記憶體系統100一起工作，主機120包括主機處理器122、主機記憶體124、及沿著匯流排128連接的PCIe介面126。主機記憶體124係主機的實體記憶體，且可係DRAM、SRAM、MRAM、非揮發性記憶體、或另一類型的儲存器。主機120在記憶體系統100外部且與其分開。在一個實施例中，記憶體系統100嵌入在主機120中。
圖2係FEP電路110的一個實施例的方塊圖。圖2顯示與主機120通訊的PCIe介面150及與該PCIe介面通訊的主機處理器152。主機處理器152可係在所屬技術領域中已知之適用於本實施方案的任何類型的處理器。主機處理器152與晶片網路(network-on-chip, NOC) 154通訊。NOC係在積體電路上之通訊子系統，一般在SoC中的核心之間。NOCs可跨越同步及非同步時脈域或使用非時控非同步邏輯。NOC技術將網路理論及方法應用至晶片上通訊並帶來超出習知匯流排及交叉開關互連的顯著改善。相較於其他設計，NOC改善SoC的可擴縮性及複雜SoC的電力效率。NOC的導線及鏈路係由許多信號所共用。因為NOC中的所有鏈路可同時在不同的資料封包上操作，達成高度的平行性。因此，隨著經整合子系統的複雜性持續成長，相較於先前的通訊架構（例如，專用的點對點信號導線、共用匯流排、或具有橋接器的分段匯流排），NOC提供增強的效能（諸如處理量）及可擴縮性。連接至NOC 154且與其通訊的係記憶體處理器156、SRAM 160、及DRAM控制器162。DRAM控制器162係用以操作DRAM（例如，DRAM 106）並與其通訊。SRAM 160係由記憶體處理器156使用的本地RAM記憶體。記憶體處理器156係用以運行FEP電路並執行各種記憶體操作。再者，與NOC通訊的係二個PCIe介面164及166。在圖2的實施例中，SSD控制器將包括二個BEP電路112；因此，有二個PCIe介面164/166。各PCIe介面與BEP電路112之一者通訊。在其他實施例中，可多於或少於二個BEP電路112；因此，可有二個以上的PCIe介面。
FEP電路110亦可包括快閃記憶體轉譯層(FTL)，或更普遍地，包括執行記憶體管理（例如，垃圾回收、損耗平衡、負載平衡等）、邏輯至實體位址轉譯、與主機的通訊、DRAM（本地揮發性記憶體）的管理、及SSD或其他非揮發性儲存系統之整體操作的管理的媒體管理層(MML) 158。可將媒體管理層MML 158整合為可處理記憶體錯誤並與主機介接之記憶體管理的部分。具體而言，MML可係FEP電路110中的模組，並可負責記憶體管理的本質。具體而言，MML 158可包括記憶體裝置韌體中之將來自主機的寫入轉譯成至晶粒之記憶體結構（例如，下文之圖5及圖6的502/602）的寫入的演算法。因為：1)記憶體可具有有限的耐久性；2)記憶體結構僅可以頁的倍數寫入；及/或3)除非將記憶體結構作為區塊抹除，記憶體結構不可寫入，MML 158可能係必需的。MML 158瞭解主機可能無法看見之記憶體結構的這些潛在限制。因此，MML 158嘗試將來自主機的寫入轉譯成進入記憶體結構的寫入。
圖3係BEP電路112的一個實施例的方塊圖。圖3顯示用於與FEP電路110通訊（例如，與圖2之PCIe介面164及166的一者通訊）的PCIe介面200。PCIe介面200與二個NOC 202及204通訊。在一個實施例中，可將二個NOC組合成一個大的NOC。各NOC (202/204)連接至SRAM (230/260)、緩衝器(232/262)、處理器(220/250)、並經由XOR引擎(224/254)及ECC引擎(226/256)連接至資料路徑控制器(222/252)。如所屬技術領域中已知的，ECC引擎226/256係用以執行錯誤校正。XOR引擎224/254係用以將資料XOR，使得資料可以在有程式化錯誤的情形中恢復的方式組合及儲存。資料路徑控制器222連接至用於經由四個通道與記憶體封裝通訊的介面模組。因此，頂NOC 202與用於與記憶體封裝通訊的四個通道的介面228關聯，且底NOC 204與用於與記憶體封裝通訊的四個額外通道的介面258關聯。各介面228/258包括四個雙態觸變模式介面（TM介面）、四個緩衝器、及四個排程器。有一個排程器、緩衝器、及TM介面用於通道的每一者。處理器可係所屬技術領域中已知的任何標準處理器。資料路徑控制器222/252可係處理器、FPGA、微處理器、或其他類型的控制器。XOR引擎224/254及ECC引擎226/256係稱為硬體加速器的專用硬體電路。在其他實施例中，XOR引擎224/254及ECC引擎226/256可以軟體實施。排程器、緩衝器、及TM介面係硬體電路。
圖4係包括連接至記憶體匯流排（資料線及晶片致能線）294的複數個記憶體晶粒292的記憶體封裝104的一個實施例的方塊圖。記憶體匯流排294連接至用於與BEP電路112的TM介面（見，例如，圖3）通訊的雙態觸變模式介面296。在一些實施例中，記憶體封裝可包括連接至記憶體匯流排及TM介面的小控制器。記憶體封裝可具有一或多個記憶體晶粒。在一個實施例中，各記憶體封裝包括八個或16個記憶體晶粒；然而，亦可實施其他數目的記憶體晶粒。在另一實施例中，雙態觸變介面由具有或不具有變化（諸如鬆弛時間組(relaxed time-sets)或較小頁尺寸）的JEDEC標準的DDR或LPDDR取代。本文描述的技術不限於任何特定數目的記憶體晶粒。
圖5係描繪可實施本文描述之技術的記憶體系統500的一個實例的方塊圖。記憶體系統500包括可包括下文描述之記憶體單元之任何者的記憶體陣列502。記憶體陣列502的陣列端子線包括組織成列之字線的各種（多個）層，及組織成行之位元線的各種（多個）層。然而，亦可實施其他定向。記憶體系統500包括列控制電路系統520，該列控制電路系統的輸出508連接至記憶體陣列502的各別字線。列控制電路系統520接收來自系統控制邏輯電路560的M個列位址信號的群組及一或多個各種控制信號，且一般可包括諸如列解碼器522、陣列終端驅動器524、及用於讀取及寫入操作二者的區塊選擇電路系統526的電路。記憶體系統500亦包括行控制電路系統510，該行控制電路系統的輸入/輸出506連接至記憶體陣列502的各別位元線。雖然僅顯示陣列502的單一區塊，一記憶體晶粒可包括可個別存取的多個陣列或「塊(tile)」。行控制電路系統510接收來自系統控制邏輯560的N個行位址信號的群組及一或多個各種控制信號，且一般可包括諸如行解碼器512、陣列終端接收器或驅動器514、區塊選擇電路系統516、以及讀取/寫入電路系統、及I/O多工器的電路。
系統控制邏輯560接收來自主機的資料與命令，並將輸出資料及狀態提供給主機。在其他實施例中，系統控制邏輯560接收來自分開的控制器電路的資料及命令，並將輸出資料提供給該控制器電路，其中該控制器電路與主機通訊。在一些實施例中，系統控制邏輯560可包括提供記憶體操作的晶粒級控制的狀態機。在一個實施例中，狀態機可藉由軟體程式化。在其他實施例中，狀態機不使用軟體且完全以硬體（例如，電路）實施。在另一實施例中，狀態機係由微控制器置換，其中該微控制器係在記憶體晶片上或在記憶體晶片外。系統控制邏輯560亦可包括電力控制模組，該電力控制模組在記憶體操作期間控制供應至記憶體502之列及行的電力及電壓，並可包括用於產生調節電壓的電荷泵及調節器電路。系統控制邏輯560可包括用於控制記憶體系統500之操作的一或多個狀態機、暫存器、及其他控制邏輯。圖5將其可用以儲存如下文更詳細地討論的，例如，與臨限切換選擇器的臨限電壓V th有關之程序有關的資料的此類暫存器繪示在561。在一些實施例中，記憶體系統500的所有元件（包括系統控制邏輯560）可形成為單一晶粒的部分。在其他實施例中，可將一些或所有的系統控制邏輯560形成在不同的晶粒上。
針對本文件之目的，片語「一或多個控制電路(one or more control circuits)」可包括如藉由控制電路系統560所表示的控制器、狀態機、微控制器、及/或其他控制電路系統、或用以控制非揮發性記憶體的其他類似電路。
在一個實施例中，記憶體結構502包含在其中將多個記憶體階形成在單一基材（諸如晶圓）之上的非揮發性記憶體單元的三維記憶體陣列。記憶體結構可包含任何類型的非揮發性記憶體，該等非揮發性記憶體係以具有設置在矽（或其他類型）基材之上的主動區域之一或多個實體階的記憶體單元單塊地形成。在一個實例中，非揮發性記憶體單元包含具有電荷捕捉的垂直反及閘串。
在另一實施例中，記憶體結構502包含非揮發性記憶體單元的二維記憶體陣列。在一個實例中，非揮發性記憶體單元係利用浮閘之NAND快閃記憶體單元。亦可使用其他類型的記憶體單元（例如，NOR類型快閃記憶體）。
包括在記憶體結構502中的記憶體陣列架構或記憶體單元的確切類型不限於上述實例。許多不同類型的記憶體陣列架構或記憶體技術可用以形成記憶體結構326。對於本文所提出之新主張實施例的目的，並不需要特定的非揮發性記憶體技術。用於記憶體結構502之記憶體單元的合適技術的其他實例包括ReRAM記憶體（電阻式隨機存取記憶體）、磁阻式記憶體（例如，MRAM、自旋轉移力矩MRAM、自旋軌道力矩MRAM）、FeRAM，相變化記憶體（例如PCM）、及類似者。用於記憶體結構502之記憶體單元架構的合適技術的實例包括二維陣列、三維陣列、交叉點陣列、堆疊式二維陣列、垂直位元線陣列、及類似者。
ReRAM交叉點記憶體的一個實例包括配置在以X條線及Y條線（例如，字線及位元線）存取的交叉點陣列中的可逆電阻切換元件(reversible resistance-switching element)。在另一實施例中，記憶體單元可包括導電橋式記憶體元件(conductive bridge memory element)。導電橋式記憶體元件亦可稱為可程式化金屬化單元。可將導電橋式記憶體元件使用為基於離子在固態電解質內的實體重定位的狀態變化元件。在一些情形中，導電橋式記憶體元件可包括具有在該二個電極之間的固態電解質薄膜的二個固體金屬電極（一者係相對惰性的（例如，鎢）且另一者係電化學活性的（例如，銀或銅））。隨著溫度增加，離子的移動率亦增加，導致導電橋記憶體單元的程式化臨限減少。因此，導電橋式記憶體元件在溫度上具有範圍廣泛的程式化臨限。
另一實例係使用磁性儲存元件儲存資料的磁阻式隨機存取記憶體(MRAM)。元件係由藉由薄絕緣層分開的二個鐵磁層形成，該等鐵磁層之各者可保持磁化。二個層的一者係設定成特定極性的永久磁體；另一層的磁化可改變以匹配至儲存記憶體之外部場的磁化。記憶體裝置係從此類記憶體單元的網格建立。在用於程式化的一個實施例中，各記憶體單元位於配置成彼此成直角的一對寫入線之間，該對寫入線平行於該單元，一者在該單元之上且一者在該單元之下。當電流通過其等時產生感應磁場。基於MRAM的記憶體實施例將於下文更詳細地討論。
相變記憶體(PCM)利用硫化物玻璃的獨特行為。一個實施例使用GeTe - Sb2Te3超晶格以藉由使用可程式化電流脈衝簡單地改變鍺原子的配位狀態而達成非熱相變。應注意「脈衝(pulse)」在本文件中的使用不需要係方形脈衝，而係包括聲音、電流、電壓光、或其他波的（連續或非連續的）振動或爆發。在個別可選擇記憶體單元內的該等記憶體元件（或位元）可包括係選擇器（諸如雙向臨限開關或金屬絕緣體基材）的進一步串聯元件。
所屬技術領域中具有通常知識者將認知本文描述的技術不限於單一特定記憶體結構、記憶體構造、或材料組成物，而係涵蓋在如本文所描述且如所屬技術領域中具有通常知識者所瞭解之技術之精神及範圍內的許多相關記憶體結構。
圖5的元件可分組成二個部分，記憶體單元之記憶體結構502的結構及包括所有其他元件的周邊電路系統。記憶體電路的一重要特性係其容量，其可藉由增加交付給記憶體結構502之記憶體系統500之記憶體晶粒的面積而增加；然而，此降低記憶體晶粒之可用於周邊電路系統的面積。此可將相當嚴重的限制置於此等周邊元件上。例如，使感測放大器電路適配在可用區域內的需求可係感測放大器設計架構上的顯著限制。關於系統控制邏輯560，面積可用性的降低可限制可在晶片上實施的可用功能性。因此，用於記憶體系統500之記憶體晶粒之設計上的基本權衡係專用於記憶體結構502的面積量及專用於周邊電路系統的面積量。
記憶體結構502及周邊電路系統常不一致的另一方面係在形成此等區域時所涉及的處理中，因為此等區域常涉及不同的處理技術及在單一晶粒上從事不同技術時的權衡。例如，當記憶體結構502係NAND快閃記憶體時，此係NMOS結構，而周邊電路系統通常係基於CMOS的。例如，系統控制邏輯560中的元件（諸如感測放大器電路、電荷泵、狀態機中的邏輯元件、及其他周邊電路系統）通常採用PMOS裝置。用於製造CMOS晶粒的處理操作在許多態樣上會與針對NMOS快閃NAND記憶體或其他記憶體單元技術最佳化的處理操作不同。
為改善此等限制，下文描述的實施例可將圖5的元件分開至之後接合在一起的分開形成的晶粒上。更具體地說，記憶體結構502可形成在一個晶粒上，且一些或全部的周邊電路系統元件（包括一或多個控制電路）可形成在分開的晶粒上。例如，記憶體晶粒可僅由記憶體元件形成，諸如快閃反及閘記憶體、MRAM記憶體、PCM記憶體、ReRAM記憶體、或其他記憶體類型之記憶體單元的陣列。可接著將一些或全部的周邊電路系統（甚至包括諸如解碼器及感測放大器的元件）移動至分開的晶粒上。此允許記憶體晶粒之各者根據其技術而個別地最佳化。例如，NAND記憶體晶粒可針對基於NMOS的記憶體陣列結構最佳化，而無需擔憂現在已移至可針對CMOS處理最佳化之分開的周邊電路系統晶粒上的CMOS元件。此允許將更多空間用於周邊元件，其現在可合併之前受限於保持記憶體單元陣列之相同晶粒的餘量而不可輕易合併的額外能力。二個晶粒接著可在經接合多晶粒記憶體電路中接合在一起，其中在一個晶粒上的陣列連接至在另一記憶體電路上的周邊元件。雖然下文將聚焦在一個記憶體晶粒與一個周邊電路系統晶粒的經接合記憶體電路上，其他實施例可使用更多晶粒，例如，諸如二個記憶體晶粒及一個周邊電路系統晶粒。
圖6A及圖6B顯示圖5之配置的替代配置，其可使用晶圓至晶圓接合實施，以提供用於記憶體系統600的經接合晶粒對。圖6A顯示形成在耦接至形成在記憶體晶粒601中之記憶體結構602的周邊電路或控制晶粒611中的周邊電路系統（包括控制電路）的實例。由於使用圖5的502，記憶體晶粒601可包括多個可獨立存取的陣列或「塊(tile)」。共同組件與圖5類似地標示（例如，502現在係602、510現在係610、並依此類推）。可見到系統控制邏輯660、列控制電路系統620、及行控制電路系統610（其等可由CMOS程序形成）位於控制晶粒608中。額外元件（諸如來自控制器102的功能性）亦可移至控制晶粒608中。系統控制邏輯660、列控制電路系統620、及行控制電路系統610可藉由共同程序（例如，CMOS程序）形成，使得一般更常在記憶體控制器102上發現的添加元件及功能性可能需要很少或不需要額外的程序步驟（亦即，用於製造控制器102的相同程序步驟亦可用以製造控制系統控制邏輯660、列控制電路系統620、及行控制電路系統610）。因此，雖然從諸如記憶體系統500的記憶體晶粒的晶粒移動此類電路可降低製造此一晶粒所需之步驟的數目，將此類電路加至諸如控制晶粒611的晶粒可能不需要任何額外的程序步驟。
圖6A顯示控制晶粒611上的行控制電路系統610通過電路徑606耦接至記憶體晶粒601上的記憶體結構602。例如，電路徑606可提供在行解碼器612、驅動器電路系統614、及區塊選擇616與記憶體結構602的位元線之間的電連接。電路徑可從控制晶粒611中的行控制電路系統610延伸通過控制晶粒611上之接合至記憶體晶粒601之對應焊墊的焊墊，該等對應焊墊連接至記憶體結構602的位元線。記憶體結構602的各位元線可在電路徑606（包括一對經接合焊墊）中具有連接至行控制電路系統610的一對應電路徑。類似地，包括列解碼器622、陣列驅動器624、及區塊選擇626的列控制電路系統620通過電路徑608耦接至記憶體結構602。電路徑608之各者可對應於字線、虛置字線、或選擇閘線。亦可將額外的電路徑提供在控制晶粒611與記憶體晶粒601之間。
圖6B係顯示在經接合晶粒對600之經整合記憶體總成的一個實施例之配置上的更多細節的方塊圖。記憶體晶粒601含有記憶體單元的平面或陣列602。記憶體晶粒601可具有額外的平面或陣列。為各平面或陣列602描繪一條代表性位元線(BL)及代表性字線(WL) 666。各平面或陣列602可具有數千或數萬條此類位元線。在一個實施例中，陣列或平面代表共用一組共同的未斷開字線及未斷開位元線的經連接記憶體單元的群組。
控制晶粒611包括若干個位元線驅動器650。在一些實施例中，各位元線驅動器650連接至一條位元線或可連接至多條位元線。控制晶粒611包括若干個字線驅動器660(1)至660(n)。字線驅動器660經組態以提供電壓至字線。在此實例中，每陣列或每平面記憶體單元有「n」條字線。在一個實施例中，若記憶體操作係程式化或讀取，選擇經選擇區塊內的一條字線以用於記憶體操作。在一個實施例中，若記憶體操作係抹除，選擇經選擇區塊內的所有字線以用於抹除。字線驅動器660將電壓提供至記憶體晶粒601中的字線。如相關於圖6A於上文討論的，控制晶粒611亦可包括未於圖6B中表示的電荷泵、電壓產生器、及類似者，其等可用以提供用於字線驅動器660及/或位元線驅動器650的電壓。
記憶體晶粒601具有在記憶體晶粒601的第一主要表面682上的若干個接合焊墊670a、670b。可有「n」個接合焊墊670a，以接收來自對應「n」個字線驅動器660(1)至660(n)的電壓。與陣列602關聯的每條位元線可有一個接合焊墊670b。參考數字670通常將用以指稱主要表面682上的接合焊墊。
在一些實施例中，碼字的各資料位元及各同位位元係通過不同的接合焊墊對670b、674b轉移。碼字的位元可透過接合焊墊對670b、674b平行地轉移。相對於，例如，在記憶體控制器102與經整合記憶體總成600之間轉移資料，此提供非常有效率的資料轉移。例如，記憶體控制器102與經整合記憶體總成600之間的資料匯流排可，例如，提供八個、十六個、或或許32個位元以平行地轉移。然而，記憶體控制器102與經整合記憶體總成600之間的資料匯流排不受限於此等實例。在一些實施例中，此類ECC可實施在記憶體晶粒上。
控制晶粒611具有在控制晶粒611的第一主要表面684上的若干個接合焊墊674a、674b。可有「n」個接合焊墊674a，以各將來自「n」個字線驅動器660(1)至660(n)的電壓遞送至記憶體晶粒601。與陣列602關聯的每條位元線可有一個接合焊墊674b。參考數字674通常將用以指稱主要表面682上的接合焊墊。應注意可有接合焊墊對670a/674a及接合焊墊對670b/674b。在一些實施例中，接合焊墊670及/或674係覆晶接合焊墊。
在一個實施例中，接合焊墊670的圖案與接合焊墊674的圖案匹配。接合焊墊670接合（例如，覆晶接合）至接合焊墊674。因此，接合焊墊670、674將記憶體晶粒601電耦接且實體地耦接至控制晶粒611。再者，接合焊墊670、674允許記憶體晶粒601與控制晶粒611之間的內部信號轉移。因此，記憶體晶粒601及控制晶粒611係使用接合焊墊接合在一起。雖然圖6A描繪一個控制晶粒611接合至一個記憶體晶粒601，在另一實施例中，一個控制晶粒611接合至多個記憶體晶粒601。
在本文中，「內部信號轉移(internal signal transfer)」意指控制晶粒611與記憶體晶粒601之間的信號轉移。內部信號轉移允許控制晶粒611上的電路系統控制記憶體晶粒601中的記憶體操作。因此，接合焊墊670、674可用於記憶體操作信號轉移。在本文中，「記憶體操作信號轉移(memory operation signal transfer)」係指關於記憶體晶粒601中的記憶體操作的任何信號。記憶體操作信號轉移可包括，但不限於，提供電壓、提供電流、接收電壓、接收電流、感測電壓、及/或感測電流。
接合焊墊670、674可由，例如，銅、鋁、及其合金形成。可有襯墊在接合焊墊670、674與主要表面(682, 684)之間。襯墊可，例如，由鈦/氮化鈦堆疊形成。接合焊墊670、674及襯墊可藉由氣相沉積及/或電鍍技術施加。接合焊墊及襯墊可共同具有720 nm的厚度，雖然在進一步實施例中，此厚度可更大或更小。
可使用金屬互連件及/或通孔將晶粒中的各種元件電連接至接合焊墊670、674。描繪可使用金屬互連件及/或通孔實施的數種導電路徑。例如，感測放大器可藉由通路664電連接至接合焊墊674b。相對於圖6A，電路徑606可對應於通路664、接合焊墊674b、及接合焊墊670b。可有數千個此類感測放大器、通路、及接合焊墊。應注意BL不必然與接合焊墊670b直接連接。字線驅動器660可藉由通路662電連接至接合焊墊674a。相對於圖6A，電路徑608可對應於通路662、接合焊墊674a、及接合焊墊670a。應注意通路662可包含用於各字線驅動器660(1)至660(n)的一分開的導電通路。同樣地，各字線驅動器660(1)至660(n)可有一分開的接合焊墊674a。記憶體晶粒601之區塊2中的字線可藉由通路664電連接至接合焊墊670a。在圖6B中，有「n」條通路664用於區塊中的對應「n」條字線。各通路664可有分開的接合焊墊對670a、674a。
相對於圖5，圖6A的晶粒上控制電路亦可將比一般在記憶體控制器102中發現的能力及一些CPU能力二者更一般化，但亦係特定應用特徵的加法功能包括在其邏輯元件內。
在下文中，可將與描繪在圖5中或在圖6A中的控制晶粒611上的其他電路的全部或子集及圖5中的類似元件組合的系統控制邏輯560/660、行控制電路系統510/610、列控制電路系統520/620、及/或控制器102（或等效功能電路）視為係執行本文描述之功能的一或多個控制電路的部分。控制電路可僅包括硬體或硬體與軟體（包括韌體）之組合。例如，由韌體程式化以執行本文描述之功能的控制器係控制電路的一個實例。控制電路可包括處理器、FGA、ASIC、積體電路、或其他類型的電路。
在下文的討論中，圖5及圖6A的記憶體陣列502/602主要將在交叉點架構的脈絡下討論，雖然本討論的大部分可更普遍地應用。在交叉點架構中，第一組導電線或導線（諸如字線）在相對於下方基材的第一方向上行進，且第二組導電線或導線（諸如位元線）係在相對於該下方環境的第二上行進。記憶體單元坐落在字線及位元線的相交處。在這些交叉點處的記憶體單元可根據多種技術（包括以上所描述的那些）之任一者來形成。下文討論主要將聚焦在基於使用MRAM記憶體單元之交叉點架構的實施例。
圖7A以斜視圖描繪形成交叉點架構之記憶體陣列的一部分的一個實施例。圖7A的記憶體陣列502/602係圖5中之記憶體陣列502或圖6A中之記憶體陣列602之實施方案的一個實例，其中一記憶體晶粒可包括多個此類陣列結構。位元線BL 1至BL 5係配置在相對於晶粒之下方基材（未圖示）的第一方向（表示成行進至頁面中）上，且字線WL 1至WL 5係配置在垂直於第一方向的第二方向上。圖7A係水平交叉點結構的實例，其中字線WL 1至WL 5及BL 1至BL 5二者在相對於基材的水平方向上行進，而記憶體單元（其等的二者以701指示）經定向使得電流在垂直方向上通過記憶體單元（諸如以I cell顯示）。在具有額外的記憶體單元層的記憶體陣列中，諸如，相關於圖7D於下文討論的，將有額外的位元線及字線的對應層。
如圖7A所描繪的，記憶體陣列502/602包括複數個記憶體單元701。記憶體單元701可包括可重寫入記憶體單元，諸如可使用ReRAM、MRAM、PCM、FeRAM、或具有可程式化電阻的其他材料實施。以下討論將聚焦在MRAM記憶體單元上，雖然本討論的大部分可更普遍地應用。將第一記憶體層之記憶體單元中的電流顯示成向上流動，如藉由箭號I cell所指示的，但電流可在任一方向上流動，如下文中更詳細地討論的。
圖7B及圖7C分別呈現圖7A中的交叉點結構的側視圖及俯視圖。圖7B的側視圖顯示一條底導線（或字線）WL 1，及頂導線（或位元線）BL 1至BL n。在各頂導線與底導線之間的交叉點的係MRAM記憶體單元1201，然而可使用PCM、FeRAM、ReRAM、或其他技術。圖7C係繪示M條底導線WL 1至WL M及N條頂導線BL 1至BL N的交叉點結構的俯視圖。在一二進制實施例中，在各交叉點的MRAM單元可程式化成二個電阻狀態中的一者：高及低。於下文給定MRAM記憶體單元設計的實施例及用於其等之程式化的技術的更多細節。
圖7A的交叉點陣列繪示具有字線及位元線的一個層的一實施例，其中MRAM或其他記憶體單元坐落在二組導電線的相交處。為增加記憶體晶粒的儲存密度，可形成此類記憶體單元及導電線的多個層。將一2層實例繪示於圖7D中。
圖7D以斜視圖描繪形成交叉點架構的二層記憶體陣列的一部分的一實施例。如圖7A，圖7D顯示陣列502/602之連接在字線WL 1,1至WL 1,4及位元線BL 1至BL 5的第一層的交叉點之記憶體單元701的第一層718。記憶體單元720的第二層係形成在位元線BL 1至BL 5之上並在此等位元線與第二組字線WL 2,1至WL 2,4之間。雖然圖7D顯示記憶體單元的二個層718及720，該結構可通過字線及位元線的額外交替層向上延伸。取決於實施例，圖7D之陣列的字線及位元線可經偏壓以用於讀取或程式化操作，使得各層中的電流從字線層流至位元線層或周圍其他路徑。該二個層可經結構化以針對給定操作使電流在各層中在相同方向上流動，例如，針對讀取從位元線至字線，或使電流在相反方向上流動，例如，針對層1的讀取從字線至位元線且針對層2的讀取從位元線至字線。
交叉點架構的使用允許具有小佔用面積的陣列，且數個此類陣列可形成在單一晶粒上。形成在各交叉點的記憶體單元可係電阻類型的記憶體單元，其中資料值係編碼成不同的電阻位準。取決於實施例，記憶體單元可係具有低電阻狀態或高電阻狀態的二進位值的，或係可具有在低電阻狀態與高電阻狀態中間的額外電阻的多位準單元(MLC)。此處描述的交叉點陣列可使用為圖4的記憶體晶粒292、用以取代本地記憶體106、或二者。電阻類型記憶體單元可根據上文提及之技術的許多者形成，諸如ReRAM、FeRAM、PCM、或MRAM。下文討論主要係在使用具有二進位值MRAM記憶體單元之交叉點架構的記憶體陣列的脈絡下呈現，雖然本討論的大部分可更普遍地應用。
圖8繪示MRAM記憶體單元之結構的一實施例。將跨記憶體單元施加（在記憶體單元的對應字線與位元線之間）的電壓表示成電壓源V app813。記憶體單元包括底電極801、藉由，在此實例中，氧化鎂(MgO) 805的分開層或穿隧層分開的一對磁性層（參考層803及自由層807）、及之後藉由間隔物809與自由層807分開的頂電極811。記憶體單元的狀態係基於參考層803及自由層807的磁化的相對定向：若二個層在相同方向上磁化，記憶體單元將在平行(P)低電阻狀態(low resistance state, LRS)；且若其等具有相反定向，記憶體單元將在反平行(anti-parallel, AP)高電阻狀態(high resistance state, HRS)。MLC實施例將包括額外的中間狀態。參考層803的定向係固定的，且在圖15的實例中，係向上定向的。參考層803亦稱為固定層(fixed layer)或固定層(pinned layer)。
資料係藉由將自由層807程式化成具有相同定向或相反定向而寫入MRAM記憶體單元。參考層803經形成使得其在程式化自由層807時將維持其定向。參考層803可具有包括合成反鐵磁層及額外參考層的更複雜設計。為簡化起見，圖式及討論省略此等額外層並僅聚焦在主要負責單元中的穿隧磁阻的固定磁層。
圖9更詳細地繪示當以交叉點陣列實施時MRAM記憶體單元設計的一實施例。當放置在交叉點陣列中時，MRAM記憶體單元的頂電極與底電極將係陣列之相鄰導線層的二層，例如二層或二疊陣列的頂導線及底導線。在此處所示的實施例中，底電極係記憶體單元的字線901，且頂電子係記憶體單元的位元線911，但此等在一些實施例中可藉由反轉記憶體元件的定向而反轉。字線901與位元線911之間的係參考層903及自由層907，其等再次係分開的MgO障壁905。在圖9所示的實施例中，MgO罩蓋908亦形成在自由層907的頂部上，且導電間隔物909形成在位元線911與MgO罩蓋908之間。參考層903係藉由另一導電間隔物902與字線901分開。在記憶體單元結構之任一側上的係襯墊921及923，其中此等襯墊可係相同結構的部分，但在圖9的截面中顯示成分開。將用以填充在交叉點結構的其他空區域中的填充材料925、927的一些顯示成在襯墊921、923的任一側。
相關於自由層設計907，實施例包括具有~1至2 nm等級之厚度的CoFe或CoFeB合金，其中Ir層可插置於接近MgO障壁905的自由層中，且自由層907可以Ta、W、或Mo摻雜。參考層903的實施例可包括與Ir或Ru間隔物902耦接之CoFeB及CoPt多層的雙層。MgO罩蓋908係可選的，但可用於增加自由層907的各向異性。導電間隔物可係導電金屬，諸如Ta、W、Ru、CN、TiN，及TaN等。
為感測儲存在MRAM中的資料狀態，跨記憶體單元施加藉由V app表示的電壓以判定其電阻狀態。為讀取MRAM記憶體單元，可將電壓差V app施加在任一方向上；然而，MRAM記憶體單元具有方向性，且因為此，在一些情形中，在一個方向上的讀取優先於另一方向上的讀取。例如，將位元寫至AP中（高電阻狀態，HRS）的最佳電流振幅可比寫入至P中（低電阻狀態）的電流振幅大50%或更多，所以若對AP讀取(2AP)，位元錯誤率（讀取干擾）係較不可能的。一些此等情形及所得的讀取方向性於下文討論。偏壓的方向性特別進入MRAM記憶體單元之程式化的一些實施例中，如相關於圖10A及圖10B進一步討論的。
下文討論主要將相關於垂直自旋轉移力矩MRAM記憶體單元討論，其中圖8及圖9的自由層807/907包含垂直於自由層之平面的可切換磁化方向。自旋轉移力矩(「STT」)係在其中磁穿隧接面中之磁性層的定向可使用自旋極化電流修改的效應。電荷載體（諸如電子）具有已知作為自旋的性質，該自旋係載體固有的小量的角動量。電流通常係非極化的（例如，由50%上自旋電子及50%下自旋電子所組成）。自旋極化電流係具有任一自旋之更多電子的電流（例如，大多數上自旋電子或大多數下自旋電子）。藉由使電流通過厚磁性層（參考層），可產生自旋極化電流。若將此自旋極化電流導至第二磁性層（自由層）中，可將角動量移轉至此第二磁性層，改變第二磁性層的磁化方向。此稱為自旋轉移力矩。圖10A及圖10B繪示自旋轉移力矩的經使用以程式化或寫入MRAM記憶體。自旋轉移力矩磁性隨機存取記憶體(STT MRAM)具有超過MRAM變化（諸如雙態觸變MRAM）的較低電力消耗與較佳可擴縮性的優點。相較於其他MRAM實施方案，STT切換技術需要相對低的電力，實際上消除相鄰位元干擾的問題，且具有對較高記憶體單元密度（降低MRAM單元尺寸）更有利的縮放。後一問題亦有利於STT MRAM，其中自由層及參考層的磁化係垂直於膜平面而非面內定向。
由於STT現象更容易以電子行為的用語描述，圖10A及圖10B及其等的討論係以電子電流的用語給定，其中將寫入電流的方向定義為電子流的方向。因此，參考圖10A及圖10B的用語寫入電流係指電子電流。由於電子係負電荷的，電子電流將與習知定義的電流在相反的方向上，使得電子電流將從較低電壓位準朝較高電壓位準流動，而非從較高電壓位準至較低電壓位準的傳統電流流動。
圖10A及圖10B繪示藉由STT機制的使用寫入MRAM記憶體單元，該等圖描繪STT切換MRAM記憶體單元1000的一實例的簡化示意表示，其中參考層及自由層二者的磁化均係在垂直方向上。記憶體單元1000包括磁穿隧接面(magnetic tunnel junction, MTJ) 1002，其包含上鐵磁層1010、下鐵磁層1012、及作為該二個鐵磁層之間的絕緣層的穿隧能障(tunnel barrier, TB) 1014。在此實例中，上鐵磁層1010係自由層FL，且其磁化方向可切換。下鐵磁層1012係參考（或固定）層RL，且其磁化方向不能切換。當自由層1010中的磁化平行於參考層RL 1012中的磁化時，橫跨記憶體單元1000的電阻相對低。當自由層FL 1010中的磁化反平行於參考層RL 1012中的磁化時，橫跨記憶體單元1000的電阻相對高。記憶體單元1000中的資料（「0」或「1」）係藉由測量記憶體單元1000的電阻而讀取。在此方面，附接至記憶體單元1000的電導體1006/1008係用以讀取MRAM資料。藉由設計，平行及反平行組態二者在靜止狀態及/或在（以足夠低的讀取電流）讀取操作期間保持穩定。
對於參考層RL 1012及自由層FL 1010二者，磁化方向係在垂直方向（亦即，垂直於由自由層定義的平面且垂直於由參考層定義的平面）上。圖10A及圖10B將參考層RL 1012的磁化方向顯示為上並將再次垂直於該平面之自由層FL 1010的磁化方向顯示成可在上及下之間切換。
在一個實施例中，穿隧能障1014係由氧化鎂(MgO)製成；然而，亦可使用其他材料。自由層1010係持有改變/切換其磁化方向之能力的鐵磁金屬。基於過渡金屬（像Co、Fe、及其等合金）的多層可用以形成自由層1010。在一個實施例中，自由層1010包含鈷、鐵、及硼的合金。參考層1012可係許多不同類型的材料，包括（但不限於）鈷及鉑的多個層及/或鈷及鐵的合金。
為「設定(set)」MRAM記憶體單元位元值（亦即，選擇自由層磁化方向），電子寫入電流1050係從導體1008施加至導體1006，如圖10A所描繪的。為產生電子寫入電流1050，應有的電子的負電荷，將頂導體1006置於比底導體1008更高的電壓位準。因為參考層1012係鐵磁金屬，電子寫入電流1050中的電子在通過參考層1012時變成自旋極化的。當經自旋極化電子穿隧橫跨穿隧能障1014時，角動量守恆可導致自旋轉移力矩給予在自由層1010及參考層1012二者上，但此力矩（藉由設計）不足以影響參考層1012的磁化方向。相反地，若自由層1010的初始磁化定向係反平行(AP)於參考層1012，此自旋轉移力矩（藉由設計）足以將自由層1010中的磁化定向切換以變成平行(P)於參考層1012的磁化定向，稱為反平行至平行(anti-parallel-to-parallel, AP2P)寫入。平行磁化接著會在此類電子寫入電流關斷之前或之後保持穩定。
相反地，若自由層1010及參考層1012的磁化最初係平行的，自由層1010的磁化方向可藉由施加與上述情形相反方向的電子寫入電流而切換成變成與參考層1012反平行。例如，電子寫入電流1052係從導體1006施加至導體1008，如圖10B中所描繪的，藉由將較高電壓位準置於下導體1008上。此將在P狀態的自由層1010寫成AP狀態，稱為平行至反平行(parallel-to-anti-parallel, P2AP)寫入。因此，藉由相同的STT物理學，自由層1010的磁化方向可藉由電子寫入電流方向（極性）的明智選擇而確定地設定成二個穩定定向的任一者。
記憶體單元1000中的資料（「0」或「1」）可藉由測量記憶體單元1000的電阻而讀取。低電阻一般代表「0」位元且高電阻一般代表「1」位元，雖然交替慣例有時候會發生。讀取電流可藉由將電子讀取電流從導體1008施加至導體1006而跨記憶體單元（例如，跨磁穿隧接面1002）施加，如圖10A中之1050所示地流動（「AP2P方向」）；替代地，電子讀取電流可從導體1006施加至導體1008，如圖10B中之1052所示地流動（「P2AP方向」）。在讀取操作中，若電子寫入電流太高，則此可干擾在記憶體單元中所儲存的資料並改變其狀態。例如，若電子讀取電流使用圖10B的P2AP方向，電流或電壓位準太高可將在低電阻P狀態中的任何記憶體單元切換至高電阻AP狀態。因此，雖然MRAM記憶體單元可在任一方向上讀取，寫入操作的方向性本質可使一個讀取方向優於另一讀取方向，如各種實施例中的P2AP方向，因為需要更多電流以在該方向上寫入位元。
雖然圖10A及圖10B的討論係在用於讀取及寫入電流之電子電流的脈絡下，除非另外指定，後續討論將在習知電流的脈絡下。
無論是否讀取或寫入圖7A至圖7D之陣列結構中的經選擇記憶體單元，對應於經選擇者的位元線及字線經偏壓以使電壓跨經選擇記憶體單元放置並引起如相關於圖10A或圖10B所繪示的電子流。此亦使電壓跨陣列之非選擇記憶體單元施加，其可在非選擇記憶體單元中引起電流。雖然此電力消耗浪費可藉由將記憶體單元設計成對高及低電阻狀態二者均具有相對高的電阻位準而減輕至某個程度，此仍將導致電流及電力消耗增加以及將額外的設計限制置於記憶體單元及陣列的設計上。
解決此非所要電流洩漏的一種方法係放置與各MRAM或其他電阻式（例如，ReRAM、PCM、及FeRAM）記憶體單元串聯的選擇器元件。例如，可將選擇電晶體放置成與圖7A至圖7D中的各電阻式記憶體單元元件串聯，使得元件701現在係選擇器與可程式化電阻的複合物。然而，電晶體的使用需要引入額外的控制線以能夠導通經選擇記憶體單元的對應電晶體。額外地，電晶體常不能以與電阻式記憶體元件相同的方式縮放，使得當記憶體陣列移至較小尺寸時，基於電晶體之選擇器的使用可係一限制因子。
選擇器元件的一替代方法係使用與可程式化電阻式元件串聯的臨限切換選擇器裝置。當將臨限切換選擇器偏壓至比其之臨限電壓更低的電壓時，其具有高電阻（在關斷或非導電狀態中），當將其偏壓至比其之臨限電壓更高的電壓時，其具有低電阻（在導通或導電狀態中）。臨限切換選擇器保持導通直到其電流低於一固持電流，或電壓低於一固持電壓。當此發生時，臨限切換選擇器返回至關斷狀態。因此，為程式化在交叉點的記憶體單元，施加足以導通關聯臨限切換選擇器的電壓或電流並設定或重設記憶體單元；且為讀取記憶體單元，臨限切換選擇器必須類似地藉由在可判定記憶體單元的電阻狀態之前導通而啟動。臨限切換選擇器的一組實例係雙向臨限切換器(OTS)的雙向臨限切換材料。
圖11A及圖11B繪示將臨限切換選擇器併入具有交叉點架構之MRAM記憶體陣列中的實施例。圖11A及圖11B的實例顯示二層交叉點陣列中的二個MRAM單元，諸如圖7D所示，但係以側視圖顯示。圖11A及圖11B顯示字線1 1100的第一下導電線、字線2 1120的第一上導電線、及位元線1110的第二中間導線。在此等圖式中，為易於表示，將全部此等線顯示成橫跨頁面從左行進至右，就交叉點陣列中而言，其等的更準確表示係如圖7D之斜視圖所表示的，其中字線（或第一導電線或導線）在平行於下方基材之表面的一個方向上行進，且位元線（或第二導電線或導線）在主要正交於第一方向之平行於基材之表面的第二方向上行進。MRAM記憶體單元亦以簡化形式表示，僅顯示參考層、自由層、及中間穿隧能障，但在實際實施方案中，一般會包括相關於圖9於上文描述的額外結構。
將包括自由層1101、穿隧能障1103、及參考層1105的MRAM單元1102形成在臨限切換選擇器1109之上，其中MRAM裝置1102與臨限切換選擇器1109的此串聯組合共同形成在位元線1110與字線1 1100之間的層1單元。當臨限切換選擇器1109導通時，除了跨臨限切換選擇器1109的一些電壓降外，MRAM裝置1102與臨限切換選擇器1109的串聯組合儘可能地如相關於圖10A及圖10B於上文描述地操作。儘管，臨限切換選擇器1109最初需要藉由施加高於臨限切換選擇器1109之臨限電壓V th的電壓而導通，且偏壓電流或電壓接著需要維持高至足於高於臨限切換選擇器1109的保持電流或保持電壓，使得其在後續讀取或寫入操作期間保持導通。
在第二層上，將包括自由層1111、穿隧能障1113、及參考層1115的MRAM單元1112形成在臨限切換選擇器1119之上，其中MRAM裝置1112與臨限切換選擇器1119的串聯組合共同形成在位元線1110與字線2 1120之間的層2單元。層2單元將如層1單元般地操作，雖然下導體現在對應於位元線1110，且上導體現在係字線（字線2 1120）。
在圖11A的實施例中，臨限切換選擇器1109/1119係形成在MRAM裝置1102/1112下方，但在替代實施例中，臨限切換選擇器可形成在一層或二層的MRAM裝置上方。如相關於圖10A及圖10B所討論的，MRAM記憶體單元係有方向性的。在圖11A中，MRAM裝置1102及1112具有相同定向，其中自由層1101/1111在參考層1105/1115上方（相對於未圖示基材）。由於該二個層之各者以及在具有更多層之實施例中的後續層可根據相同製程序列形成，在導電線之間形成具有相同結構的該等層可具有若干優點，特別係關於製程的優點。
圖11B繪示與圖11A之實施例類似地配置的替代實施例，除了在層2單元中，參考層與自由層的位置反轉。更具體地說，如圖11A，在字線1 1150與位元線1160之間，層1位元包括具有形成在穿隧能障1153上方之自由層1151的MRAM結構1152，該穿隧能障轉動形成在參考層1155上方，其中MRAM結構1152形成在臨限切換選擇器1159上方。圖11B之實施例的第二層再次具有形成在位元線1160與字線2 1170之間的臨限切換選擇器1169上方的MRAM裝置1162，但相對於圖11A，以MRAM裝置1162反轉的狀態，使參考層1161現在形成於穿隧能障1163上方且自由層1165現在在穿隧能障1163下方。
雖然圖11B的實施例需要用於層之形成的不同製程序列，在一些實施例中，其可具有優點。具體而言，MRAM結構的方向性可使圖11B的實施例有吸引力，因為當在相同方向（相對於參考層及自由層）上寫入或讀取時，位元線對下層及上層二者相同地偏壓，且二字線將相同地偏壓。例如，若層1及層2記憶體單元係在P2AP方向（相對於參考層及自由層）上感測，位元線層1160將在諸如P2AP方向上偏壓，在字線1 1150及字線2 1170二者均偏壓成較高電壓位準的情況下，位元線1160對上單元及下單元二者偏壓成低（例如，0V）。類似地，相關於寫入，針對寫入成高電阻AP狀態，在字線1 1150及字線2 1170二者均偏壓成較高電壓位準的情況下，位元線1160對上單元及下單元二者偏壓成低（例如，0V）；且針對寫入成低電阻P狀態，在字線1 1150及字線2 1170二者均偏壓成低電壓位準的情況下，位元線1160經偏壓至高電壓位準。相反地，對於圖11A的實施例，位元線及字線會需要使其等的偏壓位準反轉，以用於在相對於低位準的高位準上執行此等操作的任何者。
從MRAM記憶體讀取資料或將資料寫入MRAM記憶體單元涉及使電流通過記憶體單元。在臨限切換選擇器放置成與MRAM裝置串聯的實施例中，在電流可通過MRAM裝置之前，臨限切換選擇器需要藉由將足夠電壓跨臨限切換選擇器與MRAM裝置的串聯組合施加而導通。圖12及圖13在讀取操作的脈絡下更詳細地考慮臨限切換選擇器的此啟動。
圖12及圖13分別係圖11A及圖11B的層1單元在讀取操作中的電流及電壓的一組波形的一實施例，其中圖12及圖13的時間軸經對準並在相同尺度上。在讀取操作的此實施例中，讀取係在P2AP方向上執行，其中字線1 1100/1150經偏壓成高且位元線1110/1160經設定成低（例如，0V），使得（習知）電流向上流動，在通過自由層1101/1151之前通過參考層1105/1155。（在電子電流方面，電子流將如圖10B所繪示地與習知電流相反。）
在圖12及圖13的實施例中，使用強制電流方法，其中記憶體以來自用於該線之驅動器電路系統中的電流源的讀取電流I read從參考層側驅動。如圖12所示，藉由實線1201，電流昇高至I read值並保持於該處達電流讀取操作的持續時間。此電流將使供應電流至經選擇記憶體單元的線（諸如在圖11A/B中用於層1記憶體單元的字線1 1100/1150）移動，且亦支援路徑中的任何洩漏。如圖13中的1251所示，因為臨限切換選擇器係在關斷狀態中，跨臨限切換選擇器與電阻式MRAM元件之並聯組合的電流斜昇。一旦跨臨限切換選擇器的電壓在1253到達臨限切換選擇器的臨限電壓V th，該臨限切換選擇器將導通並切換至低電阻狀態。
一旦臨限切換選擇器在導通狀態，I read將流過經選擇記憶體單元。此係藉由圖12之怨恨通過記憶體單元之電流的虛線1203繪示，當臨限切換選擇器在1253打開時，從零跳至I read。當電流位準保持固定在I read時，跨記憶體單元的電壓將下降至相依於MRAM裝置及臨限切換選擇器之導通狀態電阻的串聯電阻的位準。對於一二進制實施例，記憶體單元將具有高電阻反平行狀態及低電阻平行狀態。將跨串聯連接之MRAM裝置及臨限切換選擇器及回應於用於高電阻狀態(HRS)及低電阻狀態(LRS)的I read電流將電流引導至N條字線的1者及N條位元線的1者中的串聯解碼電晶體的所得電壓分別顯示成1255及1253。所得電壓差接著可藉由感測放大器測量，以判定儲存在記憶體單元中的資料狀態。雖然此處的討論係在放置成與臨限切換選擇器串聯之基於MRAM之記憶體單元的脈絡下，此讀取技術可類似地應用於其他可程式化電阻式記憶體單元，諸如PCM、FeRAM、或ReRAM裝置。
圖13顯示電壓在1251施加至斜昇，直到其在1253到達V th，接著下降至1255的高電阻狀態位準或1253的低電阻狀態的其中一者。在一實際裝置中，應有的電阻及電容，當電壓峰在1253下降至1255或1253的任一者時，將有一些遲延。此藉由圖14針對低電阻狀態的實例繪示。
圖14顯示當臨限切換選擇器從關斷狀態切換至導通狀態時跨MRAM裝置之電壓的一實例。相對於圖13，圖14顯示僅跨MRAM裝置的電壓V MRAM，而圖13表示跨臨限切換選擇器及MRAM裝置之串聯組合的電壓。最初，在臨限切換選擇器導通之前，由於所施加的電壓斜昇至V th電壓，跨MRAM裝置的電壓將係零。一旦臨限切換選擇器導通，電流開始流動通過MRAM裝置且跨MRAM裝置的電壓將釘在V th位準，其少於跨臨限切換選擇器下降的電壓V hold。因此，V MRAM將從0V跳至ΔV = (V th– V hold)，之後其將回應於所施加的I read而使跨在低電阻狀態的MRAM裝置的電壓降向下衰減（V MRAM(LRS)）。
V MRAM電壓下降至接近漸近的V MRAM(LRS)位準的速率取決於峰相距於「突返電壓(snapback voltage)」ΔV（其係(V th– V hold)與V MRAM(LRS)之間的差）的大小及電荷流出裝置的速率（其取決MRAM與選擇器在選擇器導通時的內部電阻、記憶體單元及該記憶體單元連接於之間的該等線的R-C特性）。較低電容及較低電阻的消耗較快。此行為對記憶體單元的操作具有一些實際後果。
第一後果係低電阻狀態及高電阻狀態二者皆將如圖14所示地衰減，其中圖14顯示低電阻狀態。高電阻狀態將顯示類似行為，但具有藉由路徑電阻x Iread判定的較高漸近狀態Vfinal。為在此等二個狀態之間區分，其等需要以足夠邊限分開，使得感測操作在足夠的時間已通過以使二個狀態具有經良好定義且可分辨的電壓位準之前不能執行。
另一種後果係峰可干擾儲存在記憶體單元中的資料。如相關於圖10A及圖10B所討論的，MRAM記憶體的狀態可藉由使電流通過記憶體單元而改變，使得若跨記憶體單元的電壓及/或通過該記憶體單元的電流足夠高達足夠長，取決於電流的方向，其將平行狀態改變成反平行狀態（P2AP寫入），如圖10B所繪示的，或將反平行狀態改變成平行狀態（AP2P寫入），如圖10A所繪示的。例如，將圖12及圖13的讀取程序描述成在P2AP方向上執行，使得藉由圖14之波形的干擾可在資料狀態可儲存之前將低電阻狀態記憶體單元切換成高電阻狀態。
如上文提到的，臨限切換選擇器控制對記憶體單元的存取。具體而言，為施加電壓或電流至記憶體單元以改變其電阻狀態，首先必須藉由施加足夠高的電壓（例如，在量值上比操作臨限電壓V th更高的電壓）將對應選擇器切換至導電狀態。當選擇器在非導電狀態時，例如，當跨選擇器的電壓在量值上比操作臨限電壓更低時，記憶體單元被隔離且保持其現有的電阻狀態。
臨限切換選擇器的臨限電壓V th及保持電壓V hold相依於選擇器的內在及外在性質二者，包括選擇器材料組成物、厚度、電極組成物、選擇器襯墊材料、散熱器、及循環歷史。由Ge、Se、Te、及As的二元、三元、或四元合金組成，並以B、C、Si、N、O、Zn、及/或In摻雜的硫化物選擇器可具有範圍從0.5至6V的臨限電壓及0.5至3V的保持電壓。確切電壓將取決於厚度，其中較厚的選擇器通常具有較高的臨限電壓且可能具有略高的偏移電壓。臨限切換選擇器的V th值越高，其關斷狀態越有效，但如圖13所繪示的，峰愈大。因此，選擇器設計的選擇係基於其所將應用之特定記憶體應用的決定。
用於臨限切換選擇器（例如，雙向臨限切換器）之材料的一個特性係材料的臨限值電壓V th可隨時間漂移（隨著裝置老化，或更明確地說，基於自臨限切換選擇器最後已導通以來的時間，變得更高）。此可導致諸如錯誤率增加（位元干擾）及耐久性降低的問題，因為其需要施加更高的電壓以導通臨限切換選擇器，使得若V th變得太高，除非產生更高電壓位準的能力可用，記憶體單元可能不再可存取；且即使記憶體裝置能夠導通臨限切換選擇器，此導致圖13的電壓峰更大，其可增加資料干擾或損害電阻式記憶體單元的可能性。
下文討論呈現用於其使用與電阻式記憶體元件串聯之臨限切換選擇器之記憶體裝置的關閉電源回復的技術。雖然在基於MRAM之交叉點記憶體結構的脈絡下呈現，因為其係所關注之臨限切換式切換器的性質，該等技術可更普遍地應用至在其中非揮發性元件（諸如電阻式PCM或ReRAM）係與臨限切換選擇器串聯的其他記憶體單元。因此，所揭露的技術適合使用在任何形式的交叉點陣列中，其中記憶體單元係連接在正交的導電線層（例如，鎢或銅導線）之間。
如上文所討論的，串聯連接的臨限切換選擇器（諸如，雙向臨限切換器）具有當跨選擇器施加時將該選擇器切換至用於經選擇記憶體單元之較低V hold電壓的電壓V th。實際上，當使用在實際的記憶體裝置中時，該等值可隨形成裝置時所涉及的製程而改變，使得在給定裝置上，V th範圍隨製程從，例如，1.6V改變至2.35V。V th值可導因於「漂移(drift)」而隨時間增加，諸如每十倍時間增加10至50mV。因此，V th值的漂移可跨10個十倍時間以500mV進一步增加V th變化，例如，可能將較高的V th值提昇至2.85V。雖然V th在一些情形中可導因於老化或磨損而漂移，但漂移量主要基於自記憶體單元最後啟動及臨限切換選擇器導通以來的時間。當裝置在使用中且打開電源時，諸如「損耗平衡(wear leveling)」演算法的技術可在一段時間（諸如10小時）內存取各記憶體單元。透過此類機制，V th漂移可在操作期間受到限制，但此類主動漂移管理在關閉電源期間（其可長達數年）係不可能的。
可管理之V th的最大值受限於記憶體裝置上的可用電力供應。若在裝置的關閉電源期間有過度的V th漂移，V th可超過裝置可施加至記憶體單元的電壓，該電壓將係電力供應位準減去至記憶體單元之路徑中的任何損失（亦即，任何漏電流乘路徑電阻）。為克服此，可用電力供應位準可在通電期間暫時增加，以確保記憶體單元選擇及V th重設。然而，此可需要導入以其他方式將無法在記憶體裝置上獲得的電路系統（諸如電荷泵及額外的調節電路系統），消耗面積並增加複雜度及電力消耗。
即使所需電壓係可得的，在導通時，臨限切換選擇器之V th上的任何增加增加「突返」電壓（ΔV = (V th– V hold)），且此峰（如圖14所繪示）係跨串聯連接的MRAM裝置（或，更一般而言，與臨限切換選擇器串聯連接的其他記憶體裝置）強加。導因於較高的最大V th而在ΔV上的增加可在針對讀取選擇時增加儲存在MRAM記憶體單元中的位元在位準儲存前切換的可能性。例如，讀取採寫入至AP方向(P2AP)之串聯連接的MRAM及臨限切換選擇器的風險係位元從PA切換至P，然而已在AP狀態中的位元係「安全的(safe)」。由於在讀取開始時任一位元狀態均係可能的，若ΔV太大，MRAM裝置的資料內容可能因所引起的暫態而損失，產生經儲存使用者資料的不可回復的損壞。本機制可係不同的，但與臨限切換選擇器一起使用的其他形式的記憶體技術（ReRAM、PCM、等）可類似地經歷來自此類大暫態的資料干擾或損害。
若資料儲存在該裝置中且接著關斷電力，在打開電源及存取所有位元前的裝置時間可超過，例如，正常操作中在位元存取之間的10小時的「打開電源(power on)」時間。此時間可，例如，藉由損耗平衡保證在打開電源期間存取所有位元，其中各位元係以特定時間存取及/或重定位。嵌入式非揮發性記憶體(embedded non-volatile memory, eNVM)在沒有打開電源的情況下的資料保存儲存期限的預期範圍可長達10年。若V th因為裝置指定3個月而過度漂移，但客戶在沒有電力的情況下將裝置儲存得更久，裝置的資料可能需要從儲存器上重載入而非直接從記憶體使用（例如，瞬間開啟(instant on)）。因此，挑戰係決定V th漂移是否已超過V th的允許最大值及決定是否依賴儲存在記憶體中的資料或重載入。
圖15係用於判定臨限切換選擇器的V th是否已漂移至太高的值及判定資料是否應重載入至記憶體裝置中的一個實施例的高階流程圖。圖16至圖18提供實施例的更詳細呈現。在圖15的流程圖中，程序係用於已於先前程式化及操作，且接著斷電之記憶體裝置的操作。
在步驟1501，將記憶體裝置斷電。此可係可回應於來自系統之控制電路系統之命令（諸如來自系統控制邏輯560/660、來自控制器102或主機120）的適當停機的部分，或係導因於電力損失的不適當停機。若斷電係適當的停機，在一些實施例中，斷電的時間值可保存在暫存器（諸如暫存器561/661或控制器102中的暫存器）中。對於一些實施例，系統控制邏輯560/660可維持及規律地更新時間戳記，該時間戳記可在適當或不適當停機的情形中參考。
在某個後續時間，裝置在步驟1503通電，其中通電命令可來自系統控制邏輯560/660、來自控制器102或主機120，諸如存取請求的部分。作為通電程序的部分，步驟1505判定臨限切換選擇器的V th值是否可能已漂移至太高的值。取決於實施例，V th可通過測試程序、藉由追蹤裝置關閉的時間、或此等的組合來推斷，其中此等分別藉由圖16、圖17、及圖18進一步繪示。若步驟1505判定V th值看起來未漂移得太遠，若裝置通電以執行讀取或其他操作，此操作可在步驟1507執行。
若步驟判定V th值已過度漂移，在1507的操作可執行之前，在步驟1509採取補救動作（諸如重載入儲存在裝置中的資料）。由於在一些實施例中該操作可導因於資料重載入所需的時間而取消，將來自步驟1509的顯示成虛線。裝置亦可將資料應重載入的通知發送給控制器102或主機120。在一些實施例中，資料可從裝置外側重載入，諸如從記憶體系統上的其他非揮發性位置或從用作備份的主機，例如，從HDD或SSD。例如，若將MRAM交叉點記憶體使用為由控制器102使用的本地記憶體106，資料亦可儲存在可從該處重載入的大量儲存記憶體中，諸如記憶體系統的記憶體封裝104。在資料冗餘地儲存（如採RAID配置）的其他情形中，在記憶體封裝104內的一個裝置上的資料可從記憶體封裝104內的其他位置置換。在其他情形中，儲存在記憶體裝置上的資料可能能夠被回復及擦掉，使得若資料可讀取，甚至在具有高數目的干擾的情況下，資料內容可能可通過控制器的ECC能力回復並重寫至記憶體裝置。
在一組實施例中，將臨限切換選擇器的臨限電壓推斷為通電期間的測試程序，以判定漂移是否過度。在測試程序中，讀取（或企圖讀取）記憶體單元的子集。此測試的可行性取決於記憶體介面是否在重啟時允許長至足以實行測試的通電遲延。一個測試係使用選擇圖5至圖6B中之502/602之（多個）記憶體陣列（「塊」）中的記憶體單元的列控制電路系統520/620及行控制電路系統510/610的相同選擇電路系統的簡單導通偵測測試。導因於將記憶體單元連接至列控制電路系統520/620之陣列驅動器524/624以驅動字線及連接至行控制電路系統510/610的驅動器電路系統514/614以驅動位元線之導線中的電阻，在記憶體單元見到的電壓將以取決於記憶體單元位置的量與由驅動器提供的電壓不同。為計及此，在一些實施例中，導通偵測測試可藉由存取沿著導線電阻最遠的「遠遠(far far)」的記憶體單元（例如，如圖6B所表示之陣列602的左上角）複製此效應，以最大化可在陣列上見到的任何I-R電壓降。若記憶體單元導通，決定可係V th未過度。
在通電期間的替代讀取測試程序中，可將在操作期間維持成具有一組已知值專用的經程式化碼字（256位元或更長）儲存在記憶體陣列中。在通電期間，可讀出已知的專用碼字，且可將所讀取的該等值與所儲存的已知值比較以判定位元錯誤的數目。若位元錯誤的數目超過給定目標（例如，1%），漂移經判定成過度。對於通電讀取測試，為更佳地確保測試到最差情形，二個測試可以足夠低的電力供應電壓運行，以確保偵測到過度漂移。若陣列在較低位準未通過V th讀取測試，一種可能的補救動作可係接著以較高電壓讀取記憶體，以查看資料內容是否可提取及擦掉。
圖16係藉由使用作為通電程序之部分的讀取測試以判定過度V th漂移的一個實施例的流程圖。在步驟1601，打開電源命令由記憶體裝置（諸如圖5的記憶體裝置500或圖6A及圖6B的記憶體晶粒601或記憶體系統600）接收。通電命令可來自系統控制邏輯560/660、來自控制器102或主機120，取決於先前斷電所發生的層級。
在步驟1603，通電序列開始。除了所涉及的尋常操作外，在記憶體單元的經選擇子集上執行讀取測試以判定在裝置斷電的同時是否有實質的V th漂移。讀取測試可如上述實例般地執行，諸如從裝置上的一或多個陣列讀取字線或位元線，此一藉由存取沿著將記憶體單元連接至存取電路系統的導電線與驅動器524/624及514/614相距最遠之「遠遠」的記憶體單元，或諸如藉由讀出儲存用於此目的之已知資料模式的一組記憶體單元。為確保足夠的操作邊限，對於任何此等讀取測試，測試可使用來自陣列驅動器524/624及驅動器電路系統514/614之相對於在標準資料存取讀取操作中使用的位準降低的讀取電壓及/或電流位準執行。在一些實施例中，若經降低電壓及/或電流不足以導通一些或所有的臨限切換選擇器，該標準讀取位準或甚至經昇高讀取位準可由陣列驅動器524/624及驅動器電路系統514/614施加，以查看此是否足以導通臨限切換選擇器。
如相關於圖13所討論的，經漂移臨限切換選擇器的臨限電壓可能超過在選擇程序期間施加的最大電壓。在此情形中，臨限切換選擇器在資料重載入程序期間將不轉動，且晶片上的使用者資料將損壞。為確保經漂移臨限切換選擇器導通，在一些實施例中，最大可用電壓可暫時增加。最大可用電壓可藉由控制電路在導通斜坡期間增加可用於列控制電路系統520/620、行控制電路系統510/610、或二者的電壓而增加。若可用電壓已由供應電壓所限制，供應電壓可通過電路系統（例如，系統控制邏輯560/660中的電力產生電路中的調節器或電荷泵）暫時增加。挑選較高的可用電壓以確保足夠低之臨限切換選擇器不導通的故障率。例如，可用電壓上的增加的範圍可在0.1至1.0 V之間。一旦記憶體晶粒上的所有臨限切換選擇器已用較高電壓循環，可用電壓返回至使用在資料讀取中的正常值，且資料可從儲存器重載入。若資料重載入程序循環晶片上的所有選擇器，可避免在資料重載入之前循環所有選擇器的必要性。較高的可用供應電壓可允許將較高的閘極電壓，以及較高的源極及汲極電壓，施加至列控制電路系統520/620及行控制電路510/610中的電晶體。二者皆具有增加可由控制電路系統供應至交叉點陣列之可用電壓及電流的影響。若選擇程序係由能夠供應請求電流而非請求電壓的電路系統執行，較高的可用電壓促成較高電流的供應，其繼而允許將較高的電壓施加至經選擇單元。
步驟1605判定裝置是否通過測試。例如，測試可由系統控制邏輯560/660執行，而在其他實施例中，其可在系統中的較高層級執行。例如，若測試涉及ECC碼字的解碼，測試可在控制器102執行，以使用ECC引擎226/256。對於簡單讀取操作，測試可藉由偵測電流是否流過在低電阻位準或高電阻位準的記憶體單元而僅查看記憶體單元的子集或該子集的某個臨限數目是否無法導通。
若讀取測試係針對讀取儲存預定模式的一組記憶體單元的一實施例，測試可係系統控制邏輯560/660中的比較，以僅比較所讀取的資料與所儲存之已知模式的資料。例如，系統控制邏輯560/660可將資料模式的複本維持在暫存器561/661中。步驟1605的判定可接著基於所讀取的資料是否與模式匹配、或在臨限位元錯誤率內匹配。
若在步驟1605，（多個）記憶體陣列通過V th讀取測試，在步驟1611，通電程序可完成且可對已通電的陣列執行讀取、程式化、或其他操作。若取而代之地測試在步驟1605未通過，在步驟1607，系統控制邏輯560/660可通知控制器102及/或主機120可能有過度的V th漂移。在步驟1611，資料接著在步驟1609重載入，其可如相關於圖15之步驟1509於上文所描述般地執行。取決於實施例，在步驟1607及1609有許多變化可用。例如，回應於在步驟1607的通知，在步驟1609的資料重載入之前或替代該重載入，控制器102或主機120可指示記憶體500/600繼續或試圖讀取或以其他方式存取記憶體。例如，若測試係使用經降低讀取電壓及/或電流位準執行，存取可以電壓及/或電流位準的標準位準或甚至經昇高位準嘗試。由於重載入可花費大量時間，在步驟1611，若可用，主機120或控制器102可決定等待且一旦資料重載入，繼續存取，或可決定取消操作或從冗餘儲存位置存取該資料。在一些實施例中，重載入可以優先方式執行，其中在可係背景操作的重載入在其他位址的資料之前，首先重載入先前待存取的資料並提供至主機。
在另一組實施例中，可使用關閉電源追蹤方法。在此方法中，控制器102、系統、或（若未亦斷電）控制邏輯560/660可保持追蹤由使用其晶片上硬體序號(serial ID)的裝置「關斷(off)」或除能的時間，諸如藉由維持並規律地更新時間戳記，並藉此追蹤關斷時間的持續時間以判定未供電時間是否過度。在其他實施例中，關閉電源的時間可記錄在，諸如記憶體裝置之系統控制邏輯560/660上的暫存器561/661中或在系統或控制器102的層級，且在通電時讀取為模式暫存器，以判定關閉電源的時間是否過度。若自先前斷電以來的時間超過某個臨限值（諸如3個月），例如，控制器102、主機120、或系統控制邏輯560/660可判定V th是否可能已過度增加，並決定重載入資料而非依賴所儲存的資料，因為資料的位元錯誤率BER可能過度增加，且除非重載入，係不可回復的。
圖17係藉由基於記憶體裝置斷電的時間量的關閉電源追蹤方法判定是否可能有過度的V th漂移的一個實施例的流程圖。步驟1701可與圖16的步驟1601大部分相同，可作為步驟1703之開機序列的更典型部分。步驟1703將在記憶體如何判定V th值可能已漂移太多上與步驟1603不同。
更具體地說，在步驟1703中，使用關閉電源追蹤方法。如前二段所討論的，控制器102、系統、或（若未亦斷電）控制邏輯560/660可藉由維持且規律地更新時間戳記或藉由記錄在電力的時間（諸如藉由使用暫存器561/661或在系統或控制器102層級）而保持對「關斷」時間的追蹤，並在通電時讀取為模式暫存器以判定關閉電源的時間是否過度。步驟1705判定裝置是否通過測試，例如，其中測試可由系統控制邏輯560/660執行，而在其他實施例中，其可在系統中的更高層級執行。在圖17的實施例中，測試係基於自先前斷電以來的時間，並判定其是否超過某個臨限值，例如，諸如3個月。控制器102、主機120、或系統控制邏輯560/660可在步驟1705判定V th達經過時間的值是否已超過臨限。基於步驟1705的結果，流程可繼續進行至步驟1707、1709、及1711，其等可如相關於圖16的步驟1607、1609、及1611於上文所描述的。
圖18係組合圖16及圖17之方法的一實施例的流程圖。記憶體系統有時會具有用於電力程序的指定時間量。圖16的程序涉及讀取陣列上的記憶體單元的某個部分，其一般比判定自最後一次存取記憶體裝置以來的時間量消耗更多的時間。在圖18的混成式方法中，首先檢查圖17之基於時間的方法，且若經過時間超過臨限，執行基於讀取的測試。
在圖18的流程中，步驟1801、1803、及1805可如相關於步驟1701、1703、及1705於上文所描述的，除了若步驟1805的測試通過，流程去至步驟1815（其可如相關於圖16的步驟1611或圖17的步驟1711於上文所描述的），而若測試未通過，流程去至步驟1807。基於讀取的測試係在步驟1807及1809中執行。在步驟1807，讀取一組經選擇記憶體單元，其中此可如相關於圖17之步驟1703的通電序列的此部分於上文所討論的。步驟1809執行基於讀取的測試，其可如相關於圖16的步驟1605於上文所描述的。如上文所討論的，在一些實施例中，回應於判定臨限切換選擇器的臨限電壓已漂移至太高值，將導通臨限切換選擇器的可用電壓從第一最大值增加至第二最大值、循環記憶體晶粒上的所有選擇器、導通選擇器的可用電壓返回至該第一最大值、並將資料重載入至陣列中。若步驟1809的測試通過，流程可去至步驟1815；若步驟1809的測試未通過，流程去至步驟1811及1813，其等可如上文相關於圖16的步驟1607及1609所描述的。
針對本文件之目的，在本說明書中對「一實施例(an embodiment)」、「一個實施例(one embodiment)」、「一些實施例(some embodiments)」、或「另一實施例(another embodiment)」的參考可用以描述不同實施例或相同實施例。
針對本文件之目的，連接可係直接連接或間接連接（例如，經由一或多個其他部件）。在一些情形中，當元件稱為連接或耦接至另一元件時，該元件可直接連接至該另一元件或經由中介元件間接連接至該另一元件。當元件稱為直接連接至另一元件時，則在該元件與該另一元件之間沒有中介元件。若二個裝置直接或間接連接使得其等可在其等之間傳達電子信號，該等裝置「通訊(in communication)」。
針對本文件之目的，用語「基於(based on)」可解讀成「至少部分基於(based at least in part on)」。
針對本文件之目的，無需額外上下文，數值用語（諸如「第一(first)」物體、「第二(second)」物體、及「第三(third)」物體）的使用可不暗示物體的次序，而可替代地用於識別目的以識別不同物體。
針對本文件之目的，用語物體的「組(set)」可指物體的一或多者的一「組」。
上述實施方式已為了說明及描述的目的提供。其未意圖窮舉或限制在所揭示的精確形式。鑑於上述教導，許多修改及變化係可行的。所描述的實施例經選取以最佳地解釋所提出之技術的原理及其實務應用，以藉此使所屬技術領域中具有通常知識者能在各種實施例中最佳地利用其，並設想適合該特定用途的各種修改。旨在使該範圍由隨附的申請專利範圍定義。
100:記憶體系統 102:控制器 104:非揮發性記憶體 106:本地記憶體 110:前端處理器(FEP)電路 112:後端處理器(BEP)電路 120:主機 122:主機處理器 124:主機記憶體 126:PCIe介面 128:匯流排 130:介面 150:PCIe介面 152:主機處理器 154:網路晶片(NOC) 156:記憶體處理器 158:媒體管理層(MML) 160:SRAM 162:DRAM控制器 164:PCIe介面 166:PCIe介面 200:PCIe介面 202:NOC 204:NOC 220:處理器 222:資料路徑控制器 224:互斥或引擎 226:ECC引擎 228:介面 230:SRAM 232:緩衝器 250:處理器 252:資料路徑控制器 254:互斥或引擎 256:ECC引擎 258:介面 260:SRAM 262:緩衝器 292:記憶體晶粒 294:記憶體匯流排 296:雙態觸變模式介面 326:記憶體結構 500:記憶體系統 502:記憶體陣列 506:輸入/輸出 508:輸出 510:行控制電路系統 512:行解碼器 514:陣列終端接收器或驅動器 516:區塊選擇電路系統 520:列控制電路系統 522:列解碼器 524:陣列終端驅動器 526:區塊選擇電路系統 560:系統控制邏輯電路 561:暫存器 600:記憶體系統 601:記憶體晶粒 602:記憶體結構 606:電路徑 608:電路徑 610:行控制電路系統 611:控制晶粒 612:行解碼器 614:驅動器電路系統 616:區塊選擇 620:列控制電路系統 622:列解碼器 624:陣列驅動器 626:區塊選擇 650:位元線驅動器 660:系統控制邏輯 660(1):字線驅動器 660(n):字線驅動器 661:暫存器 662:通路 664:通路 666:字線 670:接合焊墊 670a:接合焊墊 670b:接合焊墊 674:接合焊墊 674a:接合焊墊 674b:接合焊墊 682:第一主要表面 684:第一主要表面 701:記憶體單元 718:第一層 720:第二層 801:底電極 803:參考層 805:氧化鎂(MgO) 807:自由層 809:間隔物 811:頂電極 813:電壓源 901:字線 902:導電間隔物 903:參考層 905:MgO障壁 907:自由層 908:MgO罩蓋 909:導電間隔物 911:位元線 921:襯墊 923:襯墊 925:填充材料 927:填充材料 1000:STT切換MRAM記憶體單元 1002:磁穿隧接面(MTJ) 1006:電導體 1008:電導體 1010:上鐵磁層 1012:下鐵磁層 1014:穿隧能障(TB) 1050:電子寫入電流 1052:電子寫入電流 1100:字線1 1101:自由層 1102:MRAM單元 1103:穿隧能障 1105:參考層 1109:臨限切換選擇器 1110:位元線 1111:自由層 1112:MRAM裝置 1113:穿隧能障 1115:參考層 1119:臨限切換選擇器 1120:字線2 1150:字線1 1151:自由層 1152:MRAM結構 1153:穿隧能障 1155:參考層 1159:臨限切換選擇器 1160:位元線 1161:參考層 1162:MRAM裝置 1163:穿隧能障 1165:自由層 1169:臨限切換選擇器 1170:字線2 1201:實線 1203:虛線 1251:電壓 1253:電壓 1255:電壓 1501:步驟 1503:步驟 1505:步驟 1507:步驟 1509:步驟 1601:步驟 1603:步驟 1605:步驟 1607:步驟 1609:步驟 1611:步驟 1701:步驟 1703:步驟 1705:步驟 1707:步驟 1709:步驟 1711:步驟 1801:步驟 1803:步驟 1805:步驟 1807:步驟 1809:步驟 1811:步驟 1813:步驟 1815:步驟 BL:位元線 BL 1至BL N:頂導線（或位元線） FL:自由層 HRS:高電阻狀態 I cell:電流 I read:讀取電流 LRS:低電阻狀態 RL:參考層 TB:穿隧能障 V app:電壓源 V hold:電壓 Vfinal:漸近狀態 V MRAM:電壓 V th:臨限電壓 WL:字線 WL 1:字線 WL 1至WL M:底導線 WL 1,1:第一層字線 WL 1,2:第一層字線 WL 1,3:第一層字線 WL 1,4:第一層字線 WL 2:字線 WL 2,1:第二組字線 WL 2,2:第二組字線 WL 2,3:第二組字線 WL 2,4:第二組字線 WL 3:字線 WL 4:字線 WL 5:字線 WLM:字線
相似編號的元件參考至不同圖式中的共同組件。 ［圖1］係連接至主機之記憶體系統的一個實施例的方塊圖。 ［圖2］係前端處理器電路的一個實施例的方塊圖。在一些實施例中，前端處理器電路係控制器的部分。 ［圖3］係後端處理器電路的一個實施例的方塊圖。在一些實施例中，後端處理器電路係控制器的部分。 ［圖4］係記憶體封裝的一個實施例的方塊圖。 ［圖5］係記憶體晶粒的一個實施例的方塊圖。 ［圖6A］及［圖6B］繪示通過晶圓至晶圓接合而耦接至記憶體結構之控制電路的一實例。 ［圖7A］以斜視圖描繪形成交叉點架構之記憶體陣列的一部分的一個實施例。 ［圖7B］及［圖7C］分別呈現圖7A中的交叉點結構的側視圖及俯視圖。 ［圖7D］以斜視圖描繪形成交叉點架構的二層記憶體陣列的一部分的一實施例。 ［圖8］繪示MRAM記憶體單元之結構的一實施例。 ［圖9］更詳細地繪示當以交叉點陣列實施時MRAM記憶體單元設計的一實施例。 ［圖10A］及［圖10B］繪示MRAM記憶體單元之藉由使用自旋轉移力矩(spin torque transfer, STT)機制的寫入。 ［圖11A］及［圖11B］繪示將臨限切換選擇器併入具有交叉點架構之MRAM記憶體陣列中的實施例。 ［圖12］及［圖13］分別係圖11A及圖11B的層1單元在讀取操作中的電流及電壓的一組波形的一實施例。 ［圖14］顯示當臨限切換選擇器從關斷狀態切換至導通狀態時電壓MRAM裝置的一實例。 ［圖15］係用於判定臨限切換選擇器的臨限電壓是否可能已漂移的一個實施例的高階流程圖。 ［圖16］至［圖18］提供圖15之流程的更詳細實施例。
100:記憶體系統
102:控制器
104:非揮發性記憶體
106:本地記憶體
110:前端處理器(FEP)電路
112:後端處理器(BEP)電路
120:主機
122:主機處理器
124:主機記憶體
126:PCIe介面
128:匯流排
130:介面

Claims (19)

  1. 一種記憶體設備，其包含：一控制電路，其經組態以連接至複數個非揮發性記憶體單元的一或多個陣列，各記憶體單元包含與一臨限切換選擇器串聯連接的一可程式化電阻元件，該臨限切換選擇器經組態以回應於超過一對應臨限電壓的一電壓位準的施加而變成導電，該控制電路經組態以：對該一或多個陣列通電以用於一存取操作；在對該一或多個陣列通電之後，對該等陣列的該等記憶體單元的一或多者執行該存取操作；斷電該一或多個陣列；在對該一或多個陣列通電以執行在該一或多個陣列的一先前斷電後的一存取操作之後，且在執行該存取操作之前，判定該等臨限選擇裝置的該等臨限電壓是否呈現過度漂移；及回應於判定該等臨限選擇裝置的該等臨限電壓呈現過度漂移，將資料重載入至該一或多個陣列。
  2. 如請求項1之記憶體設備，其中該控制電路係形成在一控制晶粒上，該設備進一步包含：一記憶體晶粒，其包括非揮發性記憶體單元的該一或多個陣列，該記憶體晶粒與該控制晶粒分開地形成並接合至該控制晶粒。
  3. 如請求項1之記憶體設備，其進一步包含該一或多個記憶體陣列，該一或多個記憶體陣列之各者包含：一或多條第一導電線； 一或多條第二導電線；及該複數個記憶體單元各連接在該等第一導電線的一對應一者與該等第二導電線的一者之間。
  4. 如請求項3之記憶體設備，其中：該電阻元件係一磁阻式隨機存取記憶體(MRAM)記憶體裝置。
  5. 如請求項3之記憶體設備，其中：該電阻元件係一電阻式隨機存取記憶體(ReRAM)記憶體裝置。
  6. 如請求項3之記憶體設備，其中：該電阻元件係一相變記憶體(PCM)記憶體裝置。
  7. 如請求項3之記憶體設備，其中該控制電路進一步經組態以：施加一第一讀取電壓至複數個經選擇的該等記憶體單元；回應於所施加的第一讀取電壓，判定該複數個經選擇的該等記憶體單元是否導通；及回應於所施加的第一讀取電壓，基於該複數個經選擇的該等記憶體單元是否導通而判定該等臨限選擇裝置的該等臨限電壓是否呈現過度漂移。
  8. 如請求項7之記憶體設備，其中該第一讀取電壓係比在一讀取操作中使用的更低的一電壓位準以判定儲存在該等記憶體單元中的一資料狀態。
  9. 如請求項7之記憶體設備，其中該第一讀取電壓係比在一讀取操作中使用的更高的一電壓位準以判定儲存在該等記憶體單元中的一資料狀態。
  10. 如請求項3之記憶體設備，其中該控制電路進一步經組態以： 在該等記憶體單元的一子集上執行一讀取操作；將從記憶體單元的該子集讀取的資料與一已知模式比較；及基於從記憶體單元的該子集讀取的該資料與該已知模式的比較，判定該等臨限選擇裝置的該等臨限電壓是否呈現過度漂移。
  11. 如請求項3之記憶體設備，其中該控制電路進一步經組態以：判定在對該一或多個陣列通電以執行一存取操作與該一或多個陣列的該先前斷電之間的一時間的一時間值；及基於該經判定時間值判定該等臨限選擇裝置的該等臨限電壓是否呈現過度偏移。
  12. 如請求項1之記憶體設備，其中該控制電路進一步經組態以：回應於判定該等臨限選擇裝置的該等臨限電壓呈現過度漂移，將該等臨限選擇裝置呈現過度漂移通知該設備所連接的一主機，且其中該將資料重載入至該一或多個記憶體陣列係回應於其回應於該主機被通知該等臨限選擇裝置呈現過度漂移的一主機命令。
  13. 一種用於操作一記憶體之方法，其包含：斷電一記憶體陣列，該記憶體陣列包括複數個記憶體單元，該複數個記憶體單元各包含與一臨限切換選擇器串聯連接的一可程式化電阻元件，該臨限切換選擇器經組態以回應於超過一對應臨限電壓的一電壓位準的施加而變成導電；隨後對該記憶體陣列通電，該通電包括：判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值；及 回應於判定該等臨限切換選擇器的該等臨限電壓已漂移至太高的一值，重載入儲存在記憶體陣列中的資料。
  14. 如請求項13之方法，其中判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值包括：施加一讀取電壓至該等記憶體單元的一子集；判定該子集之回應於該讀取電壓而導電之記憶體單元的一數目；及基於該子集之回應於該讀取電壓而導電之記憶體單元的該數目判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值。
  15. 如請求項13之方法，其中判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值包括：讀取該等記憶體單元的一預定子集；執行讀取該等記憶體單元之該預定子集的一結果與一已知模式的一比較；及基於該比較判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值。
  16. 如請求項13之方法，其中判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值包括：判定在該記憶體陣列的該通電程序與一先前斷電之間的一時間的一時間值；判定該時間值是否超過一臨限值；及基於該時間值是否超過該臨限值判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值。
  17. 一種非揮發性記憶體裝置，其包含：一記憶體陣列，其具有一交叉點架構，一記憶體單元位於該陣列的各交叉點，該等記憶體單元的各者包括與一臨限切換選擇器串聯連接的一磁阻式隨機存取記憶體(MRAM)記憶體裝置，該臨限切換選擇器經組態以回應於超過一對應臨限電壓的一電壓位準的施加而變成導電；及一或多個控制電路，其連接至該記憶體陣列並經組態以作為一通電程序的部分判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值，且回應於判定該等臨限切換選擇器的該等臨限電壓已漂移到太高的一值，重載入儲存在該記憶體陣列中的資料，其中該一或多個控制電路進一步經組態以：施加一讀取電壓至該等記憶體單元的一子集；判定該子集之回應於該讀取電壓而導電之記憶體單元的一數目；及基於該子集之回應於該讀取電壓而導電之記憶體單元的該數目判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值。
  18. 如請求項17之非揮發性記憶體裝置，其中該一或多個控制電路進一步經組態以：讀取該等記憶體單元的一預定子集；執行讀取該等記憶體單元之該預定子集的一結果與一已知模式的一比較；及基於該比較判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值。
  19. 如請求項17之非揮發性記憶體裝置，其中該一或多個控制電路進一步經組態以： 判定在該記憶體陣列的該通電程序與一先前斷電之間的一時間的一時間值；判定該時間值是否超過一臨限值；及基於該時間值是否超過該臨限值判定該等臨限切換選擇器的該等臨限電壓是否已漂移至太高的一值。
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