WO2020031435A1 - 記憶制御装置、記憶装置および記憶制御方法 - Google Patents

記憶制御装置、記憶装置および記憶制御方法 Download PDF

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WO2020031435A1
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drift
memory
total
memory cell
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石井　健
中西　健一
大久保　英明
禎之 柴原
晴彦 寺田
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present technology relates to a storage control device. More specifically, the present invention relates to a storage control device that controls refresh of a memory, a storage device, and a processing method in these devices.
  • each of the memory cells includes a variable resistance section and a selector.
  • the selector is not snapped for a long time (that is, is not turned on), drift may occur. Due to the influence of this drift, the voltage required for the selector to snap increases.
  • the variable resistance section of the memory cell is in a low resistance state and in a state where drift occurs, the selector does not snap even when a read voltage is applied, and no current flows through the cell of the cross point memory. As a result, the resistance state of the variable resistance unit is erroneously determined.
  • a technique for refreshing a memory cell in which a data error has been detected has been proposed (for example, see Patent Document 1). .
  • control is performed such that strong refresh is performed when the number of prefetch bit errors is equal to or larger than a threshold, and weak refresh is performed when the number is smaller than the threshold.
  • this conventional technique attention is paid only to the generated bit error, and no drift is considered. For this reason, it is impossible to cope with the case where the drift has progressed before the error has surfaced. For example, when the memory cell is in the high resistance state, the current does not flow through the memory even when the read voltage is applied regardless of the state of the drift of the selector, so that the resistance state of the variable resistance unit is not erroneously determined. . On the other hand, since the voltage required for snapping the selector rises due to the drift, the threshold value of the high resistance state may become too high to set.
  • the present technology has been developed in view of such a situation, and has an object to prevent a malfunction due to a drift of a selector in a memory having a cross-point structure.
  • a first aspect of the present technology is an accumulation drift amount acquisition unit that acquires an accumulation drift amount of a drift reference cell of a memory cell array; A total drift amount reading unit for reading the total drift amount stored in the data area; adding the accumulated drift amount to the total drift amount and updating the total drift amount as a new total drift amount so that the new total drift amount becomes a predetermined threshold value; , A storage control device including a refresh control unit for refreshing the data area when the number exceeds the limit. This brings about an effect that the total drift amount is updated based on the accumulated drift amount of the drift reference cell in the memory cell array, and the refresh of the data area is controlled based on the updated drift amount.
  • the accumulated drift amount acquiring unit may search for the drift amount while changing the read threshold value of the drift reference cell. This brings about an effect of acquiring a read threshold value corresponding to the drift amount accumulated in the drift reference cell.
  • the memory cell array is a resistance change type memory
  • the accumulated drift amount acquisition unit is configured to change a threshold value of a read voltage of the drift reference cell and read a resistance distribution in a predetermined state.
  • the voltage of the threshold at the time of may be obtained, and the voltage of the threshold may be converted into the accumulated drift amount. This brings about the effect that the voltage of the read threshold value corresponding to the drift amount accumulated in the drift reference cell is obtained and converted to the accumulated drift amount.
  • the memory cell array may be a nonvolatile memory.
  • the resistance state of the drift reference cell is a low resistance state
  • the accumulated drift amount acquisition unit determines the threshold value when substantially half of the read resistance distribution indicates the low resistance state.
  • the voltage may be obtained.
  • a zero value is written as a total drift amount stored in a data area of the memory cell array, and when the refresh is not performed, the memory cell array is written with a zero value.
  • the refresh control unit may determine whether the refresh is necessary when a power-on operation occurs. As a result, there is an effect that the drift amount accumulated during the power-off period is obtained, and refreshing is performed as necessary.
  • the apparatus further includes a timer that starts measuring time from the power-on operation, wherein the refresh control unit refreshes the data area of the memory cell array when the timer reaches a predetermined value. Is also good. This brings about an effect that the refresh is controlled according to the elapsed time from the power-on.
  • the accumulated drift amount acquisition unit converts the value of the timer into the accumulated drift amount when a power-off operation occurs
  • the refresh control unit converts the accumulated drift amount into the accumulated drift amount.
  • the accumulated drift amount may be added and updated as a new total drift amount. This provides an effect of acquiring the drift amount accumulated during the normal operation and controlling the refresh.
  • FIG. 1 is a diagram illustrating a configuration example of an information processing system according to an embodiment of the present technology.
  • FIG. 2 is a diagram illustrating a configuration example of a memory 300 according to an embodiment of the present technology.
  • FIG. 3 is a diagram illustrating a configuration example of a memory cell array 310 according to an embodiment of the present technology.
  • FIG. 3 is a diagram illustrating a three-dimensional image example of a memory cell array 310 according to the embodiment of the present technology.
  • FIG. 9 is a diagram illustrating a resistance state of the memory cell 311 according to the embodiment of the present technology.
  • FIG. 2 is a diagram illustrating a configuration example of a memory controller 200 according to an embodiment of the present technology.
  • FIG. 6 is a flowchart illustrating an example of a processing procedure of a memory controller 200 according to the first embodiment of the present technology.
  • 5 is a flowchart illustrating an example of a processing procedure of a power-on process according to the embodiment of the present technology.
  • 11 is a flowchart illustrating an example of a processing procedure of a read request process of a drift reference cell of the memory 300 according to the embodiment of the present technology.
  • 13 is a flowchart illustrating an example of a processing procedure of a read request process of a total drift amount of the memory 300 according to the embodiment of the present technology.
  • 13 is a flowchart illustrating an example of a processing procedure of a refresh request process of the memory 300 according to the embodiment of the present technology.
  • 11 is a flowchart illustrating an example of a processing procedure of a setting process of a memory 300 according to the embodiment of the present technology.
  • 13 is a flowchart illustrating an example of a processing procedure of a reset process of the memory 300 according to the embodiment of the present technology.
  • FIG. 7 is a diagram illustrating a specific example of a refresh request process according to the embodiment of the present technology.
  • FIG. 14 is a diagram illustrating a configuration example of a memory controller 200 according to a second embodiment of the present technology.
  • 13 is a flowchart illustrating an example of a processing procedure of a memory controller 200 according to the second embodiment of the present technology.
  • 13 is a flowchart illustrating an example of a processing procedure of a normal operation process according to the second embodiment of the present technology.
  • 11 is a flowchart illustrating an example of a processing procedure of a power-off process according to the embodiment of the present technology.
  • FIG. 14 is a diagram illustrating a configuration example of a memory 300 according to a third embodiment of the present technology.
  • FIG. 1 is a diagram illustrating a configuration example of an information processing system according to an embodiment of the present technology.
  • This information processing system includes a host computer 100, a memory controller 200, and a memory 300.
  • the memory controller 200 and the memory 300 constitute a memory system 400.
  • the host computer 100 issues commands to the memory 300 to instruct data read processing, data write processing, and the like.
  • the host computer 100 includes a processor that executes processing as the host computer 100, and a controller interface for exchanging data with the memory controller 200.
  • the host computer 100 and the memory controller 200 are connected by a signal line 109.
  • the memory controller 200 performs request control on the memory 300 in accordance with a command from the host computer 100.
  • the memory controller 200 and the memory 300 are connected by a signal line 309.
  • the memory 300 includes an access control unit and a memory cell array, as described later.
  • the access control unit of the memory 300 accesses a memory cell according to a request from the memory controller 200.
  • the memory controller 200 When the write command is received from the host computer 100, the memory controller 200 receives the data from the host computer 100, issues a write request to the memory 300, and transmits the data received from the host computer 100 to the memory 300 for writing.
  • the memory controller 200 When the read command is received from the host computer 100, the memory controller 200 issues a read request to the memory 300, reads data from the memory 300, and transfers the data read from the memory 300 to the host computer 100.
  • FIG. 2 is a diagram illustrating a configuration example of the memory 300 according to the embodiment of the present technology.
  • the memory 300 includes a memory cell array 310, an access control unit 340, and a controller interface 390.
  • the memory cell array 310 has a plurality of memory cells arranged in an array (two-dimensional, matrix). In this embodiment, a nonvolatile resistance change type memory is assumed as a memory cell.
  • the memory cell array 310 includes two areas: a user data area and a drift reference area.
  • the user data area is an area in which user data is written and read as a normal memory area.
  • the drift reference region is a region that is referred to for measuring a drift amount, and includes a drift reference cell 319.
  • the data stored in the user data area includes the total drift amount 318.
  • the total drift amount 318 is the total drift amount since the previous refresh in the user data area. Since the memory cell array 310 is assumed to be a nonvolatile memory, the power is turned on (on) and turned off (off) intermittently, but the drift is maintained during that time. Therefore, the total drift amount 318 indicates a total value from the time when the immediately preceding refresh was performed, regardless of whether the power is on or off.
  • the drift amount of the data in the user data area differs depending on the access frequency for each address, and the drift amount of an address that is not accessed at all becomes the maximum. Therefore, the total drift amount 318 is not stored as a different value for each address, but one total drift amount is stored as the maximum value in the entire user data area.
  • the access control unit 340 controls write and read access to the memory cell array 310.
  • the access control unit 340 has a function of controlling word lines and bit lines of the memory cell array 310.
  • the access control unit 340 is an example of a total drift amount reading unit and a total drift amount writing unit described in the claims.
  • the controller interface 390 is an interface for exchanging data with the memory controller 200.
  • FIG. 3 is a diagram illustrating a configuration example of the memory cell array 310 according to the embodiment of the present technology.
  • the memory cell array 310 includes, for example, each of the memory cells 311 between 4096 word lines 329 of WL [0] to WL [4095] and 4096 bit lines 339 of BL [0] to BL [4095]. Is provided with a cross point structure.
  • the word line 329 is controlled by the word line control unit 342, and the bit line 339 is controlled by the bit line control unit 343.
  • the word line control unit 342 and the bit line control unit 343 are functions of the access control unit 340 described above.
  • the memory cell 311 is a resistance change type memory in which a variable resistor 312 and a selector 313 are connected in series. One end of the variable resistor 312 is connected to the bit line 339, and one end of the selector 313 is connected to the word line 329.
  • FIG. 4 is a diagram illustrating an example of a three-dimensional image of the memory cell array 310 according to the embodiment of the present technology.
  • a structure is provided in which a memory cell 311 including a selector 313 and a variable resistor 312 is sandwiched between a word line 329 in an upper layer and a bit line 339 in a lower layer.
  • the memory cell 311 can be arranged and controlled at a position where the word line 329 and the bit line 339 intersect.
  • FIG. 5 is a diagram illustrating a resistance state of the memory cell 311 according to the embodiment of the present technology.
  • the memory cell 311 is assumed to be a resistance change type memory, and indicates one of a low resistance state (LRS: Low Resistance State) and a high resistance state (HRS: High Resistance State). As shown in the drawing, the distribution of the number of accumulated bits when the read voltage V is applied to the memory cell 311 is classified into a low resistance state and a high resistance state with a threshold as a boundary.
  • LRS Low Resistance State
  • HRS High Resistance State
  • FIG. 6 is a diagram illustrating a configuration example of the memory controller 200 according to the embodiment of the present technology.
  • the memory controller 200 includes a refresh controller 250, a drift register 260, a drift converter 270, a host interface 280, and a memory interface 290.
  • the drift amount register 260 is a register for holding the drift amount of the user data area of the memory cell array 310.
  • the refresh control unit 250 controls the refresh operation of the memory cell array 310.
  • the refresh control unit 250 reads the total drift amount 318 stored in the user data area of the memory cell array 310 and causes the drift amount register 260 to hold the total drift amount 318.
  • the total drift amount 318 is the drift amount at the time when the power is turned off immediately before.
  • the memory controller 200 acquires the accumulated drift amount of the drift reference cell 319 of the memory cell array 310. Since the accumulated drift amount is obtained as a threshold value of the read voltage as described later, it is necessary to convert the accumulated drift amount into a drift amount by the drift amount conversion unit 270.
  • the drift amount converter 270 converts the threshold value of the read voltage of the drift reference cell 319 of the memory cell array 310 into a drift amount.
  • a specific example of the conversion processing by the drift amount conversion unit 270 will be described later.
  • the drift amount conversion unit 270 is an example of the accumulated drift amount acquisition unit described in the claims.
  • the host interface 280 is an interface for exchanging data with the host computer 100.
  • the memory interface 290 is an interface that exchanges data with the memory 300.
  • the memory interface 290 is an example of a total drift amount reading unit and a total drift amount writing unit described in the claims.
  • the memory controller 200 calculates an error correction code (ECC) of data recorded in the user data area of the memory 300 and performs an error correction process on the data read from the user data area of the memory 300. May be provided.
  • ECC error correction code
  • FIG. 7 is a diagram illustrating an example of measuring the accumulated drift amount of the drift reference cell 319 according to the embodiment of the present technology.
  • the threshold value of the read voltage becomes higher.
  • the value of the drift reference cell 319 is read while changing the read threshold (shifting to a higher voltage).
  • the read threshold value indicates “0” (high resistance state)
  • the threshold value is increased
  • the read value changes to “1” (low resistance state). That is, a threshold (voltage) when almost half of the distribution of the resistance state indicates “1” is searched.
  • the threshold value of the read voltage it is necessary to convert to a drift amount by the drift amount conversion unit 270.
  • the selector 313 uses a threshold value for surely snapping. Perform reading.
  • FIG. 8 is a diagram illustrating an example of drift amount conversion by the drift amount conversion unit 270 according to the embodiment of the present technology.
  • the drift amount conversion unit 270 performs conversion from the threshold (voltage) to the drift amount by table lookup.
  • the value of the drift reference cell 319 of the memory cell array 310 is read while shifting the read threshold value, and the corresponding drift amount is determined by referring to the table based on the threshold value (voltage) when half the number indicates “1”. get.
  • a time such as seconds, a voltage value, or another normalized value may be used. Further, the correction may be performed according to the temperature or the number of selections.
  • the calculation may be performed by performing a calculation using a predetermined mathematical expression from the threshold value.
  • FIG. 9 is a flowchart illustrating an example of a processing procedure of the memory controller 200 according to the first embodiment of the present technology.
  • step S910 when the power is turned on, a process of acquiring the drift amount accumulated since the previous refresh is performed. That is, when a power-on operation occurs, the memory controller 200 executes power-on processing (step S910).
  • FIG. 10 is a flowchart illustrating an example of a processing procedure of a power-on process (step S910) according to the embodiment of the present technology.
  • step S911 When power-on occurs (step S911), the memory controller 200 issues a read request for the drift reference cell 319 to the memory 300 via the memory interface 290 (step S912).
  • a read threshold different from a normal cell is used. That is, as described above, the read threshold voltage is shifted from a low voltage to a high voltage.
  • Step S913: Yes When half of the values read from the drift reference cell 319 in the memory 300 indicate "1" (step S913: Yes), the read threshold at that time is assumed to correspond to the accumulated drift amount. On the other hand, when the half does not indicate “1” (Step S913: No), the read threshold of the drift reference cell 319 is shifted (Step S914), and a read request of the drift reference cell 319 is issued to the memory 300 again (Step S914). Step S912).
  • Step S913 After the half indicates “1” (Step S913: Yes), finally, in order to initialize all the drift reference cells 319, finally, the selector 313 performs reading with a threshold value that reliably snaps. Then, a read request for the drift reference cell 319 is issued to the memory 300 (step S915).
  • the drift amount conversion unit 270 converts the read threshold value of the drift reference cell 319 when the half indicates “1” into the drift amount as described above (step S916).
  • the memory controller 200 issues a read request for the total drift amount 318 to the memory 300 via the memory interface 290 (step S917). Then, the refresh control unit 250 adds the value of the total drift amount 318 read from the memory 300 and the accumulated drift amount converted by the drift amount conversion unit 270, and updates it as a new total drift amount (step S918). .
  • step S921 If the updated total drift amount exceeds the predetermined threshold value (step S921: Yes), the memory controller 200 issues a user data area refresh request to the memory 300 (step S922). As a result, all bits in the user data area of the memory 300 are snapped, and drift in the user data area is eliminated. Then, the memory controller 200 issues a write request for setting the total drift amount 318 to “0” to the memory 300 via the memory interface 290 (Step S923).
  • step S921 if the updated total drift amount does not exceed the predetermined threshold value (step S921: No), a write request to write the updated total drift amount to the total drift amount 318 is sent to the memory 300 via the memory interface 290. Issued (step S924).
  • FIG. 11 is a flowchart illustrating an example of a processing procedure of a read request process (steps S912 and S915) of the drift reference cell of the memory 300 according to the embodiment of the present technology.
  • the access control unit 340 sets the read threshold to the threshold for the drift reference cell 319 (step S931). Then, the access control unit 340 reads the value of the drift reference cell 319 from the memory cell array 310 (Step S932), and supplies the read value to the memory controller 200 (Step S933).
  • FIG. 12 is a flowchart illustrating an example of a processing procedure of a total drift amount read request process (step S917) of the memory 300 according to the embodiment of the present technology.
  • the access control unit 340 sets the read threshold to a normal threshold (step S941). Then, the access control unit 340 reads the value of the total drift amount 318 from the memory cell array 310 (Step S942), and supplies the read value to the memory controller 200 (Step S943).
  • FIG. 13 is a flowchart illustrating an example of a processing procedure of the refresh request process (step S922) of the memory 300 according to the embodiment of the present technology.
  • the access control unit 340 performs pre-read from the specified address of the memory cell array 310 (Step S951). Then, a refresh mask bit is generated based on the pre-read data (step S952). At this time, the corresponding fresh mask bit is set to "1" so as to mask the bit indicating the low resistance state in the pre-read data.
  • the set processing (step S960) and the reset processing (step S970) are performed using the fresh mask bits.
  • FIG. 14 is a flowchart illustrating an example of a processing procedure of the setting processing (step S960) of the memory 300 according to the embodiment of the present technology.
  • the access control unit 340 generates a set mask bit from the refresh mask bit (step S961). Then, “1” is set to a bit for which “1” is not set in the set mask bit (step S962).
  • the access control unit 340 performs a verify read for reading the set data for verification (step S963). As a result, if all of the set target bits in the set mask bits are in the set state (step S964: Yes), the processing ends assuming that the set processing has succeeded. On the other hand, if at least some of the bits to be set are not in the set state (step S964: No), it is determined that the setting processing has failed, and the processing in step S961 and thereafter is repeated.
  • FIG. 15 is a flowchart illustrating an example of a processing procedure of the reset processing (step S970) of the memory 300 according to the embodiment of the present technology.
  • FIG. 16 is a diagram illustrating a specific example of the refresh request process according to the embodiment of the present technology.
  • 8-bit data is exemplified, but the refresh unit may be an arbitrary data width.
  • the drift reference cell 319 by using the drift reference cell 319 to obtain the amount of drift accumulated since the previous refresh, the total drift amount 318 is updated, and the user data is updated. Area refresh can be controlled.
  • Second Embodiment> In the first embodiment described above, the necessity of the refresh is determined at the timing when the power-on operation occurs. On the other hand, in the second embodiment, in a normal operation state after the power is turned on, the occurrence of drift due to the passage of time is monitored, and refresh is performed as necessary. Note that the overall configuration of the information processing system and the configuration of the memory 300 are the same as those in the first embodiment, and thus a detailed description thereof will be omitted.
  • FIG. 17 is a diagram illustrating a configuration example of a memory controller 200 according to the second embodiment of the present technology.
  • the memory controller 200 according to the second embodiment includes a timer 240 in addition to the memory controller 200 according to the first embodiment.
  • the timer 240 measures the elapsed time in the normal operation state, and refreshes when the count value exceeds a specified value.
  • FIG. 18 is a flowchart illustrating an example of a processing procedure of the memory controller 200 according to the second embodiment of the present technology.
  • step S910 the memory controller 200 executes a power-on process.
  • the contents of the power-on process are the same as in the first embodiment.
  • the memory controller 200 executes the normal operation process using the timer 240 (step S980).
  • step S990 the memory controller 200 executes a power-off process
  • FIG. 19 is a flowchart illustrating an example of a processing procedure of a normal operation process (Step S980) according to the second embodiment of the present technology.
  • step S981 After the power is turned on, the timer 240 starts measuring time (step S981). If the count value of the timer 240 has exceeded the specified value (step S983: Yes), the memory controller 200 issues a user data area refresh request to the memory 300 (step S984). As a result, all bits in the user data area of the memory 300 are snapped, and drift in the user data area is eliminated.
  • the content of the refresh request process is the same as the refresh request process in the power-on process described above.
  • the memory controller 200 issues a write request for setting the total drift amount 318 to “0” to the memory 300 via the memory interface 290 (Step S985). Thereafter, the count value of the timer 240 is cleared to “0” (step S986), and the timer 240 starts counting time again (step S981).
  • step S983: No If there is a power-off request before the count value of the timer 240 exceeds the specified value (step S983: No) (step S982: Yes), the normal operation process is terminated.
  • FIG. 20 is a flowchart illustrating an example of a processing procedure of the power-off processing (step S990) according to the embodiment of the present technology.
  • the drift amount conversion unit 270 converts the count value of the timer 240 into a drift amount to obtain the accumulated drift amount (step S991). Then, the refresh control unit 250 adds and updates the converted drift amount to the total drift amount 318 (step S992). Thereafter, the power is turned off (step S993).
  • the elapsed time from the power-on is measured by the timer 240 and converted into the drift amount, so that the timer 240 can be used as needed in the normal operation state after the power-on. Refresh can be performed.
  • FIG. 21 is a diagram illustrating a configuration example of the memory 300 according to the third embodiment of the present technology.
  • the memory 300 includes a refresh controller 350, a drift register 360, and a drift converter 370, in addition to the memory cell array 310, the access controller 340, and the controller interface 390.
  • the refresh control unit 350, the drift amount register 360, and the drift amount conversion unit 370 have the same functions as the refresh control unit 250, the drift amount register 260, and the drift amount conversion unit 270 of the memory controller 200 according to the first embodiment. Prepare. Thus, in the third embodiment, refresh control can be performed in the memory 300.
  • the processing procedure described in the above-described embodiment may be regarded as a method having a series of these procedures, and may be a program for causing a computer to execute the series of procedures or a recording medium storing the program. May be caught.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray Disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • the present technology may have the following configurations.
  • an accumulation drift amount acquisition unit that acquires the accumulation drift amount of the drift reference cell of the memory cell array;
  • a total drift amount reading unit that reads a total drift amount stored in a data area of the memory cell array;
  • a refresh controller that adds the accumulated drift amount to the total drift amount, updates the total drift amount as a new total drift amount, and refreshes the data area when the new total drift amount exceeds a predetermined threshold.
  • Storage control device provided.
  • the memory cell array is a resistance change type memory
  • the accumulation drift amount acquisition unit acquires the threshold voltage when the resistance distribution read by changing the threshold of the read voltage of the drift reference cell is in a predetermined state, and accumulates the threshold voltage.
  • the storage control device according to the above (1) or (2) which converts the value into a drift amount.
  • the resistance state of the drift reference cell is a low resistance state;
  • (5) When the refresh is performed, a zero value is written as the total drift amount stored in the data area of the memory cell array, and when the refresh is not performed, the zero value is stored in the data area of the memory cell array.
  • the storage control device according to any one of (1) to (4), further including a total drift amount writing unit that writes the new total drift amount as the total drift amount.
  • a total drift amount writing unit that writes the new total drift amount as the total drift amount.
  • the refresh control unit determines whether the refresh is necessary when a power-on operation occurs.
  • (7) further comprising a timer that starts timing from the power-on operation;
  • the storage control device according to (6), wherein the refresh control unit refreshes the data area of the memory cell array when the timer reaches a predetermined value.
  • the accumulation drift amount acquisition unit converts the value of the timer into the accumulation drift amount when a power-off operation occurs, The storage control device according to (7), wherein the refresh control unit adds the accumulated drift amount to the total drift amount and updates the total drift amount as a new total drift amount.
  • a memory cell array including a data region and a drift reference cell; An accumulation drift amount acquisition unit that acquires the accumulation drift amount of the drift reference cell, A total drift amount reading unit that reads a total drift amount stored in the data area; A refresh controller that adds the accumulated drift amount to the total drift amount, updates the total drift amount as a new total drift amount, and refreshes the data area when the new total drift amount exceeds a predetermined threshold.
  • a storage device provided.
  • (10) The storage device according to (9), wherein the memory cell array is a resistance change type memory.
  • (11) The storage device according to (9) or (10), wherein the memory cell array is a nonvolatile memory.
  • (12) a procedure for acquiring the accumulated drift amount of the drift reference cell in the memory cell array; Reading a total drift amount stored in a data area of the memory cell array; Adding the accumulated drift amount to the total drift amount, updating the accumulated drift amount as a new total drift amount, and refreshing the data area when the new total drift amount exceeds a predetermined threshold. Memory control method.
  • REFERENCE SIGNS LIST 100 Host computer 200 Memory controller 240 Timer 250 Refresh controller 260 Drift amount register 270 Drift amount converter 280 Host interface 290 Memory interface 300 Memory 310 Memory cell array 311 Memory cell 312 Variable resistor 313 Selector 318 Total drift amount 319 Drift reference cell 329 Word line 339 Bit line 340 Access controller 342 Word line controller 343 Bit line controller 350 Refresh controller 360 Drift amount register 370 Drift amount converter 390 Controller interface 400 Memory system

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Abstract

クロスポイント構造を持つメモリにおいて、セレクタのドリフトによる誤動作を未然に防止する。　メモリセルアレイは、データ領域およびドリフト参照セルを備える。蓄積ドリフト量取得部は、ドリフト参照セルの蓄積ドリフト量を取得する。通算ドリフト量読出し部は、データ領域に記憶される通算ドリフト量を読み出す。リフレッシュ制御部は、通算ドリフト量に蓄積ドリフト量を加算して新たな通算ドリフト量として更新する。そして、新たな通算ドリフト量が所定の閾値を超えている場合には、メモリセルアレイのデータ領域をリフレッシュさせる。

Description

記憶制御装置、記憶装置および記憶制御方法
　本技術は、記憶制御装置に関する。詳しくは、メモリのリフレッシュを制御する記憶制御装置、記憶装置、および、これらにおける処理方法に関する。
　クロスポイント構造を持つ抵抗変化型メモリにおいて、メモリセルの各々は可変抵抗部およびセレクタにより構成される。このような構成において、セレクタを長時間に亘ってスナップさせない（すなわち、オン状態にしない）場合、ドリフトが発生するおそれがある。このドリフトの影響により、セレクタがスナップするために必要な電圧が上昇する。メモリセルの可変抵抗部が低抵抗状態かつドリフトが発生している状態では、読出し電圧を印加してもセレクタがスナップせず、クロスポイントメモリのセルに電流が流れない。その結果、可変抵抗部の抵抗状態が誤って判別される。このようなデータの誤りが検出されたメモリセルの状態を復旧させるために、データの誤りが検出されたメモリセルに対してリフレッシュを行う技術が提案されている（例えば、特許文献１参照。）。
特開２０１６－２２５００７号公報
　上述の従来技術では、先読みビットエラーの数が閾値以上であるときは強いリフレッシュを行い、閾値以下であるときは弱いリフレッシュを行うように制御している。しかしながら、この従来技術では、発生したビットエラーにのみ着目しており、ドリフトについては考慮されていない。そのため、エラーとして表面化する前にドリフトが進行した場合に対処することができない。例えば、メモリセルが高抵抗状態の場合、セレクタのドリフト発生状況によらず、読出し電圧が印加されてもメモリに電流が流れないため、可変抵抗部の抵抗状態が誤って判別されることはない。その一方で、セレクタをスナップするために必要な電圧がドリフトにより上昇するため、高抵抗状態の閾値が高くなり過ぎて、セットできなくなるおそれがある。
　本技術はこのような状況に鑑みて生み出されたものであり、クロスポイント構造を持つメモリにおいて、セレクタのドリフトによる誤動作を未然に防止することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、メモリセルアレイのドリフト参照セルの蓄積ドリフト量を取得する蓄積ドリフト量取得部と、上記メモリセルアレイのデータ領域に記憶される通算ドリフト量を読み出す通算ドリフト量読出し部と、上記通算ドリフト量に上記蓄積ドリフト量を加算して新たな通算ドリフト量として更新して当該新たな通算ドリフト量が所定の閾値を超えている場合には上記データ領域をリフレッシュさせるリフレッシュ制御部とを具備する記憶制御装置、記憶装置および記憶制御方法である。これにより、メモリセルアレイのドリフト参照セルの蓄積ドリフト量により通算ドリフト量を更新して、それに基づいてデータ領域のリフレッシュを制御するという作用をもたらす。
　また、この第１の側面において、上記蓄積ドリフト量取得部は、上記ドリフト参照セルの読出し閾値を変化させながらドリフト量を探索するようにしてもよい。これにより、ドリフト参照セルに蓄積されたドリフト量に相当する読出し閾値を取得するという作用をもたらす。
　また、この第１の側面において、上記メモリセルアレイは、抵抗変化型メモリであり、上記蓄積ドリフト量取得部は、上記ドリフト参照セルの読出し電圧の閾値を変化させて読み出した抵抗分布が所定の状態になった際の上記閾値の電圧を取得して、上記閾値の電圧を上記蓄積ドリフト量に変換するようにしてもよい。これにより、ドリフト参照セルに蓄積されたドリフト量に相当する読出し閾値の電圧を取得して、蓄積ドリフト量に変換するという作用をもたらす。なお、上記メモリセルアレイは、不揮発メモリであってもよい。
　また、この第１の側面において、上記ドリフト参照セルの抵抗状態は低抵抗状態であり、上記蓄積ドリフト量取得部は、上記読み出した抵抗分布の略半数が低抵抗状態を示す際の上記閾値の電圧を取得するようにしてもよい。これにより、抵抗分布を利用してドリフト参照セルに蓄積されたドリフト量に相当する読出し閾値の電圧を取得して、蓄積ドリフト量に変換するという作用をもたらす。
　また、この第１の側面において、上記リフレッシュが行われた際には上記メモリセルアレイのデータ領域に記憶される通算ドリフト量としてゼロ値を書き込み、上記リフレッシュが行われなかった場合には上記メモリセルアレイのデータ領域に記憶される通算ドリフト量として上記新たな通算ドリフト量を書き込む通算ドリフト量書込み部をさらに具備してもよい。これにより、メモリセルアレイのデータ領域に記憶される通算ドリフト量を最新の状態に維持するという作用をもたらす。
　また、この第１の側面において、上記リフレッシュ制御部は、電源オン操作が発生した際に上記リフレッシュの要否を判断するようにしてもよい。これにより、電源オフの期間において蓄積したドリフト量を取得して、必要に応じてリフレッシュを行うという作用をもたらす。
　また、この第１の側面において、上記電源オン操作から計時を開始するタイマーをさらに具備し、上記リフレッシュ制御部は、上記タイマーが所定の値になると上記メモリセルアレイのデータ領域をリフレッシュさせるようにしてもよい。これにより、電源オンからの経過時間に応じてリフレッシュを制御するという作用をもたらす。
　また、この第１の側面において、上記蓄積ドリフト量取得部は、電源オフ操作が発生した際に上記タイマーの値を上記蓄積ドリフト量に変換して、上記リフレッシュ制御部は、上記通算ドリフト量に上記蓄積ドリフト量を加算して新たな通算ドリフト量として更新するようにしてもよい。これにより、通常動作時において蓄積したドリフト量を取得して、リフレッシュを制御するという作用をもたらす。
　本技術によれば、クロスポイント構造を持つメモリにおいて、セレクタのドリフトによる誤動作を未然に防止することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の実施の形態における情報処理システムの一構成例を示す図である。 本技術の実施の形態におけるメモリ３００の一構成例を示す図である。 本技術の実施の形態におけるメモリセルアレイ３１０の一構成例を示す図である。 本技術の実施の形態におけるメモリセルアレイ３１０の立体イメージ例を示す図である。 本技術の実施の形態におけるメモリセル３１１の抵抗状態を示す図である。 本技術の実施の形態におけるメモリコントローラ２００の一構成例を示す図である。 本技術の実施の形態におけるドリフト参照セル３１９のドリフト量測定例を示す図である。 本技術の実施の形態におけるドリフト量変換部２７０によるドリフト量変換例を示す図である。 本技術の第１の実施の形態におけるメモリコントローラ２００の処理手順の一例を示す流れ図である。 本技術の実施の形態における電源オン処理の処理手順の一例を示す流れ図である。 本技術の実施の形態におけるメモリ３００のドリフト参照セルの読出しリクエスト処理の処理手順の一例を示す流れ図である。 本技術の実施の形態におけるメモリ３００の通算ドリフト量の読出しリクエスト処理の処理手順の一例を示す流れ図である。 本技術の実施の形態におけるメモリ３００のリフレッシュリクエスト処理の処理手順の一例を示す流れ図である。 本技術の実施の形態におけるメモリ３００のセット処理の処理手順の一例を示す流れ図である。 本技術の実施の形態におけるメモリ３００のリセット処理の処理手順の一例を示す流れ図である。 本技術の実施の形態におけるリフレッシュリクエスト処理の具体例を示す図である。 本技術の第２の実施の形態におけるメモリコントローラ２００の一構成例を示す図である。 本技術の第２の実施の形態におけるメモリコントローラ２００の処理手順の一例を示す流れ図である。 本技術の第２の実施の形態における通常動作処理の処理手順の一例を示す流れ図である。 本技術の実施の形態における電源オフ処理の処理手順の一例を示す流れ図である。 本技術の第３の実施の形態におけるメモリ３００の一構成例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（電源オン時にリフレッシュ制御を行う例）
　２．第２の実施の形態（電源オン後の通常動作時にもリフレッシュ制御を行う例）
　３．第３の実施の形態（メモリ内でリフレッシュ制御を行う例）
　＜１．第１の実施の形態＞
　［情報処理システムの構成］
　図１は、本技術の実施の形態における情報処理システムの一構成例を示す図である。この情報処理システムは、ホストコンピュータ１００と、メモリコントローラ２００と、メモリ３００とから構成される。メモリコントローラ２００およびメモリ３００はメモリシステム４００を構成する。
　ホストコンピュータ１００は、メモリ３００に対してデータのリード処理およびライト処理等を指令するコマンドを発行するものである。このホストコンピュータ１００は、ホストコンピュータ１００としての処理を実行するプロセッサと、メモリコントローラ２００との間のやりとりを行うためのコントローラインターフェースとを備える。ホストコンピュータ１００とメモリコントローラ２００との間は信号線１０９によって接続される。
　メモリコントローラ２００は、ホストコンピュータ１００からのコマンドに従って、メモリ３００に対するリクエスト制御を行うものである。メモリコントローラ２００とメモリ３００との間は信号線３０９によって接続される。
　メモリ３００は、後述するように、アクセス制御部およびメモリセルアレイを備える。このメモリ３００のアクセス制御部は、メモリコントローラ２００からのリクエストに従ってメモリセルへのアクセスを行う。
　ホストコンピュータ１００からライトコマンドを受信した場合、メモリコントローラ２００はホストコンピュータ１００からデータを受信し、メモリ３００にライト要求を発行して、ホストコンピュータ１００から受信したデータをメモリ３００に送信して書き込む。
　ホストコンピュータ１００からリードコマンドを受信した場合、メモリコントローラ２００はメモリ３００にリード要求を発行して、メモリ３００からデータを読み出し、メモリ３００から読み出したデータをホストコンピュータ１００に転送する。
　［メモリの構成］
　図２は、本技術の実施の形態におけるメモリ３００の一構成例を示す図である。
　メモリ３００は、メモリセルアレイ３１０と、アクセス制御部３４０と、コントローラインターフェース３９０とを備える。
　メモリセルアレイ３１０は、複数のメモリセルをアレイ状（２次元状、マトリクス状）に配置したものである。この実施の形態においては、メモリセルとして不揮発性の抵抗変化型メモリを想定する。
　このメモリセルアレイ３１０は、ユーザデータ領域およびドリフト参照領域の２つの領域を備える。ユーザデータ領域は、通常のメモリ領域としてユーザデータの書込みおよび読出しの対象となる領域である。ドリフト参照領域は、ドリフト量を測定するために参照される領域でありドリフト参照セル３１９を備える。
　ユーザデータ領域に格納されるデータには、通算ドリフト量３１８が含まれる。この通算ドリフト量３１８は、ユーザデータ領域において前回リフレッシュが行われたときからの通算したドリフト量である。メモリセルアレイ３１０は不揮発メモリを想定するため、電源の投入（オン）および切断（オフ）は断続的に行われるが、その間もドリフトは維持される。したがって、この通算ドリフト量３１８は、電源のオンオフにかかわらず直前にリフレッシュが行われたときからの通算値を示す。なお、ユーザデータ領域のデータは、アドレス毎のアクセス頻度によりドリフト量は異なり、全くアクセスされないアドレスのドリフト量が最大となる。そのため、通算ドリフト量３１８としては、アドレス毎に異なる値を記憶するのではなく、ユーザデータ領域全体で１つの通算ドリフト量を最大値として記憶しておくものとする。
　アクセス制御部３４０は、メモリセルアレイ３１０に対する書込みおよび読出しのアクセスを制御するものである。このアクセス制御部３４０は、メモリセルアレイ３１０のワード線およびビット線を制御する機能を備える。なお、アクセス制御部３４０は、特許請求の範囲に記載の通算ドリフト量読出し部および通算ドリフト量書込み部の一例である。
　コントローラインターフェース３９０は、メモリコントローラ２００との間のやりとりを行うインターフェースである。
　［メモリセルアレイ］
　図３は、本技術の実施の形態におけるメモリセルアレイ３１０の一構成例を示す図である。
　メモリセルアレイ３１０は、例えば、ＷＬ［０］からＷＬ［４０９５］の４０９６本のワード線３２９と、ＢＬ［０］からＢＬ［４０９５］の４０９６本のビット線３３９との間にメモリセル３１１の各々を接続したクロスポイント構造を備える。ワード線３２９はワード線制御部３４２によって制御され、ビット線３３９はビット線制御部３４３によって制御される。ワード線制御部３４２およびビット線制御部３４３は、上述のアクセス制御部３４０の機能である。
　メモリセル３１１は抵抗変化型メモリであり、可変抵抗体３１２とセレクタ３１３とを直列接続したものである。可変抵抗体３１２の一端はビット線３３９に接続され、セレクタ３１３の一端はワード線３２９に接続される。
　図４は、本技術の実施の形態におけるメモリセルアレイ３１０の立体イメージ例を示す図である。
　同図に示すように、上層のワード線３２９と下層のビット線３３９との間に、セレクタ３１３および可変抵抗体３１２からなるメモリセル３１１が挟まれる構造を備える。これにより、ワード線３２９とビット線３３９とが交差する位置にメモリセル３１１を配置して制御することができる。
　図５は、本技術の実施の形態におけるメモリセル３１１の抵抗状態を示す図である。
　上述のように、メモリセル３１１は抵抗変化型メモリを想定しており、低抵抗状態（ＬＲＳ：Low Resistance State）と高抵抗状態（ＨＲＳ：High Resistance State）の何れか一方の状態を示す。メモリセル３１１に読出し電圧Ｖを印加した際の累積ビット数の分布は、同図に示すように、閾値を境として低抵抗状態および高抵抗状態の何れかに区別される。
　セレクタ３１３を長時間に亘ってスナップさせない（すなわち、オン状態にしない）場合、ドリフトが発生するおそれがある。このドリフトの影響により、セレクタ３１３がスナップするために必要な電圧が時間の対数（ｌｏｇ）に比例して上昇する。メモリセル３１１の可変抵抗体３１２が低抵抗状態かつドリフトが発生している状態では、読出し電圧を印加してもセレクタ３１３がスナップせず、メモリセル３１１に電流が流れない。その結果、可変抵抗体３１２の抵抗状態として低抵抗状態であるべきものが、誤って高抵抗状態と判別されてしまう。一方、もともと高抵抗状態であったメモリセル３１１については、ドリフトが発生していても高抵抗状態であることに変化はなく、データの誤りは生じない。
　［メモリコントローラの構成］
　図６は、本技術の実施の形態におけるメモリコントローラ２００の一構成例を示す図である。
　メモリコントローラ２００は、リフレッシュ制御部２５０と、ドリフト量レジスタ２６０と、ドリフト量変換部２７０と、ホストインターフェース２８０と、メモリインターフェース２９０とを備える。
　ドリフト量レジスタ２６０は、メモリセルアレイ３１０のユーザデータ領域のドリフト量を保持するレジスタである。
　リフレッシュ制御部２５０は、メモリセルアレイ３１０のリフレッシュ動作を制御するものである。このリフレッシュ制御部２５０は、電源オン時に、メモリセルアレイ３１０のユーザデータ領域に記憶される通算ドリフト量３１８を読み出して、ドリフト量レジスタ２６０に保持させる。ただし、この通算ドリフト量３１８は、直前に電源オフにした時点でのドリフト量である。最新のドリフト量を求めるために、メモリコントローラ２００は、メモリセルアレイ３１０のドリフト参照セル３１９の蓄積ドリフト量を取得する。この蓄積ドリフト量は、後述するように、読出し電圧の閾値として得られるため、ドリフト量変換部２７０によってドリフト量に変換する必要がある。
　ドリフト量変換部２７０は、メモリセルアレイ３１０のドリフト参照セル３１９の読出し電圧の閾値をドリフト量に変換するものである。このドリフト量変換部２７０による変換処理の具体例については後述する。なお、ドリフト量変換部２７０は、特許請求の範囲に記載の蓄積ドリフト量取得部の一例である。
　ホストインターフェース２８０は、ホストコンピュータ１００との間のやりとりを行うインターフェースである。メモリインターフェース２９０は、メモリ３００との間のやりとりを行うインターフェースである。なお、メモリインターフェース２９０は、特許請求の範囲に記載の通算ドリフト量読出し部および通算ドリフト量書込み部の一例である。
　なお、このメモリコントローラ２００は、メモリ３００のユーザデータ領域に記録されるデータのエラー訂正符号（ＥＣＣ）を算出し、メモリ３００のユーザデータ領域から読み出したデータのエラー訂正処理を実行するエラー訂正部を備えてもよい。
　［ドリフト参照セルの蓄積ドリフト量測定］
　図７は、本技術の実施の形態におけるドリフト参照セル３１９の蓄積ドリフト量測定例を示す図である。
　上述のように、ドリフトが発生すると、抵抗状態の分布が変動して、読出し電圧の閾値がより高い電圧となる。ここでは、メモリセルアレイ３１０のドリフト参照セル３１９が低抵抗状態にあるものとして、読出し閾値を変化させながら（高い電圧にずらしながら）ドリフト参照セル３１９の値を読み出す。読出し閾値が低いときには読み出した値は「０」（高抵抗状態）を示すが、この閾値を高くしていくと読み出した値「１」（低抵抗状態）に遷移する。すなわち、抵抗状態の分布として、略半数が「１」を示すようになったときの閾値（電圧）を探索する。ただし、ここで得られるのは読出し電圧の閾値であるため、ドリフト量変換部２７０によってドリフト量に変換する必要がある。
　蓄積ドリフト量を測定するためにメモリセルアレイ３１０のドリフト参照セル３１９を読み出す際には、最終的に全てのドリフト参照セル３１９を初期化するために、最後に、セレクタ３１３が確実にスナップする閾値で読出しを行う。
　図８は、本技術の実施の形態におけるドリフト量変換部２７０によるドリフト量変換例を示す図である。
　ここでは、ドリフト量変換部２７０がテーブル引きにより閾値（電圧）からドリフト量への変換を行うことを想定する。すなわち、読出し閾値をずらしながらメモリセルアレイ３１０のドリフト参照セル３１９の値を読み出して、半数が「１」を示すようになったときの閾値（電圧）に基づいてテーブル参照により、対応するドリフト量を取得する。
　ドリフト量の単位として日数を想定しているが、秒数などの時間や、電圧値や、その他の正規化された値を用いてもよい。また、温度や選択回数によって補正を行うようにしてもよい。
　なお、この例ではテーブルを参照する例について説明したが、閾値の値から所定の数式による演算を行って算出するようにしてもよい。
　［動作］
　図９は、本技術の第１の実施の形態におけるメモリコントローラ２００の処理手順の一例を示す流れ図である。
　この第１の実施の形態では、電源オン時に、前回のリフレッシュ以降に蓄積したドリフト量を取得する処理を行う。すなわち、メモリコントローラ２００は、電源オンの操作が発生すると、電源オン処理（ステップＳ９１０）を実行する。
　図１０は、本技術の実施の形態における電源オン処理（ステップＳ９１０）の処理手順の一例を示す流れ図である。
　電源オンが発生すると（ステップＳ９１１）、メモリコントローラ２００は、メモリインターフェース２９０を介してドリフト参照セル３１９の読出しリクエストをメモリ３００に発行する（ステップＳ９１２）。メモリ３００では、通常のセルとは異なる読出し閾値が用いられる。すなわち、上述のように、読出し閾値の電圧を低い電圧から始めて高い電圧にずらしていく。
　メモリ３００においてドリフト参照セル３１９から読み出された値の分布として半数が「１」を示す場合には（ステップＳ９１３：Ｙｅｓ）、そのときの読出し閾値が蓄積ドリフト量に相当するものとされる。一方、半数が「１」を示さない場合には（ステップＳ９１３：Ｎｏ）、ドリフト参照セル３１９の読出し閾値をずらして（ステップＳ９１４）、再びドリフト参照セル３１９の読出しリクエストをメモリ３００に発行する（ステップＳ９１２）。
　半数が「１」を示した後には（ステップＳ９１３：Ｙｅｓ）、最終的に全てのドリフト参照セル３１９を初期化するために、最後に、セレクタ３１３が確実にスナップする閾値で読出しを行うように、ドリフト参照セル３１９の読出しリクエストをメモリ３００に発行する（ステップＳ９１５）。
　ドリフト量変換部２７０は、半数が「１」を示した際のドリフト参照セル３１９の読出し閾値を、上述のようにドリフト量に変換する（ステップＳ９１６）。
　また、メモリコントローラ２００は、メモリインターフェース２９０を介して通算ドリフト量３１８の読出しリクエストをメモリ３００に発行する（ステップＳ９１７）。そして、リフレッシュ制御部２５０は、メモリ３００から読み出した通算ドリフト量３１８の値とドリフト量変換部２７０によって変換された蓄積ドリフト量とを加算して、新たな通算ドリフト量として更新する（ステップＳ９１８）。
　更新された通算ドリフト量が所定の閾値を超えた場合には（ステップＳ９２１：Ｙｅｓ）、メモリコントローラ２００はユーザデータ領域のリフレッシュリクエストをメモリ３００に発行する（ステップＳ９２２）。これにより、メモリ３００のユーザデータ領域の全ビットがスナップされ、ユーザデータ領域におけるドリフトが解消される。そして、メモリコントローラ２００は、メモリインターフェース２９０を介して通算ドリフト量３１８を「０」にする書込みリクエストをメモリ３００に発行する（ステップＳ９２３）。
　一方、更新された通算ドリフト量が所定の閾値を超えない場合には（ステップＳ９２１：Ｎｏ）、更新された通算ドリフト量を通算ドリフト量３１８に書き込む書込みリクエストを、メモリ３００にメモリインターフェース２９０を介して発行する（ステップＳ９２４）。
　図１１は、本技術の実施の形態におけるメモリ３００のドリフト参照セルの読出しリクエスト処理（ステップＳ９１２、Ｓ９１５）の処理手順の一例を示す流れ図である。
　アクセス制御部３４０は、読出しの閾値をドリフト参照セル３１９のための閾値に設定する（ステップＳ９３１）。そして、アクセス制御部３４０は、メモリセルアレイ３１０からドリフト参照セル３１９の値を読み出して（ステップＳ９３２）、その読み出した値をメモリコントローラ２００に供給する（ステップＳ９３３）。
　図１２は、本技術の実施の形態におけるメモリ３００の通算ドリフト量の読出しリクエスト処理（ステップＳ９１７）の処理手順の一例を示す流れ図である。
　アクセス制御部３４０は、読出しの閾値を通常の閾値に設定する（ステップＳ９４１）。そして、アクセス制御部３４０は、メモリセルアレイ３１０から通算ドリフト量３１８の値を読み出して（ステップＳ９４２）、その読み出した値をメモリコントローラ２００に供給する（ステップＳ９４３）。
　図１３は、本技術の実施の形態におけるメモリ３００のリフレッシュリクエスト処理（ステップＳ９２２）の処理手順の一例を示す流れ図である。
　アクセス制御部３４０は、メモリセルアレイ３１０の指定アドレスからプレリードを行う（ステップＳ９５１）。そして、そのプレリードされたデータに基づいてリフレッシュマスクビットを生成する（ステップＳ９５２）。このとき、プレリードデータにおいて低抵抗状態を示すビットをマスクするように、対応するフレッシュマスクビットに「１」を設定する。このフレッシュマスクビットを用いてセット処理（ステップＳ９６０）およびリセット処理（ステップＳ９７０）を行う。
　図１４は、本技術の実施の形態におけるメモリ３００のセット処理（ステップＳ９６０）の処理手順の一例を示す流れ図である。
　アクセス制御部３４０は、リフレッシュマスクビットからセットマスクビットを生成する（ステップＳ９６１）。そして、セットマスクビットに「１」が設定されていないビットに対して「１」をセットする（ステップＳ９６２）。
　アクセス制御部３４０は、セットを行ったデータをベリファイ（検証）するために読み出すベリファイリードを行う（ステップＳ９６３）。その結果、セットマスクビットにおいてセット対象とされているビットが全てセット状態になっていれば（ステップＳ９６４：Ｙｅｓ）、セット処理が成功したものとして終了する。一方、セット対象とされているビットの少なくとも一部がセット状態になっていなければ（ステップＳ９６４：Ｎｏ）、セット処理が失敗したものとして、ステップＳ９６１以降の処理を繰り返す。
　図１５は、本技術の実施の形態におけるメモリ３００のリセット処理（ステップＳ９７０）の処理手順の一例を示す流れ図である。
　このリセット処理は、上述のセット処理と同様の要領によりリセットを行うものであるため、詳細な説明は省略する。
　図１６は、本技術の実施の形態におけるリフレッシュリクエスト処理の具体例を示す図である。なお、ここでは、簡単のため、８ビット幅のデータを例示しているが、リフレッシュの単位は任意のデータ幅により行ってよい。
　この例では、プレリードデータの第０、２、４、７ビットが低抵抗状態を示しているため、リフレッシュマスクビットの対応するビットに「１」が設定され、他のビットに「０」が設定される。そして、リフレッシュマスクビットに基づいて同じ値がセットマスクビットに設定され、セットマスクビットに「１」が設定されていないビットに対して「１」がセットされる。
　セットを行った後に、ベリファイのためにベリファイリードが行われて、セットマスクビットと比較される。この例では、第３ビットにおいてベリファイエラーが生じたものと想定している。そのため、第３ビット以外を「１」に設定して、セットマスクビットに「１」が設定されていない第３ビットに対して「１」が再度セットされる。その結果、ベリファイに成功するとセットシーケンスが終了する。
　次に、リフレッシュマスクビットに基づいて同じ値がリセットマスクビットに設定され、リセットマスクビットに「１」が設定されていないビットが「０」にリセットされる。リセットを行った後に、ベリファイのためにベリファイリードが行われて、リセットマスクビットと比較される。その結果、ベリファイに成功するとリセットシーケンスが終了する。
　このように、本技術の第１の実施の形態によれば、ドリフト参照セル３１９を用いて前回のリフレッシュ以降に蓄積したドリフト量を取得することにより、通算ドリフト量３１８を更新して、ユーザデータ領域のリフレッシュを制御することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、電源オンの操作が発生したタイミングでリフレッシュの要否を判断していた。これに対し、この第２の実施の形態では、電源オン後の通常動作状態において時間経過によるドリフトの発生を監視して、必要に応じてリフレッシュを行う。なお、情報処理システムとしての全体構成およびメモリ３００の構成は、上述の第１の実施の形態と同様であるため、詳細な説明は省略する。
　［メモリコントローラの構成］
　図１７は、本技術の第２の実施の形態におけるメモリコントローラ２００の一構成例を示す図である。
　この第２の実施の形態におけるメモリコントローラ２００は、上述の第１の実施の形態におけるメモリコントローラ２００に加えて、タイマー２４０を備える。このタイマー２４０は、通常動作状態における経過時間を計時して、そのカウント値が規定値を超えるとリフレッシュを行う。
　［動作］
　図１８は、本技術の第２の実施の形態におけるメモリコントローラ２００の処理手順の一例を示す流れ図である。
　メモリコントローラ２００は、電源オンの操作が発生すると、電源オン処理（ステップＳ９１０）を実行する。この電源オン処理の内容は、上述の第１の実施の形態と同様である。
　そして、メモリコントローラ２００は、電源オンになった後の通常動作状態において、タイマー２４０を用いた通常動作処理（ステップＳ９８０）を実行する。
　また、メモリコントローラ２００は、電源オフの操作が発生すると、電源オフ処理（ステップＳ９９０）を実行する。
　図１９は、本技術の第２の実施の形態における通常動作処理（ステップＳ９８０）の処理手順の一例を示す流れ図である。
　電源オンになった後、タイマー２４０は計時を開始する（ステップＳ９８１）。タイマー２４０のカウント値が規定値を超えた場合には（ステップＳ９８３：Ｙｅｓ）、メモリコントローラ２００はユーザデータ領域のリフレッシュリクエストをメモリ３００に発行する（ステップＳ９８４）。これにより、メモリ３００のユーザデータ領域の全ビットがスナップされ、ユーザデータ領域におけるドリフトが解消される。なお、このリフレッシュリクエスト処理の内容は上述の電源オン処理におけるリフレッシュリクエスト処理と同様である。
　そして、メモリコントローラ２００は、メモリインターフェース２９０を介して通算ドリフト量３１８を「０」にする書込みリクエストをメモリ３００に発行する（ステップＳ９８５）。その後、タイマー２４０のカウント値を「０」にクリアして（ステップＳ９８６）、再びタイマー２４０の計時を開始する（ステップＳ９８１）。
　タイマー２４０のカウント値が規定値を超える前に（ステップＳ９８３：Ｎｏ）、電源オフの要求があると（ステップＳ９８２：Ｙｅｓ）、通常動作処理を終了する。
　図２０は、本技術の実施の形態における電源オフ処理（ステップＳ９９０）の処理手順の一例を示す流れ図である。
　電源オフが発生すると、ドリフト量変換部２７０は、タイマー２４０のカウント値をドリフト量に変換して蓄積ドリフト量にする（ステップＳ９９１）。そして、リフレッシュ制御部２５０は、変換されたドリフト量を通算ドリフト量３１８に加算して更新する（ステップＳ９９２）。その後、電源がオフ状態に移行する（ステップＳ９９３）。
　このように、本技術の第２の実施の形態によれば、タイマー２４０により電源オンからの経過時間を計時してドリフト量に変換することにより、電源オン後の通常動作状態において必要に応じてリフレッシュを行うことができる。
　＜３．第３の実施の形態＞
　上述の実施の形態では、メモリコントローラ２００においてリフレッシュ制御を行う例について示したが、この第３の実施の形態では、メモリ３００においてリフレッシュ制御を行う。なお、情報処理システムとしての全体構成は、上述の第１の実施の形態と同様であるため、詳細な説明は省略する。
　［メモリの構成］
　図２１は、本技術の第３の実施の形態におけるメモリ３００の一構成例を示す図である。
　第３の実施の形態におけるメモリ３００は、メモリセルアレイ３１０、アクセス制御部３４０およびコントローラインターフェース３９０に加えて、リフレッシュ制御部３５０と、ドリフト量レジスタ３６０と、ドリフト量変換部３７０とを備える。リフレッシュ制御部３５０、ドリフト量レジスタ３６０およびドリフト量変換部３７０は、上述の第１の実施の形態におけるメモリコントローラ２００のリフレッシュ制御部２５０、ドリフト量レジスタ２６０およびドリフト量変換部２７０と同様の機能を備える。これにより、この第３の実施の形態においては、メモリ３００においてリフレッシュ制御を行うことができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）メモリセルアレイのドリフト参照セルの蓄積ドリフト量を取得する蓄積ドリフト量取得部と、
　前記メモリセルアレイのデータ領域に記憶される通算ドリフト量を読み出す通算ドリフト量読出し部と、
　前記通算ドリフト量に前記蓄積ドリフト量を加算して新たな通算ドリフト量として更新して当該新たな通算ドリフト量が所定の閾値を超えている場合には前記データ領域をリフレッシュさせるリフレッシュ制御部と
を具備する記憶制御装置。
（２）前記蓄積ドリフト量取得部は、前記ドリフト参照セルの読出し閾値を変化させながらドリフト量を探索する
前記（１）に記載の記憶制御装置。
（３）前記メモリセルアレイは、抵抗変化型メモリであり、
　前記蓄積ドリフト量取得部は、前記ドリフト参照セルの読出し電圧の閾値を変化させて読み出した抵抗分布が所定の状態になった際の前記閾値の電圧を取得して、前記閾値の電圧を前記蓄積ドリフト量に変換する
前記（１）または（２）に記載の記憶制御装置。
（４）前記ドリフト参照セルの抵抗状態は低抵抗状態であり、
　前記蓄積ドリフト量取得部は、前記読み出した抵抗分布の略半数が低抵抗状態を示す際の前記閾値の電圧を取得する
前記（３）に記載の記憶制御装置。
（５）前記リフレッシュが行われた際には前記メモリセルアレイのデータ領域に記憶される通算ドリフト量としてゼロ値を書き込み、前記リフレッシュが行われなかった場合には前記メモリセルアレイのデータ領域に記憶される通算ドリフト量として前記新たな通算ドリフト量を書き込む通算ドリフト量書込み部
をさらに具備する前記（１）から（４）のいずれかに記載の記憶制御装置。
（６）前記リフレッシュ制御部は、電源オン操作が発生した際に前記リフレッシュの要否を判断する
前記（１）から（５）のいずれかに記載の記憶制御装置。
（７）前記電源オン操作から計時を開始するタイマーをさらに具備し、
　前記リフレッシュ制御部は、前記タイマーが所定の値になると前記メモリセルアレイのデータ領域をリフレッシュさせる
前記（６）に記載の記憶制御装置。
（８）前記蓄積ドリフト量取得部は、電源オフ操作が発生した際に前記タイマーの値を前記蓄積ドリフト量に変換して、
　前記リフレッシュ制御部は、前記通算ドリフト量に前記蓄積ドリフト量を加算して新たな通算ドリフト量として更新する
前記（７）に記載の記憶制御装置。
（９）データ領域およびドリフト参照セルを備えるメモリセルアレイと、
　前記ドリフト参照セルの蓄積ドリフト量を取得する蓄積ドリフト量取得部と、
　前記データ領域に記憶される通算ドリフト量を読み出す通算ドリフト量読出し部と、
　前記通算ドリフト量に前記蓄積ドリフト量を加算して新たな通算ドリフト量として更新して当該新たな通算ドリフト量が所定の閾値を超えている場合には前記データ領域をリフレッシュさせるリフレッシュ制御部と
を具備する記憶装置。
（１０）前記メモリセルアレイは、抵抗変化型メモリである
前記（９）に記載の記憶装置。
（１１）前記メモリセルアレイは、不揮発メモリである
前記（９）または（１０）に記載の記憶装置。
（１２）メモリセルアレイのドリフト参照セルの蓄積ドリフト量を取得する手順と、
　前記メモリセルアレイのデータ領域に記憶される通算ドリフト量を読み出す手順と、
　前記通算ドリフト量に前記蓄積ドリフト量を加算して新たな通算ドリフト量として更新して当該新たな通算ドリフト量が所定の閾値を超えている場合には前記データ領域をリフレッシュさせる手順と
を具備する記憶制御方法。
　１００　ホストコンピュータ
　２００　メモリコントローラ
　２４０　タイマー
　２５０　リフレッシュ制御部
　２６０　ドリフト量レジスタ
　２７０　ドリフト量変換部
　２８０　ホストインターフェース
　２９０　メモリインターフェース
　３００　メモリ
　３１０　メモリセルアレイ
　３１１　メモリセル
　３１２　可変抵抗体
　３１３　セレクタ
　３１８　通算ドリフト量
　３１９　ドリフト参照セル
　３２９　ワード線
　３３９　ビット線
　３４０　アクセス制御部
　３４２　ワード線制御部
　３４３　ビット線制御部
　３５０　リフレッシュ制御部
　３６０　ドリフト量レジスタ
　３７０　ドリフト量変換部
　３９０　コントローラインターフェース
　４００　メモリシステム

Claims (12)

  1. 　メモリセルアレイのドリフト参照セルの蓄積ドリフト量を取得する蓄積ドリフト量取得部と、
    　前記メモリセルアレイのデータ領域に記憶される通算ドリフト量を読み出す通算ドリフト量読出し部と、
    　前記通算ドリフト量に前記蓄積ドリフト量を加算して新たな通算ドリフト量として更新して当該新たな通算ドリフト量が所定の閾値を超えている場合には前記データ領域をリフレッシュさせるリフレッシュ制御部と
    を具備する記憶制御装置。
  2. 　前記蓄積ドリフト量取得部は、前記ドリフト参照セルの読出し閾値を変化させながらドリフト量を探索する
    請求項１記載の記憶制御装置。
  3. 　前記メモリセルアレイは、抵抗変化型メモリであり、
    　前記蓄積ドリフト量取得部は、前記ドリフト参照セルの読出し電圧の閾値を変化させて読み出した抵抗分布が所定の状態になった際の前記閾値の電圧を取得して、前記閾値の電圧を前記蓄積ドリフト量に変換する
    請求項１記載の記憶制御装置。
  4. 　前記ドリフト参照セルの抵抗状態は低抵抗状態であり、
    　前記蓄積ドリフト量取得部は、前記読み出した抵抗分布の略半数が低抵抗状態を示す際の前記閾値の電圧を取得する
    請求項３記載の記憶制御装置。
  5. 　前記リフレッシュが行われた際には前記メモリセルアレイのデータ領域に記憶される通算ドリフト量としてゼロ値を書き込み、前記リフレッシュが行われなかった場合には前記メモリセルアレイのデータ領域に記憶される通算ドリフト量として前記新たな通算ドリフト量を書き込む通算ドリフト量書込み部
    をさらに具備する請求項１記載の記憶制御装置。
  6. 　前記リフレッシュ制御部は、電源オン操作が発生した際に前記リフレッシュの要否を判断する
    請求項１記載の記憶制御装置。
  7. 　前記電源オン操作から計時を開始するタイマーをさらに具備し、
    　前記リフレッシュ制御部は、前記タイマーが所定の値になると前記メモリセルアレイのデータ領域をリフレッシュさせる
    請求項６記載の記憶制御装置。
  8. 　前記蓄積ドリフト量取得部は、電源オフ操作が発生した際に前記タイマーの値を前記蓄積ドリフト量に変換して、
    　前記リフレッシュ制御部は、前記通算ドリフト量に前記蓄積ドリフト量を加算して新たな通算ドリフト量として更新する
    請求項７記載の記憶制御装置。
  9. 　データ領域およびドリフト参照セルを備えるメモリセルアレイと、
    　前記ドリフト参照セルの蓄積ドリフト量を取得する蓄積ドリフト量取得部と、
    　前記データ領域に記憶される通算ドリフト量を読み出す通算ドリフト量読出し部と、
    　前記通算ドリフト量に前記蓄積ドリフト量を加算して新たな通算ドリフト量として更新して当該新たな通算ドリフト量が所定の閾値を超えている場合には前記データ領域をリフレッシュさせるリフレッシュ制御部と
    を具備する記憶装置。
  10. 　前記メモリセルアレイは、抵抗変化型メモリである
    請求項９記載の記憶装置。
  11. 　前記メモリセルアレイは、不揮発メモリである
    請求項９記載の記憶装置。
  12. 　メモリセルアレイのドリフト参照セルの蓄積ドリフト量を取得する手順と、
    　前記メモリセルアレイのデータ領域に記憶される通算ドリフト量を読み出す手順と、
    　前記通算ドリフト量に前記蓄積ドリフト量を加算して新たな通算ドリフト量として更新して当該新たな通算ドリフト量が所定の閾値を超えている場合には前記データ領域をリフレッシュさせる手順と
    を具備する記憶制御方法。
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