KR20210040035A - 기억 제어 장치, 기억 장치 및 기억 제어 방법 - Google Patents
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Abstract
크로스 포인트 구조를 갖는 메모리에서, 셀렉터의 드리프트에 의한 오동작을 미연에 방지한다. 메모리 셀 어레이는, 데이터 영역 및 드리프트 참조 셀을 구비한다. 축적 드리프트량 취득부는, 드리프트 참조 셀의 축적 드리프트량을 취득한다. 통산 드리프트량 판독부는, 데이터 영역에 기억되는 통산 드리프트량을 판독한다. 리프레시 제어부는, 통산 드리프트량에 축적 드리프트량을 가산하여 새로운 통산 드리프트량으로서 갱신한다. 그리고, 새로운 통산 드리프트량이 소정의 임계치를 초과하고 있는 경우에는, 메모리 셀 어레이의 데이터 영역을 리프레시시킨다.
Description
본 기술은, 기억 제어 장치에 관한 것이다. 상세하게는, 메모리의 리프레시를 제어하는 기억 제어 장치, 기억 장치 및 이것들에 있어서의 처리 방법에 관한 것이다.
크로스 포인트 구조를 갖는 저항 변화형 메모리에서, 메모리 셀의 각각은 가변 저항부 및 셀렉터에 의해 구성된다. 이와 같은 구성에서, 셀렉터를 장시간에 걸쳐 스냅시키지 않는(즉, 온 상태로 하지 않는) 경우, 드리프트가 발생할 우려가 있다. 이 드리프트의 영향에 의해, 셀렉터가 스냅하기 위해 필요한 전압이 상승한다. 메모리 셀의 가변 저항부가 저저항 상태이면서 드리프트가 발생하고 있는 상태에서는, 판독 전압을 인가해도 셀렉터가 스냅하지 않고, 크로스 포인트 메모리의 셀에 전류가 흐르지 않는다. 그 결과, 가변 저항부의 저항 상태가 잘못 판별된다. 이와 같은 데이터의 오류가 검출된 메모리 셀의 상태를 복구시키기 위해 데이터의 오류가 검출된 메모리 셀에 대해 리프레시를 행하는 기술이 제안되어 있다(예를 들면, 특허 문헌 1 참조.).
상술한 종래 기술에서는, 예측 비트 에러의 수가 임계치 이상일 때는 강한 리프레시를 행하고, 임계치 이하일 때는 약한 리프레시를 행하도록 제어하고 있다. 그렇지만, 이 종래 기술에서는, 발생한 비트 에러에만 주목하고 있고, 드리프트에 관해서는 고려되어 있지 않다. 그러므로, 에러로서 표면화하기 전에 드리프트가 진행한 경우에 대처할 수가 없다. 예를 들면, 메모리 셀이 고저항 상태인 경우, 셀렉터의 드리프트 발생 상황에 의하지 않고, 판독 전압이 인가되어도 메모리에 전류가 흐르지 않기 때문에 가변 저항부의 저항 상태가 잘못 판별되는 일은 없다. 그 한편으로, 셀렉터를 스냅하기 위해 필요한 전압이 드리프트에 의해 상승하기 때문에 고저항 상태의 임계치가 너무 높아져 세트할 수 없게 될 우려가 있다.
본 기술은 이와 같은 상황을 감안하여 만들어진 것으로, 크로스 포인트 구조를 갖는 메모리에서, 셀렉터의 드리프트에 의한 오동작을 미연에 방지하는 것을 목적으로 한다.
본 기술은, 상술한 문제점을 해소하기 위해 이루어진 것으로, 그 제1 측면은, 메모리 셀 어레이의 드리프트 참조 셀의 축적 드리프트량을 취득하는 축적 드리프트량 취득부와, 상기 메모리 셀 어레이의 데이터 영역에 기억되는 통산 드리프트량을 판독하는 통산 드리프트량 판독부와, 상기 통산 드리프트량에 상기 축적 드리프트량을 가산하여 새로운 통산 드리프트량으로서 갱신하여 당해 새로운 통산 드리프트량이 소정의 임계치를 초과하고 있는 경우에는 상기 데이터 영역을 리프레시 시키는 리프레시 제어부를 구비하는 기억 제어 장치, 기억 장치 및 기억 제어 방법이다. 이것에 의해, 메모리 셀 어레이의 드리프트 참조 셀의 축적 드리프트량에 의해 통산 드리프트량을 갱신하여 그것에 의거하여 데이터 영역의 리프레시를 제어한다는 작용을 가져온다.
또한, 이 제1 측면에서, 상기 축적 드리프트량 취득부는, 상기 드리프트 참조 셀의 판독 임계치를 변화시키면서 드리프트량을 탐색하도록 하여도 좋다. 이것에 의해, 드리프트 참조 셀에 축적된 드리프트량에 상당하는 판독 임계치를 취득한다는 작용을 가져온다.
또한, 이 제1 측면에서, 상기 메모리 셀 어레이는, 저항 변화형 메모리이고, 상기 축적 드리프트량 취득부는, 상기 드리프트 참조 셀의 판독 전압의 임계치를 변화시켜서 판독한 저항 분포가 소정의 상태가 되었을 때의 상기 임계치의 전압을 취득하여 상기 임계치의 전압을 상기 축적 드리프트량으로 변환하도록 하여도 좋다. 이것에 의해, 드리프트 참조 셀에 축적된 드리프트량에 상당하는 판독 임계치의 전압을 취득하여 축적 드리프트량으로 변환한다는 작용을 가져온다. 또한, 상기 메모리 셀 어레이는 불휘발 메모리라도 좋다.
또한, 이 제1 측면에서, 상기 드리프트 참조 셀의 저항 상태는 저저항 상태이고, 상기 축적 드리프트량 취득부는, 상기 판독한 저항 분포의 개략 반수가 저저항 상태를 나타낼 때의 상기 임계치의 전압을 취득하도록 하여도 좋다. 이것에 의해, 저항 분포를 이용하여 드리프트 참조 셀에 축적된 드리프트량에 상당하는 판독 임계치의 전압을 취득하여 축적 드리프트량으로 변환한다는 작용을 가져온다.
또한, 이 제1 측면에서, 상기 리프레시가 행해졌을 때에는 상기 메모리 셀 어레이의 데이터 영역에 기억되는 통산 드리프트량으로서 제로 값을 기록하고, 상기 리프레시가 행해지지 않은 경우에는 상기 메모리 셀 어레이의 데이터 영역에 기억되는 통산 드리프트량으로서 상기 새로운 통산 드리프트량을 기록하는 통산 드리프트량 기록부를 또한 구비하여도 좋다. 이것에 의해, 메모리 셀 어레이의 데이터 영역에 기억되는 통산 드리프트량을 최신의 상태로 유지한다는 작용을 가져온다.
또한, 이 제1 측면에서, 상기 리프레시 제어부는, 전원 온 조작이 발생한 때에 상기 리프레시의 필요 여부를 판단하도록 하여도 좋다. 이것에 의해, 전원 오프의 기간에서 축적한 드리프트량을 취득하여 필요에 응하여 리프레시를 행한다는 작용을 가져온다.
또한, 이 제1 측면에서, 상기 전원 온 조작으로부터 계시(計時)를 시작하는 타이머를 또한 구비하고, 상기 리프레시 제어부는, 상기 타이머가 소정의 값이 되면 상기 메모리 셀 어레이의 데이터 영역을 리프레시 시키도록 하여도 좋다. 이것에 의해, 전원 온으로부터의 경과 시간에 응하여 리프레시를 제어한다는 작용을 가져온다.
또한, 이 제1 측면에서, 상기 축적 드리프트량 취득부는, 전원 오프 조작이 발생한 때에 상기 타이머의 값을 상기 축적 드리프트량으로 변환하여 상기 리프레시 제어부는, 상기 통산 드리프트량에 상기 축적 드리프트량을 가산하여 새로운 통산 드리프트량으로서 갱신하도록 하여도 좋다. 이것에 의해, 통상 동작 시에 축적한 드리프트량을 취득하고, 리프레시를 제어한다는 작용을 가져온다.
본 기술에 의하면, 크로스 포인트 구조를 갖는 메모리에서, 셀렉터의 드리프트에 의한 오동작을 미연에 방지할 수 있다는 우수한 효과를 이룰 수 있다. 또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 본 기술의 실시의 형태에서의 정보 처리 시스템의 한 구성례를 나타내는 도면.
도 2는 본 기술의 실시의 형태에서의 메모리(300)의 한 구성례를 나타내는 도면.
도 3은 본 기술의 실시의 형태에서의 메모리 셀 어레이(310)의 한 구성례를 나타내는 도면.
도 4는 본 기술의 실시의 형태에서의 메모리 셀 어레이(310)의 입체 이미지례를 나타내는 도면.
도 5는 본 기술의 실시의 형태에서의 메모리 셀(311)의 저항 상태를 나타내는 도면.
도 6은 본 기술의 실시의 형태에서의 메모리 컨트롤러(200)의 한 구성례를 나타내는 도면.
도 7은 본 기술의 실시의 형태에서의 드리프트 참조 셀(319)의 드리프트량 측정례를 나타내는 도면.
도 8은 본 기술의 실시의 형태에서의 드리프트량 변환부(270)에 의한 드리프트량 변환례를 나타내는 도면.
도 9는 본 기술의 제1의 실시의 형태에서의 메모리 컨트롤러(200)의 처리 순서의 한 예를 나타내는 흐름도.
도 10은 본 기술의 실시의 형태에서의 전원 온 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 11은 본 기술의 실시의 형태에서의 메모리(300)의 드리프트 참조 셀의 판독 리퀘스트 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 12는 본 기술의 실시의 형태에서의 메모리(300)의 통산 드리프트량의 판독 리퀘스트 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 13은 본 기술의 실시의 형태에서의 메모리(300)의 리프레시 리퀘스트 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 14는 본 기술의 실시의 형태에서의 메모리(300)의 세트 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 15는 본 기술의 실시의 형태에서의 메모리(300)의 리셋 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 16은 본 기술의 실시의 형태에서의 리프레시 리퀘스트 처리의 구체례를 나타내는 도면.
도 17은 본 기술의 제2의 실시의 형태에서의 메모리 컨트롤러(200)의 한 구성례를 나타내는 도면.
도 18은 본 기술의 제2의 실시의 형태에서의 메모리 컨트롤러(200)의 처리 순서의 한 예를 나타내는 흐름도.
도 19는 본 기술의 제2의 실시의 형태에서의 통상 동작 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 20은 본 기술의 실시의 형태에서의 전원 오프 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 21은 본 기술의 제3의 실시의 형태에서의 메모리(300)의 한 구성례를 나타내는 도면.
도 2는 본 기술의 실시의 형태에서의 메모리(300)의 한 구성례를 나타내는 도면.
도 3은 본 기술의 실시의 형태에서의 메모리 셀 어레이(310)의 한 구성례를 나타내는 도면.
도 4는 본 기술의 실시의 형태에서의 메모리 셀 어레이(310)의 입체 이미지례를 나타내는 도면.
도 5는 본 기술의 실시의 형태에서의 메모리 셀(311)의 저항 상태를 나타내는 도면.
도 6은 본 기술의 실시의 형태에서의 메모리 컨트롤러(200)의 한 구성례를 나타내는 도면.
도 7은 본 기술의 실시의 형태에서의 드리프트 참조 셀(319)의 드리프트량 측정례를 나타내는 도면.
도 8은 본 기술의 실시의 형태에서의 드리프트량 변환부(270)에 의한 드리프트량 변환례를 나타내는 도면.
도 9는 본 기술의 제1의 실시의 형태에서의 메모리 컨트롤러(200)의 처리 순서의 한 예를 나타내는 흐름도.
도 10은 본 기술의 실시의 형태에서의 전원 온 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 11은 본 기술의 실시의 형태에서의 메모리(300)의 드리프트 참조 셀의 판독 리퀘스트 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 12는 본 기술의 실시의 형태에서의 메모리(300)의 통산 드리프트량의 판독 리퀘스트 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 13은 본 기술의 실시의 형태에서의 메모리(300)의 리프레시 리퀘스트 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 14는 본 기술의 실시의 형태에서의 메모리(300)의 세트 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 15는 본 기술의 실시의 형태에서의 메모리(300)의 리셋 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 16은 본 기술의 실시의 형태에서의 리프레시 리퀘스트 처리의 구체례를 나타내는 도면.
도 17은 본 기술의 제2의 실시의 형태에서의 메모리 컨트롤러(200)의 한 구성례를 나타내는 도면.
도 18은 본 기술의 제2의 실시의 형태에서의 메모리 컨트롤러(200)의 처리 순서의 한 예를 나타내는 흐름도.
도 19는 본 기술의 제2의 실시의 형태에서의 통상 동작 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 20은 본 기술의 실시의 형태에서의 전원 오프 처리의 처리 순서의 한 예를 나타내는 흐름도.
도 21은 본 기술의 제3의 실시의 형태에서의 메모리(300)의 한 구성례를 나타내는 도면.
이하, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 칭한다)에 관해 설명한다. 설명은 이하의 순서에 의해 행한다.
1. 제1의 실시의 형태(전원 온 시에 리프레시 제어를 행하는 예)
2. 제2의 실시의 형태(전원 온 후의 통상 동작 시에도 리프레시 제어를 행하는 예)
3. 제3의 실시의 형태(메모리 내에서 리프레시 제어를 행하는 예)
<1. 제1의 실시의 형태>
[정보 처리 시스템의 구성]
도 1은, 본 기술의 실시의 형태에서의 정보 처리 시스템의 한 구성례를 나타내는 도면이다. 이 정보 처리 시스템은, 호스트 컴퓨터(100)와, 메모리 컨트롤러(200)와, 메모리(300)로 구성된다. 메모리 컨트롤러(200) 및 메모리(300)는 메모리 시스템(400)을 구성한다.
호스트 컴퓨터(100)는, 메모리(300)에 대해 데이터의 리드 처리 및 라이트 처리 등을 지령하는 커맨드를 발행하는 것이다. 이 호스트 컴퓨터(100)는, 호스트 컴퓨터(100)로서의 처리를 실행하는 프로세서와, 메모리 컨트롤러(200) 사이의 주고받음을 행하기 위한 컨트롤러 인터페이스를 구비한다. 호스트 컴퓨터(100)와 메모리 컨트롤러(200) 사이는 신호선(109)에 의해 접속된다.
메모리 컨트롤러(200)는, 호스트 컴퓨터(100)로부터의 커맨드에 따라, 메모리(300)에 대한 리퀘스트 제어를 행하는 것이다. 메모리 컨트롤러(200)와 메모리(300) 사이는 신호선(309)에 의해 접속된다.
메모리(300)는, 후술하는 바와 같이 액세스 제어부 및 메모리 셀 어레이를 구비한다. 이 메모리(300)의 액세스 제어부는, 메모리 컨트롤러(200)로부터의 리퀘스트에 따라 메모리 셀로의 액세스를 행한다.
호스트 컴퓨터(100)로부터 라이트 커맨드를 수신한 경우, 메모리 컨트롤러(200)는 호스트 컴퓨터(100)로부터 데이터를 수신하고, 메모리(300)에 라이트 요구를 발행하여 호스트 컴퓨터(100)로부터 수신한 데이터를 메모리(300)에 송신하여 기록한다.
호스트 컴퓨터(100)로부터 리드 커맨드를 수신한 경우, 메모리 컨트롤러(200)는 메모리(300)에 리드 요구를 발행하여 메모리(300)로부터 데이터를 판독하고, 메모리(300)로부터 판독한 데이터를 호스트 컴퓨터(100)에 전송한다.
[메모리의 구성]
도 2는, 본 기술의 실시의 형태에서의 메모리(300)의 한 구성례를 나타내는 도면이다.
메모리(300)는, 메모리 셀 어레이(310)와, 액세스 제어부(340)와, 컨트롤러 인터페이스(390)를 구비한다.
메모리 셀 어레이(310)는, 복수의 메모리 셀을 어레이형상(2차원형상, 매트릭스형상)으로 배치한 것이다. 이 실시의 형태에서는, 메모리 셀로서 불휘발성의 저항 변화형 메모리를 상정한다.
이 메모리 셀 어레이(310)는, 유저 데이터 영역 및 드리프트 참조 영역의 2개의 영역을 구비한다. 유저 데이터 영역은, 통상의 메모리 영역으로서 유저 데이터의 기록 및 판독의 대상이 되는 영역이다. 드리프트 참조 영역은, 드리프트량을 측정하기 위해 참조되는 영역이고 드리프트 참조 셀(319)을 구비한다.
유저 데이터 영역에 격납되는 데이터에는, 통산 드리프트량(318)이 포함된다. 이 통산 드리프트량(318)은, 유저 데이터 영역에서 전회 리프레시가 행해졌을 때부터의 통산한 드리프트량이다. 메모리 셀 어레이(310)는 불휘발 메모리를 상정하기 때문에 전원의 투입(온) 및 절단(오프)은 단속적으로 행해지는데, 그 사이도 드리프트는 유지된다. 따라서 이 통산 드리프트량(318)은, 전원의 온 오프에 관계없이 직전에 리프레시가 행해졌을 때부터의 통산치를 나타낸다. 또한, 유저 데이터 영역의 데이터는, 어드레스마다의 액세스 빈도에 의해 드리프트량은 다르고, 전혀 액세스되지 않는 어드레스의 드리프트량이 최대가 된다. 그러므로, 통산 드리프트량(318)으로서는, 어드레스마다 다른 값을 기억하는 것이 아니라, 유저 데이터 영역 전체에서 하나의 통산 드리프트량을 최대치로서 기억해 두는 것으로 한다.
액세스 제어부(340)는, 메모리 셀 어레이(310)에 대한 기록 및 판독의 액세스를 제어하는 것이다. 이 액세스 제어부(340)는, 메모리 셀 어레이(310)의 워드선 및 비트선을 제어하는 기능을 구비한다. 또한, 액세스 제어부(340)는, 특허청구의 범위에 기재된 통산 드리프트량 판독부 및 통산 드리프트량 기록부의 한 예이다.
컨트롤러 인터페이스(390)는, 메모리 컨트롤러(200)와의 사이의 주고받음을 행하는 인터페이스이다.
[메모리 셀 어레이]
도 3은, 본 기술의 실시의 형태에서의 메모리 셀 어레이(310)의 한 구성례를 나타내는 도면이다.
메모리 셀 어레이(310)는, 예를 들면, WL[0]로부터 WL[4095]의 4096개의 워드선(329)과, BL[0]로부터 BL[4095]의 4096개의 비트선(339) 사이에 메모리 셀(311)의 각각을 접속한 크로스 포인트 구조를 구비한다. 워드선(329)은 워드선 제어부(342)에 의해 제어되고, 비트선(339)은 비트선 제어부(343)에 의해 제어된다. 워드선 제어부(342) 및 비트선 제어부(343)는, 상술한 액세스 제어부(340)의 기능이다.
메모리 셀(311)은 저항 변화형 메모리이고, 가변 저항체(312)와 셀렉터(313)를 직렬 접속한 것이다. 가변 저항체(312)의 일단은 비트선(339)에 접속되고, 셀렉터(313)의 일단은 워드선(329)에 접속된다.
도 4는, 본 기술의 실시의 형태에서의 메모리 셀 어레이(310)의 입체 이미지례를 나타내는 도면이다.
동 도면에 나타내는 바와 같이 상층의 워드선(329)과 하층의 비트선(339) 사이에 셀렉터(313) 및 가변 저항체(312)로 이루어지는 메모리 셀(311)이 끼여지는 구조를 구비한다. 이것에 의해, 워드선(329)과 비트선(339)이 교차하는 위치에 메모리 셀(311)을 배치하여 제어할 수 있다.
도 5는, 본 기술의 실시의 형태에서의 메모리 셀(311)의 저항 상태를 나타내는 도면이다.
상술한 바와 같이 메모리 셀(311)은 저항 변화형 메모리를 상정하고 있고, 저저항 상태(LRS : Low Resistance State)와 고저항 상태(HRS : High Resistance State)의 어느 일방의 상태를 나타낸다. 메모리 셀(311)에 판독 전압(V)을 인가했을 때의 누적 비트 수의 분포는, 동 도면에 나타내는 바와 같이 임계치를 경계로 하여 저저항 상태 및 고저항 상태의 어느 하나로 구별된다.
셀렉터(313)를 장시간에 걸쳐 스냅시키지 않는(즉, 온 상태로 하지 않는)경우, 드리프트가 발생할 우려가 있다. 이 드리프트의 영향에 의해, 셀렉터(313)가 스냅하기 위해 필요한 전압이 시간의 대수(log)에 비례하여 상승한다. 메모리 셀(311)의 가변 저항체(312)가 저저항 상태이면서 드리프트가 발생하고 있는 상태에서는, 판독 전압을 인가해도 셀렉터(313)가 스냅하지 않고, 메모리 셀(311)에 전류가 흐르지 않는다. 그 결과, 가변 저항체(312)의 저항 상태로서 저저항 상태이어야 할 것이 고저항 상태라고 잘못 판별되어 버린다. 한편, 원래 고저항 상태였던 메모리 셀(311)에 관해서는, 드리프트가 발생하고 있어도 고저항 상태인 것에 변화는 없고, 데이터의 오류는 생기지 않는다.
[메모리 컨트롤러의 구성]
도 6은, 본 기술의 실시의 형태에서의 메모리 컨트롤러(200)의 한 구성례를 나타내는 도면이다.
메모리 컨트롤러(200)는, 리프레시 제어부(250)와, 드리프트량 레지스터(260)와, 드리프트량 변환부(270)와, 호스트 인터페이스(280)와, 메모리 인터페이스(290)를 구비한다.
드리프트량 레지스터(260)는, 메모리 셀 어레이(310)의 유저 데이터 영역의 드리프트량을 유지하는 레지스터이다.
리프레시 제어부(250)는, 메모리 셀 어레이(310)의 리프레시 동작을 제어하는 것이다. 이 리프레시 제어부(250)는, 전원 온 시에 메모리 셀 어레이(310)의 유저 데이터 영역에 기억되는 통산 드리프트량(318)을 판독하여 드리프트량 레지스터(260)에 유지시킨다. 단, 이 통산 드리프트량(318)은, 직전에 전원 오프로 한 시점에서의 드리프트량이다. 최신의 드리프트량을 구하기 위해 메모리 컨트롤러(200)는, 메모리 셀 어레이(310)의 드리프트 참조 셀(319)의 축적 드리프트량을 취득한다. 이 축적 드리프트량은, 후술하는 바와 같이 판독 전압의 임계치로서 얻어지기 때문에 드리프트량 변환부(270)에 의해 드리프트량으로 변환할 필요가 있다.
드리프트량 변환부(270)는, 메모리 셀 어레이(310)의 드리프트 참조 셀(319)의 판독 전압의 임계치를 드리프트량으로 변환하는 것이다. 이 드리프트량 변환부(270)에 의한 변환 처리의 구체례에 관해서는 후술한다. 또한, 드리프트량 변환부(270)는, 특허청구의 범위에 기재된 축적 드리프트량 취득부의 한 예이다.
호스트 인터페이스(280)는, 호스트 컴퓨터(100)와의 사이의 주고받음을 행하는 인터페이스이다. 메모리 인터페이스(290)는, 메모리(300)와의 사이의 주고받음을 행하는 인터페이스이다. 또한, 메모리 인터페이스(290)는, 특허청구의 범위에 기재된 통산 드리프트량 판독부 및 통산 드리프트량 기록부의 한 예이다.
또한, 이 메모리 컨트롤러(200)는, 메모리(300)의 유저 데이터 영역에 기록되는 데이터의 에러 정정 부호(ECC)를 산출하고, 메모리(300)의 유저 데이터 영역으로부터 판독한 데이터의 에러 정정 처리를 실행하는 에러 정정부를 구비하여도 좋다.
[드리프트 참조 셀의 축적 드리프트량 측정]
도 7은, 본 기술의 실시의 형태에서의 드리프트 참조 셀(319)의 축적 드리프트량 측정례를 나타내는 도면이다.
상술한 바와 같이 드리프트가 발생하면, 저항 상태의 분포가 변동하여 판독 전압의 임계치가 보다 높은 전압이 된다. 여기서는, 메모리 셀 어레이(310)의 드리프트 참조 셀(319)이 저저항 상태에 있는 것으로 하여 판독 임계치를 변화시키면서(높은 전압으로 옮기면서) 드리프트 참조 셀(319)의 값을 판독한다. 판독 임계치가 낮을 때에는 판독한 값은 「0」(고저항 상태)을 나타내지만, 이 임계치를 높게 해 가면 판독한 값「1」(저저항 상태)로 천이한다. 즉, 저항 상태의 분포로서, 개략 반수가 「1」을 나타내도록 되었을 때의 임계치(전압)를 탐색한다. 단, 여기서 얻어지는 것은 판독 전압의 임계치이기 때문에 드리프트량 변환부(270)에 의해 드리프트량으로 변환할 필요가 있다.
축적 드리프트량을 측정하기 위해 메모리 셀 어레이(310)의 드리프트 참조 셀(319)를 판독할 때에는, 최종적으로 모든 드리프트 참조 셀(319)을 초기화하기 때문에 최후에 셀렉터(313)가 확실하게 스냅하는 임계치로 판독을 행한다.
도 8은, 본 기술의 실시의 형태에서의 드리프트량 변환부(270)에 의한 드리프트량 변환례를 나타내는 도면이다.
여기서는, 드리프트량 변환부(270)가 테이블 색인에 의해 임계치(전압)로부터 드리프트량으로의 변환을 행하는 것을 상정한다. 즉, 판독 임계치를 옮기면서 메모리 셀 어레이(310)의 드리프트 참조 셀(319)의 값을 판독하여 반수가 「1」을 나타내게 되었을 때의 임계치(전압)에 의거하여 테이블 참조에 의해, 대응하는 드리프트량을 취득한다.
드리프트량의 단위로서 일수를 상정하고 있는데, 초수(秒數) 등의 시간이나, 전압치나, 그 밖의 정규화된 값을 이용하여도 좋다. 또한, 온도나 선택 횟수에 의해 보정을 행하도록 하여도 좋다.
또한, 이 예에서는 테이블을 참조하는 예에 관해 설명했지만, 임계치의 값으로부터 소정의 수식에 의한 연산을 행하여 산출하도록 하여도 좋다.
[동작]
도 9는, 본 기술의 제1의 실시의 형태에서의 메모리 컨트롤러(200)의 처리 순서의 한 예를 나타내는 흐름도이다.
이 제1의 실시의 형태에서는, 전원 온 시에 전회의 리프레시 이후에 축적한 드리프트량을 취득하는 처리를 행한다. 즉, 메모리 컨트롤러(200)는, 전원 온의 조작이 발생하면, 전원 온 처리(스텝 S910)를 실행한다.
도 10은, 본 기술의 실시의 형태에서의 전원 온 처리(스텝 S910)의 처리 순서의 한 예를 나타내는 흐름도이다.
전원 온이 발생하면(스텝 S911), 메모리 컨트롤러(200)는, 메모리 인터페이스(290)를 통하여 드리프트 참조 셀(319)의 판독 리퀘스트를 메모리(300)에 발행한다(스텝 S912). 메모리(300)에서는, 통상의 셀과는 다른 판독 임계치가 이용된다. 즉, 상술한 바와 같이 판독 임계치의 전압을 낮은 전압으로부터 시작하여 높은 전압으로 옮겨간다.
메모리(300)에서 드리프트 참조 셀(319)로부터 판독된 값의 분포로서 반수가 「1」을 나타내는 경우에는(스텝 S913 : Yes), 그 때의 판독 임계치가 축적 드리프트량에 상당하는 것으로 된다. 한편, 반수가 「1」을 나타내지 않는 경우에는(스텝 S913 : No), 드리프트 참조 셀(319)의 판독 임계치를 옮겨서(스텝 S914), 다시 드리프트 참조 셀(319)의 판독 리퀘스트를 메모리(300)에 발행한다(스텝 S912).
반수가 「1」을 나타낸 후에는(스텝 S913 : Yes), 최종적으로 모든 드리프트 참조 셀(319)을 초기화하기 위해 최후에 셀렉터(313)가 확실하게 스냅하는 임계치로 판독을 행하도록, 드리프트 참조 셀(319)의 판독 리퀘스트를 메모리(300)에 발행한다(스텝 S915).
드리프트량 변환부(270)는, 반수가 「1」을 나타냈을 때의 드리프트 참조 셀(319)의 판독 임계치를, 상술한 바와 같이 드리프트량으로 변환한다(스텝 S916).
또한, 메모리 컨트롤러(200)는, 메모리 인터페이스(290)를 통하여 통산 드리프트량(318)의 판독 리퀘스트를 메모리(300)에 발행한다(스텝 S917). 그리고, 리프레시 제어부(250)는, 메모리(300)로부터 판독한 통산 드리프트량(318)의 값과 드리프트량 변환부(270)에 의해 변환된 축적 드리프트량을 가산하여 새로운 통산 드리프트량으로서 갱신한다(스텝 S918).
갱신된 통산 드리프트량이 소정의 임계치를 초과한 경우에는(스텝 S921 : Yes), 메모리 컨트롤러(200)는 유저 데이터 영역의 리프레시 리퀘스트를 메모리(300)에 발행한다(스텝 S922). 이것에 의해, 메모리(300)의 유저 데이터 영역의 전 비트가 스냅되고, 유저 데이터 영역에서의 드리프트가 해소된다. 그리고, 메모리 컨트롤러(200)는, 메모리 인터페이스(290)를 통하여 통산 드리프트량(318)을 「0」로 하는 기록 리퀘스트를 메모리(300)에 발행한다(스텝 S923).
한편, 갱신된 통산 드리프트량이 소정의 임계치를 초과하지 않는 경우에는(스텝 S921 : No), 갱신된 통산 드리프트량을 통산 드리프트량(318)에 기록하는 기록 리퀘스트를, 메모리(300)에 메모리 인터페이스(290)를 통하여 발행한다(스텝 S924).
도 11은, 본 기술의 실시의 형태에서의 메모리(300)의 드리프트 참조 셀의 판독 리퀘스트 처리(스텝 S912, S915)의 처리 순서의 한 예를 나타내는 흐름도이다.
액세스 제어부(340)는, 판독의 임계치를 드리프트 참조 셀(319)을 위한 임계치로 설정한다(스텝 S931). 그리고, 액세스 제어부(340)는, 메모리 셀 어레이(310)로부터 드리프트 참조 셀(319)의 값을 판독하여(스텝 S932), 그 판독한 값을 메모리 컨트롤러(200)에 공급한다(스텝 S933).
도 12는, 본 기술의 실시의 형태에서의 메모리(300)의 통산 드리프트량의 판독 리퀘스트 처리(스텝 S917)의 처리 순서의 한 예를 나타내는 흐름도이다.
액세스 제어부(340)는, 판독의 임계치를 통상의 임계치로 설정한다(스텝 S941). 그리고, 액세스 제어부(340)는, 메모리 셀 어레이(310)로부터 통산 드리프트량(318)의 값을 판독하여(스텝 S942), 그 판독한 값을 메모리 컨트롤러(200)에 공급한다(스텝 S943).
도 13은, 본 기술의 실시의 형태에서의 메모리(300)의 리프레시 리퀘스트 처리(스텝 S922)의 처리 순서의 한 예를 나타내는 흐름도이다.
액세스 제어부(340)는, 메모리 셀 어레이(310)의 지정 어드레스로부터 프리리드를 행한다(스텝 S951). 그리고, 그 프리리드된 데이터에 의거하여 리프레시 마스크 비트를 생성한다(스텝 S952). 이 때, 프리리드 데이터에서 저저항 상태를 나타내는 비트를 마스크하도록, 대응하는 프레시 마스크 비트에 「1」을 설정한다. 이 프레시 마스크 비트를 이용하여 세트 처리(스텝 S960) 및 리셋 처리(스텝 S970)를 행한다.
도 14는, 본 기술의 실시의 형태에서의 메모리(300)의 세트 처리(스텝 S960)의 처리 순서의 한 예를 나타내는 흐름도이다.
액세스 제어부(340)는, 리프레시 마스크 비트로부터 세트 마스크 비트를 생성한다(스텝 S961). 그리고, 세트 마스크 비트에 「1」이 설정되지 않은 비트에 대해 「1」을 세트한다(스텝 S962).
액세스 제어부(340)는, 세트를 행한 데이터를 베리파이(검증)하기 위해 판독하는 베리파이 리드를 행한다(스텝 S963). 그 결과, 세트 마스크 비트에서 세트 대상으로 되어 있는 비트가 전부 세트 상태가 되어 있으면(스텝 S964 : Yes), 세트 처리가 성공한 것으로 하여 종료한다. 한편, 세트 대상으로 되어 있는 비트의 적어도 일부가 세트 상태가 되어 있지 않으면(스텝 S964 : No), 세트 처리가 실패한 것으로 하여 스텝 S961 이후의 처리를 반복한다.
도 15는, 본 기술의 실시의 형태에서의 메모리(300)의 리셋 처리(스텝 S970)의 처리 순서의 한 예를 나타내는 흐름도이다.
이 리셋 처리는, 상술한 세트 처리와 같은 요령에 의해 리셋을 행하는 것이기 때문에 상세한 설명은 생략한다.
도 16은, 본 기술의 실시의 형태에서의 리프레시 리퀘스트 처리의 구체례를 나타내는 도면이다. 또한, 여기서는, 간단함을 위해 8비트 폭의 데이터를 예시하고 있는데, 리프레시의 단위는 임의의 데이터 폭에 의해 행하여도 좋다.
이 예에서는, 프리리드 데이터의 제0, 2, 4, 7 비트가 저저항 상태를 나타내고 있기 때문에 리프레시 마스크 비트가 대응하는 비트에 「1」이 설정되고, 다른 비트에 「0」이 설정된다. 그리고, 리프레시 마스크 비트에 의거하여 같은 값이 세트 마스크 비트에 설정되고, 세트 마스크 비트에 「1」이 설정되지 않은 비트에 대해 「1」이 세트된다.
세트를 행한 후에 베리파이를 위해 베리파이 리드가 행해져서, 세트 마스크 비트와 비교된다. 이 예에서는, 제3 비트에서 베리파이 에러가 생긴 것으로 상정하고 있다. 그러므로, 제3 비트 이외를 「1」로 설정하여 세트 마스크 비트에 「1」이 설정되지 않은 제3 비트에 대해 「1」이 다시 세트된다. 그 결과, 베리파이에 성공하면 세트 시퀀스가 종료된다.
다음으로, 리프레시 마스크 비트에 의거하여 같은 값이 리셋 마스크 비트에 설정되고, 리셋 마스크 비트에 「1」이 설정되지 않은 비트가 「0」에 리셋된다. 리셋을 행한 후에 베리파이를 위해 베리파이 리드가 행해져서, 리셋 마스크 비트와 비교된다. 그 결과, 베리파이에 성공하면 리셋 시퀀스가 종료된다.
이와 같이 본 기술의 제1의 실시의 형태에 의하면, 드리프트 참조 셀(319)을 이용하여 전회의 리프레시 이후에 축적한 드리프트량을 취득함에 의해, 통산 드리프트량(318)을 갱신하여 유저 데이터 영역의 리프레시를 제어할 수 있다.
<2. 제2의 실시의 형태>
상술한 제1의 실시의 형태에서는, 전원 온의 조작이 발생한 타이밍에서 리프레시의 필요 여부를 판단하고 있다. 이에 대해, 이 제2의 실시의 형태에서는, 전원 온 후의 통상 동작 상태에서 시간 경과에 의한 드리프트의 발생을 감시하고, 필요에 응하여 리프레시를 행한다. 또한, 정보 처리 시스템으로서의 전체 구성 및 메모리(300)의 구성은, 상술한 제1의 실시의 형태와 마찬가지이기 때문에 상세한 설명은 생략한다.
[메모리 컨트롤러의 구성]
도 17은, 본 기술의 제2의 실시의 형태에서의 메모리 컨트롤러(200)의 한 구성례를 나타내는 도면이다.
이 제2의 실시의 형태에서의 메모리 컨트롤러(200)는, 상술한 제1의 실시의 형태에서의 메모리 컨트롤러(200)에 더하여 타이머(240)를 구비한다. 이 타이머(240)는, 통상 동작 상태에서의 경과 시간을 계시하여 그 카운트 값이 규정치를 초과하면 리프레시를 행한다.
[동작]
도 18은, 본 기술의 제2의 실시의 형태에서의 메모리 컨트롤러(200)의 처리 순서의 한 예를 나타내는 흐름도이다.
메모리 컨트롤러(200)는, 전원 온의 조작이 발생하면, 전원 온 처리(스텝 S910)를 실행한다. 이 전원 온 처리의 내용은, 상술한 제1의 실시의 형태와 마찬가지이다.
그리고, 메모리 컨트롤러(200)는, 전원 온이 된 후의 통상 동작 상태에서, 타이머(240)를 이용한 통상 동작 처리(스텝 S980)를 실행한다.
또한, 메모리 컨트롤러(200)는, 전원 오프의 조작이 발생하면, 전원 오프 처리(스텝 S990)를 실행한다.
도 19는, 본 기술의 제2의 실시의 형태에서의 통상 동작 처리(스텝 S980)의 처리 순서의 한 예를 나타내는 흐름도이다.
전원 온이 된 후, 타이머(240)는 계시를 시작한다(스텝 S981). 타이머(240)의 카운트 값이 규정치를 초과한 경우에는(스텝 S983 : Yes), 메모리 컨트롤러(200)는 유저 데이터 영역의 리프레시 리퀘스트를 메모리(300)에 발행한다(스텝 S984). 이것에 의해, 메모리(300)의 유저 데이터 영역의 전 비트가 스냅되고, 유저 데이터 영역에서의 드리프트가 해소된다. 또한, 이 리프레시 리퀘스트 처리의 내용은 상술한 전원 온 처리에서의 리프레시 리퀘스트 처리와 마찬가지이다.
그리고, 메모리 컨트롤러(200)는, 메모리 인터페이스(290)를 통하여 통산 드리프트량(318)을 「0」으로 하는 기록 리퀘스트를 메모리(300)에 발행한다(스텝 S985). 그 후, 타이머(240)의 카운트 값을 「0」으로 클리어하여(스텝 S986), 다시 타이머(240)의 계시를 시작한다(스텝 S981).
타이머(240)의 카운트 값이 규정치를 초과하기 전에(스텝 S983 : No), 전원 오프의 요구가 있으면(스텝 S982 : Yes), 통상 동작 처리를 종료한다.
도 20은, 본 기술의 실시의 형태에서의 전원 오프 처리(스텝 S990)의 처리 순서의 한 예를 나타내는 흐름도이다.
전원 오프가 발생하면, 드리프트량 변환부(270)는, 타이머(240)의 카운트 값을 드리프트량으로 변환하여 축적 드리프트량으로 한다(스텝 S991). 그리고, 리프레시 제어부(250)는, 변환된 드리프트량을 통산 드리프트량(318)에 가산하여 갱신한다(스텝 S992). 그 후, 전원이 오프 상태로 이행한다(스텝 S993).
이와 같이 본 기술의 제2의 실시의 형태에 의하면, 타이머(240)에 의해 전원 온으로부터의 경과 시간을 계시하여 드리프트량으로 변환함에 의해, 전원 온 후의 통상 동작 상태에서 필요에 응하여 리프레시를 행할 수가 있다.
<3. 제3의 실시의 형태>
상술한 실시의 형태에서는, 메모리 컨트롤러(200)에서 리프레시 제어를 행하는 예에 관해 나타냈지만, 이 제3의 실시의 형태에서는, 메모리(300)에서 리프레시 제어를 행한다. 또한, 정보 처리 시스템으로서의 전체 구성은, 상술한 제1의 실시의 형태와 마찬가지이기 때문에 상세한 설명은 생략한다.
[메모리의 구성]
도 21은, 본 기술의 제3의 실시의 형태에서의 메모리(300)의 한 구성례를 나타내는 도면이다.
제3의 실시의 형태에서의 메모리(300)는, 메모리 셀 어레이(310), 액세스 제어부(340) 및 컨트롤러 인터페이스(390)에 더하여 리프레시 제어부(350)와, 드리프트량 레지스터(360)와, 드리프트량 변환부(370)를 구비한다. 리프레시 제어부(350), 드리프트량 레지스터(360) 및 드리프트량 변환부(370)는, 상술한 제1의 실시의 형태에서의 메모리 컨트롤러(200)의 리프레시 제어부(250), 드리프트량 레지스터(260) 및 드리프트량 변환부(270)와 같은 기능을 구비한다. 이것에 의해, 이 제3의 실시의 형태에서는, 메모리(300)에서 리프레시 제어를 행할 수가 있다.
또한, 상술한 실시의 형태는 본 기술을 구현화하기 위한 한 예를 나타낸 것이고, 실시의 형태에서의 사항과, 특허청구의 범위에서의 발명 특정 사항은 각각 대응 관계를 가진다. 마찬가지로, 특허청구의 범위에서의 발명 특정 사항과, 이것과 동일 명칭을 붙인 본 기술의 실시의 형태에서의 사항과는 각각 대응 관계를 가진다. 단, 본 기술은 실시의 형태로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 실시의 형태에 여러 가지 변형을 시행함에 의해 구현화할 수 있다.
또한, 상술한 실시의 형태에서 설명한 처리 순서는, 이들 일련의 순서를 갖는 방법으로서 파악해도 좋으며, 또한, 이들 일련의 순서를 컴퓨터에 실행시키기 위한 프로그램 내지 그 프로그램을 기억하는 기록 매체로서 파악해도 좋다. 이 기록 매체로서, 예를 들면, CD(Compact Disc), MD(MiniDisc), DVD(Digital Versatile Disc), 메모리 카드, 블루-레이 디스크(Blu-ray(등록상표) Disc) 등을 이용할 수 있다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고, 한정되는 것이 아니고, 또한, 다른 효과가 있어도 좋다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 메모리 셀 어레이의 드리프트 참조 셀의 축적 드리프트량을 취득하는 축적 드리프트량 취득부와,
상기 메모리 셀 어레이의 데이터 영역에 기억되는 통산 드리프트량을 판독하는 통산 드리프트량 판독부와,
상기 통산 드리프트량에 상기 축적 드리프트량을 가산하여 새로운 통산 드리프트량으로서 갱신하여 당해 새로운 통산 드리프트량이 소정의 임계치를 초과하고 있는 경우에는 상기 데이터 영역을 리프레시 시키는 리프레시 제어부를 구비하는 기억 제어 장치.
(2) 상기 축적 드리프트량 취득부는, 상기 드리프트 참조 셀의 판독 임계치를 변화시키면서 드리프트량을 탐색하는 상기 (1)에 기재된 기억 제어 장치.
(3) 상기 메모리 셀 어레이는, 저항 변화형 메모리이고,
상기 축적 드리프트량 취득부는, 상기 드리프트 참조 셀의 판독 전압의 임계치를 변화시켜서 판독한 저항 분포가 소정의 상태가 되었을 때의 상기 임계치의 전압을 취득하여 상기 임계치의 전압을 상기 축적 드리프트량으로 변환하는 상기 (1) 또는 (2)에 기재된 기억 제어 장치.
(4) 상기 드리프트 참조 셀의 저항 상태는 저저항 상태이고,
상기 축적 드리프트량 취득부는, 상기 판독한 저항 분포의 개략 반수가 저저항 상태를 나타낼 때의 상기 임계치의 전압을 취득하는 상기 (3)에 기재된 기억 제어 장치.
(5) 상기 리프레시가 행해졌을 때에는 상기 메모리 셀 어레이의 데이터 영역에 기억되는 통산 드리프트량으로서 제로 값을 기록하고, 상기 리프레시가 행해지지 않은 경우에는 상기 메모리 셀 어레이의 데이터 영역에 기억되는 통산 드리프트량으로서 상기 새로운 통산 드리프트량을 기록하는 통산 드리프트량 기록부를 더 구비하는 상기 (1) 부터 (4) 중 어느 하나에 기재된 기억 제어 장치.
(6) 상기 리프레시 제어부는, 전원 온 조작이 발생한 때에 상기 리프레시의 필요 여부를 판단하는 상기 (1) 부터 (5) 중 어느 하나에 기재된 기억 제어 장치.
(7) 상기 전원 온 조작으로부터 계시를 시작하는 타이머를 또한 구비하고,
상기 리프레시 제어부는, 상기 타이머가 소정의 값이 되면 상기 메모리 셀 어레이의 데이터 영역을 리프레시 시키는 상기 (6)에 기재된 기억 제어 장치.
(8) 상기 축적 드리프트량 취득부는, 전원 오프 조작이 발생한 때에 상기 타이머의 값을 상기 축적 드리프트량으로 변환하여 상기 리프레시 제어부는, 상기 통산 드리프트량에 상기 축적 드리프트량을 가산하여 새로운 통산 드리프트량으로서 갱신하는 상기 (7)에 기재된 기억 제어 장치.
(9) 데이터 영역 및 드리프트 참조 셀을 구비하는 메모리 셀 어레이와,
상기 드리프트 참조 셀의 축적 드리프트량을 취득하는 축적 드리프트량 취득부와,
상기 데이터 영역에 기억되는 통산 드리프트량을 판독하는 통산 드리프트량 판독부와,
상기 통산 드리프트량에 상기 축적 드리프트량을 가산하여 새로운 통산 드리프트량으로서 갱신하여 당해 새로운 통산 드리프트량이 소정의 임계치를 초과하고 있는 경우에는 상기 데이터 영역을 리프레시 시키는 리프레시 제어부를 구비하는 기억 장치.
(10) 상기 메모리 셀 어레이는, 저항 변화형 메모리인 상기 (9)에 기재된 기억 장치.
(11) 상기 메모리 셀 어레이는 불휘발 메모리인 상기 (9) 또는 (10)에 기재된 기억 장치.
(12) 메모리 셀 어레이의 드리프트 참조 셀의 축적 드리프트량을 취득하는 순서와,
상기 메모리 셀 어레이의 데이터 영역에 기억되는 통산 드리프트량을 판독하는 순서와,
상기 통산 드리프트량에 상기 축적 드리프트량을 가산하여 새로운 통산 드리프트량으로서 갱신하여 당해 새로운 통산 드리프트량이 소정의 임계치를 초과하고 있는 경우에는 상기 데이터 영역을 리프레시 시키는 순서를 구비하는 기억 제어 방법.
100 : 호스트 컴퓨터 200 : 메모리 컨트롤러
240 : 타이머 250 : 리프레시 제어부
260 : 드리프트량 레지스터 270 : 드리프트량 변환부
280 : 호스트 인터페이스 290 : 메모리 인터페이스
300 : 메모리 310 : 메모리 셀 어레이
311 : 메모리 셀 312 : 가변 저항체
313 : 셀렉터 318 : 통산 드리프트량
319 : 드리프트 참조 셀 329 : 워드선
339 : 비트선 340 : 액세스 제어부
342 : 워드선 제어부 343 : 비트선 제어부
350 : 리프레시 제어부 360 : 드리프트량 레지스터
370 : 드리프트량 변환부 390 : 컨트롤러 인터페이스
400 : 메모리 시스템
240 : 타이머 250 : 리프레시 제어부
260 : 드리프트량 레지스터 270 : 드리프트량 변환부
280 : 호스트 인터페이스 290 : 메모리 인터페이스
300 : 메모리 310 : 메모리 셀 어레이
311 : 메모리 셀 312 : 가변 저항체
313 : 셀렉터 318 : 통산 드리프트량
319 : 드리프트 참조 셀 329 : 워드선
339 : 비트선 340 : 액세스 제어부
342 : 워드선 제어부 343 : 비트선 제어부
350 : 리프레시 제어부 360 : 드리프트량 레지스터
370 : 드리프트량 변환부 390 : 컨트롤러 인터페이스
400 : 메모리 시스템
Claims (12)
- 메모리 셀 어레이의 드리프트 참조 셀의 축적 드리프트량을 취득하는 축적 드리프트량 취득부와,
상기 메모리 셀 어레이의 데이터 영역에 기억되는 통산 드리프트량을 판독하는 통산 드리프트량 판독부와,
상기 통산 드리프트량에 상기 축적 드리프트량을 가산하여 새로운 통산 드리프트량으로서 갱신하여 당해 새로운 통산 드리프트량이 소정의 임계치를 초과하고 있는 경우에는 상기 데이터 영역을 리프레시 시키는 리프레시 제어부를 구비하는 것을 특징으로 하는 기억 제어 장치. - 제1항에 있어서,
상기 축적 드리프트량 취득부는, 상기 드리프트 참조 셀의 판독 임계치를 변화시키면서 드리프트량을 탐색하는 것을 특징으로 하는 기억 제어 장치. - 제1항에 있어서,
상기 메모리 셀 어레이는, 저항 변화형 메모리이고,
상기 축적 드리프트량 취득부는, 상기 드리프트 참조 셀의 판독 전압의 임계치를 변화시켜서 판독한 저항 분포가 소정의 상태가 되었을 때의 상기 임계치의 전압을 취득하여 상기 임계치의 전압을 상기 축적 드리프트량으로 변환하는 것을 특징으로 하는 기억 제어 장치. - 제3항에 있어서,
상기 드리프트 참조 셀의 저항 상태는 저저항 상태이고,
상기 축적 드리프트량 취득부는, 상기 판독한 저항 분포의 개략 반수가 저저항 상태를 나타낼 때의 상기 임계치의 전압을 취득하는 것을 특징으로 하는 기억 제어 장치. - 제1항에 있어서,
상기 리프레시가 행해진 때에는 상기 메모리 셀 어레이의 데이터 영역에 기억되는 통산 드리프트량으로서 제로 값을 기록하고, 상기 리프레시가 행해지지 않은 경우에는 상기 메모리 셀 어레이의 데이터 영역에 기억되는 통산 드리프트량으로서 상기 새로운 통산 드리프트량을 기록하는 통산 드리프트량 기록부를 더 구비하는 것을 특징으로 하는 기억 제어 장치. - 제1항에 있어서,
상기 리프레시 제어부는, 전원 온 조작이 발생한 때에 상기 리프레시의 필요 여부를 판단하는 것을 특징으로 하는 기억 제어 장치. - 제6항에 있어서,
상기 전원 온 조작으로부터 계시를 시작하는 타이머를 더 구비하고,
상기 리프레시 제어부는, 상기 타이머가 소정의 값이 되면 상기 메모리 셀 어레이의 데이터 영역을 리프레시 시키는 것을 특징으로 하는 기억 제어 장치. - 제7항에 있어서,
상기 축적 드리프트량 취득부는, 전원 오프 조작이 발생한 때에 상기 타이머의 값을 상기 축적 드리프트량으로 변환하고,
상기 리프레시 제어부는, 상기 통산 드리프트량에 상기 축적 드리프트량을 가산하여 새로운 통산 드리프트량으로서 갱신하는 것을 특징으로 하는 기억 제어 장치. - 데이터 영역 및 드리프트 참조 셀을 구비하는 메모리 셀 어레이와,
상기 드리프트 참조 셀의 축적 드리프트량을 취득하는 축적 드리프트량 취득부와,
상기 데이터 영역에 기억되는 통산 드리프트량을 판독하는 통산 드리프트량 판독부와,
상기 통산 드리프트량에 상기 축적 드리프트량을 가산하여 새로운 통산 드리프트량으로서 갱신하여 당해 새로운 통산 드리프트량이 소정의 임계치를 초과하고 있는 경우에는 상기 데이터 영역을 리프레시 시키는 리프레시 제어부를 구비하는 것을 특징으로 하는 기억 장치. - 제9항에 있어서,
상기 메모리 셀 어레이는, 저항 변화형 메모리인 것을 특징으로 하는 기억 장치. - 제9항에 있어서,
상기 메모리 셀 어레이는 불휘발 메모리인 것을 특징으로 하는 기억 장치. - 메모리 셀 어레이의 드리프트 참조 셀의 축적 드리프트량을 취득하는 순서와,
상기 메모리 셀 어레이의 데이터 영역에 기억되는 통산 드리프트량을 판독하는 순서와,
상기 통산 드리프트량에 상기 축적 드리프트량을 가산하여 새로운 통산 드리프트량으로서 갱신하여 당해 새로운 통산 드리프트량이 소정의 임계치를 초과하고 있는 경우에는 상기 데이터 영역을 리프레시 시키는 순서를 구비하는 것을 특징으로 하는 기억 제어 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2018-147899 | 2018-08-06 | ||
| JP2018147899 | 2018-08-06 | ||
| PCT/JP2019/016624 WO2020031435A1 (ja) | 2018-08-06 | 2019-04-18 | 記憶制御装置、記憶装置および記憶制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210040035A true KR20210040035A (ko) | 2021-04-12 |
Family
ID=69415408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217001031A KR20210040035A (ko) | 2018-08-06 | 2019-04-18 | 기억 제어 장치, 기억 장치 및 기억 제어 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20210295914A1 (ko) |
| JP (1) | JPWO2020031435A1 (ko) |
| KR (1) | KR20210040035A (ko) |
| WO (1) | WO2020031435A1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11501831B2 (en) * | 2020-11-05 | 2022-11-15 | Sandisk Technologies Llc | Power off recovery in cross-point memory with threshold switching selectors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016225007A (ja) | 2015-05-29 | 2016-12-28 | 華邦電子股▲ふん▼有限公司 | 不揮発性メモリのエラーを検出して補正する方法およびそのシステム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4129170B2 (ja) * | 2002-12-05 | 2008-08-06 | シャープ株式会社 | 半導体記憶装置及びメモリセルの記憶データ補正方法 |
| US8934284B2 (en) * | 2013-02-26 | 2015-01-13 | Seagate Technology Llc | Methods and apparatuses using a transfer function to predict resistance shifts and/or noise of resistance-based memory |
-
2019
- 2019-04-18 KR KR1020217001031A patent/KR20210040035A/ko unknown
- 2019-04-18 WO PCT/JP2019/016624 patent/WO2020031435A1/ja active Application Filing
- 2019-04-18 JP JP2020536319A patent/JPWO2020031435A1/ja active Pending
- 2019-04-18 US US17/250,494 patent/US20210295914A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016225007A (ja) | 2015-05-29 | 2016-12-28 | 華邦電子股▲ふん▼有限公司 | 不揮発性メモリのエラーを検出して補正する方法およびそのシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2020031435A1 (ja) | 2021-08-26 |
| WO2020031435A1 (ja) | 2020-02-13 |
| US20210295914A1 (en) | 2021-09-23 |
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