WO2016084497A1 - メモリシステム、記憶装置、および、メモリシステムの制御方法 - Google Patents

メモリシステム、記憶装置、および、メモリシステムの制御方法 Download PDF

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WO2016084497A1
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read
memory
refresh
reread
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晴彦 寺田
塁 阪井
大久保　英明
敬一 筒井
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ソニー株式会社
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    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell

Definitions

  • the present technology relates to a memory system, a storage device, and a memory system control method. Specifically, the present invention relates to a memory system, a storage device, and a memory system control method for detecting an error in read data.
  • a non-volatile memory may be used as an auxiliary storage device or storage.
  • This non-volatile memory is broadly divided into flash memory that supports data access in units of large size and non-volatile random access memory (NVRAM: Non-Volatile RAM) that allows high-speed random access in small units.
  • NVRAM Non-Volatile random access memory
  • examples of the nonvolatile random access memory include ReRAM (Resistive RAM), PCRAM (Phase-Change RAM), MRAM (Magnetoresistive RAM), and the like.
  • the above-mentioned conventional memory controller detects an error, but does not distinguish between error types such as an RTN error and an RD error. Therefore, in the conventional system, the memory cell is refreshed every time an error occurs regardless of the type of error. However, refresh may not be necessary depending on the type of error. For example, an RTN error is a primary change in state and recovers spontaneously, so there is little need to refresh the memory cell in which the error occurred. Even in such a case, if refreshing is performed, there is a possibility that deterioration of the memory cell may proceed due to unnecessary rewriting.
  • This technology has been created in view of such a situation, and aims to suppress deterioration of memory cells in a nonvolatile memory.
  • a first aspect of the present technology is a read process for performing a read process of reading read data from each of a plurality of memory cells with a first threshold as a reference.
  • An error detection unit that detects presence or absence of an error in the read data and identifies the erroneous memory cell among the plurality of memory cells, and a second threshold value different from the first threshold value.
  • a reread processing unit that performs a reread process for reading data from the specified memory cell as reread data, and a memory cell in which the value of the reread data is different from the read data among the specified memory cells.
  • a memory system including a refresh processing unit for performing rewriting of data to reread data as refresh processing, and a control method thereof That. This brings about the effect that the refresh process is performed on the memory cell whose reread data value is different from that of the read data.
  • the first aspect further includes a refresh control unit that causes the reread unit to execute the reread processing on a memory cell in which the error of a predetermined pattern among the specified memory cells occurs. May be. As a result, the reread process is performed in the memory cell in which the error of the predetermined pattern has occurred.
  • the first aspect further includes an address holding unit that holds an address assigned to the erroneous memory cell, and the refresh control unit holds the address when a predetermined condition is satisfied.
  • the read address may be read out, the address specified, and the read processor may execute the read process. As a result, the read processing is executed at the held address.
  • the predetermined condition may be that the number of the held addresses exceeds a predetermined number.
  • the read processing is performed when the number of held addresses exceeds a predetermined number.
  • the predetermined condition may be that the refresh control unit has received a refresh command instructing execution of the refresh process. As a result, when the refresh command is received, the read process is performed.
  • the plurality of memory cells are divided into a plurality of sections each of which is assigned one of the plurality of addresses, and the refresh control unit performs a refresh process for performing the refresh process.
  • each of the plurality of addresses may be specified in order to cause the read processing unit to execute the read processing.
  • each of the plurality of addresses is sequentially specified and the read process is executed.
  • the refresh control unit generates the error of the predetermined pattern among the specified memory cells when the number of errors of the predetermined pattern exceeds an allowable value.
  • the reread processing may be performed on the memory cell by the reread unit. Thereby, when the number of errors of the predetermined pattern exceeds the allowable value, the reread process is performed.
  • each of the plurality of memory cells holds data including a plurality of bits
  • each of the first and second thresholds includes a plurality of thresholds. Good.
  • data including a plurality of bits is held in each memory cell.
  • the characteristic value of the memory cell changes in a specific direction every time data is read, and the second threshold value is changed from the first threshold value to the specific direction. It may be a value. This brings about the effect that the value changed from the first threshold value in the specific direction is set as the second threshold value.
  • a read processing unit that performs a read process of reading read data from each of the plurality of memory cells with a first threshold as a reference, and a second threshold different from the first threshold
  • a reread processing unit for performing reread processing for reading data from each of the memory cells having an error in the read data as reread data, and the reread data of the memory cells having an error in the read data.
  • the memory device includes a refresh processing unit that performs rewriting of data to the reread data as a refresh process for a memory cell having a value different from that of the read data.
  • the present technology it is possible to obtain an excellent effect that the deterioration of the memory cell in the nonvolatile memory can be suppressed.
  • the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
  • FIG. 1 is an overall view showing a configuration example of a memory system according to a first embodiment.
  • 3 is a block diagram illustrating a configuration example of a memory controller according to the first embodiment.
  • FIG. 3 is a block diagram illustrating a functional configuration example of a memory controller according to the first embodiment.
  • FIG. It is a block diagram showing an example of 1 composition of nonvolatile memory in a 1st embodiment.
  • FIG. 3 is a block diagram illustrating a configuration example of a memory control unit according to the first embodiment. It is a table
  • FIG. 6 is a diagram illustrating an example of read data and a bit select signal in the first embodiment.
  • FIG. 3 is a flowchart illustrating an example of a storage operation according to the first embodiment.
  • 4 is a flowchart illustrating an example of a controller-side read / refresh process according to the first embodiment.
  • 3 is a flowchart illustrating an example of a memory-side read / refresh process according to the first embodiment.
  • FIG. 6 is a sequence diagram illustrating an example of a storage operation according to the first embodiment.
  • It is a block diagram which shows the function structural example of the memory controller in 2nd Embodiment. 10 is a flowchart illustrating an example of a storage operation according to the second embodiment. It is a flowchart which shows an example of the controller side read process in 2nd Embodiment. It is a flowchart which shows an example of the controller side refresh process in 2nd Embodiment. It is a block diagram which shows the function structural example of the memory controller in 3rd Embodiment. 14 is a flowchart illustrating an example of storage operation according to the third embodiment. It is a flowchart which shows an example of the controller side read process in 3rd Embodiment.
  • First embodiment (example of re-reading and refreshing with different threshold values) 2.
  • Second Embodiment (Example of Rereading by Changing the Threshold from the Stored Address and Refreshing) 3.
  • Third Embodiment (Example in which refresh is performed by changing the threshold value in the refresh mode and refreshing) 4).
  • Fourth Embodiment (Example in which when the number of errors in a certain pattern is large, the threshold is changed and reread is performed and refresh is performed) 5.
  • Fifth Embodiment (Example in which a threshold value is changed and reread is performed in a multilevel memory cell and refreshed)
  • FIG. 1 is a block diagram illustrating a configuration example of the memory system according to the first embodiment.
  • This memory system includes a host computer 100 and a storage 200.
  • the host computer 100 controls the entire memory system. Specifically, the host computer 100 generates commands and data and supplies them to the storage 200 via signal lines 108 and 109. Further, the host computer 100 receives the read data from the storage 200 via the signal line 109.
  • the command is for controlling the storage 200 and includes, for example, a write command for instructing data writing and a read command for instructing data reading.
  • the storage 200 includes a memory controller 300 and a nonvolatile memory 400.
  • the memory controller 300 controls the nonvolatile memory 400.
  • ECC error detection and correction code
  • the memory controller 300 converts (that is, encodes) data into a code word composed of the data and parity.
  • the memory controller 300 writes the encoded data by accessing the nonvolatile memory 400 via the signal lines 308 and 309.
  • the memory controller 300 accesses the nonvolatile memory 400 via the signal line 308 and reads the encoded data via the signal line 309. Then, the memory controller 300 converts (that is, decodes) the encoded data into original data before encoding. The memory controller 300 detects and corrects errors in the data based on the ECC. The memory controller 300 supplies the corrected data to the host computer 100.
  • the non-volatile memory 400 stores data according to the control of the memory controller 300.
  • ReRAM is used as the nonvolatile memory 400.
  • the nonvolatile memory 400 includes a plurality of memory cells, and these memory cells are divided into a plurality of blocks.
  • the block is an access unit of the nonvolatile memory 400 and is also called a word.
  • Each block is assigned a physical address.
  • ReRAM NAND-type or NOR-type flash memory, PCRAM, MRAM, STT-RAM (Spin-Transfer-Torque-RAM), or the like may be used as the nonvolatile memory 400.
  • the nonvolatile memory 400 is an example of a storage device described in the claims.
  • FIG. 2 is a block diagram illustrating a configuration example of the memory controller 300 according to the first embodiment.
  • the memory controller 300 includes a RAM (Random Access Memory) 302, a CPU (Central Processing Unit) 303, an ECC processing unit 304, and a ROM (Read Only Memory) 305.
  • the memory controller 300 includes a host interface 301, a bus 306, and a memory interface 307.
  • the RAM 302 temporarily holds data necessary for processing executed by the CPU 303.
  • the CPU 303 controls the entire memory controller 300.
  • the ROM 305 stores programs executed by the CPU 303.
  • the host interface 301 exchanges data with the host computer 100.
  • a bus 306 is a common path for the RAM 302, the CPU 303, the ECC processing unit 304, the ROM 305, the host interface 301, and the memory interface 307 to exchange data with each other.
  • the memory interface 307 exchanges data with the nonvolatile memory 400.
  • the ECC processing unit 304 encodes data to be encoded, and decodes the encoded data. In data encoding, the ECC processing unit 304 encodes data in a predetermined unit by adding parity to the data to be encoded. Then, the ECC processing unit 304 supplies the encoded data as write data to the nonvolatile memory 400 via the bus 306.
  • the ECC processing unit 304 decodes the encoded read data into the original data. In this decoding, the ECC processing unit 304 uses the parity to detect and correct an error in the read data. The ECC processing unit 304 supplies the decrypted original data to the host computer 100 via the bus 306.
  • FIG. 3 is a block diagram illustrating a functional configuration example of the memory controller 300 according to the first embodiment.
  • the memory controller 300 includes a write control unit 310, a read control unit 320, an ECC processing unit 304, and a refresh control unit 330.
  • the write control unit 310 in FIG. 3 is realized by the RAM 302, the CPU 303, the ROM 305, the host interface 301, the bus 306, the memory interface 307, and the like in FIG. The same applies to the read control unit 320 and the refresh control unit 330.
  • the write control unit 310 causes write data to be written in the nonvolatile memory 400 in accordance with a write command.
  • the write control unit 310 converts a logical address designated by the write command into a physical address.
  • the logical address is an address allocated for each access unit area when the host computer 100 accesses the storage 200 in the address space defined by the host computer 100.
  • the physical address is an address assigned for each access unit in the nonvolatile memory 400 as described above.
  • the write control unit 310 divides the write command when the access units of the host computer 100 and the nonvolatile memory 400 are different.
  • the write control unit 310 logically converts the address, and supplies each of the write commands divided as necessary to the nonvolatile memory as a write request.
  • the read control unit 320 causes the nonvolatile memory 400 to read the read data in accordance with the read command.
  • the read control unit 320 logically converts the address of the read command and supplies each read command divided as necessary to the nonvolatile memory as a read request.
  • the read control unit 320 supplies the converted physical address to the refresh control unit 330.
  • the ECC processing unit 304 When the ECC processing unit 304 receives data as encoding target data from the host computer 100, the ECC processing unit 304 encodes the encoding target data into a code word. In encoding, the data to be encoded is encoded into a binary BCH code, for example. The ECC processing unit 304 supplies the code word to the nonvolatile memory 400 as write data.
  • the ECC processing unit 304 encodes the data to be encoded into a binary BCH code, but it may be encoded into a code other than the BCH code as long as the code has error correction capability.
  • the ECC processing unit 304 may encode, for example, an RS (Reed-Solomon) code or a convolutional code. Further, the ECC processing unit 304 may encode the code into a higher-order code.
  • the ECC processing unit 304 decodes the received word.
  • the ECC processing unit 304 supplies the decoded data to the host computer 100 and the refresh control unit 330 as decoded data.
  • the parity is removed from the decoded data supplied to the host computer 100.
  • the ECC processing unit 304 is an example of an error detection unit described in the claims.
  • the refresh control unit 330 causes the nonvolatile memory 400 to rewrite data for the memory cell in which an error has occurred.
  • the refresh control unit 330 receives read data before decoding from the nonvolatile memory 400 and receives decoded data from the ECC processing unit 304.
  • the refresh control unit 330 compares the read data and the decoded data to obtain a corrected error number (correction number), and issues a refresh request when the error number is equal to or greater than a predetermined allowable value N.
  • This refresh request is a request for requesting data rewriting by specifying a physical address from which read data is read.
  • the refresh control unit 330 specifies a memory cell in which an error of a predetermined pattern has occurred, and generates a bit select signal for selecting the memory cell as a rewrite target. For example, when the fourth and eighth from the top of the eight memory cells corresponding to a word are to be rewritten, a bit select signal having a value of “0x11” (binary number “b00010001”) is generated.
  • the memory cells of the nonvolatile memory 400 are binary memory cells each holding a logical value “0” or a logical value “1”.
  • Examples of patterns of errors that occur in the binary memory cell include a pattern in which “0” is inverted to “1” and a pattern in which “1” is inverted to “0”.
  • the characteristic value for example, resistance value
  • the resistance value changes from the low resistance side to the high resistance side as RD progresses.
  • the refresh control unit 330 identifies the memory cell in which “1” is inverted to “0”, and generates a bit select signal for selecting the memory cell.
  • the refresh control unit 330 supplies the issued refresh request and the generated bit select signal to the nonvolatile memory 400.
  • the refresh control unit 330 issues a refresh request when the number of corrections is N or more, but may issue a refresh request when an error is detected regardless of the number of corrections. However, in the configuration in which a refresh request is issued each time even one error is detected, the access efficiency may be reduced. Therefore, the refresh control unit 330 may issue a refresh request when the number of corrections is N or more. desirable.
  • the refresh control unit 330 rewrites only a memory cell in which an error of a pattern in which an RD error is assumed (such as a pattern in which “1” is inverted to “0”) occurs, but is not limited to this configuration.
  • the refresh control unit 330 may generate a bit select signal for rewriting all memory cells in which an error has occurred. However, if all the memory cells in which an error has occurred are to be rewritten, the data is rewritten in the memory cell corresponding to the error that is not the RD error, and deterioration proceeds. For this reason, it is desirable that only a memory cell in which an error of a pattern in which an RD error is assumed occurs is to be rewritten.
  • FIG. 4 is a block diagram illustrating a configuration example of the nonvolatile memory according to the first embodiment.
  • the nonvolatile memory 400 includes a data buffer 410, a memory cell array 420, a driver 430, an address decoder 440, a bus 450, a control interface 460, and a memory control unit 470.
  • the data buffer 410 holds write data and read data in units of access under the control of the memory control unit 470.
  • the memory cell array 420 includes a plurality of memory cells arranged in a matrix. Nonvolatile memory elements are used as these memory cells. Specifically, NAND-type or NOR-type flash memory, ReRAM, PCRAM, STT-RAM, MRAM, or the like is used as a storage element.
  • the access unit of the nonvolatile memory 400 is, for example, a word consisting of 8 bits. For example, when 8 ⁇ 256 memory cells are provided in the memory cell array 420, data of 256 words is held. Each of these words is assigned a physical address.
  • the driver 430 writes data to or reads data from the memory cell selected by the address decoder 440.
  • the driver 430 writes “1” or “0” by applying one of two voltage pulses having different polarities to the memory cell.
  • the operation of writing “1” is defined as “set”, and the voltage pulse at that time is referred to as “set pulse”.
  • the operation of writing “0” is defined as “reset”, and the voltage pulse at that time is referred to as “reset pulse”.
  • the driver 430 In reading data, the driver 430 applies a current pulse to the memory cell, and compares the voltage generated between the electrodes of the memory cell with a predetermined reference voltage Vref . The driver 430 reads this comparison result as a read data value. This operation is defined as “sense”, and the current pulse at that time is hereinafter referred to as “sense pulse”.
  • the driver 430 can select, reset, or sense only the memory cell by selecting a memory cell in bit units according to the control of the memory control unit 470 in each of set, reset, and sense.
  • the address decoder 440 analyzes the address specified by the request and selects a memory cell corresponding to the address. For example, when an address of “0x0F” (decimal number 15) is analyzed, 8 memory cells corresponding to the 16th address from the head are selected from 256 addresses.
  • the bus 450 is a common path for the data buffer 410, the memory cell array 420, the address decoder 440, the memory control unit 470, and the control interface 460 to exchange data with each other.
  • the control interface 460 is an interface for the memory controller 300 and the nonvolatile memory 400 to exchange data with each other.
  • the memory control unit 470 controls the driver 430 and the address decoder 440 to write or read data.
  • FIG. 5 is a block diagram illustrating a configuration example of the memory control unit 470 according to the first embodiment.
  • the memory control unit 470 includes a request decoder 471, a write processing unit 472, a read processing unit 473, a reread processing unit 474, and a refresh processing unit 475.
  • the request decoder 471 interprets (decodes) a request from the memory controller 300.
  • the request decoder 471 supplies the write request decoding result to the write processing unit 472 and supplies the read request decoding result to the read processing unit 473.
  • the request decoder 471 supplies the refresh request decoding result to the reread processing unit 474.
  • the write processing unit 472 controls the driver 430 and the address decoder 440 to write data.
  • the write processing unit 472 supplies a control signal for instructing address decoding to the address decoder 440.
  • the write processing unit 472 supplies the driver 430 with a bit select signal for selecting all bits and a sense signal for instructing sensing. Note that the control signal to the address decoder 440 and the bit select signal to the driver 430 are omitted in FIG.
  • the driver 430 reads data written at the address specified by the request as pre-read data in accordance with the sense signal and the bit select signal.
  • the write processing unit 472 compares the write data with the pre-read data in bit units, and sets “1” in the write data and “0” in the pre-read data as a set target.
  • the write processing unit 472 supplies the driver 430 with a bit select signal indicating the set target bit and a set signal instructing the set.
  • the write processing unit 472 compares the write data with the pre-read data after the set processing in units of bits, and resets the bit of “0” in the write data and “1” in the pre-read data And
  • the write processing unit 472 supplies the driver 430 with a bit select signal indicating the reset target bit and a reset signal instructing the reset.
  • Driver 430 writes data in accordance with a bit select signal, a set signal, and a reset signal.
  • the read processing unit 473 controls the driver 430 and the address decoder 440 to read data.
  • the read processing unit 473 supplies a control signal instructing address decoding to the address decoder 440. Further, the read processing unit 473 sets the reference voltage V ref to V ref1 and supplies a sense signal and a bit select signal to the driver 430. In this bit select signal, all memory cells are selected, and for example, “1” is set in all bits of the bit select signal.
  • the reread processing unit 474 controls the driver 430 and the address decoder 440 to read data again.
  • the re-read processing unit 474 supplies a control signal for instructing address decoding to the address decoder 440.
  • the reread processing unit 474 sets V ref2 to the reference voltage V ref and supplies a sense signal to the driver 430.
  • a bit select signal from the memory controller 300 is transferred to the driver 430.
  • Driver 430 reads data as reread data in accordance with the sense signal and the bit select signal. No sense pulse is applied to memory cells that are not selected by the bit select signal.
  • the reference resistance value corresponding to the reference voltage V ref1 when reading the read data is R ref1
  • the reference resistance value corresponding to the reference voltage V ref2 when reading the re-read data is R ref 2. If the resistance value of the memory cell increases with the progress of RD is, R ref2 is higher than R ref1, R difference ref1 and R ref2 are one to be greater than the amount of change in the resistance value by the read V ref1 and V ref2 are set.
  • the reference resistance value R ref1 is an example of a first threshold value recited in the claims
  • the reference resistance value R ref2 is an example of a second threshold value recited in the claims.
  • the reread processing unit 474 compares the reread data and the bit select signal in bit units, and corrects the bit select signal based on the comparison result.
  • the bits having the same value as the read data among the bits to be rewritten by the bit select signal are excluded from the objects to be rewritten. For example, if only the memory cell in which “1” is inverted to “0” is the target of rewriting with the bit select signal, the “0” bit in the reread data is the same as the value of the read data. Excluded from the target.
  • the reread processing unit 474 supplies the corrected bit select signal to the driver 430 as a corrected bit select signal, and notifies the refresh processing unit 475 that the reread data has been read. By this modified bit select signal, only memory cells having different values in the read data and reread data are rewritten.
  • the refresh processing unit 475 controls the driver 430 to rewrite data.
  • the refresh processing unit 475 When the reread data is read, the refresh processing unit 475 generates one of a set signal and a reset signal and supplies it to the driver 430. For example, when a memory cell in which “1” is inverted to “0” is to be rewritten with a bit select signal, a set signal is generated.
  • FIG. 6 is a table showing an operation example of the nonvolatile memory 400 for each request in the first embodiment.
  • the non-volatile memory 400 sequentially performs setting and resetting to write the write data to the memory cell.
  • the nonvolatile memory 400 reads the read data based on the reference voltage V ref1 and outputs the read data to the memory controller 300.
  • the nonvolatile memory 400 reads the reread data with reference to the reference voltage Vref2 , and sets only the bit whose read value is “1”.
  • FIG. 7 is a diagram illustrating an example of the resistance distribution of the memory cell before RD occurs, that is, immediately after rewriting, in the first embodiment.
  • the vertical axis in the figure is the number of memory cells, and the horizontal axis is the resistance value.
  • R ref1 resistance threshold value
  • the resistance distribution is divided into two with a resistance threshold value (R ref1 or the like) as a boundary. These distributions are referred to as a low-resistance state (LRS) and a high-resistance state (HRS). For example, a logical value “1” is assigned to the LRS, and “0” is assigned to the HRS.
  • LRS low-resistance state
  • HRS high-resistance state
  • FIG. 8 is a diagram illustrating an example of the resistance distribution of the memory cell after repeating the reading in the first embodiment.
  • the vertical axis in the figure is the number of memory cells, and the horizontal axis is the resistance value.
  • a dotted curve in the figure shows the state of the memory cell immediately after rewriting
  • a solid curve shows the state of the memory cell that has changed due to repeated reading by the sense signal.
  • RD Due to the RD, the right skirt of the solid curve exceeds the threshold (R ref1 ), and as a result, an RD error in which “0” is read from the bit in which “1” is written occurs.
  • the hatched portion in the figure is a portion where an RD error occurs.
  • FIG. 9 is a diagram illustrating an example of a change in resistance value with an increase in the number of readings according to the first embodiment.
  • the vertical axis represents the resistance value
  • the horizontal axis represents the number of readings.
  • a case where “1” corresponding to LRS is written in a certain memory cell is considered.
  • the resistance value is lower than the reference resistance value R ref1 and the value “1” is normally read.
  • the resistance value increases discontinuously due to RTN.
  • an RTN error occurs in which the value “0” corresponding to the HRS is erroneously read.
  • the memory controller 300 detects an error from the m-th read data and issues a refresh request, and the nonvolatile memory 400 changes the reference resistance value to R ref2 and performs m + 1-th re-reading. Since the RTN error is not resolved until a certain amount of time has elapsed, the read value does not change even if the reference resistance value is changed, and the value “0” is read again. In this case, since the values of the read data and the reread data are the same, the memory cell is not refreshed.
  • the memory controller 300 detects an error from the nth read data
  • the memory controller 300 issues a refresh request to eliminate the error
  • the nonvolatile memory 400 changes the reference resistance value to R ref2 to change the n + 1th time. Is read again.
  • the resistance value slightly increases due to RD, but R ref2 is set so that the difference between R ref1 and R ref2 is larger than the amount of increase, and thus does not exceed R ref2 . Therefore, the correct logical value “1” is read at the (n + 1) th time.
  • the nonvolatile memory 400 applies a set pulse to the memory cell because “1” is read at the (n + 1) th time.
  • the resistance value of the memory cell is lower than R ref1, so the correct logic value is read by both of the reference resistance value R ref1 and R ref2.
  • the RD error can be recovered by reapplying the set pulse.
  • the RTN error is a temporary change in state, and is recovered spontaneously, so there is no need to perform refresh by reapplying the set pulse (or reset pulse).
  • the set pulse or reset pulse.
  • refresh is performed by reapplying a set pulse when the m-th RTN error occurs, excessive setting is performed in the high-resistance memory cell even though the effect of RTN disappears when reapplying. A pulse is applied, and the cell characteristics deteriorate. For this reason, in a memory system such as Patent Document 2 in which refreshing is also performed for an RTN error, there is a possibility that the deterioration of the memory cell progresses due to unnecessary refreshing and the life of the nonvolatile memory 400 is shortened.
  • the nonvolatile memory 400 refreshes in the case of an RD error, but does not refresh in the case of an RTN error, so that deterioration of the memory cell can be suppressed.
  • FIG. 10 is a diagram illustrating an example of read data and a bit select signal in the first embodiment.
  • a is an example of read data read by the reference voltage Vref1 .
  • This read data includes a bit string of “b11100000”, for example.
  • b in the figure is an example of decoded data.
  • This decoded data includes a bit string of “b11100011”, for example.
  • C in FIG. 10 is an example of a bit select signal.
  • the bit select signal “0” indicates a bit not to be rewritten, and “1” indicates a bit to be rewritten by setting. From the results of a and b in the figure, a bit select signal including “b0000011” designating the seventh bit and the eighth bit where an RD error or an RTN error is assumed is generated.
  • the nonvolatile memory 400 selects the seventh bit and the eighth bit according to the bit select signal, and reads the reread data on the basis of the reference resistance value R ref2 .
  • D in FIG. 10 is an example of re-read data.
  • “ ⁇ ” indicates a bit to which no sense pulse is applied.
  • the seventh bit of the reread data is “0” and the eighth bit is “1”.
  • the value of the 7th bit cell is the same as that of the read data, but the value of the 8th bit is different.
  • the 7th bit error is an RTN error and the 8th bit error is an RD error. Therefore, the nonvolatile memory 400 corrects the bit select signal so that the seventh bit corresponding to the RTN error is not subject to rewriting.
  • E in the figure is an example of a modified bit select signal. In this modified bit select signal, the seventh bit out of the seventh bit and the eighth bit in which an error is detected is corrected to “0”. As a result, the memory cell of the 8th bit is refreshed by setting.
  • FIG. 11 is a flowchart illustrating an example of the operation of the storage 200 according to the first embodiment. This operation starts, for example, when the storage 200 is turned on or when the host computer 100 instructs the initialization.
  • the memory controller 300 initializes the nonvolatile memory 400 (step S901). Further, the memory controller 300 decodes a command from the host computer 100 (step S902). When the command is a write command (step S903: Yes), the memory controller 300 issues a write request according to the write command (step S904). Further, the nonvolatile memory 400 writes the write data to the memory cell in accordance with the write request (step S905).
  • step S903 when the access command is a read command (step S903: No), the memory controller 300 executes a controller-side read / refresh process (step S910). Further, the nonvolatile memory 400 executes a memory side read / refresh process (step S920). After step S905 or after both steps S910 and S920 are completed, the storage 200 returns to step S902.
  • FIG. 12 is a flowchart illustrating an example of the controller-side read / refresh process according to the first embodiment.
  • the memory controller 300 issues a read request (step S911), and when the read data is read, the data is decoded (step S912). If the number of errors is less than the error correction capability of ECC, decoding is successful.
  • the memory controller 300 determines whether or not the decoding is successful (step S913). If the decoding is successful (step S913: Yes), the memory controller 300 outputs the decoded data to the host computer 100 (step S914), and determines whether or not the number of corrections is N or more (step S915). On the other hand, when the decryption fails (step S913: No), the memory controller 300 outputs a read error to the host computer 100 (step S917).
  • step S915: Yes When the number of corrections is greater than or equal to N (step S915: Yes), the memory controller 300 generates a bit select signal for rewriting a memory cell in which a predetermined pattern error has occurred, and issues a refresh request ( Step S916).
  • step S915: No When the number of corrections is less than N (step S915: No), or after step S916 or after step S917, the memory controller ends the controller-side read / refresh process.
  • FIG. 13 is a flowchart illustrating an example of the memory-side read / refresh process in the first embodiment.
  • the nonvolatile memory 400 reads the read data based on the reference voltage V ref1 according to the read request (step S921).
  • the nonvolatile memory 400 determines whether or not a refresh request has been received from the memory controller 300 within a certain period (step S922).
  • the refresh request is received (step S922: Yes)
  • the nonvolatile memory 400 reads the reread data based on the reference voltage Vref2 according to the request (step S923).
  • the nonvolatile memory 400 corrects the bit select signal so that only memory cells having different values of reread data and read data are to be rewritten (step S924).
  • the nonvolatile memory 400 performs a set operation for the memory cell indicated by the modified bit select signal (step S925).
  • step S922 when the refresh request is not received (step S922: No), or after step S925, the nonvolatile memory 400 ends the memory-side read / refresh process.
  • FIG. 14 is a sequence diagram illustrating an example of the operation of the storage 200 according to the first embodiment.
  • the nonvolatile memory 400 reads the read data based on the reference voltage V ref1 in accordance with the request (step S921).
  • the memory controller 300 decodes the read data (step S912), and if the number of errors is N or more, transmits a refresh request and a bit select signal to the nonvolatile memory 400.
  • the nonvolatile memory 400 reads the reread data based on the reference voltage Vref2 according to the refresh request and the bit select signal (step S923). Then, the non-volatile memory 400 modifies the bit select signal so that only the bits having different reread data and read data values are to be rewritten (step S924), and the rewrite target is refreshed by setting (step S925). .
  • the memory cells having different values of the read data based on the first threshold and the reread data based on the second threshold are refreshed.
  • the memory cells having the same value can be refreshed except for them. This eliminates unnecessary refresh for memory cells that are likely to have an RTN error, so that the progress of deterioration of the memory cells can be suppressed.
  • the memory controller 300 performs refreshing at the address every time the number of errors exceeds a predetermined allowable value in the read process.
  • the non-volatile memory 400 cannot execute another request. Therefore, if the refresh process is performed each time an error is detected, the access speed may decrease. For this reason, it is desirable that the memory controller 300 suppresses the issue of refresh requests until a certain condition is satisfied, and issues a write request or a read request with priority. Examples of the fixed condition include that the host computer 100 has instructed refreshing and that the number of addresses to be refreshed exceeds a predetermined number.
  • the memory controller 300 of the second embodiment is different from the first embodiment in that a refresh request is issued when a certain condition is satisfied.
  • FIG. 15 is a block diagram illustrating a functional configuration example of the memory controller 300 according to the second embodiment.
  • the memory controller 300 according to the second embodiment includes a read control unit 321 and a refresh control unit 331 instead of the read control unit 320 and the refresh control unit 330, and further includes an address register 340. And different.
  • the read control unit 321 receives the read data and the decoded data from the ECC processing unit 304 and causes the address register 340 to hold the address each time an error equal to or greater than the allowable value N is detected.
  • the address register 340 holds a plurality of addresses.
  • the address register 340 is an example of an address holding unit described in the claims.
  • the refresh control unit 331 when the refresh control unit 331 receives a refresh command from the host computer 100, the refresh control unit 331 issues a read request by sequentially specifying the addresses held in the address register 340. Alternatively, when the number of addresses held in the address register 340 becomes M (M is an integer) or more, the refresh control unit 331 issues a read request by designating those addresses in order. If the number of corrections is N or more, the refresh control unit 332 supplies a refresh request and a bit select signal to the nonvolatile memory 400.
  • the host computer 100 issues a refresh command when the access frequency drops below a certain level, for example.
  • FIG. 16 is a flowchart illustrating an example of the operation of the storage 200 according to the second embodiment.
  • the memory controller 300 decodes the command after initialization of the nonvolatile memory 400 (step S901) (step S902).
  • the memory controller 300 determines whether or not the command is a write command (step S903), and if it is a write command (step S903: Yes), executes steps S904 and S905.
  • step S903 when the command is not a write command (step S903: No), the memory controller 300 determines whether the command is a read command (step S906). If it is a read command (step S906: Yes), the memory controller 300 executes a controller-side read process (step S930). The nonvolatile memory 400 reads the read data based on V ref1 according to the write request (step S921).
  • the nonvolatile memory 400 determines whether or not the number of addresses held in the address register is M or more (step S907).
  • step S906 If the command is a refresh command (step S906: No), or if the number of addresses is M or more (step S907: Yes), the memory controller 300 executes a controller-side refresh process (step S940). Further, the nonvolatile memory 400 executes a memory side read / refresh process (step S920). When the number of addresses is less than M (step S907: No), or after both steps S940 and S920 are completed, the storage 200 returns to step S902.
  • FIG. 17 is a flowchart illustrating an example of the controller-side read process according to the second embodiment.
  • the controller-side read process is the same as the controller-side read / refresh process illustrated in FIG. 12 except that step S931 is executed instead of step S916.
  • step S915: Yes the memory controller 300 holds the address specified by the read request in the address register 340 (step S931).
  • FIG. 18 is a flowchart illustrating an example of the controller-side refresh process according to the second embodiment.
  • the memory controller 300 extracts one of the addresses from the address register 340 and deletes the address from the address register 340 (step S941).
  • the memory controller 300 issues a read request designating the extracted address (step S942).
  • the memory controller 300 decodes the read data that has been read (step S943).
  • the memory controller 300 determines whether or not the decoding is successful (step S944). If the decoding is successful (step S944: Yes), the memory controller 300 outputs the decoded data to the host computer 100 (step S945), and determines whether or not the number of corrections is N or more (step S946).
  • step S946 When the number of corrections is N or more (step S946: Yes), the memory controller 300 generates a bit select signal, issues a refresh request, and supplies it to the nonvolatile memory 400 (step S947).
  • step S944 When decryption fails (step S944: No), the memory controller 300 outputs a read error to the host computer 100 (step S948). When the number of corrections is less than N (step S946: No), or after step S947 or after step S948, the memory controller 300 determines whether there is an address in the register (step S949). . If there is an address (step S949: Yes), the memory controller 300 returns to step S941, and if there is no address (step S949: No), the memory controller 300 ends the controller-side refresh process.
  • the memory controller 300 decodes the read data in both the controller-side read process and the controller-side refresh process. However, the memory controller 300 may be configured not to perform the decoding in the controller-side refresh process. However, since the held address may be accessed and the RD may proceed between the end of the controller-side read process and the start of the controller-side refresh process, it is desirable to perform decoding also in the controller-side refresh process. .
  • the memory controller 300 holds an address where an error has occurred, and performs refreshing at the address when a certain condition is satisfied later. Access efficiency can be improved.
  • the memory controller 300 performs refresh at the address when the number of errors in the read data is equal to or greater than a predetermined allowable value at each read.
  • the host computer 100 may set the refresh mode when the access frequency decreases, and the memory controller 300 may perform the refresh in the refresh mode.
  • the memory system according to the third embodiment is different from the first embodiment in that the memory controller 300 performs refresh when the access frequency decreases and the refresh mode is set.
  • FIG. 19 is a block diagram illustrating a functional configuration example of the memory controller 300 according to the third embodiment.
  • the memory controller 300 according to the third embodiment is different from the first embodiment in that a refresh controller 332 is provided instead of the refresh controller 330.
  • the refresh control unit 332 receives a mode switching signal from the host computer 100.
  • This mode switching signal is a signal for instructing switching to either the normal mode or the refresh mode.
  • the normal mode is a mode for performing reading and writing.
  • the refresh control unit 332 issues a read request by designating all the addresses of the nonvolatile memory 400 in order. If the number of corrections is N or more, the refresh control unit 332 supplies a refresh request and a bit select signal to the nonvolatile memory 400.
  • the host computer 100 switches to the refresh mode when the access frequency drops below a certain level, for example, and switches to the normal mode otherwise.
  • FIG. 20 is a flowchart illustrating an example of the operation of the storage 200 according to the third embodiment.
  • the operation of the storage 200 in the third embodiment is the same as that in the second embodiment, except that step S908 is executed instead of step S907.
  • step S906 determines whether or not the mode has been switched to the refresh mode (step S908).
  • step S908: Yes the memory controller 300 executes steps S940 and S920.
  • step S908 No
  • step S940 the memory controller 300 returns to step S902.
  • FIG. 21 is a flowchart illustrating an example of a controller-side read process according to the third embodiment.
  • the controller-side read process in the third embodiment is the same as the controller-side read / refresh process in the first embodiment, except that steps S915 and S916 are not executed.
  • FIG. 22 is a flowchart illustrating an example of the controller-side refresh process according to the third embodiment.
  • the controller-side refresh process of the third embodiment is the same as that of the second embodiment except that steps S950, S951, and S952 are executed instead of steps S941 and S949.
  • the memory controller 300 sets the top address of the nonvolatile memory 400 as a read address (step S950), and executes steps S942 to S948. If the number of corrections is less than N (step S946: No), or after step S947 or step S948, the memory controller 300 determines whether the read address is the last address of the nonvolatile memory 400. (Step S951). If it is not the last address (step S951: No), the memory controller 300 sets the next address as the read address (step S952) and returns to step S942. On the other hand, if it is the last address (step S951: Yes), the memory controller 300 ends the controller-side refresh process.
  • the memory controller 300 performs refresh when set to the refresh mode, so that the access efficiency can be improved.
  • the memory controller 300 issues a refresh request when the number of errors exceeds a predetermined allowable value.
  • the error includes RD error and RTN error types.
  • the RD error only a certain pattern such as “1” is inverted to “0” can be seen. For this reason, if refresh is performed when the number of errors becomes N or more regardless of the error pattern, a refresh request may be issued even if only an error that is not an RD error occurs, resulting in a decrease in access efficiency. is there. For this reason, it is desirable that the memory controller 300 issue a refresh request when the number of errors in a certain pattern in which an RD error is assumed is equal to or greater than a predetermined allowable value.
  • the memory controller 300 according to the fourth embodiment is different from the first embodiment in that the memory controller 300 issues a refresh request when the number of errors in a certain pattern becomes N ′ or more.
  • FIG. 23 is a flowchart illustrating an example of a controller-side read / refresh process according to the fourth embodiment.
  • the controller-side read / refresh process of the fourth embodiment differs from that of the first embodiment in that step S918 is executed instead of step S915.
  • the memory controller 300 determines whether or not the number of errors corrected from “0” to “1” is greater than or equal to the allowable value N ′ (N ′ is an integer) (Ste S918). If the number of corrections is greater than or equal to N ′ (step S918: Yes), the memory controller 300 executes step S916. On the other hand, if the number of corrections is less than N ′ (step S918: No), or after step S917, the memory controller 300 ends the controller-side read / refresh process.
  • the memory controller 300 performs refresh when the number of errors in a certain pattern is equal to or greater than an allowable value. Can be refreshed except. Thereby, unnecessary refresh can be suppressed and deterioration of the memory cell can be prevented.
  • a binary memory cell is assumed as the nonvolatile memory 400, but a multilevel memory cell may be provided.
  • the memory system according to the fifth embodiment is different from the first embodiment in that the nonvolatile memory 400 includes multilevel memory cells.
  • FIG. 24 is a block diagram illustrating a configuration example of the nonvolatile memory 400 according to the fifth embodiment.
  • the nonvolatile memory 400 according to the fifth embodiment is different from the first embodiment in that a memory cell array 421 is provided instead of the memory cell array 420.
  • the memory cell array 421 is different from the first embodiment in that a plurality of multi-value memories are provided in a two-dimensional lattice shape. Each multi-level memory cell holds a plurality of bits.
  • FIG. 25 is a diagram illustrating an example of the resistance distribution of the memory cell after the reading in the fifth embodiment is repeated.
  • the vertical axis in the figure is the number of memory cells, and the horizontal axis is the resistance value.
  • the resistance distribution is divided into three distributions with two threshold values (R ref1 _H and R ref1 _L, etc.) as a boundary. These are called, for example, a low resistance state (LRS), a middle resistance state (MRS), and a high resistance state (HRS).
  • LRS low resistance state
  • MRS middle resistance state
  • HRS high resistance state
  • the dotted curve in FIG. 25 shows the state of the memory cell immediately after rewriting
  • the solid line curve shows the state of the memory cell that has changed due to repeated reading by the sense signal.
  • the resistance value shifts to the high resistance side.
  • This RD generates an RD error in which “2” corresponding to MRS is read from the bit in which “1” is written.
  • an RD error occurs in which “0” corresponding to HRS is read from the bit in which “2” is written.
  • the hatched portion in the figure indicates a portion where an RD error has occurred.
  • FIG. 26 is a diagram illustrating an example of a change in resistance value with an increase in the number of readings according to the fifth embodiment.
  • the vertical axis represents the resistance value
  • the horizontal axis represents the number of readings.
  • a in the figure is a figure which shows the change of the resistance value of the memory cell in which "1" corresponding to LRS was written.
  • the resistance value is lower than the reference resistance value R ref1 _L, and the value “1” is normally read.
  • R ref1 _L the resistance value “1” is normally read.
  • an RD error in which the value “2” corresponding to MRS is erroneously read occurs.
  • the memory controller 300 When the memory controller 300 detects an error from the m′-th read data, it issues a refresh request, and the non-volatile memory 400 changes the reference resistance value to R ref2 _L and R ref2 _H, and performs the m ′ + 1-th re-read. Read. If it is an RD error, the correct logical value “1” is read at m ′ + 1 time. In this case, the nonvolatile memory 400 rewrites the memory cell to “1”.
  • b in FIG. 26 is a diagram showing a change in the resistance value of the memory cell in which “2” corresponding to MRS is written.
  • the resistance value is between the reference resistance values R ref1 _H and R ref1 _L, and the value “2” is normally read out.
  • the resistance value increases due to RD as the reading is repeated, and exceeds the reference resistance value R ref1 —H at the n′th time.
  • an RD error occurs in which the value “0” corresponding to the HRS is erroneously read.
  • the memory controller 300 When the memory controller 300 detects an error from the n′-th read data, the memory controller 300 issues a refresh request.
  • the nonvolatile memory 400 changes the reference resistance value to R ref2 _L and R ref2 _H, and performs the n ′ + 1-th re-read. Read. If it is an RD error, the correct logical value “2” is read out n ′ + 1 times. In this case, the nonvolatile memory 400 rewrites the memory cell to “2”.
  • the nonvolatile memory 400 reads the read data for each memory cell with reference to a plurality of threshold values, and reads the reread data by changing the threshold values.
  • a multi-value memory cell can be used as a memory cell.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures.
  • a read processing unit that performs a read process of reading read data from each of a plurality of memory cells with a first threshold as a reference;
  • An error detection unit that detects presence or absence of an error in the read data and identifies the erroneous memory cell among the plurality of memory cells;
  • a reread processing unit that performs a reread process of reading data from the specified memory cell as reread data with reference to a second threshold different from the first threshold;
  • a memory system comprising: a refresh processing unit for performing rewriting of data to the reread data as a refresh process for a memory cell having a value of the reread data different from the read data among the specified memory cells.
  • the refresh control unit according to (1) further including a refresh control unit that causes the reread unit to execute the reread processing on a memory cell in which the error of a predetermined pattern occurs among the specified memory cells.
  • Memory system. (3) further comprising an address holding unit for holding an address assigned to the erroneous memory cell; The memory system according to (2), wherein when the predetermined condition is satisfied, the refresh control unit reads the held address, designates the address, and causes the read processing unit to execute the read processing.
  • the predetermined condition is that the number of held addresses exceeds a predetermined number.
  • the memory system according to (2) or (3), wherein the predetermined condition is that the refresh control unit has received a refresh command instructing execution of the refresh process.
  • the plurality of memory cells are divided into a plurality of sections to which any of the plurality of addresses is assigned,
  • the refresh control unit according to (2) wherein when a refresh mode for performing the refresh processing is set, the refresh processing unit sequentially designates each of the plurality of addresses and causes the read processing unit to execute the read processing.
  • Memory system When the number of the errors of the predetermined pattern exceeds an allowable value, the refresh control unit applies the memory to the memory cell in which the error of the predetermined pattern has occurred among the specified memory cells.
  • the memory system according to any one of (2) to (5), wherein the reread unit executes the reread processing.
  • Each of the plurality of memory cells holds data including a plurality of bits, The memory system according to any one of (1) to (7), wherein each of the first and second threshold values includes a plurality of threshold values. (9) The characteristic value of the memory cell changes in a specific direction every time data is read, The memory system according to any one of (1) to (8), wherein the second threshold value is a value that is changed from the first threshold value in the specific direction.
  • (10) a plurality of memory cells;
  • a read processing unit that performs a read process of reading read data from each of the plurality of memory cells based on a first threshold;
  • a reread processing unit that performs a reread process of reading data from each of the memory cells having an error in the read data as reread data with reference to a second threshold different from the first threshold;
  • a refresh processing unit for performing rewriting of data to the reread data as a refresh process for a memory cell having a value of the reread data different from the read data among the memory cells having an error in the read data;
  • (11) a read processing procedure in which the read processing unit performs a read process of reading read data from each of the plurality of memory cells based on the first threshold;
  • An error detection procedure wherein an error detection procedure is performed to detect the presence or absence of an error in the read data and identify the erroneous memory cell among the identified memory cells;
  • a reread processing procedure in which a reread processing unit performs a reread process of reading data from the specified memory cell as reread data on the basis of a second threshold different from the first threshold;
  • a refresh processing section wherein a refresh processing procedure is performed in which rewriting of data to the reread data is performed as a refresh processing for a memory cell having a value of the reread data different from the read data among the specified memory cells.
  • Host computer 100 Host computer 200 Storage 300 Memory controller 301 Host interface 302 RAM 303 CPU 304 ECC processing unit 305 ROM 306, 450 Bus 307 Memory interface 310 Write controller 320, 321 Read controller 330, 331, 332 Refresh controller 340 Address register 400 Non-volatile memory 410 Data buffer 420, 421 Memory cell array 430 Driver 440 Address decoder 460 Control interface 470 Memory Control unit 471 Request decoder 472 Write processing unit 473 Read processing unit 474 Reread processing unit 475 Refresh processing unit

Abstract

　不揮発性メモリにおけるメモリセルの劣化を抑制する。　リード処理部は、第１の閾値を基準として複数のメモリセルの各々からリードデータを読み出すリード処理を行う。誤り検出部は、リードデータの誤りの有無を検出して複数のメモリセルのうち誤りのあるメモリセルを特定する。再リード処理部は、第１の閾値と異なる第２の閾値を基準として特定されたメモリセルからデータを再リードデータとして読み出す再リード処理を行う。リフレッシュ処理部が、特定されたメモリセルのうち再リードデータの値がリードデータと異なるメモリセルに対して再リードデータへのデータの書き換えをリフレッシュ処理として行う。

Description

メモリシステム、記憶装置、および、メモリシステムの制御方法
　本技術は、メモリシステム、記憶装置、および、メモリシステムの制御方法に関する。詳しくは、リードデータの誤りを検出するメモリシステム、記憶装置、および、メモリシステムの制御方法に関する。
　近年の情報処理システムにおいては、補助記憶装置やストレージとして、不揮発性メモリ（ＮＶＭ：Non-Volatile memory）が用いられることがある。この不揮発性メモリは、大きなサイズを単位としたデータアクセスに対応したフラッシュメモリと、小さな単位での高速なランダムアクセスが可能な不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Non-Volatile RAM）とに大別される。ここで、フラッシュメモリの代表例としては、ＮＡＮＤ型フラッシュメモリが挙げられる。一方、不揮発性ランダムアクセスメモリの例としては、ＲｅＲＡＭ（Resistive RAM）、ＰＣＲＡＭ（Phase-Change RAM）、ＭＲＡＭ（Magnetoresistive RAM）などが挙げられる。
　これらの不揮発性メモリにおいては、メモリセル内の電流の揺らぎや、アクセスの繰り返しによるメモリセルの特性の変化などの各種の原因により、書き込んだデータにエラーが発生することが知られている。前者の現象はランダムテレグラフノイズ（ＲＴＮ：Random Telegraph Noise）と呼ばれ、後者はリードディスターブ（ＲＤ：Read Disturb）と呼ばれている。また、ＲＴＮによるエラーは「ＲＴＮエラー」と呼ばれ、ＲＤによるエラーは「ＲＤエラー」と呼ばれる。これらのエラーの有無をＥＣＣ(Error detection and Correction Code)を用いて検出および訂正するメモリコントローラが提案されている（例えば、特許文献１参照。）。また、エラーが生じたメモリセルにおいてデータを書き換える処理をリフレッシュ処理として行うメモリシステムが提案されている（例えば、特許文献２参照。）。このリフレッシュ処理により、メモリセルのエラーを回復することができる。
特開２０１３－１２５５２７号公報 特開平６－１１０７９３号公報
　上述の従来のメモリコントローラはエラーを検出してはいるが、ＲＴＮエラーやＲＤエラーなどのエラーの種類を区別していない。このため、従来のシステムでは、エラーの種類に関わらず、エラーが生じるたびにメモリセルがリフレッシュされる。しかしながら、エラーの種類によっては、リフレッシュが必要でない場合がある。例えば、ＲＴＮエラーは、一次的な状態の変化であり、自然に回復するものであるため、そのエラーの生じたメモリセルをリフレッシュする必要性に乏しい。このような場合にもリフレッシュを行うと、不要な書き換えによってメモリセルの劣化が進行するおそれがある。
　本技術はこのような状況に鑑みて生み出されたものであり、不揮発性メモリにおけるメモリセルの劣化を抑制することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、第１の閾値を基準として複数のメモリセルの各々からリードデータを読み出すリード処理を行うリード処理部と、上記リードデータの誤りの有無を検出して上記複数のメモリセルのうち上記誤りのあるメモリセルを特定する誤り検出部と、上記第１の閾値と異なる第２の閾値を基準として上記特定されたメモリセルからデータを再リードデータとして読み出す再リード処理を行う再リード処理部と、上記特定されたメモリセルのうち上記再リードデータの値が上記リードデータと異なるメモリセルに対して上記再リードデータへのデータの書き換えをリフレッシュ処理として行うリフレッシュ処理部とを具備するメモリシステム、および、その制御方法である。これにより、再リードデータの値がリードデータと異なるメモリセルに対してリフレッシュ処理が行われるという作用をもたらす。
　また、この第１の側面において、前記特定されたメモリセルのうち所定のパターンの前記誤りが生じたメモリセルに対して前記再リード部に前記再リード処理を実行させるリフレッシュ制御部をさらに具備してもよい。これにより、所定のパターンの誤りが生じたメモリセルにおいて前記再リード処理が実行されるという作用をもたらす。
　また、この第１の側面において、前記誤りのあるメモリセルに割り当てられたアドレスを保持するアドレス保持部をさらに具備し、前記リフレッシュ制御部は、所定の条件が満たされた場合には前記保持されたアドレスを読み出して当該アドレスを指定して前記リード処理部に前記リード処理を実行させてもよい。これにより、保持されたアドレスにおいてリード処理が実行されるという作用をもたらす。
　また、この第１の側面において、前記所定の条件は、前記保持されたアドレスの個数が所定個数を超えることであってもよい。これにより、保持されたアドレスの個数が所定個数を超えるとリード処理が実行されるという作用をもたらす。
　また、この第１の側面において、上記所定の条件は、上記リフレッシュ処理の実行を指示するリフレッシュコマンドを上記リフレッシュ制御部が受信したことであってもよい。これにより、リフレッシュコマンドが受信されるとリード処理が行われるという作用をもたらす。
　また、この第１の側面において、前記複数のメモリセルは、前記複数のアドレスのいずれかが各々に割り当てられた複数の区画に分割され、前記リフレッシュ制御部は、前記リフレッシュ処理を行うためのリフレッシュモードが設定された場合には前記複数のアドレスのそれぞれを順に指定して前記リード処理部に前記リード処理を実行させてもよい。これにより、リフレッシュモードが設定された場合には複数のアドレスのそれぞれが順に指定されてリード処理が実行されるという作用をもたらす。
　また、この第１の側面において、前記リフレッシュ制御部は、前記所定のパターンの前記誤りの個数が許容値を超える場合には前記特定されたメモリセルのうち前記所定のパターンの前記誤りが生じたメモリセルに対して前記再リード部に前記再リード処理を実行させてもよい。これにより、所定のパターンの誤りの個数が許容値を超える場合には再リード処理が実行されるという作用をもたらす。
　また、この第１の側面において、上記複数のメモリセルのそれぞれは、複数のビットを含むデータを保持し、上記第１および第２の閾値のそれぞれは、複数の閾値を含むものであってもよい。これにより、メモリセルのそれぞれに複数のビットを含むデータが保持されるという作用をもたらす。
　また、この第１の側面において、上記メモリセルの特性値は、データが読み出されるたびに特定の方向へ変化し、上記第２の閾値は、上記第１の閾値から上記特定の方向へ変化させた値であってもよい。これにより、第１の閾値から上記特定の方向へ変化させた値が第２の閾値に設定されるという作用をもたらす。
　また、本技術の第２の側面は、第１の閾値を基準として上記複数のメモリセルの各々からリードデータを読み出すリード処理を行うリード処理部と、上記第１の閾値と異なる第２の閾値を基準として上記リードデータに誤りのあるメモリセルの各々からデータを再リードデータとして読み出す再リード処理を行う再リード処理部と、上記リードデータに誤りのある上記メモリセルのうち上記再リードデータの値が上記リードデータと異なるメモリセルに対して上記再リードデータへのデータの書き換えをリフレッシュ処理として行うリフレッシュ処理部とを具備する記憶装置である。これにより、所定の条件が満たされた場合には保持されたアドレスに対応するメモリセルについてリード処理が行われるという作用をもたらす。
　本技術によれば、不揮発性メモリにおけるメモリセルの劣化を抑制することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
第１の実施の形態におけるメモリシステムの一構成例を示す全体図である。 第１の実施の形態におけるメモリコントローラの一構成例を示すブロック図である。 第１の実施の形態におけるメモリコントローラの機能構成例を示すブロック図である。 第１の実施の形態における不揮発性メモリの一構成例を示すブロック図である。 第１の実施の形態におけるメモリ制御部の一構成例を示すブロック図である。 第１の実施の形態におけるリクエストごとの不揮発性メモリの動作例を示す表である。 第１の実施の形態におけるＲＤが生じる前のメモリセルの抵抗分布の一例を示す図である。 第１の実施の形態における読み出しを繰り返した後のメモリセルの抵抗分布の一例を示す図である。 第１の実施の形態における読み出し回数の増加に伴う抵抗値の変化の一例を示す図である。 第１の実施の形態におけるリードデータおよびビットセレクト信号の一例を示す図である。 第１の実施の形態におけるストレージの動作の一例を示すフローチャートである。 第１の実施の形態におけるコントローラ側リード・リフレッシュ処理の一例を示すフローチャートである。 第１の実施の形態におけるメモリ側リード・リフレッシュ処理の一例を示すフローチャートである。 第１の実施の形態におけるストレージの動作の一例を示すシーケンス図である。 第２の実施の形態におけるメモリコントローラの機能構成例を示すブロック図である。 第２の実施の形態におけるストレージの動作の一例を示すフローチャートである。 第２の実施の形態におけるコントローラ側リード処理の一例を示すフローチャートである。 第２の実施の形態におけるコントローラ側リフレッシュ処理の一例を示すフローチャートである。 第３の実施の形態におけるメモリコントローラの機能構成例を示すブロック図である。 第３の実施の形態におけるストレージの動作の一例を示すフローチャートである。 第３の実施の形態におけるコントローラ側リード処理の一例を示すフローチャートである。 第３の実施の形態におけるコントローラ側リフレッシュ処理の一例を示すフローチャートである。 第４の実施の形態におけるコントローラ側リード・リフレッシュ処理の一例を示すフローチャートである。 第５の実施の形態における不揮発性メモリの一構成例を示すブロック図である。 第５の実施の形態における読み出しを繰り返した後のメモリセルの抵抗分布の一例を示す図である。 第５の実施の形態における読み出し回数の増加に伴う抵抗値の変化の一例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（閾値を変えて再リードし、リフレッシュする例）
　２．第２の実施の形態（保持したアドレスから閾値を変えて再リードし、リフレッシュする例）
　３．第３の実施の形態（リフレッシュモードにおいて閾値を変えて再リードし、リフレッシュする例）
　４．第４の実施の形態（一定パターンのエラー数が多いと閾値を変えて再リードし、リフレッシュする例）
　５．第５の実施の形態（多値メモリセルにおいて閾値を変えて再リードし、リフレッシュする例）
　＜１．第１の実施の形態＞
　［メモリシステムの構成例］
　図１は、第１の実施の形態におけるメモリシステムの一構成例を示すブロック図である。このメモリシステムは、ホストコンピュータ１００およびストレージ２００を備える。
　ホストコンピュータ１００は、メモリシステム全体を制御するものである。具体的には、ホストコンピュータ１００は、コマンドおよびデータを生成してストレージ２００に信号線１０８および１０９を介して供給する。また、ホストコンピュータ１００は、信号線１０９を介してストレージ２００から、読み出されたデータを受け取る。ここで、コマンドは、ストレージ２００を制御するためのものであり、例えば、データの書込みを指示するライトコマンドや、データの読み出しを指示するリードコマンドを含む。
　ストレージ２００は、メモリコントローラ３００および不揮発性メモリ４００を備える。このメモリコントローラ３００は、不揮発性メモリ４００を制御するものである。メモリコントローラ３００は、ホストコンピュータ１００からライトコマンドおよびデータを受け取った場合には、そのデータから誤り検出訂正符号（ＥＣＣ：Error detection and Correction Code）を生成する。具体的には、メモリコントローラ３００は、データを、そのデータおよびパリティからなる符号語に変換（すなわち、符号化）する。メモリコントローラ３００は、不揮発性メモリ４００に信号線３０８および３０９を介してアクセスして符号化したデータを書き込む。
　また、ホストコンピュータ１００からリードコマンドを受け取った場合、メモリコントローラ３００は、不揮発性メモリ４００に信号線３０８を介してアクセスして符号化されたデータを信号線３０９を介して読み出す。そして、メモリコントローラ３００は、符号化されたデータを、符号化前の元のデータに変換（すなわち、復号）する。また、メモリコントローラ３００は、ＥＣＣに基づいてデータにおける誤りの検出および訂正を行う。メモリコントローラ３００は、訂正したデータをホストコンピュータ１００に供給する。
　不揮発性メモリ４００は、メモリコントローラ３００の制御に従って、データを記憶するものである。例えば、ＲｅＲＡＭが不揮発性メモリ４００として用いられる。この不揮発性メモリ４００は、複数のメモリセルを備え、これらのメモリセルは、複数のブロックに分けられている。ここで、ブロックは、不揮発性メモリ４００のアクセス単位であり、ワードとも呼ばれる。ブロックのそれぞれには物理アドレスが割り当てられている。なお、ＲｅＲＡＭの代わりに、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ、ＰＣＲＡＭ、および、ＭＲＡＭ、ＳＴＴ－ＲＡＭ（Spin Transfer Torque RAM）などを不揮発性メモリ４００として用いてもよい。なお、不揮発性メモリ４００は、特許請求の範囲に記載の記憶装置の一例である。
　［メモリコントローラの構成例］
　図２は、第１の実施の形態におけるメモリコントローラ３００の一構成例を示すブロック図である。このメモリコントローラ３００は、ＲＡＭ（Random Access Memory）３０２、ＣＰＵ（Central Processing Unit）３０３、ＥＣＣ処理部３０４およびＲＯＭ（Read Only Memory）３０５を備える。また、メモリコントローラ３００は、ホストインターフェース３０１、バス３０６およびメモリインターフェース３０７を備える。
　ＲＡＭ３０２は、ＣＰＵ３０３が実行する処理において必要となるデータを一時的に保持するものである。ＣＰＵ３０３は、メモリコントローラ３００全体を制御するものである。ＲＯＭ３０５は、ＣＰＵ３０３が実行するプログラム等を記憶するものである。ホストインターフェース３０１は、ホストコンピュータ１００との間でデータを相互に交換するものである。バス３０６は、ＲＡＭ３０２、ＣＰＵ３０３、ＥＣＣ処理部３０４、ＲＯＭ３０５、ホストインターフェース３０１およびメモリインターフェース３０７が相互にデータを交換するための共通の経路である。メモリインターフェース３０７は、不揮発性メモリ４００との間でデータを相互に交換するものである。
　ＥＣＣ処理部３０４は、符号化対象のデータを符号化し、また、符号化されたデータを復号するものである。データの符号化においてＥＣＣ処理部３０４は、符号化対象データにパリティを付加することにより所定の単位で符号化する。そして、ＥＣＣ処理部３０４は、符号化したデータをライトデータとして不揮発性メモリ４００にバス３０６を介して供給する。
　また、ＥＣＣ処理部３０４は、符号化されたリードデータを元のデータに復号する。この復号において、ＥＣＣ処理部３０４は、パリティを使用して、リードデータのエラーを検出および訂正する。ＥＣＣ処理部３０４は、復号した元のデータをホストコンピュータ１００にバス３０６を介して供給する。
　図３は、第１の実施の形態におけるメモリコントローラ３００の機能構成例を示すブロック図である。このメモリコントローラ３００は、ライト制御部３１０、リード制御部３２０、ＥＣＣ処理部３０４およびリフレッシュ制御部３３０を備える。図３におけるライト制御部３１０は、図２におけるＲＡＭ３０２、ＣＰＵ３０３、ＲＯＭ３０５、ホストインターフェース３０１、バス３０６およびメモリインターフェース３０７などにより実現される。リード制御部３２０およびリフレッシュ制御部３３０についても同様である。
　ライト制御部３１０は、ライトコマンドに従って、不揮発性メモリ４００にライトデータを書き込ませるものである。このライト制御部３１０は、ライトコマンドの指定する論理アドレスを物理アドレスに変換する。
　ここで、論理アドレスは、ホストコンピュータ１００が定義するアドレス空間において、ホストコンピュータ１００がストレージ２００にアクセスする際のアクセス単位の領域ごとに割り振られたアドレスである。また、物理アドレスは、前述したように不揮発性メモリ４００においてアクセス単位ごとに割り当てられたアドレスである。
　また、ライト制御部３１０は、ホストコンピュータ１００と不揮発性メモリ４００とのアクセス単位が異なる場合に、ライトコマンドを分割する。ライト制御部３１０は、アドレスを論物変換し、必要に応じて分割したライトコマンドのそれぞれをライトリクエストとして不揮発性メモリに供給する。
　リード制御部３２０は、リードコマンドに従って、不揮発性メモリ４００にリードデータの読み出しを行わせるものである。このリード制御部３２０は、リードコマンドのアドレスを論物変換し、必要に応じて分割したリードコマンドのそれぞれをリードリクエストとして不揮発性メモリに供給する。また、リード制御部３２０は、変換した物理アドレスをリフレッシュ制御部３３０に供給する。
　ＥＣＣ処理部３０４は、ホストコンピュータ１００からデータを符号化対象データとして受け取った場合に、その符号化対象データを符号語に符号化する。符号化において符号化対象データは、例えば、２元のＢＣＨ符号に符号化される。ＥＣＣ処理部３０４は、その符号語をライトデータとして不揮発性メモリ４００に供給する。
　なお、ＥＣＣ処理部３０４は、符号化対象データを２元のＢＣＨ符号に符号化しているが、誤り訂正能力を持つ符号であれば、ＢＣＨ符号以外の符号に符号化してもよい。ＥＣＣ処理部３０４は、例えば、ＲＳ（Reed-Solomon）符号や畳込み符号に符号化してもよい。また、ＥＣＣ処理部３０４は、２元より高い次元の符号に符号化してもよい。
　また、ＥＣＣ処理部３０４は、符号語に対応する受信語をリードデータとして不揮発性メモリ４００から受け取った場合に、その受信語を復号する。ＥＣＣ処理部３０４は、復号したデータを復号データとしてホストコンピュータ１００およびリフレッシュ制御部３３０に供給する。ただし、ホストコンピュータ１００へ供給される復号データからは、パリティが除かれる。なお、ＥＣＣ処理部３０４は、特許請求の範囲に記載の誤り検出部の一例である。
　リフレッシュ制御部３３０は、エラーの生じたメモリセルについて、不揮発性メモリ４００にデータを書き換えさせるものである。このリフレッシュ制御部３３０は、復号前のリードデータを不揮発性メモリ４００から受信し、また、ＥＣＣ処理部３０４から復号データを受け取る。リフレッシュ制御部３３０は、それらのリードデータおよび復号データを比較して訂正されたエラー数（訂正数）を求め、そのエラー数が所定の許容値Ｎ以上である場合にリフレッシュリクエストを発行する。このリフレッシュリクエストは、リードデータが読み出された物理アドレスを指定して、データの書き換えを要求するリクエストである。
　また、リフレッシュ制御部３３０は、所定のパターンのエラーが生じたメモリセルを特定して、そのメモリセルを書き換え対象として選択するビットセレクト信号を生成する。例えば、ワードに対応する８個のメモリセルのうち先頭から４番目および８番目を書き換え対象とする場合、「０ｘ１１」（２進数で「ｂ０００１０００１」）の値のビットセレクト信号が生成される。
　ここで、不揮発性メモリ４００のメモリセルは、それぞれ、論理値「０」または論理値「１」を保持する２値メモリセルであるものとする。この２値メモリセルに生じるエラーのパターンとしては、「０」が「１」に反転するパターンと「１」が「０」に反転するパターンとが挙げられる。ＲＤが進行すると、一般に、そのメモリセルの特性値（例えば、抵抗値）がＲＤの進行に伴って一定の方向に変化する。例えば、ＲｅＲＡＭをメモリセルとして用いる場合、その抵抗値はＲＤが進行するほど、低抵抗側から高抵抗側の方へ変化する。このため、低抵抗状態に「１」を、高抵抗状態に「０」を割り当てていた場合には、メモリセルのＲＤにより「１」が「０」に反転するパターンのＲＤエラーが生じうる。リフレッシュ制御部３３０は、その「１」が「０」に反転したメモリセルを特定し、そのメモリセルを選択するビットセレクト信号を生成する。リフレッシュ制御部３３０は、発行したリフレッシュリクエストと、生成したビットセレクト信号とを不揮発性メモリ４００に供給する。
　なお、リフレッシュ制御部３３０は、訂正数がＮ以上の場合にリフレッシュリクエストを発行しているが、訂正数に関わらず、エラーが検出された場合にリフレッシュリクエストを発行してもよい。ただし、エラーが１つでも検出されるたびにリフレッシュリクエストを発行する構成ではアクセス効率が低下するおそれがあるため、リフレッシュ制御部３３０は、訂正数がＮ以上の際にリフレッシュリクエストを発行することが望ましい。
　また、リフレッシュ制御部３３０は、ＲＤエラーが想定されるパターン（「１」が「０」に反転したパターンなど）のエラーが生じたメモリセルのみを書き換え対象としているが、この構成に限定されない。リフレッシュ制御部３３０は、エラーが生じたメモリセルの全てを書き換え対象とするビットセレクト信号を生成してもよい。ただし、エラーが生じたメモリセル全てを書き換え対象とすると、ＲＤエラーでないエラーに対応するメモリセルにおいてもデータが書き換えられて劣化が進行してしまう。このため、ＲＤエラーが想定されるパターンのエラーが生じたメモリセルのみを書き換え対象とすることが望ましい。
　［不揮発性メモリの構成例］
　図４は、第１の実施の形態における不揮発性メモリの一構成例を示すブロック図である。この不揮発性メモリ４００は、データバッファ４１０、メモリセルアレイ４２０、ドライバ４３０、アドレスデコーダ４４０、バス４５０、制御インターフェース４６０、および、メモリ制御部４７０を備える。
　データバッファ４１０は、メモリ制御部４７０の制御に従って、ライトデータやリードデータをアクセス単位で保持するものである。メモリセルアレイ４２０は、マトリックス状に配列された複数のメモリセルを備える。これらのメモリセルとして、不揮発性の記憶素子が用いられる。具体的には、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ、ＲｅＲＡＭ、ＰＣＲＡＭ、ＳＴＴ－ＲＡＭ、または、ＭＲＡＭなどが記憶素子として用いられる。
　また、これらのメモリセルは、論理値「１」または「０」を保持する２値メモリセルである。また、不揮発性メモリ４００のアクセス単位は、例えば、８ビットからなるワードである。例えば、メモリセルアレイ４２０に８×２５６個のメモリセルを設けた場合、２５６ワードのデータが保持される。これらのワードのそれぞれに物理アドレスが割り当てられる。
　ドライバ４３０は、アドレスデコーダ４４０により選択されたメモリセルに対してデータの書込み、または、データの読み出しを行うものである。データの書込みにおいては、ドライバ４３０は、極性の異なる２つの電圧パルスのいずれかをメモリセルに印加して「１」または「０」を書き込む。以下、「１」を書き込む動作を「セット」と定義し、その際の電圧パルスを「セットパルス」と称する。一方、「０」を書き込む動作を「リセット」と定義し、その際の電圧パルスを「リセットパルス」と称する。
　また、データの読み出しにおいては、ドライバ４３０は、メモリセルに電流パルスを印加し、メモリセルの電極間に生じる電圧と、所定の参照電圧Ｖｒｅｆとを比較する。ドライバ４３０は、この比較結果をリードデータの値として読み出す。この動作を「センス」と定義し、その際の電流パルスを以下、「センスパルス」と称する。また、ＲｅＲＡＭでは、参照電圧Ｖｒｅｆは、次式により表される。
　　Ｖｒｅｆ＝Ｉ×Ｒｒｅｆ
上式において、Ｉは、センスパルスの電流値であり、Ｒｒｅｆは、参照抵抗値である。
　また、ドライバ４３０は、セット、リセットおよびセンスのそれぞれにおいて、メモリ制御部４７０の制御に従ってビット単位でメモリセルを選択して、そのメモリセルのみをセット、リセットまたはセンスすることができる。
　アドレスデコーダ４４０は、リクエストにより指定されたアドレスを解析して、そのアドレスに対応するメモリセルを選択するものである。例えば、「０ｘ０Ｆ」（１０進数で１５）のアドレスが解析された場合、２５６個のアドレスのうち、先頭から１６番目のアドレスに対応する８個のメモリセルが選択される。
　バス４５０は、データバッファ４１０、メモリセルアレイ４２０、アドレスデコーダ４４０、メモリ制御部４７０および制御インターフェース４６０が相互にデータを交換するための共通の経路である。制御インターフェース４６０は、メモリコントローラ３００と不揮発性メモリ４００とがデータを相互に交換するためのインターフェースである。
　メモリ制御部４７０は、ドライバ４３０およびアドレスデコーダ４４０を制御して、データの書込み、または、読み出しを行わせるものである。
　［メモリ制御部の構成例］
　図５は、第１の実施の形態におけるメモリ制御部４７０の一構成例を示すブロック図である。このメモリ制御部４７０は、リクエストデコーダ４７１、ライト処理部４７２、リード処理部４７３、再リード処理部４７４およびリフレッシュ処理部４７５を備える。
　リクエストデコーダ４７１は、メモリコントローラ３００からのリクエストを解釈（デコード）するものである。このリクエストデコーダ４７１は、ライトリクエストのデコード結果をライト処理部４７２に供給し、リードリクエストのデコード結果をリード処理部４７３に供給する。また、リクエストデコーダ４７１は、リフレッシュリクエストのデコード結果を再リード処理部４７４に供給する。
　ライト処理部４７２は、ドライバ４３０およびアドレスデコーダ４４０を制御して、データの書込みを行わせるものである。このライト処理部４７２は、デコード結果を受け取ると、アドレスのデコードを指示する制御信号をアドレスデコーダ４４０に供給する。また、ライト処理部４７２は、全ビットを選択するビットセレクト信号とセンスを指示するセンス信号とをドライバ４３０に供給する。なお、アドレスデコーダ４４０への制御信号とドライバ４３０へのビットセレクト信号とは、図５において省略されている。ドライバ４３０は、センス信号およびビットセレクト信号に従って、リクエストの指定するアドレスに書き込まれているデータをプレリードデータとして読み出す。
　そして、ライト処理部４７２は、ライトデータとプレリードデータとをビット単位で比較し、ライトデータにおいて「１」であり、かつ、プレリードデータにおいて「０」のビットをセット対象とする。ライト処理部４７２は、そのセット対象のビットを示すビットセレクト信号と、セットを指示するセット信号とをドライバ４３０に供給する。
　次に、ライト処理部４７２は、ライトデータとセット処理後のプレリードデータとをビット単位で比較し、ライトデータにおいて「０」であり、かつ、プレリードデータにおいて「１」のビットをリセット対象とする。ライト処理部４７２は、そのリセット対象のビットを示すビットセレクト信号と、リセットを指示するリセット信号とをドライバ４３０に供給する。ドライバ４３０は、ビットセレクト信号、セット信号およびリセット信号に従ってデータの書込みを行う。
　リード処理部４７３は、ドライバ４３０およびアドレスデコーダ４４０を制御して、データの読み出しを行わせるものである。このリード処理部４７３は、アドレスのデコードを指示する制御信号をアドレスデコーダ４４０に供給する。また、リード処理部４７３は、参照電圧ＶｒｅｆにＶｒｅｆ１を設定してドライバ４３０にセンス信号およびビットセレクト信号を供給する。このビットセレクト信号では、全てのメモリセルが選択され、例えば、ビットセレクト信号の全ビットに「１」が設定される。
　再リード処理部４７４は、ドライバ４３０およびアドレスデコーダ４４０を制御して、データの再度の読み出しを行わせるものである。この再リード処理部４７４は、デコード結果を受け取ると、アドレスのデコードを指示する制御信号をアドレスデコーダ４４０に供給する。また、再リード処理部４７４は、参照電圧ＶｒｅｆにＶｒｅｆ２を設定して、センス信号をドライバ４３０に供給する。また、メモリコントローラ３００からのビットセレクト信号はドライバ４３０に転送される。ドライバ４３０は、センス信号およびビットセレクト信号に従ってデータを再リードデータとして読み出す。ビットセレクト信号により選択されていないメモリセルにはセンスパルスは印加されない。
　ここで、リードデータを読み出す際の参照電圧Ｖｒｅｆ１に対応する参照抵抗値をＲｒｅｆ１とし、再リードデータを読み出す際の参照電圧Ｖｒｅｆ２に対応する参照抵抗値をＲｒｅｆ２とする。メモリセルの抵抗値がＲＤの進行に伴い高くなる場合には、Ｒｒｅｆ２がＲｒｅｆ１よりも高く、Ｒｒｅｆ１およびＲｒｅｆ２の差分が、１回の読み出しによる抵抗値の変化量よりも大きくなるように、Ｖｒｅｆ１およびＶｒｅｆ２が設定される。なお、参照抵抗値Ｒｒｅｆ１は、特許請求の範囲に記載の第１の閾値の一例であり、参照抵抗値Ｒｒｅｆ２は、特許請求の範囲に記載の第２の閾値の一例である。
　そして、再リード処理部４７４は、再リードデータおよびビットセレクト信号をビット単位で比較して、その比較結果に基づいてビットセレクト信号を修正する。修正においては、ビットセレクト信号で書き換え対象とされたビットのうち、リードデータと値が同じビットが、書き換え対象から除外される。例えば、「１」が「０」に反転したメモリセルのみがビットセレクト信号で書き換え対象とされていた場合、再リードデータにおいて「０」のビットは、リードデータの値と同じであるため、書き換え対象から除外される。再リード処理部４７４は、修正したビットセレクト信号を修正ビットセレクト信号としてドライバ４３０に供給し、再リードデータを読み出した旨をリフレッシュ処理部４７５に通知する。この修正ビットセレクト信号により、リードデータおよび再リードデータにおいて値の異なるメモリセルのみが書き換えられる。
　リフレッシュ処理部４７５は、ドライバ４３０を制御して、データの書き換えを行わせるものである。このリフレッシュ処理部４７５は、再リードデータが読み出されると、セット信号およびリセット信号の一方を生成してドライバ４３０に供給する。例えば、「１」が「０」に反転したメモリセルがビットセレクト信号で書き換え対象とされた場合、セット信号が生成される。
　図６は、第１の実施の形態におけるリクエストごとの不揮発性メモリ４００の動作例を示す表である。ライトリクエストおよびライトデータが入力された場合に不揮発性メモリ４００は、セットおよびリセットを順に行ってライトデータをメモリセルに書き込む。一方、リードリクエストが入力された場合に不揮発性メモリ４００は、参照電圧Ｖｒｅｆ１を基準としてリードデータを読み出してメモリコントローラ３００に出力する。
　また、リフレッシュリクエストおよびビットセレクト信号が入力された場合に不揮発性メモリ４００は、参照電圧Ｖｒｅｆ２を基準として再リードデータを読み出し、その読み出した値が「１」のビットのみをセットする。
　図７は、第１の実施の形態におけるＲＤの生じる前、すなわち書き換え直後のメモリセルの抵抗分布の一例を示す図である。同図における縦軸は、メモリセルのセル数であり、横軸は、抵抗値である。ＲｅＲＡＭの２値メモリセルでは、その抵抗分布は、抵抗の閾値（Ｒｒｅｆ１など）を境に２つに分けられている。これらの分布は、低抵抗状態（ＬＲＳ：Low-Resistance State）および高抵抗状態（ＨＲＳ：High-Resistance State）と呼ばれる。ＬＲＳには、例えば、「１」の論理値が割り当てられ、ＨＲＳには「０」が割り当てられる。この閾値が変更された場合には、その変更後の閾値を基準としてデータの値が判断される。
　なお、ＬＲＳに「１」をＨＲＳに「０」を割り当てているが、逆に、ＬＲＳに「０」をＨＲＳに「１」を割り当ててもよい。この場合には、「０」から「１」に反転したメモリセルが書き換え対象とされ、Ｒｒｅｆ２を基準として「０」が読み出されたメモリセルが「０」にリセットされる。
　図８は、第１の実施の形態における読み出しを繰り返した後のメモリセルの抵抗分布の一例を示す図である。同図における縦軸は、メモリセルのセル数であり、横軸は、抵抗値である。また、同図における点線の曲線は、書き換え直後のメモリセルの状態を示し、実線の曲線は、センス信号による読み出しの繰り返しにより変化したメモリセルの状態を示す。同図に例示するように、読み出しを繰り返すと抵抗値が高抵抗側へずれる現象が知られている。この現象は、ＲＤと呼ばれる。ＲＤにより、実線の曲線の右裾が、閾値（Ｒｒｅｆ１）を超え、その結果、「１」を書き込んだビットから、「０」が読み出されるＲＤエラーが発生してしまう。同図における斜線部分は、ＲＤエラーが生じる部分である。
　図９は、第１の実施の形態における読み出し回数の増加に伴う抵抗値の変化の一例を示す図である。同図における縦軸は、抵抗値であり、横軸は読み出し回数を示す。ここでは、あるメモリセルに、ＬＲＳに対応する「１」が書き込まれた場合を考える。左端の１回目の読み出しでは、抵抗値が参照抵抗値Ｒｒｅｆ１より低く、「１」の値が正常に読み出される。しかし、ｍ回目の読み出しにおいては、ＲＴＮにより抵抗値が不連続に上昇している。この結果、ＨＲＳに対応する「０」の値が誤って読み出されるＲＴＮエラーが生じる。この現象は、例えば、「T.O.Iwasaki, et al, “Stability Conditioning to Enhance Read Stability 10x in 50nm AlxOy ReRAM”, IEEE International Memory Workshop 2013」などに記載されている。メモリコントローラ３００は、ｍ回目のリードデータからエラーを検出してリフレッシュリクエストを発行し、不揮発性メモリ４００は、参照抵抗値をＲｒｅｆ２に変更して、ｍ＋１回目の再読み出しを行う。ＲＴＮエラーは、ある程度の時間が経過しないと解消しないため、参照抵抗値を変更しても読み出される値が変化せず、再度「０」の値が読み出される。この場合、リードデータおよび再リードデータの値が同一であるため、メモリセルはリフレッシュされない。
　ｍ＋１回目以降、読み出しの繰り返しに伴ってＲＤにより抵抗値が上昇し、ｎ回目において参照抵抗値Ｒｒｅｆ１を超えたものとする。この結果、ＨＲＳに対応する「０」の値が誤って読み出されるＲＤエラーが生じる。ＲＤエラーが発生した際には、リフレッシュを行わない限り、ＲＤの影響が消失することはなく、その後の読み出しにおいても誤った「０」の値が読み出されてしまう。
　そこで、メモリコントローラ３００は、ｎ回目のリードデータからエラーを検出すると、そのエラーを解消するためにリフレッシュリクエストを発行し、不揮発性メモリ４００は、参照抵抗値をＲｒｅｆ２に変更して、ｎ＋１回目の再読み出しを行う。ｎ＋１回目では、ＲＤにより抵抗値がわずかに上昇するが、Ｒｒｅｆ１およびＲｒｅｆ２の差分がその上昇量よりも大きくなるようにＲｒｅｆ２が設定されているため、Ｒｒｅｆ２を超えない。このため、ｎ＋１回目では、正しい論理値「１」が読み出される。不揮発性メモリ４００は、ｎ＋１回目で「１」が読み出されたため、そのメモリセルにセットパルスを印加する。これにより、メモリセルの抵抗値は、Ｒｒｅｆ１より低くなり、参照抵抗値Ｒｒｅｆ１およびＲｒｅｆ２の双方で正しい論理値が読み出されるようになる。このように、ＲＤエラーはセットパルスの再印加により回復することができる。
　一方、ＲＴＮエラーは、ＲＤエラーと異なり一時的な状態の変化であり、自然に回復するため、セットパルス（あるいはリセットパルス）の再印加によりリフレッシュを行う必要はない。例えば、ｍ回目のＲＴＮエラー発生時に、セットパルスを再印加してリフレッシュを行うと、再印加の際にはＲＴＮの影響が消失しているにもかかわらず、高抵抗のメモリセルに過剰なセットパルスが印加されてしまい、セル特性が劣化してしまう。このため、ＲＴＮエラーについてもリフレッシュを行う特許文献２などのメモリシステムでは、不要なリフレッシュにより却ってメモリセルの劣化が進行して不揮発性メモリ４００の寿命が短くなるおそれがある。
　これに対して、不揮発性メモリ４００は、ＲＤエラーの際にリフレッシュを行う一方、ＲＴＮエラーの際にはリフレッシュを行わないため、メモリセルの劣化を抑制することができる。
　図１０は、第１の実施の形態におけるリードデータおよびビットセレクト信号の一例を示す図である。同図におけるａは、参照電圧Ｖｒｅｆ１により読み出されたリードデータの一例である。このリードデータは、例えば、「ｂ１１１０００００」のビット列を含む。また、同図におけるｂは、復号データの一例である。この復号データは、例えば、「ｂ１１１０００１１」のビット列を含む。これらのリードデータおよび復号データをビット単位で比較すると、先頭から７ビット目と８ビット目とにおいてエラーが生じている。これらのビットでは復号前が「０」で復号後が「１」であるから、「１」が「０」に反転したパターンのエラーが発生している。前述したように、ＲｅＲＡＭでは、読み出し回数が多くなるほど、抵抗値が増加する傾向にあるため、ＬＲＳに「１」が割り当てられている場合、「１」が「０」に反転するＲＤエラーが発生しうる。ただし、ＲＴＮエラーによっても「１」が「０」に反転する可能性がある。この時点では、「１」が「０」に反転したエラーが、ＲＤエラーであるのか、ＲＴＮエラーであるのか断定することができない。
　図１０におけるｃは、ビットセレクト信号の一例である。ビットセレクト信号において、「０」は、書き換え対象でないビットを示し、「１」はセットにより書き換える対象のビットを示す。同図におけるａおよびｂの結果から、ＲＤエラーまたはＲＴＮエラーが想定される７ビット目および８ビット目を指定した「ｂ０００００１１」を含むビットセレクト信号が生成される。不揮発性メモリ４００は、ビットセレクト信号に従って、７ビット目および８ビット目を選択して、参照抵抗値Ｒｒｅｆ２を基準として再リードデータを読み出す。
　図１０におけるｄは、再リードデータの一例である。同図のｄにおいて、「－」は、センスパルスが印加されないビットを示す。例えば、この再リードデータの７ビット目が「０」で、８ビット目が「１」であるものとする。書き換え対象とされたメモリセルのうち、７ビット目のセルは、リードデータと値が変わらないが、８ビット目は値が異なる。この場合、７ビット目のエラーはＲＴＮエラーであり、８ビット目のエラーはＲＤエラーであると考えられる。したがって、不揮発性メモリ４００は、ＲＴＮエラーに対応する７ビット目を書き換え対象としないように、ビットセレクト信号を修正する。同図におけるｅは、修正ビットセレクト信号の一例である。この修正ビットセレクト信号では、エラーが検出された７ビット目および８ビット目のうち７ビット目が「０」に修正される。これにより、８ビット目のメモリセルがセットによりリフレッシュされる。
　［ストレージの動作例］
　図１１は、第１の実施の形態におけるストレージ２００の動作の一例を示すフローチャートである。この動作は、例えば、ストレージ２００に電源が投入されたときや、ホストコンピュータ１００により初期化が指示されたときに開始する。
　メモリコントローラ３００は、不揮発性メモリ４００を初期化する（ステップＳ９０１）。また、メモリコントローラ３００は、ホストコンピュータ１００からのコマンドをデコードする（ステップＳ９０２）。コマンドがライトコマンドである場合に（ステップＳ９０３：Ｙｅｓ）、メモリコントローラ３００は、そのライトコマンドに応じてライトリクエストを発行する（ステップＳ９０４）。また、不揮発性メモリ４００は、そのライトリクエストに従ってライトデータをメモリセルに書き込む（ステップＳ９０５）。
　一方、アクセスコマンドがリードコマンドである場合に（ステップＳ９０３：Ｎｏ）、メモリコントローラ３００は、コントローラ側リード・リフレッシュ処理を実行する（ステップＳ９１０）。また、不揮発性メモリ４００は、メモリ側リード・リフレッシュ処理を実行する（ステップＳ９２０）。ステップＳ９０５の後、または、ステップＳ９１０およびＳ９２０の両方が終了した後、ストレージ２００はステップＳ９０２に戻る。
　図１２は、第１の実施の形態におけるコントローラ側リード・リフレッシュ処理の一例を示すフローチャートである。メモリコントローラ３００は、リードリクエストを発行し（ステップＳ９１１）、リードデータが読み出されると、そのデータを復号する（ステップＳ９１２）。エラー数がＥＣＣの誤り訂正能力以下であれば、復号は成功する。
　メモリコントローラ３００は、復号に成功したか否かを判断する（ステップＳ９１３）。復号に成功した場合には（ステップＳ９１３：Ｙｅｓ）、メモリコントローラ３００は、復号データをホストコンピュータ１００に出力し（ステップＳ９１４）、訂正数がＮ以上であるか否かを判断する（ステップＳ９１５）。一方、復号に失敗した場合には（ステップＳ９１３：Ｎｏ）、メモリコントローラ３００は、リードエラーをホストコンピュータ１００に出力する（ステップＳ９１７）。
　訂正数がＮ以上である場合には（ステップＳ９１５：Ｙｅｓ）、メモリコントローラ３００は、所定のパターンのエラーの生じたメモリセルを書き換え対象とするビットセレクト信号を生成し、リフレッシュリクエストを発行する（ステップＳ９１６）。訂正数がＮに満たない場合（ステップＳ９１５：Ｎｏ）、または、ステップＳ９１６の後、もしくはステップＳ９１７の後、メモリコントローラは、コントローラ側リード・リフレッシュ処理を終了する。
　図１３は、第１の実施の形態におけるメモリ側リード・リフレッシュ処理の一例を示すフローチャートである。不揮発性メモリ４００は、リードリクエストに従って参照電圧Ｖｒｅｆ１を基準としてリードデータを読み出す（ステップＳ９２１）。不揮発性メモリ４００は、一定期間内に、メモリコントローラ３００からリフレッシュリクエストを受信したか否かを判断する（ステップＳ９２２）。リフレッシュリクエストを受信した場合に（ステップＳ９２２：Ｙｅｓ）、不揮発性メモリ４００は、そのリクエストに従って参照電圧Ｖｒｅｆ２を基準として再リードデータを読み出す（ステップＳ９２３）。そして、不揮発性メモリ４００は、再リードデータおよびリードデータの値が異なるメモリセルのみを書き換え対象とするようにビットセレクト信号を修正する（ステップＳ９２４）。不揮発性メモリ４００は、修正ビットセレクト信号の示すメモリセルについて、セット動作を行う（ステップＳ９２５）。
　一方、リフレッシュリクエストを受信しなかった場合（ステップＳ９２２：Ｎｏ）、または、ステップＳ９２５の後、不揮発性メモリ４００は、メモリ側リード・リフレッシュ処理を終了する。
　図１４は、第１の実施の形態におけるストレージ２００の動作の一例を示すシーケンス図である。メモリコントローラ３００がリードリクエストを発行して不揮発性メモリ４００に送信すると、不揮発性メモリ４００は、そのリクエストに従って参照電圧Ｖｒｅｆ１を基準としてリードデータを読み出す（ステップＳ９２１）。メモリコントローラ３００は、そのリードデータを復号し（ステップＳ９１２）、エラー数がＮ以上であれば、リフレッシュリクエストおよびビットセレクト信号を不揮発性メモリ４００に送信する。
　不揮発性メモリ４００は、リフレッシュリクエストおよびビットセレクト信号に従って参照電圧Ｖｒｅｆ２を基準として再リードデータを読み出す（ステップＳ９２３）。そして、不揮発性メモリ４００は、再リードデータおよびリードデータの値が異なるビットのみを書き換え対象とするようにビットセレクト信号を修正し（ステップＳ９２４）、その書き換え対象をセットによりリフレッシュする（ステップＳ９２５）。
　このように、本技術の第１の実施の形態によれば、第１の閾値を基準とするリードデータと第２の閾値を基準とする再リードデータとの値が異なるメモリセルをリフレッシュするため、それらの値が同一のメモリセルを除いてリフレッシュすることができる。これにより、ＲＴＮエラーの可能性が高いメモリセルに対する不要なリフレッシュが無くなるため、メモリセルの劣化の進行を抑制することができる。
　　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、メモリコントローラ３００は、リード処理においてエラー数が所定の許容値以上となるたびに、そのアドレスにおいてリフレッシュを行っていた。しかし、リフレッシュ処理の間、不揮発性メモリ４００は、他のリクエストを実行することができないため、エラー検出のたびにリフレッシュ処理を行うとアクセス速度が低下するおそれがある。このため、メモリコントローラ３００は、一定の条件が満たされるまでリフレッシュリクエストの発行を抑制し、ライトリクエストやリードリクエストを優先して発行することが望ましい。一定の条件としては、例えば、ホストコンピュータ１００によりリフレッシュが指示されたことや、リフレッシュ対象のアドレスの個数が所定個数を超えたことなどが挙げられる。この第２の実施の形態のメモリコントローラ３００は、一定の条件が満たされた場合にリフレッシュリクエストを発行する点において第１の実施の形態と異なる。
　図１５は、第２の実施の形態におけるメモリコントローラ３００の機能構成例を示すブロック図である。第２の実施の形態のメモリコントローラ３００は、リード制御部３２０およびリフレッシュ制御部３３０の代わりにリード制御部３２１およびリフレッシュ制御部３３１を備え、さらにアドレスレジスタ３４０を備える点において第１の実施の形態と異なる。
　リード制御部３２１は、リードデータおよび復号データをＥＣＣ処理部３０４から受け取り、許容値Ｎ以上のエラーが検出されるたびに、そのアドレスをアドレスレジスタ３４０に保持させる。図１５では、記載の便宜上、ＥＣＣ処理部３０４および不揮発性メモリ４００からリード制御部３２１へのリードデータおよび復号データは、省略されている。アドレスレジスタ３４０は、複数のアドレスを保持するものである。なお、アドレスレジスタ３４０は、特許請求の範囲に記載のアドレス保持部の一例である。
　また、リフレッシュ制御部３３１は、ホストコンピュータ１００からリフレッシュコマンドを受信した場合に、アドレスレジスタ３４０に保持されたアドレスを順に指定してリードリクエストを発行する。あるいは、リフレッシュ制御部３３１は、アドレスレジスタ３４０に保持されたアドレス数がＭ（Ｍは、整数）個以上となった場合に、それらのアドレスを順に指定してリードリクエストを発行する。そして、リフレッシュ制御部３３２は、訂正数がＮ以上であれば、リフレッシュリクエストおよびビットセレクト信号を不揮発性メモリ４００に供給する。
　また、第２の実施の形態のホストコンピュータ１００は、例えば、アクセス頻度が一定以下に低下した場合にリフレッシュコマンドを発行する。
　図１６は、第２の実施の形態におけるストレージ２００の動作の一例を示すフローチャートである。メモリコントローラ３００は、不揮発性メモリ４００の初期化（ステップＳ９０１）の後、コマンドをデコードする（ステップＳ９０２）。メモリコントローラ３００は、コマンドがライトコマンドであるか否かを判断し（ステップＳ９０３）、ライトコマンドであれば（ステップＳ９０３：Ｙｅｓ）、ステップＳ９０４およびＳ９０５を実行する。
　一方、ライトコマンドでない場合に（ステップＳ９０３：Ｎｏ）、メモリコントローラ３００は、コマンドがリードコマンドであるか否かを判断する（ステップＳ９０６）。リードコマンドである場合に（ステップＳ９０６：Ｙｅｓ）、メモリコントローラ３００は、コントローラ側リード処理を実行する（ステップＳ９３０）。また、不揮発性メモリ４００は、ライトリクエストに従ってＶｒｅｆ１を基準としてリードデータを読み出す（ステップＳ９２１）。
　ステップＳ９０５の後、または、ステップＳ９３０およびＳ９２１の両方が終了した後に、不揮発性メモリ４００は、アドレスレジスタに保持されたアドレス数がＭ個以上であるか否かを判断する（ステップＳ９０７）。
　コマンドがリフレッシュコマンドである場合（ステップＳ９０６：Ｎｏ）、または、アドレス数がＭ個以上である場合（ステップＳ９０７：Ｙｅｓ）、メモリコントローラ３００は、コントローラ側リフレッシュ処理を実行する（ステップＳ９４０）。また、不揮発性メモリ４００は、メモリ側リード・リフレッシュ処理を実行する（ステップＳ９２０）。アドレス数がＭ個未満である場合（ステップＳ９０７：Ｎｏ）、または、ステップＳ９４０およびＳ９２０の両方が終了した後、ストレージ２００はステップＳ９０２に戻る。
　図１７は、第２の実施の形態におけるコントローラ側リード処理の一例を示すフローチャートである。コントローラ側リード処理は、ステップＳ９１６の代わりにステップＳ９３１を実行する点以外は、図１２に例示したコントローラ側リード・リフレッシュ処理と同様である。訂正数がＮ以上である場合に（ステップＳ９１５：Ｙｅｓ）、メモリコントローラ３００は、リードリクエストにより指定されたアドレスをアドレスレジスタ３４０に保持する（ステップＳ９３１）。
　図１８は、第２の実施の形態におけるコントローラ側リフレッシュ処理の一例を示すフローチャートである。メモリコントローラ３００は、アドレスレジスタ３４０から、いずれかのアドレスを取り出して、そのアドレスをアドレスレジスタ３４０から削除する（ステップＳ９４１）。メモリコントローラ３００は、取り出したアドレスを指定するリードリクエストを発行する（ステップＳ９４２）。そして、メモリコントローラ３００は、読み出されたリードデータを復号する（ステップＳ９４３）。
　メモリコントローラ３００は、復号に成功したか否かを判断する（ステップＳ９４４）。復号に成功した場合に（ステップＳ９４４：Ｙｅｓ）、メモリコントローラ３００は、復号データをホストコンピュータ１００へ出力し（ステップＳ９４５）、訂正数がＮ以上であるか否かを判断する（ステップＳ９４６）。
　訂正数がＮ以上である場合に（ステップＳ９４６：Ｙｅｓ）、メモリコントローラ３００は、ビットセレクト信号を生成し、リフレッシュリクエストを発行して不揮発性メモリ４００に供給する（ステップＳ９４７）。
　復号に失敗した場合に（ステップＳ９４４：Ｎｏ）、メモリコントローラ３００は、リードエラーをホストコンピュータ１００に出力する（ステップＳ９４８）。また、訂正数がＮ未満である場合（ステップＳ９４６：Ｎｏ）、または、ステップＳ９４７の後、もしくはステップＳ９４８の後、メモリコントローラ３００は、レジスタにアドレスがあるか否かを判断する（ステップＳ９４９）。アドレスがある場合（ステップＳ９４９：Ｙｅｓ）、メモリコントローラ３００はステップＳ９４１に戻り、アドレスがない場合（ステップＳ９４９：Ｎｏ）、メモリコントローラ３００はコントローラ側リフレッシュ処理を終了する。
　なお、メモリコントローラ３００は、コントローラ側リード処理とコントローラ側リフレッシュ処理との両方で、リードデータの復号を行っているが、コントローラ側リフレッシュ処理において復号を行わない構成としてもよい。ただし、コントローラ側リード処理の終了から、コントローラ側リフレッシュ処理の開始までの間に、保持させたアドレスがアクセスされてＲＤが進行するおそれがあるため、コントローラ側リフレッシュ処理においても復号を行うことが望ましい。
　このように、本技術の第２の実施の形態によれば、メモリコントローラ３００は、エラーが生じたアドレスを保持しておき、後に一定の条件が満たされると、そのアドレスにおいてリフレッシュを行うため、アクセス効率を向上させることができる。
　　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、メモリコントローラ３００は、リードのたびに、リードデータのエラー数が所定の許容値以上であれば、そのアドレスにおいてリフレッシュを行っていた。しかし、リードのたびにエラー数に応じてリフレッシュを行うのでなく、リードやライトのアクセス頻度が低下したときにまとめてリフレッシュを行った方が、アクセス効率を向上させることができる。例えば、アクセス頻度が低下した際にホストコンピュータ１００がリフレッシュモードを設定し、そのリフレッシュモードの際にメモリコントローラ３００がリフレッシュを行う構成であってもよい。この第３の実施の形態のメモリシステムは、アクセス頻度が低下してリフレッシュモードに設定された際にメモリコントローラ３００がリフレッシュを行う点において第１の実施の形態と異なる。
　図１９は、第３の実施の形態におけるメモリコントローラ３００の機能構成例を示すブロック図である。第３の実施の形態のメモリコントローラ３００は、リフレッシュ制御部３３０の代わりにリフレッシュ制御部３３２を備える点において第１の実施の形態と異なる。
　リフレッシュ制御部３３２は、ホストコンピュータ１００からモード切替信号を受け取る。このモード切替信号は、通常モードおよびリフレッシュモードのいずれかへの切り替えを指示する信号である。ここで、通常モードは、リードやライトを行うためのモードである。リフレッシュ制御部３３２は、モード切替信号によりリフレッシュモードに切り替えられた場合に、不揮発性メモリ４００の全アドレスを順に指定してリードリクエストを発行する。そして、リフレッシュ制御部３３２は、訂正数がＮ以上であれば、リフレッシュリクエストおよびビットセレクト信号を不揮発性メモリ４００に供給する。
　また、第３の実施の形態のホストコンピュータ１００は、例えば、アクセス頻度が一定以下に低下した場合にリフレッシュモードに切り替え、そうでない場合に通常モードに切り替える。
　図２０は、第３の実施の形態におけるストレージ２００の動作の一例を示すフローチャートである。第３の実施の形態におけるストレージ２００の動作は、ステップＳ９０７の代わりにステップＳ９０８を実行する点以外は、第２の実施の形態と同様である。
　コマンドがリードコマンドでない場合（ステップＳ９０６：Ｎｏ）、または、ステップＳ９０５の後、もしくは、ステップＳ９３０およびＳ９２１の後、メモリコントローラ３００は、リフレッシュモードに切り替えられたか否かを判断する（ステップＳ９０８）。リフレッシュモードに切り替えられた場合に（ステップＳ９０８：Ｙｅｓ）、メモリコントローラ３００は、ステップＳ９４０およびＳ９２０を実行する。
　リフレッシュモードに切り替えられていない場合に（ステップＳ９０８：Ｎｏ）、または、ステップＳ９４０およびＳ９２０の両方が終了した後、メモリコントローラ３００は、ステップＳ９０２に戻る。
　図２１は、第３の実施の形態におけるコントローラ側リード処理の一例を示すフローチャートである。第３の実施の形態におけるコントローラ側リード処理は、ステップＳ９１５およびＳ９１６を実行しない点以外は、第１の実施の形態のコントローラ側リード・リフレッシュ処理と同様である。
　図２２は、第３の実施の形態におけるコントローラ側リフレッシュ処理の一例を示すフローチャートである。第３の実施の形態のコントローラ側リフレッシュ処理は、ステップＳ９４１およびＳ９４９の代わりにステップＳ９５０、Ｓ９５１およびＳ９５２を実行する点以外は、第２の実施の形態と同様である。
　メモリコントローラ３００は、不揮発性メモリ４００の先頭アドレスをリードアドレスに設定し（ステップＳ９５０）、ステップＳ９４２乃至Ｓ９４８を実行する。そして、訂正数がＮに満たない場合（ステップＳ９４６：Ｎｏ）、または、ステップＳ９４７もしくはステップＳ９４８の後、メモリコントローラ３００は、リードアドレスが不揮発性メモリ４００の最後のアドレスであるか否かを判断する（ステップＳ９５１）。最後のアドレスでない場合に（ステップＳ９５１：Ｎｏ）、メモリコントローラ３００は、次のアドレスをリードアドレスに設定し（ステップＳ９５２）、ステップＳ９４２に戻る。一方、最後のアドレスである場合に（ステップＳ９５１：Ｙｅｓ）、メモリコントローラ３００は、コントローラ側リフレッシュ処理を終了する。
　このように、本技術の第３の実施の形態によれば、メモリコントローラ３００は、リフレッシュモードに設定された際にリフレッシュを行うため、アクセス効率を向上させることができる。
　　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、メモリコントローラ３００は、エラー数が所定の許容値以上となった場合にリフレッシュリクエストを発行していた。しかし、エラーには、ＲＤエラーやＲＴＮエラーの種類があり、ＲＤエラーでは、「１」が「０」に反転するなどの一定のパターンしか見られない。このため、エラーのパターンに関わらず、エラー数がＮ個以上になった際にリフレッシュを行うと、ＲＤエラーでないエラーしか生じなかった際にもリフレッシュリクエストが発行されてアクセス効率が低下するおそれがある。このため、ＲＤエラーが想定される一定のパターンのエラー数が所定の許容値以上の際にメモリコントローラ３００がリフレッシュリクエストを発行することが望ましい。この第４の実施の形態のメモリコントローラ３００は、一定のパターンのエラー数がＮ’個以上になった際にメモリコントローラ３００がリフレッシュリクエストを発行する点において第１の実施の形態と異なる。
　図２３は、第４の実施の形態におけるコントローラ側リード・リフレッシュ処理の一例を示すフローチャートである。第４の実施の形態のコントローラ側リード・リフレッシュ処理は、ステップＳ９１５の代わりにステップＳ９１８を実行する点において第１の実施の形態と異なる。
　復号データの出力（ステップＳ９１４）の後、メモリコントローラ３００は、「０」から「１」に訂正されたエラー数が許容値Ｎ’（Ｎ’は整数）以上であるか否かを判断する（ステップＳ９１８）。訂正数がＮ’以上である場合には（ステップＳ９１８：Ｙｅｓ）、メモリコントローラ３００は、ステップＳ９１６を実行する。一方、訂正数がＮ’未満である場合（ステップＳ９１８：Ｎｏ）、または、ステップＳ９１７の後、メモリコントローラ３００は、コントローラ側リード・リフレッシュ処理を終了する。
　このように、本技術の第４の実施の形態によれば、メモリコントローラ３００は、一定のパターンのエラー数が許容値以上である場合にリフレッシュを行うため、そのパターン以外のエラーのメモリセルを除いてリフレッシュすることができる。これにより、不要なリフレッシュを抑制して、メモリセルの劣化を防止することができる。
　　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、不揮発性メモリ４００として２値メモリセルを想定していたが多値メモリセルを設けてもよい。この第５の実施の形態のメモリシステムは、不揮発性メモリ４００として、多値メモリセルを備える点において第１の実施の形態と異なる。
　図２４は、第５の実施の形態における不揮発性メモリ４００の一構成例を示すブロック図である。第５の実施の形態の不揮発性メモリ４００は、メモリセルアレイ４２０の代わりにメモリセルアレイ４２１を備える点において第１の実施の形態と異なる。
　メモリセルアレイ４２１は、二次元格子状に複数の多値メモリが設けられた点において第１の実施の形態と異なる。多値メモリセルのそれぞれには、複数のビットが保持される。
　図２５は、第５の実施の形態における読み出しを繰り返した後のメモリセルの抵抗分布の一例を示す図である。同図における縦軸は、メモリセルのセル数であり、横軸は、抵抗値である。ＲｅＲＡＭの多値メモリセルでは、その抵抗分布は、２つの閾値（Ｒｒｅｆ１_ＨおよびＲｒｅｆ１_Ｌなど）を境に３つの分布に分かれている。これらは、例えば、低抵抗状態（ＬＲＳ）、中抵抗状態（ＭＲＳ：Middle-Resistance State）、および、高抵抗状態（ＨＲＳ）と呼ばれる。ＬＲＳには、例えば、「１」の値が割り当てられ、ＭＲＳには「２」が割り当てられ、ＨＲＳには「０」が割り当てられる。
　また、図２５における点線の曲線は、書き換え直後のメモリセルの状態を示し、実線の曲線は、センス信号による読み出しの繰り返しにより変化したメモリセルの状態を示す。同図に例示するように、読み出しが繰り返されると抵抗値が高抵抗側へずれてしまう。このＲＤにより、「１」を書き込んだビットから、ＭＲＳに対応する「２」が読み出されるＲＤエラーが発生してしまう。あるいは、「２」を書き込んだビットから、ＨＲＳに対応する「０」が読み出されるＲＤエラーが発生してしまう。同図における斜線部分は、ＲＤエラーが生じた部分を示す。
　図２６は、第５の実施の形態における読み出し回数の増加に伴う抵抗値の変化の一例を示す図である。同図における縦軸は、抵抗値であり、横軸は読み出し回数を示す。同図におけるａは、ＬＲＳに対応する「１」が書き込まれたメモリセルの抵抗値の変化を示す図である。左端の１回目の読み出しでは、抵抗値が参照抵抗値Ｒｒｅｆ１_Ｌより低く、「１」の値が正常に読み出される。そして、読み出しの繰り返しに伴ってＲＤにより抵抗値が上昇し、ｍ’回目において参照抵抗値Ｒｒｅｆ１_Ｌを超えたものとする。この結果、ＭＲＳに対応する「２」の値が誤って読み出されるＲＤエラーが生じる。
　メモリコントローラ３００は、ｍ’回目のリードデータからエラーを検出するとリフレッシュリクエストを発行し、不揮発性メモリ４００は、参照抵抗値をＲｒｅｆ２_ＬおよびＲｒｅｆ２_Ｈに変更して、ｍ’＋１回目の再読み出しを行う。ＲＤエラーであれば、ｍ’＋１回目では、正しい論理値「１」が読み出される。この場合に不揮発性メモリ４００は、そのメモリセルを「１」に書き換える。
　また、図２６におけるｂは、ＭＲＳに対応する「２」が書き込まれたメモリセルの抵抗値の変化を示す図である。左端の１回目の読み出しでは、抵抗値が参照抵抗値Ｒｒｅｆ１_ＨおよびＲｒｅｆ１_Ｌの間であり、「２」の値が正常に読み出される。そして、読み出しの繰り返しに伴ってＲＤにより抵抗値が上昇し、ｎ’回目において参照抵抗値Ｒｒｅｆ１_Ｈを超えたものとする。この結果、ＨＲＳに対応する「０」の値が誤って読み出されるＲＤエラーが生じる。
　メモリコントローラ３００は、ｎ’回目のリードデータからエラーを検出するとリフレッシュリクエストを発行し、不揮発性メモリ４００は、参照抵抗値をＲｒｅｆ２_ＬおよびＲｒｅｆ２_Ｈに変更して、ｎ’＋１回目の再読み出しを行う。ＲＤエラーであれば、ｎ’＋１回目では、正しい論理値「２」が読み出される。この場合に不揮発性メモリ４００は、そのメモリセルを「２」に書き換える。
　このように、本技術の第５の実施の形態によれば、不揮発性メモリ４００が、複数の閾値を基準としてリードデータをメモリセルごとに読み出し、それらの閾値を変えて再リードデータを読み出すため、多値メモリセルをメモリセルとして用いることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）第１の閾値を基準として複数のメモリセルの各々からリードデータを読み出すリード処理を行うリード処理部と、
　前記リードデータの誤りの有無を検出して前記複数のメモリセルのうち前記誤りのあるメモリセルを特定する誤り検出部と、
　前記第１の閾値と異なる第２の閾値を基準として前記特定されたメモリセルからデータを再リードデータとして読み出す再リード処理を行う再リード処理部と、
　前記特定されたメモリセルのうち前記再リードデータの値が前記リードデータと異なるメモリセルに対して前記再リードデータへのデータの書き換えをリフレッシュ処理として行うリフレッシュ処理部と
を具備するメモリシステム。
（２）前記特定されたメモリセルのうち所定のパターンの前記誤りが生じたメモリセルに対して前記再リード部に前記再リード処理を実行させるリフレッシュ制御部をさらに具備する
前記（１）記載のメモリシステム。
（３）前記誤りのあるメモリセルに割り当てられたアドレスを保持するアドレス保持部をさらに具備し、
　前記リフレッシュ制御部は、所定の条件が満たされた場合には前記保持されたアドレスを読み出して当該アドレスを指定して前記リード処理部に前記リード処理を実行させる
前記（２）記載のメモリシステム。
（４）前記所定の条件は、前記保持されたアドレスの個数が所定個数を超えることである前記（２）または（３）記載のメモリシステム。
（５）前記所定の条件は、前記リフレッシュ処理の実行を指示するリフレッシュコマンドを前記リフレッシュ制御部が受信したことである
前記（２）または（３）記載のメモリシステム。
（６）前記複数のメモリセルは、前記複数のアドレスのいずれかが各々に割り当てられた複数の区画に分割され、
　前記リフレッシュ制御部は、前記リフレッシュ処理を行うためのリフレッシュモードが設定された場合には前記複数のアドレスのそれぞれを順に指定して前記リード処理部に前記リード処理を実行させる
前記（２）に記載のメモリシステム。
（７）前記リフレッシュ制御部は、前記所定のパターンの前記誤りの個数が許容値を超える場合には前記特定されたメモリセルのうち前記所定のパターンの前記誤りが生じたメモリセルに対して前記再リード部に前記再リード処理を実行させる
前記（２）から（５）のいずれかに記載のメモリシステム。
（８）前記複数のメモリセルのそれぞれは、複数のビットを含むデータを保持し、
　前記第１および第２の閾値のそれぞれは、複数の閾値を含む
前記（１）から（７）のいずれかに記載のメモリシステム。
（９）前記メモリセルの特性値は、データが読み出されるたびに特定の方向へ変化し、
　前記第２の閾値は、前記第１の閾値から前記特定の方向へ変化させた値である
前記（１）から（８）のいずれかに記載のメモリシステム。
（１０）複数のメモリセルと、
　第１の閾値を基準として前記複数のメモリセルの各々からリードデータを読み出すリード処理を行うリード処理部と、
　前記第１の閾値と異なる第２の閾値を基準として前記リードデータに誤りのあるメモリセルの各々からデータを再リードデータとして読み出す再リード処理を行う再リード処理部と、
　前記リードデータに誤りのある前記メモリセルのうち前記再リードデータの値が前記リードデータと異なるメモリセルに対して前記再リードデータへのデータの書き換えをリフレッシュ処理として行うリフレッシュ処理部と
を具備する記憶装置。
（１１）リード処理部が、第１の閾値を基準として複数のメモリセルの各々からリードデータを読み出すリード処理を行うリード処理手順と、
　誤り検出部が、前記リードデータの誤りの有無を検出して前記特定されたメモリセルのうち前記誤りのあるメモリセルを特定する誤り検出手順と、
　再リード処理部が、前記第１の閾値と異なる第２の閾値を基準として前記特定されたメモリセルからデータを再リードデータとして読み出す再リード処理を行う再リード処理手順と、
　リフレッシュ処理部が、前記特定されたメモリセルのうち前記再リードデータの値が前記リードデータと異なるメモリセルに対して前記再リードデータへのデータの書き換えをリフレッシュ処理として行うリフレッシュ処理手順と
を具備するメモリシステムの制御方法。
　１００　ホストコンピュータ
　２００　ストレージ
　３００　メモリコントローラ
　３０１　ホストインターフェース
　３０２　ＲＡＭ
　３０３　ＣＰＵ
　３０４　ＥＣＣ処理部
　３０５　ＲＯＭ
　３０６、４５０　バス
　３０７　メモリインターフェース
　３１０　ライト制御部
　３２０、３２１　リード制御部
　３３０、３３１、３３２　リフレッシュ制御部
　３４０　アドレスレジスタ
　４００　不揮発性メモリ
　４１０　データバッファ
　４２０、４２１　メモリセルアレイ
　４３０　ドライバ
　４４０　アドレスデコーダ
　４６０　制御インターフェース
　４７０　メモリ制御部
　４７１　リクエストデコーダ
　４７２　ライト処理部
　４７３　リード処理部
　４７４　再リード処理部
　４７５　リフレッシュ処理部

Claims (11)

  1. 　第１の閾値を基準として複数のメモリセルの各々からリードデータを読み出すリード処理を行うリード処理部と、
    　前記リードデータの誤りの有無を検出して前記複数のメモリセルのうち前記誤りのあるメモリセルを特定する誤り検出部と、
    　前記第１の閾値と異なる第２の閾値を基準として前記特定されたメモリセルからデータを再リードデータとして読み出す再リード処理を行う再リード処理部と、
    　前記特定されたメモリセルのうち前記再リードデータの値が前記リードデータと異なるメモリセルに対して前記再リードデータへのデータの書き換えをリフレッシュ処理として行うリフレッシュ処理部と
    を具備するメモリシステム。
  2. 　前記特定されたメモリセルのうち所定のパターンの前記誤りが生じたメモリセルに対して前記再リード部に前記再リード処理を実行させるリフレッシュ制御部をさらに具備する
    請求項１記載のメモリシステム。
  3. 　前記誤りのあるメモリセルに割り当てられたアドレスを保持するアドレス保持部をさらに具備し、
    　前記リフレッシュ制御部は、所定の条件が満たされた場合には前記保持されたアドレスを読み出して当該アドレスを指定して前記リード処理部に前記リード処理を実行させる
    請求項２記載のメモリシステム。
  4. 　前記所定の条件は、前記保持されたアドレスの個数が所定個数を超えることである
    請求項２記載のメモリシステム。
  5. 　前記所定の条件は、前記リフレッシュ処理の実行を指示するリフレッシュコマンドを前記リフレッシュ制御部が受信したことである
    請求項２記載のメモリシステム。
  6. 　前記複数のメモリセルは、前記複数のアドレスのいずれかが各々に割り当てられた複数の区画に分割され、
    　前記リフレッシュ制御部は、前記リフレッシュ処理を行うためのリフレッシュモードが設定された場合には前記複数のアドレスのそれぞれを順に指定して前記リード処理部に前記リード処理を実行させる
    請求項２記載のメモリシステム。
  7. 　前記リフレッシュ制御部は、前記所定のパターンの前記誤りの個数が許容値を超える場合には前記特定されたメモリセルのうち前記所定のパターンの前記誤りが生じたメモリセルに対して前記再リード部に前記再リード処理を実行させる
    請求項６記載のメモリシステム。
  8. 　前記複数のメモリセルのそれぞれは、複数のビットを含むデータを保持し、
    　前記第１および第２の閾値のそれぞれは、複数の閾値を含む
    請求項１記載のメモリシステム。
  9. 　前記メモリセルの特性値は、データが読み出されるたびに特定の方向へ変化し、
    　前記第２の閾値は、前記第１の閾値から前記特定の方向へ変化させた値である
    請求項１記載のメモリシステム。
  10. 　複数のメモリセルと、
    　第１の閾値を基準として前記複数のメモリセルの各々からリードデータを読み出すリード処理を行うリード処理部と、
    　前記第１の閾値と異なる第２の閾値を基準として前記リードデータに誤りのあるメモリセルの各々からデータを再リードデータとして読み出す再リード処理を行う再リード処理部と、
    　前記リードデータに誤りのある前記メモリセルのうち前記再リードデータの値が前記リードデータと異なるメモリセルに対して前記再リードデータへのデータの書き換えをリフレッシュ処理として行うリフレッシュ処理部と
    を具備する記憶装置。
  11. 　リード処理部が、第１の閾値を基準として複数のメモリセルの各々からリードデータを読み出すリード処理を行うリード処理手順と、
    　誤り検出部が、前記リードデータの誤りの有無を検出して前記特定されたメモリセルのうち前記誤りのあるメモリセルを特定する誤り検出手順と、
    　再リード処理部が、前記第１の閾値と異なる第２の閾値を基準として前記特定されたメモリセルからデータを再リードデータとして読み出す再リード処理を行う再リード処理手順と、
    　リフレッシュ処理部が、前記特定されたメモリセルのうち前記再リードデータの値が前記リードデータと異なるメモリセルに対して前記再リードデータへのデータの書き換えをリフレッシュ処理として行うリフレッシュ処理手順と
    を具備するメモリシステムの制御方法。
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