JP7097792B2 - メモリ装置及びその動作方法 - Google Patents

Description

本発明は、メモリ装置及びその動作方法に関するものである。

低い電力を消費すると共に高い集積度を有するメモリ装置に対する要求が増えるにつれて、様々な種類の次世代メモリ装置に対する研究が活発に進められている。最近では、相変化特性を有する情報格納素子の抵抗を調節してデータを格納及び削除することができるメモリ装置が次世代メモリ装置として活発に研究されている。

本発明の技術的思想が解決しようとする課題の一つは、メモリセルが相変化特性を有する情報格納素子を含むメモリ装置であって、データを読み出す読み出し動作により情報格納素子で発生する抵抗変化を効果的に補償することができるメモリ装置を提供することである。

本発明の一実施形態によるメモリ装置は、スイッチ素子、及び上記スイッチ素子と連結され、相変化物質を有する情報格納素子を有するメモリセルを複数含むメモリセルアレイと、上記メモリセルに第１読み出し電流を入力して第１読み出し電圧を検出し、上記メモリセルに第２読み出し電流を入力して第２読み出し電圧を検出し、上記第１読み出し電圧を用いて判断した上記メモリセルの第１状態が、上記第２読み出し電圧を用いて判断した上記メモリセルの第２状態と互いに異なると、上記情報格納素子の抵抗値を低くする補償電流を上記メモリセルに入力するメモリコントローラと、を含む。

本発明の一実施形態によるメモリ装置は、スイッチ素子、及び上記スイッチ素子と連結され、相変化物質を有する情報格納素子を有するメモリセルを複数含むメモリセルアレイと、上記メモリセルに読み出し電流を入力して第１読み出し電圧及び第２読み出し電圧を順次に検出し、上記第１読み出し電圧に基づいて上記メモリセルがセット（Ｓｅｔ）状態であると判断され、上記第２読み出し電圧に基づいて上記メモリセルがリセット（Ｒｅｓｅｔ）状態であると判断されると、上記メモリセルを上記セット状態に設定する補償電流を上記メモリセルに入力するメモリコントローラと、を含む。

本発明の一実施形態によるメモリ装置は、セット（Ｓｅｔ）状態及びリセット（Ｒｅｓｅｔ）状態のいずれか一つの状態を有する複数のメモリセルを有するメモリセルアレイと、上記メモリセルアレイに対する読み出し動作を行う間に、上記複数のメモリセルの中から上記セット状態を有する第１メモリセルを選択し、上記第１メモリセルの中から上記リセット状態に転換された第２メモリセルを選択し、上記第２メモリセルを上記セット状態に設定する補償電流を上記第２メモリセルに入力するメモリコントローラと、を含む。

本発明の一実施形態によるメモリ装置の動作方法は、複数のメモリセルのそれぞれから第１読み出し電圧を読み出す段階と、上記第１読み出し電圧を用いて上記複数のメモリセルのうち、セット（Ｓｅｔ）状態を有する第１メモリセルを判断する段階と、上記第１メモリセルのそれぞれから第２読み出し電圧を読み出す段階と、上記第２読み出し電圧を用いて上記第１メモリセルのうち、リセット（Ｒｅｓｅｔ）状態を有する第２メモリセルを判断する段階と、上記第２メモリセルに、上記メモリセルの状態をセット状態に設定する補償電流を入力する段階と、を含む。

本発明の一実施形態によると、読み出し動作によりメモリセルで発生する可能性がある抵抗変化を相殺するための補償電流を、抵抗変化が発生したメモリセルのみに選択的に入力することができる。したがって、読み出し動作中に発生した情報格納素子の抵抗変化を効果的に補償してセンシングマージンを確保し、それにより、メモリ装置の動作特性を改善することができる。

本発明の多様で有益な利点と効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解されることができる。

本発明の一実施形態によるメモリ装置を簡単に示したブロック図である。 本発明の一実施形態によるメモリ装置に含まれるメモリセルアレイを示した図である。 本発明の一実施形態によるメモリ装置に含まれるメモリセルの構造を簡単に示した図である。 （ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。 （ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。 （ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。 （ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。 （ａ）、（ｂ）及び（ｃ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。 （ａ）及び（ｂ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。 （ａ）、（ｂ）及び（ｃ）は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。 本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。 本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。 本発明の一実施形態によるメモリ装置の読み出し動作で発生する可能性があるメモリセルの抵抗変化を補償する方法を説明するために提供される図である。 本発明の一実施形態によるメモリ装置の読み出し動作で発生する可能性があるメモリセルの抵抗変化を補償する方法を説明するために提供される図である。 本発明の一実施形態によるメモリ装置の読み出し動作で発生する可能性があるメモリセルの抵抗変化を補償する方法を説明するために提供される図である。 本発明の一実施形態によるメモリ装置を含む電子機器を簡単に示したブロック図である。

以下、添付した図面を参照して、本発明の好ましい実施形態を下記の通り説明する。

図１は、本発明の一実施形態によるメモリ装置を簡単に示したブロック図である。図２は、本発明の一実施形態によるメモリ装置に含まれるメモリセルアレイを簡単に示した図である。

先ず、図１を参照すると、本発明の一実施形態によるメモリ装置１０は、メモリコントローラ２０と、メモリセルアレイ３０と、を含むことができる。メモリコントローラ２０は、コントロールロジック２１、ロードライバ２２、及びコラムドライバ２３などを含むことができる。メモリセルアレイ３０は、複数のメモリセルＭＣを含むことができる。

一実施形態において、ロードライバ２２は、ワードラインＷＬを介してメモリセルＭＣと連結されることができ、コラムドライバ２３は、ビットラインＢＬを介してメモリセルＭＣと連結されることができる。一実施形態において、ロードライバ２２は、データを記録するか又はデータを読み出すメモリセルＭＣを選択するためのアドレスデコーダ回路を含むことができ、コラムドライバ２３は、メモリセルＭＣにデータを記録するか又はメモリセルＭＣからデータを読み出す、読み出し／書き込み回路を含むことができる。ロードライバ２２とコラムドライバ２３の動作は、コントロールロジック２１により制御されることができる。

図２を参照すると、本発明の一実施形態によるメモリセルアレイ３０は、複数のメモリセルＭＣを含むことができる。メモリセルＭＣのそれぞれは、複数のワードラインＷＬ及び複数のビットラインＢＬが交差する地点に設けられることができる。すなわち、メモリセルＭＣのそれぞれは、一つのワードラインＷＬと一つのビットラインＢＬに連結されることができる。

メモリセルＭＣのそれぞれは、スイッチ素子ＳＷと情報格納素子ＶＲとを含むことができる。一実施形態において、スイッチ素子ＳＷは、ＰＮ接合ダイオード、ショットキーダイオード、及びオボニック閾値スイッチ（ＯＴＳ）のうち、少なくとも一つを含むことができる。一方、一実施形態において、情報格納素子ＶＲは、カルコゲナイド（Ｃｈａｌｃｏｇｅｎｉｄｅ）物質及び超格子（Ｓｕｐｅｒ－ｌａｔｔｉｃｅ）のいずれか一つを有する相変化物質から形成されることができる。すなわち、情報格納素子ＶＲは、加熱時間及び温度などによって非晶質相と結晶質相に相変化が可能な相変化物質を含むことができる。

メモリコントローラ２０は、複数のワードラインＷＬと複数のビットラインＢＬを介して、複数のメモリセルＭＣのそれぞれに含まれる情報格納素子ＶＲの相変化物質を非晶質相又は結晶質相に相変化させることで、データを記録するか又は消去することができる。一実施形態において、メモリコントローラ２０は、メモリセルＭＣに含まれる情報格納素子ＶＲの相変化物質を非晶質相に相変化させることで、情報格納素子ＶＲの抵抗を増加させ、データを記録することができる。それに対して、メモリコントローラ２０は、メモリセルＭＣに含まれる情報格納素子ＶＲの相変化物質を結晶質相に相変化させることで、情報格納素子ＶＲの抵抗を減少させ、データを消去することができる。

図３は、本発明の一実施形態によるメモリ装置に含まれるメモリセルの構造を簡単に示した図である。

図３を参照すると、本発明の一実施形態によるメモリ装置に含まれるメモリセル１００は、第１ワードライン１０１とビットライン１０３との間に設けられる第１メモリ領域ＭＣ１、及び第２ワードライン１０２とビットライン１０３との間に設けられる第２メモリ領域ＭＣ２を含むことができる。第１メモリ領域ＭＣ１と第２メモリ領域ＭＣ２は、それぞれ独立したメモリセルとして動作することができる。

第１メモリ領域ＭＣ１は、第１加熱電極１１０、第１情報格納素子１２０、及び第１スイッチ素子１３０などを含むことができる。第１スイッチ素子１３０は、第１スイッチ電極１３１、第２スイッチ電極１３２、及びその間に配置される第１選択層１３３などを含むことができる。一実施形態において、第１選択層１３３は、オボニック閾値スイッチ（Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈ、ＯＴＳ）物質を含むことができる。第１スイッチ電極１３１と第２スイッチ電極１３２との間に閾電圧より大きい電圧が印加されると、第１選択層１３３を介して電流が流れることができる。

第１情報格納素子１２０は、相変化物質を含むことができ、一実施形態において、カルコゲナイド物質を含むことができる。一例として、第１情報格納素子１２０は、Ｇｅ－Ｓｂ－Ｔｅ（ＧＳＴ）を含むことができ、第１情報格納素子１２０に含まれる元素の種類及びその化学的組成比に応じて第１情報格納素子１２０の結晶化温度、溶融点、結晶化エネルギーによる相変化速度などが決定されることができる。

第２メモリ領域ＭＣ２は、第１メモリ領域ＭＣ１と類似した構造を有することができる。図３を参照すると、第２メモリ領域ＭＣ２は、第２加熱電極１４０、第２情報格納素子１５０、及び第２スイッチ素子１６０などを含むことができる。第２加熱電極１４０、第２情報格納素子１５０、及び第２スイッチ素子１６０のそれぞれの構造及び特徴は、第１加熱電極１１０、第１情報格納素子１２０、及び第１スイッチ素子１３０と類似することができる。以下、第１メモリ領域ＭＣ１を例示として参照し、データを記録及び消去する方法を説明する。

第１ワードライン１０１とビットライン１０３を介して電圧が供給されると、第１加熱電極１１０と第１情報格納素子１２０との間の界面で上記電圧によるジュール熱（Ｊｏｕｌｅ Ｈｅａｔ）が発生することがある。上記ジュール熱により第１情報格納素子１２０を構成する相変化物質が非晶質相から結晶質相に変わるか、又は結晶質相から非晶質相に変わることができる。第１情報格納素子１２０は、非晶質相で高い抵抗を有することができ、結晶質相で低い抵抗を有することができる。第１情報格納素子１２０の抵抗値によってデータ‘０’又は‘１’が定義されることができ、一例として、第１情報格納素子１２０が非晶質相で高い抵抗を有するとき、第１メモリ領域ＭＣ１にデータ‘１’が格納されたと定義されることができる。

第１メモリ領域ＭＣ１にデータ‘１’を格納するために、第１ワードライン１０１とビットライン１０３を介してリセット（Ｒｅｓｅｔ）電圧を供給することができる。上記リセット電圧は、第１スイッチ素子１３０に含まれるオボニック閾値スイッチ物質の閾電圧より大きい。よって、第１スイッチ素子１３０を介して電流が流れることができる。上記リセット電圧により第１情報格納素子１２０に含まれる相変化物質は結晶質相から非晶質相に変わることができ、これにより、第１メモリ領域ＭＣ１にデータ‘１’を格納することができる。一実施形態において、第１情報格納素子１２０に含まれる相変化物質が非晶質相を有する場合をリセット状態と定義することができる。

一方、第１メモリ領域ＭＣ１にデータ‘０’を格納するために、第１情報格納素子１２０に含まれる相変化物質を非晶質相から結晶質相に戻すことができる。一例として、第１ワードライン１０１とビットライン１０３を介して所定のセット（Ｓｅｔ）電圧を供給することができる。上記セット電圧により、第１情報格納素子１２０に含まれる相変化物質が非晶質相から結晶質相に変わることができる。一例として、上記セット電圧の最大値は、上記リセット電圧の最大値より小さいことがあり、上記セット電圧が供給される時間は、上記リセット電圧が供給される時間より短いことがある。一実施形態において、第１情報格納素子１２０に含まれる相変化物質が結晶質相を有する場合を、セット状態と定義することができる。また、他の実施形態では、第１情報格納素子１２０が有する抵抗値を変化させ、第１情報格納素子１２０に２つ以上のビットで示されるデータを格納することもできる。

上述したように、情報格納素子１２０、１５０に含まれる相変化物質の状態によって情報格納素子１２０、１５０の抵抗値が変わることができ、メモリコントローラは、情報格納素子１２０、１５０の抵抗からメモリ領域ＭＣ１、ＭＣ２に格納されたデータを判断することができる。したがって、情報格納素子１２０、１５０に含まれる相変化物質の状態によって示される情報格納素子１２０、１５０の抵抗差が大きいほど、メモリコントローラがデータを正確に記録するか又は読み出すことができる。

図４及び図５は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。

本発明の一実施形態によるメモリ装置は、メモリコントローラ２２０がメモリセル２１０に供給する電源により動作することができる。図４（ａ）を参照すると、メモリコントローラ２２０は、メモリセル２１０に電流又は電圧などを入力して、メモリセル２１０にデータを格納するか、又はメモリセル２１０に格納されたデータを読み出すことができる。

メモリセル２１０は、下部電極２１１、加熱電極２１２、情報格納素子２１４、スイッチ素子２１５、及び上部電極２１６などを含むことができる。図４（ａ）には示されていないが、下部電極２１１と上部電極２１６は、ワードライン又はビットラインなどを介してメモリセル２１０がメモリコントローラ２２０から電流又は電圧を供給されることができる。加熱電極２１２の周辺には絶縁層２１３が設けられることができ、加熱電極２１２と隣接する情報格納素子２１４の一部の領域２１４ａで相変化が発生してメモリセル２１０の抵抗が変わることができる。メモリコントローラ２２０は、情報格納素子２１４で発生する相変化を用いてメモリセル２１０の抵抗を増加又は減少させることで、メモリセル２１０にデータを格納することができる。

一実施形態において、メモリコントローラ２２０は、メモリセル２１０の抵抗値を読み出すために、メモリセル２１０に所定の読み出し（ｒｅａｄ）電流を供給することができる。メモリコントローラ２２０は、上記読み出し電流が入力される間に、メモリセル２１０から読み出し（ｒｅａｄ）電圧を測定し、上記読み出し電圧を所定の基準電圧と比較することで、メモリセル２１０に格納されたデータを判断することができる。

図４（ｂ）は、メモリセルＭＣからデータを読み出す、読み出し回路２３０を簡単に示した回路図である。図４（ｂ）を参照すると、メモリセルＭＣは、スイッチ素子ＳＷと情報格納素子ＶＲを含むことができ、スイッチ素子ＳＷは、オボニック閾値スイッチ（ＯＴＳ）素子として実現されることができ、情報格納素子ＶＲは、相変化物質を含む可変抵抗として実現されることができる。一実施形態において、情報格納素子ＶＲに含まれる相変化物質は、ＧＳＴ（Ｇｅ－Ｓｂ－Ｔｅ）などを含むことができる。

読み出し回路２３０は、メモリセルＭＣに格納されたデータを読み出すために所定のバイアス電流Ｉ_ＢをメモリセルＭＣに供給することができる。一実施形態において、バイアス電流Ｉ_Ｂは、クランピングトランジスタＭ１を介してメモリセルＭＣに供給されることができる。クランピングトランジスタＭ１は、ゲート端子に入力されるクランピング電圧Ｖ_{ＣＬＡＭＰ}により動作することができ、クランピングトランジスタＭ１により第１ノードＮ１の電圧が適切な範囲内でクランピングされることができる。一実施形態において、クランピングトランジスタＭ１により、第１ノードＮ１の電圧は、情報格納素子ＶＲに含まれる相変化物質の閾電圧より小さくクランピングされることができる。

第１ノードＮ１の電圧は、センスアンプＳＡにより所定の基準電圧Ｖ_ＲＥＦと比較されることができる。一実施形態において、情報格納素子ＶＲが非晶質相を有する場合、メモリセルＭＣの読み出し電圧が基準電圧Ｖ_ＲＥＦより大きくなり得る。一方、情報格納素子ＶＲが結晶質相を有する場合、メモリセルＭＣの読み出し電圧が基準電圧Ｖ_ＲＥＦより小さくなり得る。メモリコントローラは、読み出し回路２３０の出力信号ＯＵＴを用いて、メモリセルＭＣに格納されたデータを判断することができる。したがって、情報格納素子ＶＲが非晶質状態を有するときに第１ノードＮ１で測定される電圧と、情報格納素子ＶＲが結晶質状態を有するときに第１ノードＮ１で測定される電圧との差が大きいほど、メモリコントローラがメモリセルＭＣに格納されたデータを正確に判断することができる。情報格納素子ＶＲが非晶質状態を有するときに第１ノードＮ１で測定される電圧と、情報格納素子ＶＲが結晶質状態を有するときに第１ノードＮ１で測定される電圧との差は、センシングマージンと定義されることができる。

図５は、情報格納素子の状態に応じたメモリセルＭＣの電流－電圧特性を示したグラフである。図５（ａ）は、メモリセルＭＣに含まれたスイッチ素子がダイオードとして実現された一実施形態を示したグラフである。一方、図５（ｂ）は、メモリセルＭＣに含まれたスイッチ素子がオボニック閾値スイッチ（ＯＴＳ）素子として実現された一実施形態を示したグラフである。図５（ａ）及び図５（ｂ）を参照して説明する実施形態において、セット（Ｓｅｔ）状態は、情報格納素子が結晶質状態を有する場合に該当することができ、リセット（Ｒｅｓｅｔ）状態は、情報格納素子が非晶質状態を有する場合に該当することができる。

先ず、図５（ａ）を参照すると、スイッチ素子としてダイオードを含むメモリセルＭＣがリセット状態を有する場合、メモリセルＭＣに印加される電圧が情報格納素子の臨界電圧Ｖ_{ＴＨ＿ＧＳＴ}より大きいと、スナップバック（ｓｎａｐ ｂａｃｋ）現象が発生することがある。それに対して、図５（ａ）に示した一実施形態において、メモリセルＭＣがセット状態を有する場合には、メモリセルＭＣに印加される電圧の増加によるスナップバック現象が発生しないことがある。

次に、図５（ｂ）を参照すると、スイッチ素子としてオボニック閾値スイッチ（ＯＴＳ）素子を含むメモリセルＭＣがリセット状態を有する場合、メモリセルＭＣに印加される電圧が情報格納素子の臨界電圧Ｖ_{ＴＨ＿ＧＳＴ}より大きくなると、スナップバック現象が発生することがある。また、図５（ｂ）に示した一実施形態では、メモリセルＭＣがセット状態を有する場合にもスナップバック現象が発生することがある。図５（ｂ）を参照すると、メモリセルＭＣがセット状態を有する場合のスナップバック現象は、メモリセルＭＣに印加される電圧がスイッチ素子の臨界電圧Ｖ_{ＴＨ＿ＯＴＳ}より大きくなる時点で発生することがある。

したがって、メモリセルＭＣがスイッチ素子としてオボニック閾値スイッチ（ＯＴＳ）素子を含む場合、セット状態のメモリセルＭＣからデータを読み出す、読み出し動作でスナップバック現象が発生することがある。読み出し動作で発生するスナップバック現象により、セット状態のメモリセルＭＣに含まれた情報格納素子で相変化が発生することがあり、これが情報格納素子の抵抗値の増加をもたらすことがある。すなわち、読み出し動作で発生するスナップバック現象により、セット状態のメモリセルＭＣの抵抗値が増加することがあり、これが、メモリセルＭＣのセンシングマージンの減少につながり、メモリ装置の動作特性を低下させることがある。

図６は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。一実施形態において、図６は、メモリ装置に含まれるメモリセルの状態による読み出し電圧の分布を示したグラフである。

図６は、一般的なメモリ装置の読み出し動作を説明するために提供される図である。先ず、図６（ａ）を参照すると、セット（Ｓｅｔ）状態を有するメモリセルの読み出し電圧分布を示した第１セット読み出し電圧分布３００と、リセット（Ｒｅｓｅｔ）状態を有するメモリセルの読み出し電圧分布を示したリセット読み出し電圧分布３１０が示されている。第１セット読み出し電圧分布３００とリセット読み出し電圧分布３１０との間にはセンシングマージンＳＭが存在することができ、センシングマージンＳＭ内に基準電圧Ｖ_ＲＥＦが定義されることができる。メモリコントローラの読み出し回路は、各メモリセルから読み出した読み出し電圧を基準電圧Ｖ_ＲＥＦと比較することで、各メモリセルの状態をセット状態とリセット状態のいずれの一つであるかを判断することができる。

メモリコントローラがメモリセルに対して読み出し動作を行うと、セット状態を有するメモリセルのうち、少なくとも一部でスナップバック現象が発生することがあり、それにより、セット状態を有するメモリセルの抵抗が増加することがある。スナップバック現象が発生することにより、図６（ｂ）に示したように、第１セット読み出し電圧分布３００の中間値及び／又は偏差が増加して、セット（Ｓｅｔ）状態を有するメモリセルの読み出し電圧が第２セット読み出し電圧分布３０１を示し得る。

セット読み出し電圧分布が第１セット読み出し電圧分布３００から第２セット読み出し電圧分布３０１に変わるため、その後の読み出し動作において、少なくとも一部のメモリセルの状態をセット状態とリセット状態のいずれの一つであるかを正確に判断できないという問題が発生する可能性がある。図６（ａ）及び図６（ｂ）を参照すると、特定のメモリセルの読み出し電圧Ｖ_ＲＤが読み出し動作によるスナップバック現象により増加することがあり、よって、該当するメモリセルの状態をセット状態とリセット状態のいずれの一つであるかを正確に判断できない可能性がある。

本発明では、上記のような問題を解決するために、読み出し動作によりセット状態であると判断されたメモリセルのうち、少なくとも一部に対して、読み出し動作の後に補償電流を入力することができる。上記補償電流は、スナップバック現象によりセット状態のメモリセルで増加した抵抗を再び減少させることができる。

図７及び図８は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。

図７は、本発明の一実施形態によるメモリ装置の読み出し動作において、メモリコントローラがメモリセルに入力する読み出し信号と補償電流を示したタイミングダイアグラムである。先ず、図７（ａ）を参照すると、メモリコントローラは、第１読み出し動作と第２読み出し動作を行うために、メモリセルに読み出し信号を順次に２回入力することができる。一実施形態において、第１読み出し動作のために入力される読み出し信号と、第２読み出し動作のために入力される読み出し信号とは、互いに同じであるか又は異なることができる。

メモリコントローラは、第２読み出し動作が完了した直後、すなわち２回目の読み出し信号の入力が終了した後、直ちに補償電流をメモリセルに入力することができる。一実施形態において、補償電流は、セット状態のメモリセルのうち、読み出し信号により抵抗が増加したと判断される一部のメモリセルのみに入力されることができる。

一実施形態において、メモリコントローラは、データを読み出したいメモリセルのそれぞれに１回目の読み出し信号を入力して、メモリセルのそれぞれの状態をセット状態とリセット状態のいずれか一つであると判断することができる。その後、メモリコントローラは、セット状態であると判断されたメモリセルに対してのみ、選択的に２回目の読み出し信号を入力して、第２読み出し動作を行うことができる。メモリコントローラは、第２読み出し動作によりリセット状態を有すると判断されたメモリセルのみに補償電流を入力することができる。

本発明の一実施形態では、メモリコントローラがメモリセルからデータを読み出す、読み出し動作の後に補償電流をメモリセルに入力して、メモリ装置の安定的な動作を確保することができる。また、セット状態を有すると判断されたメモリセルのうち、読み出し動作により抵抗が増加した一部のメモリセルのみに選択的に補償電流を入力することで、メモリ装置の消費電力を効率的に管理することができる。一実施形態において、メモリコントローラは、第１読み出し動作でセット状態であると判断されたメモリセルに対してのみ、第２読み出し動作を行い、第２読み出し動作でリセット状態であると判断されたメモリセルのみに補償電流を選択的に入力することができる。

次に、図７（ｂ）を参照すると、メモリコントローラは、メモリセルに２回にわたって読み出し信号を入力して、第１読み出し動作と第２読み出し動作を順次に行うことができ、第２読み出し動作が完了してから所定の遅延時間Ｔ_Ｄが経過した後、補償電流をメモリセルに入力することができる。一実施形態において、遅延時間Ｔ_Ｄは、メモリ装置のリードレイテンシ（ｒｅａｄ ｌａｔｅｎｃｙ）に対応することができる。図７（ａ）に示した一実施形態と同様に、補償電流は、第１読み出し動作でセット状態であると判断され、第２読み出し動作でリセット状態であると判断された一部のメモリセルのみに入力されることができる。

また、図７（ｂ）に示した一実施形態において、補償電流は、メモリセルから読み出したデータを出力する時間の間に、入力されることができる。一実施形態において、メモリセルから読み出したデータを出力する時間は、メモリセルから読み出したデータをページバッファに記録する時間であることができる。図７（ｂ）に示した一実施形態では、読み出し動作の後に補償電流を入力する動作と、メモリセルから読み出したデータを出力する動作を同時に処理することで、読み出し動作に要する時間を効率的に管理することができる。

図８は、メモリ装置に含まれるメモリセルの状態による読み出し電圧の分布を示したグラフである。先ず、図８（ａ）は、第１読み出し動作が行われる前に、メモリセルが有するセット読み出し電圧分布４００と、リセット読み出し電圧分布４１０を示したグラフである。図８（ａ）を参照すると、メモリコントローラは、第１読み出し動作を行ってメモリセルから第１読み出し電圧Ｖ_ＲＤ１を読み出すことができる。第１読み出し電圧Ｖ_ＲＤ１は、センシングマージンＳＭに属する基準電圧Ｖ_ＲＥＦより小さく、よって、メモリコントローラは、上記メモリセルの状態をセット状態であると判断することができる。

図８（ｂ）は、第１読み出し動作が完了した後、セット読み出し電圧分布４０１と、リセット読み出し電圧分布４１０を示したグラフである。図８（ｂ）を参照すると、第１読み出し動作によりセット状態を有するメモリセルのうち、少なくとも一部の抵抗が増加して、セット読み出し電圧分布４０１がグラフの右側に移動し得る。一実施形態において、上記メモリセルの読み出し電圧は、第１読み出し電圧Ｖ_ＲＤ１から第２読み出し電圧Ｖ_ＲＤ２に増加し得る。

本発明の一実施形態において、メモリコントローラは、第１読み出し動作でセット状態であると判断されたメモリセルに対して、第２読み出し動作を行うことができる。上記メモリセルの場合、メモリコントローラが行う第２読み出し動作でリセット状態であると判断されることができる。すなわち、メモリコントローラは、第１読み出し動作により上記メモリセルの抵抗が増加したと判断することができる。

メモリコントローラは、第２読み出し動作でリセット状態であると判断された上記メモリセルに対して、第２読み出し動作が完了した後に補償電流を入力することができる。図８（ｃ）を参照すると、補償電流が入力されることにより、上記メモリセルの読み出し電圧が、第２読み出し電圧Ｖ_ＲＤ２から第１読み出し電圧Ｖ_ＲＤ１に減少することができる。図８（ｃ）に示されたように、補償電流によりセット読み出し電圧分布４００が第１読み出し動作の前と類似した状態に復元されることができ、よって、セット状態のメモリセルとリセット状態のメモリセルとの間にセンシングマージンＳＭを十分に確保することができる。

図９乃至図１１は、本発明の一実施形態によるメモリ装置の動作を説明するために提供される図である。

図９は、本発明の一実施形態によるメモリ装置の読み出し動作において、メモリコントローラがメモリセルに入力する読み出し信号と補償電流を示したタイミングダイアグラムである。図９に示した一実施形態において、メモリコントローラは、１回の読み出し動作を行う間に、メモリセルのそれぞれから第１読み出し電圧と第２読み出し電圧を順次に読み出すことができる。

先ず、図９（ａ）を参照すると、メモリコントローラは、メモリセルに読み出し信号を入力し、第１読み出し電圧と第２読み出し電圧のそれぞれを順次に検出することができる。すなわち、図９（ａ）に示した一実施形態では、１回の読み出し動作で第１読み出し電圧と第２読み出し電圧を両方とも検出することができる。一実施形態において、メモリ装置が行う読み出し動作は、メモリセルに連結されたビットラインとワードラインのいずれか一つに電流又は電圧を供給するフリーチャージ区間、及びフリーチャージ動作で供給された電流と電圧を用いて、メモリセルに含まれた情報格納素子の抵抗値を測定するデベロップ区間を含むことができる。読み出し動作により情報格納素子の抵抗値が変わらない理想的な場合を仮定すると、デベロップ区間の間、メモリセルで検出される読み出し電圧は一定の値を有することができる。

但し、上述したように、セット状態のメモリセルから読み出し電圧を読み出す場合、読み出し信号によりセット状態のメモリセルに含まれた情報格納素子の抵抗が増加することがある。したがって、１回の読み出し動作に含まれるデベロップ区間の間に、セット状態のメモリセルで検出される読み出し電圧が互いに異なる値を有することがある。図９（ａ）に示した一実施形態では、デベロップ区間の間に、第１読み出し電圧と第２読み出し電圧を順次に検出し、第１読み出し電圧と第２読み出し電圧とが互いに異なるか、又は第１読み出し電圧と第２読み出し電圧とのそれぞれにより判断されるメモリセルの状態が互いに異なる場合、該当するメモリセルに補償電流を入力することができる。図９（ａ）に示した一実施形態において、補償電流は、読み出し動作が完了した後、直ちに入力されることができる。

図９（ｂ）に示した一実施形態の動作は、図９（ａ）に示した一実施形態と類似することができる。すなわち、メモリコントローラは、メモリセルのそれぞれに読み出し信号を入力して１回の読み出し動作を行う間に、第１読み出し電圧と第２読み出し電圧を順次に読み出すことができる。第１読み出し電圧と第２読み出し電圧とのそれぞれにより判断したメモリセルの状態が互いに異なると、メモリコントローラは、該当するメモリセルに補償電流を入力することができる。図９（ｂ）に示した一実施形態では、読み出し動作が完了してから所定の遅延時間Ｔ_Ｄが経過した後、補償電流をメモリセルに入力することができる。

図９（ｂ）に示した一実施形態において、補償電流は、メモリセルから読み出したデータを出力する時間の間に、入力されることができる。一実施形態において、メモリセルから読み出したデータを出力する時間は、メモリセルから読み出したデータをページバッファに記録する時間であることができる。図９（ｂ）に示した一実施形態では、読み出し動作の後に補償電流を入力する動作と、メモリセルから読み出したデータを出力する動作を同時に処理することで、読み出し動作を行ってメモリセルから読み出したデータを出力することに要する時間を効率的に管理することができる。

図９（ａ）及び図９（ｂ）を参照して説明した実施形態において、メモリコントローラは、第１読み出し電圧によりセット状態であると判断されたメモリセルに対してのみ、第２読み出し電圧を検出することができる。また、第１読み出し電圧と第２読み出し電圧とのそれぞれにより判断した状態が互いに異なるメモリセルに対してのみ、補償電流を入力することができる。一実施形態において、メモリコントローラは、第１読み出し電圧によりセット状態であると判断され、第２読み出し電圧によりリセット状態であると判断されたメモリセルに対してのみ、補償電流を入力することができる。したがって、メモリ装置の動作安定性を確保すると同時に、消費電力を効率的に管理することができる。

図１０は、メモリ装置に含まれるメモリセルの状態による読み出し電圧の分布を示したグラフである。先ず、図１０（ａ）は、読み出し動作が行われる前にメモリセルが有するセット読み出し電圧分布５００と、リセット読み出し電圧分布５１０を示したグラフである。図１０（ａ）を参照すると、メモリコントローラは、デベロップ区間の第１時点でメモリセルから第１読み出し電圧Ｖ_ＲＤ１を読み出すことができる。第１読み出し電圧Ｖ_ＲＤ１は、基準電圧Ｖ_ＲＥＦより小さく、よって、メモリコントローラは、上記メモリセルの状態をセット状態であると判断することができる。

図１０（ｂ）は、読み出し動作によりセット状態のメモリセルで相変化が発生する場合の、セット読み出し電圧分布５０１とリセット読み出し電圧分布５１０を示したグラフである。図１０（ｂ）を参照すると、セット状態を有するメモリセルのうち、少なくとも一部の抵抗が増加して、セット読み出し電圧分布５０１がグラフの右側に移動し得る。したがって、メモリコントローラがデベロップ区間の第２時点にメモリセルから読み出す読み出し電圧は、第１読み出し電圧Ｖ_ＲＤ１より大きい第２読み出し電圧Ｖ_ＲＤ２であり得る。

本発明の一実施形態において、メモリコントローラは、第１読み出し電圧Ｖ_ＲＤ１によりセット状態であると判断されたメモリセルから第２読み出し電圧Ｖ_ＲＤ２を検出することができる。図１０（ｂ）を参照すると、第１読み出し電圧Ｖ_ＲＤ１によりセット状態であると判断されたメモリセルのうちの少なくとも一部は、第２読み出し電圧Ｖ_ＲＤ２によりリセット状態であると判断されることがある。

メモリコントローラは、第２読み出し電圧Ｖ_ＲＤ２によりリセット状態であると判断されたメモリセルに補償電流を入力することができる。図１０（ｃ）を参照すると、補償電流が入力されることにより、メモリセルのセット読み出し電圧分布５００がグラフの左側に移動することができる。すなわち、補償電流によりセット読み出し電圧分布５００が読み出し動作の前と類似した状態に復元されることができ、よって、セット状態のメモリセルとリセット状態のメモリセルとの間にセンシングマージンＳＭが十分に確保されることができる。

図１１及び図１２は、本発明の一実施形態によるメモリ装置の動作を説明するために提供されるフローチャートである。

先ず、図１１を参照すると、本発明の一実施形態によるメモリ装置の動作は、メモリコントローラがメモリセルから第１読み出し電圧を取得してメモリセルの第１状態を判断することにより開始することができる（Ｓ１０）。メモリコントローラは、メモリセルのそれぞれの抵抗値を示す読み出し電圧を検出して所定の基準電圧と比較し、比較の結果によってメモリセルがセット（Ｓｅｔ）状態であるか、又はリセット（Ｒｅｓｅｔ）状態であるかを判断することができる。Ｓ１０の段階でメモリコントローラは、第１読み出し電圧が基準電圧より大きいと、第１状態をリセット状態であると判断し、第１読み出し電圧が基準電圧より小さいと、第１状態をセット状態であると判断することができる。

一方、メモリコントローラは、メモリセルから第２読み出し電圧を取得してメモリセルの第２状態を判断することができる（Ｓ１１）。一実施形態において、メモリコントローラは、第１読み出し電圧と第２読み出し電圧を順次に検出することができる。Ｓ１０の段階と同様に、メモリコントローラは、第２読み出し電圧が基準電圧より大きいと、第２状態をリセット状態であると判断し、第２読み出し電圧が基準電圧より小さいと、第２状態をセット状態であると判断することができる。

メモリセルの第１状態と第２状態は、順次に行われる互いに異なる読み出し動作で判断されるか、又は一つの読み出し動作で判断されることができる。一実施形態において、メモリコントローラは、第１読み出し動作で第１読み出し電圧を検出してメモリセルの第１状態を判断し、第１読み出し動作の後に別途に行われる第２読み出し動作で第２読み出し電圧を検出してメモリセルの第２状態を判断することができる。一方、メモリコントローラは、１回の読み出し動作で第１読み出し電圧と第２読み出し電圧を両方とも検出することもできる。

メモリコントローラは、メモリセルの第１状態と第２状態とが互いに同一の状態を示すか否かを比較することができる（Ｓ１２）。Ｓ１２の段階の判断の結果、第１状態と第２状態とが互いに異なる状態であると、メモリコントローラは該当するメモリセルに補償電流を入力することができる（Ｓ１３）。Ｓ１２の段階の判断の結果、第１状態と第２状態とが互いに異なる状態であると、メモリコントローラは、読み出し動作により該当するメモリセルの情報格納素子で相変化が発生したと判断することができる。補償電流は、該当するメモリセルの情報格納素子で発生した相変化を再び戻すための電流であることができる。補償電流の入力が完了すると、メモリコントローラは、メモリセルから読み出したデータを出力することができる（Ｓ１４）。一方、Ｓ１２の段階の判断の結果、第１状態と第２状態とが互いに同一の状態であると、メモリコントローラは、該当するメモリセルに対する補償電流の入力なしに、データを出力することができる（Ｓ１４）。一方、Ｓ１４の段階でメモリコントローラが出力するデータは、第１読み出し電圧に基づいて決定することができる。

次に、図１２を参照すると、本発明の一実施形態によるメモリ装置の動作は、メモリコントローラが複数のメモリセルから第１読み出し電圧を取得することにより開始することができる（Ｓ２０）。メモリコントローラは、Ｓ２０の段階で取得した第１読み出し電圧を所定の基準電圧と比較して、第１読み出し電圧が基準電圧より小さいセット（Ｓｅｔ）状態を有する第１メモリセルが上記複数のメモリセルの中に存在するか否かを判断することができる（Ｓ２１）。Ｓ２１の段階の判断の結果、第１メモリセルが存在しないと、メモリコントローラは、複数のメモリセルから読み出したデータを出力することができる。

一方、Ｓ２１の段階の判断の結果、第１メモリセルが存在すると、メモリコントローラは、第１メモリセルから第２読み出し電圧を取得することができる（Ｓ２２）。すなわち、メモリコントローラは、第１読み出し電圧によりセット状態を有すると判断された第１メモリセルのみで第２読み出し電圧を取得することができる。したがって、第１読み出し電圧によりリセット状態を有すると判断されたメモリセルからも第２読み出し電圧を取得する動作を省略することができ、消費電力を減少させることができる。第１読み出し電圧と第２読み出し電圧は、互いに異なる読み出し動作で検出されるか、又は１回の読み出し動作で順次に検出されることができる。

メモリコントローラは、第２読み出し電圧を所定の基準電圧と比較して、第１メモリセルの中に第２メモリセルが存在するか否かを判断することができる（Ｓ２３）。Ｓ２３の段階で第２メモリセルは、第１メモリセルのうち、状態がリセット状態に変更されたメモリセルであることができる。一実施形態において、メモリコントローラは、第１メモリセルのうち、第２読み出し電圧が基準電圧より大きい少なくとも一部のメモリセルを、第２メモリセルであると判断することができる。

Ｓ２３の段階の判断の結果、第２メモリセルが存在しないと、メモリコントローラは、メモリセルから読み出したデータを出力することができる（Ｓ２５）。一方、Ｓ２３の段階の判断の結果、第２メモリセルが存在すると、メモリコントローラは、第２メモリセルに補償電流を入力することができる（Ｓ２４）。補償電流は、読み出し動作により第２メモリセルの情報格納素子で発生した相変化を再び戻すための電流であることができる。補償電流の入力が完了すると、メモリコントローラは、メモリセルから読み出したデータを出力することができる（Ｓ２５）。Ｓ２５の段階でメモリコントローラが出力するデータは、第１読み出し電圧に基づいて決定することができる。

図１３乃至図１５は、本発明の一実施形態によるメモリ装置の読み出し動作で発生することがあるメモリセルの抵抗変化を補償する方法を説明するために提供される図である。

図１３乃至図１５に示した一実施形態において、メモリ装置６００は、４個のワードラインＷＬ１～ＷＬ４と、４個のビットラインＢＬ１～ＢＬ４とが交差する地点に配置される１６個のメモリセルＳ１～Ｓ８、Ｒ１～Ｒ８を含むことができる。但し、ワードラインＷＬ１～ＷＬ４とビットラインＢＬ１～ＢＬ４の個数、及びメモリセルＳ１～Ｓ８、Ｒ１～Ｒ８の個数は、説明の便宜のためのものであり、多様に変形されることができる。

図１３を参照すると、メモリセルＳ１～Ｓ８、Ｒ１～Ｒ８のそれぞれは、セット（Ｓｅｔ）状態とリセット（Ｒｅｓｅｔ）状態のいずれか一つの状態を有することができる。メモリコントローラは、所定の読み出し信号をメモリセルＳ１～Ｓ８、Ｒ１～Ｒ８のそれぞれに入力し、メモリセルＳ１～Ｓ８、Ｒ１～Ｒ８のそれぞれから第１読み出し電圧を検出することができる。メモリコントローラは、第１読み出し電圧を所定の基準電圧と比較して、メモリセルＳ１～Ｓ８、Ｒ１～Ｒ８のそれぞれの状態を判断することができる。一実施形態において、メモリセルＳ１～Ｓ８、Ｒ１～Ｒ８のそれぞれの状態は、読み出し電圧が基準電圧より大きいと、リセット状態であると判断され、読み出し電圧が基準電圧より小さいと、セット状態であると判断されることができる。

メモリコントローラは、メモリセルＳ１～Ｓ８、Ｒ１～Ｒ８の中からセット状態であると判断された第１メモリセルＳ１～Ｓ８を選択することができる。図１４を参照すると、第１読み出し電圧を読み出す読み出し動作により、セット状態を有する第１メモリセルＳ１～Ｓ８のうち、少なくとも一部で相変化が発生して抵抗値が増加することがある。第１メモリセルＳ１～Ｓ８のうち、第１読み出し電圧を読み出す、読み出し動作により相変化が発生した一部のメモリセルは、第２メモリセルＳ４～Ｓ７と定義されることができる。

メモリコントローラは、第１メモリセルＳ１～Ｓ８のうち、第２メモリセルＳ４～Ｓ７を判別するために、第１メモリセルＳ１～Ｓ８から第２読み出し電圧を読み出すことができる。第２読み出し電圧は、第１読み出し電圧と同一の読み出し動作で検出されるか、又は第１読み出し電圧とは別途の読み出し動作で検出されることもできる。第２メモリセルＳ４～Ｓ７から検出される第２読み出し電圧は、他の第１メモリセルＳ１～Ｓ３、Ｓ８から検出された第２読み出し電圧よりも相対的に大きい値を有することができる。これは、第１読み出し電圧を読み出す読み出し動作により、第２メモリセルＳ４～Ｓ７の情報格納素子で相変化が発生したためである。

図１５を参照すると、メモリコントローラは、第２メモリセルＳ４～Ｓ７に補償電流を入力することができる。上記補償電流により、第２メモリセルＳ４～Ｓ７のそれぞれの情報格納素子で発生した相変化が復旧され、抵抗値が減少することができる。したがって、図１５に示したように、読み出し動作が完了した後のメモリセルＳ１～Ｓ８、Ｒ１～Ｒ８の状態が、読み出し動作の前のメモリセルＳ１～Ｓ８、Ｒ１～Ｒ８の状態と同一であることができる。

図１６は、本発明の一実施形態によるメモリ装置を含む電子機器を簡単に示したブロック図である。

図１６に示した実施形態による電子機器１０００は、ディスプレイ１０１０、通信部１０２０、メモリ装置１０３０、プロセッサ１０４０、及び入出力部１０５０などを含むことができる。ディスプレイ１０１０、通信部１０２０、メモリ装置１０３０、プロセッサ１０４０、及び入出力部１０５０などの構成要素は、バス１０６０を介して互いに通信することができる。上述した構成要素の他に、電子機器１０００は、電源装置、ポートなどをさらに含むことができる。

プロセッサ１０４０は、特定の演算や命令語及びタスクなどを行うことができる。プロセッサ１０４０は、中央処理装置（ＣＰＵ）、マイクロプロセッサーユニット（ＭＣＵ）、又はアプリケーションプロセッサ（ＡＰ）などであることができ、バス１０６０を介してディスプレイ１０１０、通信部１０２０、メモリ装置１０３０、入出力部１０５０などの他の構成要素と通信することができる。

図１６に示した電子機器１０００に含まれるメモリ装置１０３０は、本発明の様々な実施形態によるメモリ装置であることができる。一例として、メモリ装置１０３０は、メモリコントローラ１０３１とメモリセルアレイ１０３２を含むことができ、図１乃至図１５を参照して説明した様々な実施形態により動作することができる。メモリ装置１０３０は、プロセッサ１０４０が伝達する命令に応答してデータを格納するか、出力するか、又は削除することができる。

本発明は、上述した実施形態及び添付した図面により限定されるものではなく、添付した特許請求の範囲により限定するものとする。したがって、特許請求の範囲に記載された本発明の技術的思想を逸脱しない範囲内で、当技術分野の通常の知識を有する者により様々な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するものとする。

１０： メモリ装置
２０、２２０： メモリコントローラ
３０： メモリセルアレイ
１００、２１０： メモリセル
２３０： 読み出し回路

Claims (10)

1. スイッチ素子、及び前記スイッチ素子と連結され、相変化物質を有する情報格納素子を有するメモリセルを複数含むメモリセルアレイと、
   前記メモリセルに第１読み出し電流を入力して第１読み出し電圧を検出し、前記メモリセルに第２読み出し電流を入力して第２読み出し電圧を検出し、前記第１読み出し電圧を用いて判断した前記メモリセルの第１状態が、前記第２読み出し電圧を用いて判断した前記メモリセルの第２状態と互いに異なると、前記第２読み出し電圧を検出した後に、前記情報格納素子の抵抗値を低くする補償電流を前記メモリセルに入力するメモリコントローラと、を含むメモリ装置。
2. 前記メモリコントローラは、前記第１状態がセット状態であり、前記第２状態がリセット状態であると、前記補償電流を前記メモリセルに入力する、請求項１に記載のメモリ装置。
3. 前記メモリコントローラは、前記補償電流を入力する前記メモリセルの状態を前記セット状態であると判断する、請求項２に記載のメモリ装置。
4. 前記メモリコントローラは、前記第１読み出し電圧と前記第２読み出し電圧との差に基づいて、前記補償電流の大きさ及び前記補償電流の入力時間のうち少なくとも一つを調節する、請求項１に記載のメモリ装置。
5. 前記補償電流の入力時間は、前記第１読み出し電流及び前記第２読み出し電流のそれぞれの入力時間より長い、請求項４に記載のメモリ装置。
6. 前記メモリコントローラは、前記第１状態と前記第２状態とが同一であり、前記第２読み出し電圧と前記第１読み出し電圧との差が所定の基準値より大きいと、前記補償電流を前記メモリセルに入力する、請求項１に記載のメモリ装置。
7. スイッチ素子、及び前記スイッチ素子と連結され、相変化物質を有する情報格納素子を有するメモリセルを複数含むメモリセルアレイと、
   前記メモリセルに読み出し電流を入力して第１読み出し電圧及び第２読み出し電圧を一回の読み出し動作の間に順次に検出し、前記第１読み出し電圧に基づいて前記メモリセルがセット状態であると判断され、前記第２読み出し電圧に基づいて前記メモリセルがリセット状態であると判断されると、前記メモリセルを前記セット状態に設定する補償電流を前記メモリセルに入力するメモリコントローラと、を含むメモリ装置。
8. セット状態及びリセット状態のいずれか一つの状態を有する複数のメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイに対する読み出し動作を行う間に、前記複数のメモリセルの中から前記セット状態を有する第１メモリセルを選択し、前記第１メモリセルの中から前記リセット状態に転換された第２メモリセルを選択し、前記第２メモリセルを前記セット状態に設定する補償電流を前記第２メモリセルに入力するメモリコントローラと、を含むメモリ装置。
9. 前記メモリコントローラは、前記複数のメモリセルに読み出し電流が入力される間に、前記第１メモリセルを選択するための１次センシングと、前記第２メモリセルを選択するための２次センシングを順次に行う、請求項８に記載のメモリ装置。
10. 前記メモリコントローラは、前記読み出し電流のデベロップ区間の間に、前記１次センシング及び前記２次センシングを順次に行う、請求項９に記載のメモリ装置。
    

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