KR20130136341A - 반도체 장치 및 그 동작 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에서 발생하는 멀티 비트 에러를 구제할 수 있는 반도체 장치 및 그 동작 방법에 관한 것이다.
본 발명에 의한 반도체 장치의 동작 방법은 제 1 기억 장치에 대한 요청을 수신하는 단계; 제 1 기억 장치의 요청된 주소에서 멀티 비트 에러가 발생한 경험이 있는지 확인하는 단계; 멀티 비트 에러가 발생했던 경험이 있으면 제 1 기억 장치 대신 제 2 기억 장치에 대하여 요청을 처리하는 단계를 포함한다. 본 발명에 의한 반도체 장치는 제 1 기억 장치에 대한 요청을 처리하기 위하여 제 1 기억 장치에 대한 제어 동작을 수행하는 제어기를 포함하되, 제어기는 제 1 기억 장치의 요청된 주소에서 멀티 비트 에러가 발생한 경험이 있는 경우 제 1 기억 장치를 대체하는 제 2 기억 장치에 대하여 요청을 처리하기 위한 제어 동작을 수행한다.
본 발명에 의한 반도체 장치의 동작 방법은 제 1 기억 장치에 대한 요청을 수신하는 단계; 제 1 기억 장치의 요청된 주소에서 멀티 비트 에러가 발생한 경험이 있는지 확인하는 단계; 멀티 비트 에러가 발생했던 경험이 있으면 제 1 기억 장치 대신 제 2 기억 장치에 대하여 요청을 처리하는 단계를 포함한다. 본 발명에 의한 반도체 장치는 제 1 기억 장치에 대한 요청을 처리하기 위하여 제 1 기억 장치에 대한 제어 동작을 수행하는 제어기를 포함하되, 제어기는 제 1 기억 장치의 요청된 주소에서 멀티 비트 에러가 발생한 경험이 있는 경우 제 1 기억 장치를 대체하는 제 2 기억 장치에 대하여 요청을 처리하기 위한 제어 동작을 수행한다.
Description
본 발명은 반도체 장치 및 그 동작 방법에 관한 것이다. 보다 구체적으로 본 발명은 멀티 비트 에러를 구제할 수 있는 반도체 장치 및 그 동작 방법에 관한 것이다.
도 1은 종래의 반도체 장치(10)를 나타내는 블록도이다.
종래의 반도체 장치(10)는 외부의 요청에 따라 데이터를 송수신하는 데이터 버퍼(11), 반도체 메모리 장치(1)로부터 읽은 데이터의 에러를 감지 및 수정하는 ECC 블록(12)을 포함한다.
ECC 블록(12)은 쓰기 요청이 있는 경우 데이터에 대응하는 패리티 정보를 생성하여 반도체 메모리 셀 어레이(2)에 데이터와 함께 저장한다.
ECC 블록(12)은 읽기 요청이 있는 경우 반도체 메모리 셀 어레이(2)로부터 데이터에 에러가 있는지 판단한다. 이를 위하여 ECC 블록(12)은 데이터와 함께 저장된 패리티 정보를 이용한다.
종래의 반도체 장치(10)에 포함된 ECC 블록(2)은 단일 비트 에러가 발생하는 경우 이를 감지하여 수정할 수 있다. 그러나 예를 들어 2 비트 이상의 멀티 비트 에러가 발생하는 경우 이를 감지할 수는 있으나 이를 수정하는 것이 불가능하다.
본 발명은 반도체 메모리 장치에서 멀티 비트 에러가 발생하는 경우 오류가 발생한 셀을 구제하여 데이터의 신뢰성을 보장할 수 있는 반도체 장치 및 그 동작 방법을 제공하는 것을 목적으로 한다.
본 발명은 반도체 메모리 장치에서 발생한 단일 비트 에러가 멀티 비트 에러로 발전하는 문제를 관리함으로써 데이터의 신뢰성을 보장할 수 있는 반도체 장치 및 그 동작 방법을 제공하는 것으로 목적으로 한다.
본 발명은 멀티 비트 에러가 발생한 반도체 메모리 장치의 저장 공간을 별도의 기억 장치를 이용하여 구제함으로써 데이터의 신뢰성을 보장할 수 있는 반도체 장치 및 그 동작 방법을 제공하는 것을 목적으로 한다.
본 발명은 반도체 메모리 장치에서 발생한 단일 비트 에러 중에서 하드 에러와 소프트 에러를 구분하는 반도체 장치 및 그 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 제 1 기억 장치에 대한 요청을 수신하는 단계, 상기 제 1 기억 장치의 상기 요청된 주소에서 멀티 비트 에러가 발생한 경험이 있는지 판단하는 단계, 상기 멀티 비트 에러가 발생했던 경험이 있으면 상기 제 1 기억 장치 대신 제 2 기억 장치에 대하여 상기 요청을 처리하는 단계를 포함한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 제 1 기억 장치의 상기 요청된 주소에서 단일 비트 에러가 발생한 경험이 있는지 판단하는 단계, 상기 단일 비트 에러가 발생한 경험이 있으면 상기 제 1 기억 장치에 대한 요청을 처리하는 단계 및 상기 제 1 기억 장치에 대한 요청을 처리한 후 상기 제 1 기억 장치로부터 출력된 데이터에 멀티 비트 에러가 존재하는 경우 상기 요청된 주소에 대응하는 멀티 비트 에러 발생 정보를 기록하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 단일 비트 에러가 발생한 경험이 있으면 상기 제 1 기억 장치에 대한 요청을 상기 제 2 기억 장치에 대해서도 처리하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 요청은 읽기 요청 또는 쓰기 요청 중 어느 하나일 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 제 1 기억 장치에 대한 요청을 처리한 후 상기 제 1 기억 장치로부터 출력된 데이터에 단일 비트에러가 존재하면 상기 요청된 주소에 대응하는 상기 단일 비트 에러 발생 정보를 업데이트하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 제 1 기억 장치로부터 출력된 데이터의 상기 단일 비트 에러를 정정하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 제 1 기억 장치의 상기 요청된 주소에서 단일 비트 에러 또는 상기 멀티 비트 에러 중 어느 것도 발생한 경험이 없으면 상기 제 1 기억 장치에 대한 요청을 처리하는 단계 및 상기 제 1 기억 장치로부터 출력된 데이터에 단일 비트 에러가 존재하면 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 기록하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 제 1 기억 장치로부터 출력된 데이터에 멀티 비트 에러가 존재하면 에러를 보고하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 멀티 비트 에러 발생 정보는 상기 제 2 기억 장치에 저장될 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 단일 비트 에러 발생 정보는 상기 제 2 기억 장치에 저장될 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 제 2 기억 장치에서 상기 단일 비트 에러 발생 정보 중 소프트 에러 정보를 제거하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 소프트 에러 정보를 제거하는 단계는 일정한 주기마다 수행될 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 소프트 에러 정보를 제거하는 단계는 상기 제 2 기억 장치 중 단일 비트 에러가 K(K는 자연수)회 이하 발생한 주소들을 1차 선택하는 단계, 상기 1차 선택된 주소들에 대하여 상기 제 1 기억 장치에 L(L은 자연수)회 읽기 요청을 수행하는 단계, 상기 제 2 기억 장치 중 단일 비트 에러가 M(M은 K+L 보다 작은 자연수)회 이하 발생한 주소들을 2차 선택하는 단계 및 상기 2차 선택된 주소들에 대응하는 단일 비트 에러 발생 정보를 상기 제 2 기억 장치로부터 삭제하는 단계를 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치는 제 1 기억 장치에 대한 요청을 수신하는 단계와 상기 제 1 기억 장치의 상기 요청된 주소에서 멀티 비트 에러가 발생한 경험이 있는지 판단하는 단계 및 상기 멀티 비트 에러가 발생했던 경험이 있으면 상기 제 1 기억 장치 대신 제 2 기억 장치에 대하여 상기 요청을 처리하는 단계를 수행하는 제어기를 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 제 1 기억 장치의 요청된 주소에서 단일 비트 에러가 발생한 경험이 있는 경우, 상기 제 1 기억 장치에 대한 요청을 처리하는 단계 및 상기 제 1 기억 장치로부터 출력된 데이터에 멀티 비트 에러가 존재하는 경우 상기 요청된 주소에 대응하는 멀티 비트 에러 발생 정보를 기록하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 단일 비트 에러가 발생했던 경험이 있으면 상기 제 1 기억 장치에 대한 요청을 상기 제 2 기억 장치에 대해서도 수행하도록 상기 제 2 기억 장치를 제어하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 요청은 읽기 요청 또는 쓰기 요청 중 어느 하나일 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 제 1 기억 장치에 대한 요청을 처리한 결과 상기 제 1 기억 장치로부터 출력된 데이터에 단일 비트 에러가 존재하면 상기 제 2 기억 장치에서 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 업데이트하도록 상기 제 2 기억 장치를 제어하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 제 1 기억 장치로부터의 데이터에 포함된 상기 단일 비트 에러를 정정하도록 ECC 블록을 제어하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 제 1 기억 장치의 상기 요청된 주소에서 단일 비트 에러 또는 상기 멀티 비트 에러 중 어느 것도 발생한 경험이 없으면 상기 요청을 처리하기 위해 상기 제 1 기억 장치를 제어하는 단계 및 처리 결과 상기 제 1 기억 장치로부터 출력된 데이터에 단일 비트 에러가 존재하면 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 기록하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 제 1 기억 장치로부터의 데이터에 멀티 비트 에러가 존재하면 에러를 보고하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 멀티 비트 에러 발생 정보는 상기 제 2 기억 장치에 저장될 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 단일 비트 에러 발생 정보는 상기 제 2 기억 장치에 저장될 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 제 2 기억 장치에 저장된 상기 단일 비트 에러 발생 정보 중 소프트 에러 정보를 제거하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 소프트 에러 정보를 제거하는 동작을 일정한 주기마다 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 소프트 에러 정보를 제거하기 위해 상기 제 2 기억 장치 중 단일 비트 에러가 K(K는 자연수)회 이하 발생한 주소들을 1차 선택하는 단계와 상기 1차 선택된 주소들에 대하여 L(L은 자연수)회 읽기 요청을 수행하기 위해 상기 제 1 기억 장치를 제어하는 단계와 상기 제 2 기억 장치 중 단일 비트 에러가 M(M은 K+L 미만의 자연수)회 이하 발생한 주소들을 2차 선택하는 단계와 상기 2차 선택된 주소들 및 이에 대응하는 단일 비트 에러 발생 정보를 삭제하도록 상기 제 2 기억 장치를 제어하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치는 상기 제 2 기억 장치를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치는 ECC 블록을 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치는 상기 요청에 대응하여 상기 제 1 기억 장치를 제어하기 위한 제어 명령을 생성하는 명령 생성부 및 상기 명령 생성부에서 생성된 제어 명령 또는 상기 제어기에서 상기 제 1 기억 장치에 대한 요청을 처리하기 위해 생성한 제어 명령 중 어느 하나를 상기 제어기의 선택에 따라 상기 제 1 기억 장치에 제공하는 제어 선택부를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치는 다수의 요청들의 처리 순서를 결정하는 중재 블록을 더 포함하고, 상기 제어기는 상기 제 1 기억 장치를 직접 제어하고자 하는 경우 상기 중재 블록의 동작을 일시적으로 정지시키는 동작을 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치는 제 1 메모리 셀 어레이, 상기 제 1 메모리 셀 어레이에서 멀티 비트 에러가 발생한 경험이 있는 주소와 이에 대응하는 데이터를 저장하는 제 2 메모리 셀 어레이 및 제어기를 포함하되, 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청을 수신하는 단계, 상기 제 1 메모리 셀 어레이의 상기 요청된 주소에서 멀티 비트 에러가 발생한 경험이 있는지 판단하는 단계 및 상기 멀티 비트 에러가 발생했던 경험이 있으면 상기 제 1 메모리 셀 어레이 대신 제 2 메모리 셀 어레이에 대하여 상기 요청을 처리하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제 2 메모리 셀 어레이는 상기 제 1 메모리 셀 어레이에서 단일 비트 에러가 발생한 경험이 있는 주소와 이에 대응하는 데이터를 더 저장하고, 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청시 상기 제 2 메모리 셀 어레이를 제어하여 상기 요청된 주소에서 단일 비트 에러가 발생한 경험이 있는지 확인하는 단계, 상기 요청된 주소에서 단일 비트 에러가 발생한 경험이 있는 경우 상기 제 1 메모리 셀 어레이에 대한 요청을 처리하는 단계 및 상기 제 1 메모리 셀 어레이에 대한 요청을 처리한 결과 상기 제 1 메모리 셀 어레이로부터 출력된 데이터에 멀티 비트 에러가 발생하면 상기 제 2 메모리 셀 어레이에 상기 요청된 주소에 대응하는 멀티 비트 에러 발생 정보를 저장하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 요청된 주소에서 단일 비트 에러가 발생했던 경험이 있으면 상기 제 1 메모리 셀 어레이에 대한 요청을 상기 제 2 메모리 셀 어레이에 대해서도 처리하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 요청은 읽기 요청 또는 쓰기 요청 중 어느 하나일 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청을 처리한 결과 상기 제 1 메모리 셀 어레이로부터 출력된 데이터에 단일 비트 에러가 발생하면 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치는 상기 제 1 메모리 셀 어레이로부터 출력된 데이터에 포함된 상기 단일 비트 에러를 정정하는 ECC 블록을 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 제 1 메모리 셀 어레이의 상기 요청된 주소에서 단일 비트 에러 또는 상기 멀티 비트 에러 중 어느 것도 발생한 경험이 없는 경우, 상기 제 1 메모리 셀 어레이에 대하여 상기 요청을 처리하는 단계 및 상기 처리 결과 상기 제 1 메모리 셀 어레이로부터의 데이터에 단일 비트 에러가 존재하면 상기 제 2 메모리 셀 어레이에 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 기록하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 제 1 메모리 셀 어레이로부터의 데이터에 멀티 비트 에러가 존재하면 에러를 보고하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 제 2 메모리 셀 어레이에 저장된 상기 단일 비트 에러 발생 정보 중 소프트 에러 정보를 제거하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 소프트 에러 정보를 제거하는 단계를 일정한 주기마다 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 소프트 에러 정보를 제거하기 위해 상기 제 2 메모리 셀 어레이 중 단일 비트 에러가 K(K는 자연수)회 이하 발생한 주소들을 1차 선택하는 단계, 상기 1차 선택된 주소들에 대하여 L(L은 자연수)회 읽기 요청을 수행하기 위해 상기 제 1 메모리 셀 어레이를 제어하는 단계, 상기 제 2 메모리 셀 어레이 중 단일 비트 에러가 M(M은 K+L 미만의 자연수)회 이하 발생한 주소들을 2차 선택하는 단계 및 상기 2차 선택된 주소들 및 이에 대응하는 단일 비트 에러 발생 정보를 삭제하도록 상기 제 2 메모리 셀 어레이를 제어하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템은 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 컨트롤러를 포함하고 상기 컨트롤러는 상기 반도체 메모리 장치에서 멀티 비트 에러가 발생한 경험이 있는 주소와 이에 대응하는 데이터를 저장하는 기억 장치 및 제어기를 포함하되, 상기 제어기는 상기 반도체 메모리 장치에 대한 요청을 수신하는 단계, 상기 반도체 메모리 장치의 상기 요청된 주소에서 멀티 비트 에러가 발생한 경험이 있는지 판단하는 단계 및 멀티 비트 에러가 발생했던 경험이 있으면 상기 반도체 메모리 장치 대신 상기 기억 장치에 대하여 상기 요청을 처리하는 단계를 포함한다.
본 발명의 일 측면에 의한 시스템에서, 상기 기억 장치는 상기 반도체 메모리 장치에서 단일 비트 에러가 발생한 경험이 있는 주소와 이에 대응하는 데이터를 더 저장하고, 상기 제어기는 상기 반도체 메모리 장치에 대한 요청시 상기 기억 장치를 제어하여 상기 요청된 주소에서 단일 비트 에러가 발생한 경험이 있는지 확인하는 단계; 상기 요청된 주소에서 단일 비트 에러가 발생한 경험이 있는 경우 상기 반도체 메모리 장치에 대한 요청을 처리하는 단계 및 상기 반도체 메모리 장치에 대한 요청을 처리한 결과 상기 반도체 메모리 장치로부터 출력된 데이터에 멀티 비트 에러가 발생하면 상기 기억 장치에 상기 요청된 주소에 대응하는 멀티 비트 에러 발생 정보를 저장하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 요청된 주소에서 단일 비트 에러가 발생했던 경험이 있으면 상기 반도체 메모리 장치에 대한 요청을 상기 기억 장치에 대해서도 처리하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 요청은 읽기 요청 또는 쓰기 요청 중 어느 하나일 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 반도체 메모리 장치에 대한 요청을 처리한 결과 상기 반도체 메모리 장치로부터 출력된 데이터에 단일 비트 에러가 발생하면 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 업데이트하도록 상기 기억 장치를 제어하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 컨트롤러는 상기 반도체 메모리 장치로부터 출력된 데이터에 포함된 상기 단일 비트 에러를 정정하는 ECC 블록을 더 포함할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 반도체 메모리 장치의 상기 요청된 주소에서 단일 비트 에러 또는 상기 멀티 비트 에러 중 어느 것도 발생한 경험이 없는 경우, 상기 요청을 처리하기 위해 상기 반도체 메모리 장치를 제어하는 단계 및 상기 처리 결과 상기 반도체 메모리 장치로부터의 데이터에 단일 비트 에러가 존재하면 상기 기억 장치에 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 기록하기 위해 상기 기억 장치를 제어하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 기억 장치에 저장된 상기 단일 비트 에러 발생 정보 중 소프트 에러 정보를 제거하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 소프트 에러 정보를 제거하는 단계를 일정한 주기마다 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 소프트 에러 정보를 제거하기 위해 상기 기억 장치 중 단일 비트 에러가 K(K는 자연수)회 이하 발생한 주소들을 1차 선택하는 단계, 상기 1차 선택된 주소들에 대하여 L(L은 자연수)회 읽기 요청을 수행하기 위해 상기 반도체 메모리 장치를 제어하는 단계, 상기 기억 장치 중 단일 비트 에러가 M(M은 K+L 미만의 자연수)회 이하 발생한 주소들을 2차 선택하는 단계 및 상기 2차 선택된 주소들 및 이에 대응하는 단일 비트 에러 발생 정보를 삭제하도록 상기 기억 장치를 제어하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 컨트롤러는 상기 요청에 대응하여 상기 반도체 메모리 장치를 제어하기 위한 제어 명령을 생성하는 명령 생성부 및 상기 명령 생성부로부터의 제어 명령 또는 상기 제어기에서 상기 제 1 기억 장치에 대한 요청을 처리하기 위해 생성한 제어 명령 중 어느 하나를 상기 제어기의 선택에 따라 상기 제 1 기억 장치에 제공하는 제어 선택부를 더 포함할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 컨트롤러는 다수의 요청들의 처리 순서를 결정하는 중재 블록을 더 포함하고, 상기 제어기는 상기 반도체 메모리 장치를 직접 제어하고자 하는 경우 상기 중재 블록의 동작을 일시적으로 정지시킬 수 있다.
본 발명에 의한 반도체 장치는 반도체 메모리 장치에서 발생하는 멀티 비트 에러를 구제함으로써 반도체 메모리 장치의 데이터 신뢰성을 보장할 수 있다.
본 발명에 의한 반도체 장치는 단일 비트 중 소프트 에러로부터 발전하는 멀티 비트 에러를 구제함으로써 반도체 메모리 장치의 데이터 신뢰성을 보장할 수 있다.
도 1은 종래의 반도체 장치의 블록도.
도 2는 본 발명에 의해 관리되는 에러의 유형을 나타내는 블록도.
도 3은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 블록도.
도 4는 본 발명의 다른 실시예에 의한 반도체 장치를 나타내는 블록도.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 장치를 나타내는 블록도.
도 6은 본 발명의 일 실시예에 의한 에러 레지스터의 구조를 나타내는 블록도.
도 7은 본 발명의 일 실시예에 의한 레지스터 제어기의 에러 관리 동작을 나타내는 순서도.
도 8은 본 발명의 일 실시예에 의한 단일 비트 소프트 에러 제거 동작을 나타내는 순서도.
도 2는 본 발명에 의해 관리되는 에러의 유형을 나타내는 블록도.
도 3은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 블록도.
도 4는 본 발명의 다른 실시예에 의한 반도체 장치를 나타내는 블록도.
도 5는 본 발명의 또 다른 실시예에 의한 반도체 장치를 나타내는 블록도.
도 6은 본 발명의 일 실시예에 의한 에러 레지스터의 구조를 나타내는 블록도.
도 7은 본 발명의 일 실시예에 의한 레지스터 제어기의 에러 관리 동작을 나타내는 순서도.
도 8은 본 발명의 일 실시예에 의한 단일 비트 소프트 에러 제거 동작을 나타내는 순서도.
이하에서는 첨부한 도면을 참조하여 본 발명에 의한 실시예를 개시한다. 이하의 개시는 본 발명에 대한 설명을 제공하기 위한 것으로서 본 발명의 권리 범위를 한정하기 위한 것은 아니다.
도 2는 본 발명에 의한 반도체 장치에서 관리되는 에러의 유형을 나타내는 블록도이다.
반도체 메모리 장치의 임의의 주소에서 한 번에 멀티 비트 에러가 발생할 확률은 거의 0에 가까운 것으로 알려져 있다. 따라서 멀티 비트 에러는 일반적으로 단일 비트 에러로부터 발전하는 것으로 보아도 무방하다.
소프트 에러(soft error)는 일시적으로 발생하였다가 곧 사라지는 형태의 에러를 의미하며 하드 에러(hard error 또는 stuck-at fault error)는 셀의 손상 등으로 인하여 특정 위치에서 고정적으로 발생하는 에러를 의미한다.
통상적으로 단일 비트 소프트 에러는 일시적으로 발생하였다가 곧 사라지므로 큰 문제를 야기하지 않는다. 그러나 단일 비트 하드 에러는 지속적으로 유지될 뿐만 아니라 또 다른 단일 비트 에러의 발생으로 인해 2 비트 이상의 멀티 비트 에러로 확장될 가능성을 내포한다.
따라서 본 발명은 단일 비트 에러, 특히 단일 비트 하드 에러로부터 발전되는 멀티 비트 에러를 관리하고 이러한 멀티 비트 에러를 구제하고자 한다.
도 3은 본 발명의 일 실시예에 의한 반도체 장치(100)의 블록도이다.
도시된 실시예는 본 발명에 의한 반도체 장치(100)가 반도체 메모리 장치(1)의 외부에 존재하는 경우를 개시한 것이다. 반도체 메모리 장치(1)의 구성은 데이터 정보와 패리티 정보를 함께 저장하거나 외부에 제공할 수 있는 것이면 족하고 특정한 종류의 반도체 메모리 장치(1)로 한정되지는 않는다.
예를 들어 반도체 메모리 장치(1)는 DRAM과 같은 휘발성 메모리 장치일 수도 있고 플래시 메모리, MRAM, STT-MRAM, PCRAM, ReRAM, FeRAM 등과 같은 비휘발성 메모리 장치일 수 있다.
도 3과 같이 본 발명의 일 실시예 의한 반도체 장치(100)가 반도체 메모리 장치(1) 외부에 위치하는 경우에 있어서 반도체 장치(100)는 메모리 컨트롤러, CPU 등의 내부에 포함될 수 있다. 다른 실시예에서 반도체 장치(100)는 메모리 컨트롤러, CPU 등의 구성요소의 외부에 별개로 존재할 수 있다.
본 실시예에 의한 반도체 장치(100)는 레지스터 제어기(110), 에러 레지스터(120), ECC 블록(130)을 포함한다. 본 실시예에 의한 반도체 장치(100)는 데이터 버퍼(10), 요청 버퍼(20), 주소 버퍼(30)를 더 포함할 수 있다.
데이터 버퍼(10)는 메모리 셀 어레이(2)에 기록할 데이터를 임시로 저장하거나 메모리 셀 어레이(2)에서 읽은 데이터를 임시로 저장하는 버퍼이고, 요청 버퍼(20)는 외부의 요청(request) 중 명령을 임시로 저장하는 버퍼이며, 어드레스 버퍼(30)는 외부의 요청 중 주소를 임시로 저장하는 버퍼이다.
ECC 블록(130)은 메모리 셀 어레이(2)에 데이터와 함께 저장된 패리티 정보를 참고하여 메모리 셀 어레이(2)에서 읽은 데이터에 발생한 에러의 종류(예를 들어 단일 비트 에러, 멀티 비트 에러)를 판별하고 에러를 수정할 수 있는 경우 이를 수정하는 기능을 수행한다. 일반적인 경우 멀티 비트 에러는 ECC 블록(130)에 의해 수정되지 못한다. ECC 블록(130)은 에러에 관한 정보(e)를 레지스터 제어기(110)에 제공한다.
레지스터 제어기(110)는 에러 레지스터(120)를 참조하여 외부 요청(예를 들어 읽기 요청 또는 쓰기 요청)에 대하여 반도체 메모리 장치(1) 및/또는 에러 레지스터(120)를 제어한다.
레지스터 제어기(110)는 요청된 주소에 대응하는 정보가 에러 레지스터(120)에 있는지 조회할 수 있다. 이에 대하여 에러 레지스터(120)는 요청된 주소에 대응하는 정보의 존재 여부(hit/miss)를 레지스터 제어기(110)에 제공한다.
레지스터 제어기(110)는 외부 요청을 반도체 메모리 장치(1) 대신 에러 레지스터(120)에 대하여 처리할 수 있다. 이를 위해 레지스터 제어기(110)는 주소/데이터/명령 신호를 에러 레지스터(120)에 제공할 수 있으며 에러 레지스터(120)로부터 데이터를 제공받을 수도 있다.
레지스터 제어기(110)는 일정한 주기를 카운팅하는 주기 카운터(111)를 포함할 수 있다. 레지스터 제어기(110)는 주기 카운터(111)의 제어에 따라 일정한 시간 간격으로 에러 레지스터(120)에서 소프트 에러를 걸러내는 동작을 수행할 수 있다. 다른 실시예에서 주기 카운터(111)는 레지스터 제어기(110)의 외부에 존재할 수도 있다. 또 다른 실시예에서 주기 카운터(111)는 반도체 장치(100)의 외부에 존재할 수도 있다.
레지스터 제어기(110)의 동작에 대해서는 아래의 도 7, 8을 참조하여 구체적으로 설명한다.
본 발명의 일 실시예에 의한 에러 레지스터(120)의 구조가 도 6에 도시되어 있다. 에러 레지스터는 주소 필드(address), 데이터 필드(data)를 포함한다. 또한 에러 레지스터는 고정 필드(fix), 유효 필드(valid), 카운터 필드(counter)를 포함한다.
주소 필드는 주소 정보를 저장하는데 여기에 저장된 주소는 메모리 셀 어레이(2)의 주소 중 어느 하나와 대응한다. 데이터 필드는 메모리 셀 어레이(2)의 해당 주소에 정상적으로 저장되어야 할 데이터를 저장한다.
고정 필드는 반도체 메모리 장치(1)의 해당 주소에서 멀티 비트 에러가 발생했는지 여부를 나타내는 정보를 저장한다. 활성화된 고정 필드는 해당 주소에 있어서 에러 레지스터(120)가 반도체 메모리 장치(1)를 대신하고 있음을 표시한다.
유효 필드와 카운터 필드는 단일 비트 에러 발생 정보를 나타낸다. 유효 필드는 에러 레지스터(120)의 해당 주소에서 단일 비트 이상의 에러가 발생했는지 여부를 나타내는 정보를 저장한다. 카운터 필드는 해당 주소의 반도체 메모리 장치(1)에서 단일 비트 에러가 발생한 회수를 저장한다.
도 4는 본 발명의 다른 실시예에 의한 반도체 장치(100)를 나타내는 블록도이다.
본 실시예에 의한 반도체 장치(100)는 반도체 메모리 장치(1)를 그 내부에 포함한다. 따라서 본 실시예에 의한 반도체 장치는 반도체 메모리 장치로 지칭될 수 있다. 이를 제외하고 본 실시예에 도시된 반도체 장치(100)의 나머지 구성들의 상호 연결관계 및 동작은 도 3에 도시된 반도체 장치와 실질적으로 동일하므로 구체적인 설명은 생략한다.
도 5는 본 발명에 의한 또 다른 실시예에 의한 반도체 장치(100)를 나타내는 블록도이다. 도 5에서는 도 3에 도시된 반도체 메모리 장치(1)가 생략되었다.
본 실시예서 반도체 장치(100)는 반도체 메모리 장치(1)와 컨트롤러로 구성된 시스템에서 반도체 메모리 장치(1)를 제어하는 컨트롤러로 볼 수 있다. 컨트롤러에는 예를 들어 CPU, 메모리 컨트롤러 등이 있으나 이에 한정되는 것은 아니다.
도 3에 도시된 데이터 경로, 반도체 메모리 장치(1), 데이터 버퍼(10) 및 주소 버퍼(10)는 도 5에 도시되지 않았으나 이들은 도 5에서도 나머지 구성들과 동일한 연결관계를 유지하며 포함될 수 있다.
본 실시예에 의한 반도체 장치(100)는 외부 요청에 포함된 주소를 반도체 메모리 장치에서 사용하는 주소로 매핑하는 주소 매핑 블록(40), 다수의 외부 요청에 대한 처리 순서를 결정하는 중재 블록(60), 외부 요청에 대응하여 반도체 메모리 장치를 제어하기 위한 명령을 생성하는 명령 생성부(70), 반도체 메모리 장치의 리프레시 동작을 제어하기 위해 중재 블록(60)을 제어하는 리프레시 제어기(50), 반도체 메모리 장치에서 읽은 데이터에 에러가 발생했는지 여부를 판단하고 가능한 경우 이를 수정하는 ECC 블록(130) 등을 더 포함한다.
또한 본 실시예에 의한 반도체 장치(100)는 레지스터 제어기(110), 에러 레지스터(120), 제어 선택부(180)를 더 포함한다. 또한 본 실시예에 의한 ECC 블록(130)은 레지스터 제어기(110)에 메모리 셀 어레이로부터 읽은 데이터의 에러 정보(e)를 제공한다.
레지스터 제어기(110) 및 에러 레지스터(120)의 구성 및 기능은 앞에서 설명한 바와 같다. 레지스터 제어기(110)는 명령 생성부(70)에서 생성된 주소/명령을 제공받는다. 이 주소/명령은 외부 요청에 대응하는 것으로서 반도체 메모리 장치를 제어하기 위해 변형된 것이다. 외부 요청에 대응하여 주소/명령을 생성하는 기술은 공지된 것이므로 이에 대한 구체적인 설명은 생략한다.
제어 선택부(140)는 레지스터 제어기(110)의 제어에 따라 명령 생성부(70) 또는 레지스터 제어기(110)로부터의 주소/명령을 선택하여 반도체 메모리 장치에 제공한다.
또한 레지스터 제어기(110)는 제어 선택부(140)를 비활성화함으로써 주소/명령을 반도체 메모리 장치에 제공하지 않을 수도 있다.
아래에서 설명하겠으나 예를 들어 요청된 주소가 에러 레지스터(120)에 존재하고 그 주소에서 멀티 비트 에러가 발생한 경우 레지스터 제어기(110)는 제어 선택부(140)를 비활성화함으로써 해당 주소에 대해서는 메모리 셀 어레이(2)에 대한 접근을 차단하고 외부의 요청(읽기 요청 또는 쓰기 요청)을 에러 레지스터(120)에 대해서 처리함으로써 메모리 셀 어레이(2)를 대체할 수 있다.
또한 단일 비트 소프트 에러를 걸러내는 동작에서 레지스터 제어기(110)는 스스로 생성한 주소와 명령을 반도체 메모리 장치(1)에 제공하도록 제어 선택부(140)를 제어할 수 있다. 이 동작은 일반적인 외부 요청에 비하여 우선적으로 실행될 필요가 있다. 이를 위해 레지스터 제어기(110)는 중재 블록(60)을 제어하여 외부 요청에 대한 처리를 보류할 수 있다.
레지스터 제어기(110)의 특별한 관리가 필요하지 않은 일반적인 요청의 경우 레지스터 제어기(110)는 명령 생성부(70)에서 전달된 주소/명령을 반도체 메모리 장치에 제공하도록 제어 선택부(140)를 제어할 수 있다.
이하에서는 도 7 및 도 8을 참조하여 전술한 레지스터 제어기(110)의 동작을 구체적으로 살펴본다.
도 7은 본 발명의 일 실시예에 의한 반도체 장치의 동작 방법을 나타내는 순서도이다. 특히 도 7은 단일 비트 에러로부터 발전되는 멀티 비트 에러에 대한 관리를 제어하는 방법을 나타낸다. 에러의 탐지는 메모리 셀 어레이(2)로부터 출력된 데이터에 대해서 수행되므로 명시적으로 종류를 표시하지 않은 이상 도 7의 순서도는 기본적으로 읽기 요청을 전제로 한다.
도 7에 도시된 제어 동작은 레지스터 제어기(110)에 의해 제어된다. 이 과정에서 레지스터 제어기(110)는 에러 레지스터(120), 제어 선택부(140), 중재 블록(60) 등을 제어할 수 있다.
초기에 레지스터 제어기(110)는 요청을 대기한다(S100).
요청이 있으면(S110) 레지스터 제어기(110)는 요청된 주소가 에러 레지스터(120)의 주소 필드에 있는지 판단한다(S120).
에러 레지스터(120)에 요청된 주소가 없으면 에러 제어기(110)는 메모리 셀 어레이(2)의 해당 주소에 대하여 요청을 처리하도록 제어한다(S121). 이후 레지스터 제어기(110)는 메모리 셀 어레이(2)에서 출력된 데이터에 대해서 ECC 블록(130)에서 생성한 에러 정보(e)를 기초로 에러 발생 여부를 판단한다(S130).
에러가 발생하지 않은 경우 레지스터 제어기(110)는 다음 요청을 대기한다(S100). 에러가 발생한 경우 레지스터 제어기(110)는 에러 정보(e)를 참조하여 발생한 에러가 단일 비트 에러인지 여부를 판단한다(S140).
멀티 비트 에러가 발생한 경우라면 이러한 에러는 ECC 블록(130)에서 정정할 수 없으므로 에러를 보고하고(S141) 다음 요청을 기다린다(S100). 이처럼 단일 비트 에러가 사전에 발생하지 않은 상태에서 멀티 비트 에러가 발생할 확률은 전술한 바와 같이 매우 낮다.
단일 비트 에러가 발생한 경우 레지스터 제어기(110)는 에러 레지스터(120)에 요청된 주소와 데이터를 저장하고 유효 필드의 값을 활성화한다. 이때 저장되는 데이터는 ECC 블록(130)을 통해 에러가 정정된 데이터이다. 또한 해당 주소에서 첫 번째 에러가 발생한 것이므로 카운트 필드의 값을 1로 설정한다(S142). 이후 다음 요청을 기다린다(S100).
단계(S120)에서 에러 레지스터(120)에 요청된 주소가 있으면 레지스터 제어기(110)는 요청된 주소에 대응하는 고정 필드(fix)가 활성화되어 있는지 여부를 확인한다(S150).
고정 필드가 활성화되어 있는 경우, 즉 과거에 해당 주소에서 멀티 비트 에러가 발생한 경험이 있는 경우에는, 레지스터 제어기(110)는 반도체 메모리 장치(1)를 대신하여 에러 레지스터(120)에서 요청을 처리하도록 한다(S152).
이 경우 반도체 장치(100)는 반도체 장치 내의 에러 레지스터(120) 내의 해당 데이터 필드에 대하여 읽기 요청 및 쓰기 요청을 처리하게 된다.
고정 필드가 활성화되어 있지 않은 경우, 즉 과거에 해당 주소에서 단일 비트 에러만 발생했던 경우에는, 레지스터 제어기(110)는 반도체 메모리 장치(1)와 에러 레지스터(120) 모두에 접근할 수 있도록 제어 경로를 설정한다(S151). 이 경우 반도체 메모리 장치(1)와 에러 레지스터(120)에 순차적으로 접근할 수도 있고 동시에 접근할 수도 있다.
단계(S151)의 경우 외부 요청이 쓰기 요청인 경우에도 수행될 수 있다. 이를 통해 레지스터에 유효 필드가 활성화된 데이터 필드는 메모리 셀 어레이(2)의 데이터와 동일한 데이터를 중복적으로 저장할 수 있다.
이후 레지스터 제어기(110)는 ECC 블록(130)이 제공한 에러 정보(e)를 참조하여 반도체 메모리 장치(1)로부터의 데이터에 에러가 발생했는지를 판단한다(S160).
만일 에러가 발생하지 않았다면 레지스터 제어기(110)는 다음 요청을 대기한다(S100).
만일 에러가 발생했다면 ECC 블록(130)으로부터 전달된 에러 정보(e)를 참조하여 단일 비트 에러가 발생했는지 여부를 판단한다(S170).
만일 단일 비트 에러가 아니라면 멀티 비트 에러가 발생한 것이므로 레지스터 제어기(110)는 요청된 주소에 대응하는 에러 레지스터(120)의 고정 필드를 활성화한다(S171). 해당 주소에 대응하는 에러 레지스터(120)의 데이터 필드에는 단계(S142, S151)를 거치면서 이미 정상적인 데이터가 저장된 상태이다.
만일 단일 비트 에러라면 또 하나의 단일 비트 에러가 발생한 것이므로 레지스터 제어기(110)는 에러 레지스터(120)의 해당 주소에 대응하는 카운터 필드의 값을 증가시키고(S172), 이후 ECC 블록(130)을 제어하여 반도체 메모리 장치(1)의 데이터 오류를 정정한다(S173).
전술한 바와 같이 본 발명은 단일 비트 에러로부터 발전하는 멀티 비트 에러를 관리할 수 있다.
도 7은 에러 레지스터(120)에 단일 비트 에러 발생 기록이 있는 경우 이 에러가 소프트 에러인지 하드 에러인지 구분하지 않은 상태이다. 그러나 소프트 에러는 일시적으로 발생하는 에러이므로 소프트 에러에 대한 정보까지 에러 레지스터(120)에 함께 기록하는 경우 에러 레지스터(120)의 용량이 증가할 수 있다.
따라서 에러 레지스터(110)에 포함된 소프트 에러에 관한 정보를 삭제하여 에러 레지스터(120) 저장 공간의 크기를 줄일 수 있다.
도 8은 본 발명의 일 실시예에 의한 반도체 장치의 동작 방법을 도시한 순서도이다. 특히 도 8은 본 발명의 일 실시예에 의한 반도체 장치(100)의 에러 레지스터(120)에서 단일 비트 소프트 에러를 제거하는 동작을 나타낸다.
본 발명의 일 실시예에 의한 반도체 장치(100)는 레지스터 제어기(110) 내에 주기 카운터(111)를 포함한다. 다른 실시예에서 주기 카운터(111)는 레지스터 제어기(110)의 외부에 별도의 구성으로 포함될 수도 있다.
단계(S200) ~ 단계(S212)는 주기 카운터(111)의 주기를 확인하는 단계를 나타낸다. 도시된 실시예에서 주기 카운터(111)의 카운트 주기는 N으로서 레지스터 제어기(110)는 주기 카운터(111)가 N번 카운트할 때마다 한 번씩 단일 비트 소프트 에러를 걸러내는 동작을 수행한다.
에러 레지스터(110)는 단계(S211)에서 단일 비트 소프트 에러를 걸러내는 동작을 수행한다.
단계(S211) ~ 단계(S231)는 에러 레지스터(120)의 모든 레지스터 라인들을 1차로 검사하는 단계이다.
단계(S220)에서 레지스터 제어기(110)는 해당 레지스터 라인의 유효 필드 값이 1이고 카운트 필드 값이 1인지 여부를 판단한다(S220). 유효 필드 값이 1이고 카운트 필드 값이 1인 라인은 해당 주소에서 단일 비트 이상의 에러가 1회 발생하였음을 의미한다. 이러한 항목들은 단일 비트 소프트 에러로 판단될 수 있는 후보가 된다.
이러한 후보 레지스터 라인에 대해서 레지스터 제어기(110)는 해당 주소의 반도체 메모리 장치(1)를 1회 더 읽는 명령을 생성하여 반도체 메모리 장치(1)에 제공한다. 이를 위해 레지스터 제어기(110)는 제어 선택부(140)를 제어할 수 있다.
만일 반도체 메모리 장치(1)에서 출력된 데이터에 에러가 발생한 경우 ECC 블록(130)에서 제공된 에러 정보(e)에 따라 에러 제어기(110)는 해당 레지스터 라인의 고정 필드, 카운트 필드를 업데이트 한다. 예를 들어 멀티 비트 에러가 발생한 경우 고정 필드를 활성화하고(S171 참조), 단일 비트 에러가 발생한 경우 카운트 필드를 1 증가시킨다(S172 참조).
만일 에러가 발생하지 않았다면 이하의 단계에서 해당 주소에서 기존에 발생했던 에러를 단일 비트 소프트 에러로 판단하여 해당 레지스터 정보는 이하의 단계에서 제거된다.
단계(S232) 내지 단계(S261)는 단일 비트 소프트 에러를 걸러내는 단계를 나타낸다. 레지스터 제어기(110)는 에러 레지스터(120)의 모든 라인을 처음부터 순차적으로 검사한다.
해당 라인에서 고정 필드가 활성화된 경우라면 이미 멀티 비트 에러가 발생한 상황이므로 최종 라인이 아닌 이상 다음 라인으로 이동하여 검사를 계속한다(S240, S260, S261).
만일 해당 라인에서 유효 필드가 1이고 카운터 값이 1이면 기존에 단일 비트 에러가 1회 발생했으나 읽기 요청을 다시 수행했을 때는 에러가 발생하지 않은 경우로서 단일 비트 소프트 에러로 판정할 수 있는 경우이다. 따라서 해당 라인을 에러 레지스터(120)에서 삭제한다(S250, S251).
마지막 레지스터 라인까지 검사가 완료되면 에러 레지스터(120)에서는 유효 필드가 1이고 카운트 필드가 1인 라인 즉 단일 비트 소프트 에러를 나타내는 레지스터 라인이 모두 삭제된다.
이후 레지스터 제어기(110)는 주기 카운터(111)의 값을 리셋하고 카운팅을 재시작하여 다음 주기를 기다린다(S200 ~ S212).
도 8에 도시된 실시예의 단계(S220, S240)에서는 유효 필드의 값이 1이고 카운터 필드의 값이 1인 경우를 기준으로 단일 비트 소프트 에러를 판단하였으나 다른 실시예에서는 다른 값을 기준으로 사용하여 단일 비트 소프트 에러 여부를 판단할 수 있다. 또한 단계(S221)에서는 대응하는 메모리 셀 어레이를 1회 읽었으나 다른 실시예에서는 더 많은 회수를 읽을 수도 있다.
예를 들어 단계(S220)에서 유효 필드의 값이 1이고 카운터 값이 K(K는 자연수) 이하인 경우를 기준으로 판단을 하고, 단계(S221)에서 메모리 셀 어레이(2)를 L(L은 자연수)회 더 읽는 경우, 단계(S250)에서는 유효 필드의 값이 1이고 카운터 값이 M(M은 K+N 미만의 자연수)이하이면 단일 비트 소프트 에러로 판단할 수 있다.
단일 비트 소프트 에러를 걸러내는 기준은 이외에도 다양하게 존재할 수 있다. 따라서 다른 실시예에서는 위에서 예시한 방식과는 다른 방식으로 단일 비트 소프트 에러를 걸러낼 수 있다.
이상의 상세한 설명에서는 도면을 참조하여 본 발명의 실시예들에 대하여 구체적으로 개시하였다. 이상의 설명은 본 발명의 설명을 위한 것으로서 이상의 설명에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 권리범위는 후술하는 특허청구범위 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
10, 100: 반도체 장치
1: 반도체 메모리 장치
2: 메모리 셀 어레이
110 : 레지스터 제어기
111 : 주기 카운터
120 : 에러 레지스터
130 : ECC 블록
140: 제어 선택부
10: 데이터 버퍼
20: 요청 버퍼
30: 주소 버퍼
40: 주소 매핑 블록
50: 리프레시 제어기
60: 중재 블록
70: 명령 생성부
1: 반도체 메모리 장치
2: 메모리 셀 어레이
110 : 레지스터 제어기
111 : 주기 카운터
120 : 에러 레지스터
130 : ECC 블록
140: 제어 선택부
10: 데이터 버퍼
20: 요청 버퍼
30: 주소 버퍼
40: 주소 매핑 블록
50: 리프레시 제어기
60: 중재 블록
70: 명령 생성부
Claims (53)
- 제 1 기억 장치에 대한 요청을 수신하는 단계;
상기 제 1 기억 장치의 상기 요청된 주소에서 멀티 비트 에러가 발생한 경험이 있는지 판단하는 단계;
상기 멀티 비트 에러가 발생했던 경험이 있으면 상기 제 1 기억 장치 대신 제 2 기억 장치에 대하여 상기 요청을 처리하는 단계
를 포함하는 반도체 장치의 동작 방법. - 청구항 1에 있어서,
상기 제 1 기억 장치의 상기 요청된 주소에서 단일 비트 에러가 발생한 경험이 있는지 판단하는 단계;
상기 단일 비트 에러가 발생한 경험이 있으면 상기 제 1 기억 장치에 대한 요청을 처리하는 단계 및
상기 제 1 기억 장치에 대한 요청을 처리한 후 상기 제 1 기억 장치로부터 출력된 데이터에 멀티 비트 에러가 존재하는 경우 상기 요청된 주소에 대응하는 멀티 비트 에러 발생 정보를 기록하는 단계
를 더 포함하는 반도체 장치의 동작 방법. - 청구항 2에 있어서,
상기 단일 비트 에러가 발생한 경험이 있으면 상기 제 1 기억 장치에 대한 요청을 상기 제 2 기억 장치에 대해서도 처리하는 단계
를 더 포함하는 반도체 장치의 동작 방법. - 청구항 3에 있어서,
상기 요청은 읽기 요청 또는 쓰기 요청 중 어느 하나인 반도체 장치의 동작 방법. - 청구항 2에 있어서,
상기 제 1 기억 장치에 대한 요청을 처리한 후 상기 제 1 기억 장치로부터 출력된 데이터에 단일 비트 에러가 존재하면 상기 요청된 주소에 대응하는 상기 단일 비트 에러 발생 정보를 업데이트하는 단계
를 더 포함하는 반도체 장치의 동작 방법. - 청구항 5에 있어서,
상기 제 1 기억 장치로부터 출력된 데이터의 상기 단일 비트 에러를 정정하는 단계
를 더 포함하는 반도체 장치의 동작 방법. - 청구항 1에 있어서,
상기 제 1 기억 장치의 상기 요청된 주소에서 단일 비트 에러 또는 상기 멀티 비트 에러 중 어느 것도 발생한 경험이 없으면 상기 제 1 기억 장치에 대한 요청을 처리하는 단계 및
상기 제 1 기억 장치로부터 출력된 데이터에 단일 비트 에러가 존재하면 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 기록하는 단계
를 더 포함하는 반도체 장치의 동작 방법. - 청구항 7에 있어서,
상기 제 1 기억 장치로부터 출력된 데이터에 멀티 비트 에러가 존재하면 에러를 보고하는 단계
를 더 포함하는 반도체 장치의 동작 방법. - 청구항 2에 있어서, 상기 멀티 비트 에러 발생 정보는 상기 제 2 기억 장치에 저장되는 반도체 장치의 동작 방법.
- 청구항 2에 있어서, 상기 단일 비트 에러 발생 정보는 상기 제 2 기억 장치에 저장되는 반도체 장치의 동작 방법.
- 청구항 10에 있어서,
상기 제 2 기억 장치에서 상기 단일 비트 에러 발생 정보 중 소프트 에러 정보를 제거하는 단계
를 더 포함하는 반도체 장치의 동작 방법. - 청구항 11에 있어서, 상기 소프트 에러 정보를 제거하는 단계는 일정한 주기마다 수행되는 반도체 장치의 동작 방법.
- 청구항 11에 있어서, 상기 소프트 에러 정보를 제거하는 단계는
상기 제 2 기억 장치 중 단일 비트 에러가 K(K는 자연수)회 이하 발생한 주소들을 1차 선택하는 단계;
상기 1차 선택된 주소들에 대하여 상기 제 1 기억 장치에 L(L은 자연수)회 읽기 요청을 수행하는 단계;
상기 제 2 기억 장치 중 단일 비트 에러가 M(M은 K+L 보다 작은 자연수)회 이하 발생한 주소들을 2차 선택하는 단계 및
상기 2차 선택된 주소들에 대응하는 단일 비트 에러 발생 정보를 상기 제 2 기억 장치로부터 삭제하는 단계
를 포함하는 반도체 장치의 동작 방법. - 제 1 기억 장치에 대한 요청을 수신하는 단계;
상기 제 1 기억 장치의 상기 요청된 주소에서 멀티 비트 에러가 발생한 경험이 있는지 판단하는 단계 및
상기 멀티 비트 에러가 발생했던 경험이 있으면 상기 제 1 기억 장치 대신 제 2 기억 장치에 대하여 상기 요청을 처리하는 단계
를 수행하는 제어기
를 포함하는 반도체 장치. - 청구항 14에 있어서, 상기 제어기는
상기 제 1 기억 장치의 요청된 주소에서 단일 비트 에러가 발생한 경험이 있는 경우, 상기 제 1 기억 장치에 대한 요청을 처리하는 단계 및
상기 제 1 기억 장치로부터 출력된 데이터에 멀티 비트 에러가 존재하는 경우 상기 요청된 주소에 대응하는 멀티 비트 에러 발생 정보를 기록하는 단계
를 더 수행하는 반도체 장치. - 청구항 15에 있어서, 상기 제어기는
상기 단일 비트 에러가 발생했던 경험이 있으면 상기 제 1 기억 장치에 대한 요청을 상기 제 2 기억 장치에 대해서도 수행하도록 상기 제 2 기억 장치를 제어하는 단계
를 더 수행하는 반도체 장치. - 청구항 16에 있어서, 상기 요청은 읽기 요청 또는 쓰기 요청 중 어느 하나인 반도체 장치.
- 청구항 15에 있어서, 상기 제어기는
상기 제 1 기억 장치에 대한 요청을 처리한 결과 상기 제 1 기억 장치로부터 출력된 데이터에 단일 비트 에러가 존재하면 상기 제 2 기억 장치에서 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 업데이트하도록 상기 제 2 기억 장치를 제어하는 단계
를 더 수행하는 반도체 장치. - 청구항 18에 있어서, 상기 제어기는
상기 제 1 기억 장치로부터의 데이터에 포함된 상기 단일 비트 에러를 정정하도록 ECC 블록을 제어하는 단계
를 더 수행하는 반도체 장치. - 청구항 14에 있어서, 상기 제어기는
상기 제 1 기억 장치의 상기 요청된 주소에서 단일 비트 에러 또는 상기 멀티 비트 에러 중 어느 것도 발생한 경험이 없으면 상기 요청을 처리하기 위해 상기 제 1 기억 장치를 제어하는 단계 및
처리 결과 상기 제 1 기억 장치로부터 출력된 데이터에 단일 비트 에러가 존재하면 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 기록하는 단계
를 더 수행하는 반도체 장치. - 청구항 20에 있어서, 상기 제어기는
상기 제 1 기억 장치로부터의 데이터에 멀티 비트 에러가 존재하면 에러를 보고하는 단계
를 더 수행하는 반도체 장치. - 청구항 15에 있어서, 상기 멀티 비트 에러 발생 정보는 상기 제 2 기억 장치에 저장되는 반도체 장치.
- 청구항 15에 있어서, 상기 단일 비트 에러 발생 정보는 상기 제 2 기억 장치에 저장되는 반도체 장치.
- 청구항 23에 있어서, 상기 제어기는
상기 제 2 기억 장치에 저장된 상기 단일 비트 에러 발생 정보 중 소프트 에러 정보를 제거하는 단계
를 더 수행하는 반도체 장치. - 청구항 24에 있어서, 상기 제어기는
상기 소프트 에러 정보를 제거하는 동작을 일정한 주기마다 수행하는 반도체 장치. - 청구항 24에 있어서, 상기 제어기는 상기 소프트 에러 정보를 제거하기 위해
상기 제 2 기억 장치 중 단일 비트 에러가 K(K는 자연수)회 이하 발생한 주소들을 1차 선택하는 단계;
상기 1차 선택된 주소들에 대하여 L(L은 자연수)회 읽기 요청을 수행하기 위해 상기 제 1 기억 장치를 제어하는 단계;
상기 제 2 기억 장치 중 단일 비트 에러가 M(M은 K+L 미만의 자연수)회 이하 발생한 주소들을 2차 선택하는 단계
상기 2차 선택된 주소들 및 이에 대응하는 단일 비트 에러 발생 정보를 삭제하도록 상기 제 2 기억 장치를 제어하는 단계
를 수행하는 반도체 장치. - 청구항 14에 있어서, 상기 제 2 기억 장치를 더 포함하는 반도체 장치.
- 청구항 19에 있어서, 상기 ECC 블록을 더 포함하는 반도체 장치.
- 청구항 14에 있어서,
상기 요청에 대응하여 상기 제 1 기억 장치를 제어하기 위한 제어 명령을 생성하는 명령 생성부 및
상기 명령 생성부에서 생성된 제어 명령 또는 상기 제어기에서 상기 제 1 기억 장치에 대한 요청을 처리하기 위해 생성한 제어 명령 중 어느 하나를 상기 제어기의 선택에 따라 상기 제 1 기억 장치에 제공하는 제어 선택부
를 더 포함하는 반도체 장치. - 청구항 29에 있어서, 상기 반도체 장치는 다수의 요청들의 처리 순서를 결정하는 중재 블록을 더 포함하고, 상기 제어기는
상기 제 1 기억 장치를 직접 제어하고자 하는 경우 상기 중재 블록의 동작을 일시적으로 정지시키는 동작을 더 수행하는 반도체 장치. - 제 1 메모리 셀 어레이;
상기 제 1 메모리 셀 어레이에서 멀티 비트 에러가 발생한 경험이 있는 주소와 이에 대응하는 데이터를 저장하는 제 2 메모리 셀 어레이 및
제어기를 포함하되, 상기 제어기는
상기 제 1 메모리 셀 어레이에 대한 요청을 수신하는 단계;
상기 제 1 메모리 셀 어레이의 상기 요청된 주소에서 멀티 비트 에러가 발생한 경험이 있는지 판단하는 단계 및
상기 멀티 비트 에러가 발생했던 경험이 있으면 상기 제 1 메모리 셀 어레이 대신 제 2 메모리 셀 어레이에 대하여 상기 요청을 처리하는 단계
를 수행하는 반도체 메모리 장치. - 청구항 31에 있어서, 상기 제 2 메모리 셀 어레이는 상기 제 1 메모리 셀 어레이에서 단일 비트 에러가 발생한 경험이 있는 주소와 이에 대응하는 데이터를 더 저장하고,
상기 제어기는
상기 제 1 메모리 셀 어레이에 대한 요청시 상기 제 2 메모리 셀 어레이를 제어하여 상기 요청된 주소에서 단일 비트 에러가 발생한 경험이 있는지 확인하는 단계;
상기 요청된 주소에서 단일 비트 에러가 발생한 경험이 있는 경우 상기 제 1 메모리 셀 어레이에 대한 요청을 처리하는 단계 및
상기 제 1 메모리 셀 어레이에 대한 요청을 처리한 결과 상기 제 1 메모리 셀 어레이로부터 출력된 데이터에 멀티 비트 에러가 발생하면 상기 제 2 메모리 셀 어레이에 상기 요청된 주소에 대응하는 멀티 비트 에러 발생 정보를 저장하는 단계
를 더 수행하는 반도체 메모리 장치. - 청구항 32에 있어서, 상기 제어기는
상기 요청된 주소에서 단일 비트 에러가 발생했던 경험이 있으면 상기 제 1 메모리 셀 어레이에 대한 요청을 상기 제 2 메모리 셀 어레이에 대해서도 처리하는 단계
를 더 수행하는 반도체 메모리 장치. - 청구항 33에 있어서, 상기 요청은 읽기 요청 또는 쓰기 요청 중 어느 하나인 반도체 메모리 장치.
- 청구항 32에 있어서, 상기 제어기는
상기 제 1 메모리 셀 어레이에 대한 요청을 처리한 결과 상기 제 1 메모리 셀 어레이로부터 출력된 데이터에 단일 비트 에러가 발생하면 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 업데이트하는 단계
를 더 수행하는 반도체 메모리 장치. - 청구항 33에 있어서, 상기 제 1 메모리 셀 어레이로부터 출력된 데이터에 포함된 상기 단일 비트 에러를 정정하는 ECC 블록
을 더 포함하는 반도체 메모리 장치. - 청구항 31에 있어서, 상기 제어기는
상기 제 1 메모리 셀 어레이의 상기 요청된 주소에서 단일 비트 에러 또는 상기 멀티 비트 에러 중 어느 것도 발생한 경험이 없는 경우, 상기 제 1 메모리 셀 어레이에 대하여 상기 요청을 처리하는 단계 및
상기 처리 결과 상기 제 1 메모리 셀 어레이로부터의 데이터에 단일 비트 에러가 존재하면 상기 제 2 메모리 셀 어레이에 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 기록하는 단계
를 더 수행하는 반도체 메모리 장치. - 청구항 37에 있어서, 상기 제어기는
상기 제 1 메모리 셀 어레이로부터의 데이터에 멀티 비트 에러가 존재하면 에러를 보고하는 단계
를 더 수행하는 반도체 메모리 장치. - 청구항 32에 있어서, 상기 제어기는
상기 제 2 메모리 셀 어레이에 저장된 상기 단일 비트 에러 발생 정보 중 소프트 에러 정보를 제거하는 단계
를 더 수행하는 반도체 메모리 장치. - 청구항 39에 있어서, 상기 제어기는 상기 소프트 에러 정보를 제거하는 단계를 일정한 주기마다 수행하는 반도체 메모리 장치.
- 청구항 39에 있어서, 상기 제어기는 상기 소프트 에러 정보를 제거하기 위해
상기 제 2 메모리 셀 어레이 중 단일 비트 에러가 K(K는 자연수)회 이하 발생한 주소들을 1차 선택하는 단계;
상기 1차 선택된 주소들에 대하여 L(L은 자연수)회 읽기 요청을 수행하기 위해 상기 제 1 메모리 셀 어레이를 제어하는 단계;
상기 제 2 메모리 셀 어레이 중 단일 비트 에러가 M(M은 K+L 미만의 자연수)회 이하 발생한 주소들을 2차 선택하는 단계 및
상기 2차 선택된 주소들 및 이에 대응하는 단일 비트 에러 발생 정보를 삭제하도록 상기 제 2 메모리 셀 어레이를 제어하는 단계
를 더 수행하는 반도체 장치. - 반도체 메모리 장치 및
상기 반도체 메모리 장치를 제어하는 컨트롤러
를 포함하되,
상기 컨트롤러는
상기 반도체 메모리 장치에서 멀티 비트 에러가 발생한 경험이 있는 주소와 이에 대응하는 데이터를 저장하는 기억 장치 및
제어기를 포함하되, 상기 제어기는
상기 반도체 메모리 장치에 대한 요청을 수신하는 단계;
상기 반도체 메모리 장치의 상기 요청된 주소에서 멀티 비트 에러가 발생한 경험이 있는지 판단하는 단계 및
멀티 비트 에러가 발생했던 경험이 있으면 상기 반도체 메모리 장치 대신 상기 기억 장치에 대하여 상기 요청을 처리하는 단계
를 포함하는 시스템. - 청구항 42에 있어서, 상기 기억 장치는 상기 반도체 메모리 장치에서 단일 비트 에러가 발생한 경험이 있는 주소와 이에 대응하는 데이터를 더 저장하고,
상기 제어기는
상기 반도체 메모리 장치에 대한 요청시 상기 기억 장치를 제어하여 상기 요청된 주소에서 단일 비트 에러가 발생한 경험이 있는지 확인하는 단계;
상기 요청된 주소에서 단일 비트 에러가 발생한 경험이 있는 경우 상기 반도체 메모리 장치에 대한 요청을 처리하는 단계 및
상기 반도체 메모리 장치에 대한 요청을 처리한 결과 상기 반도체 메모리 장치로부터 출력된 데이터에 멀티 비트 에러가 발생하면 상기 기억 장치에 상기 요청된 주소에 대응하는 멀티 비트 에러 발생 정보를 저장하는 단계
를 더 수행하는 시스템. - 청구항 43에 있어서, 상기 제어기는
상기 요청된 주소에서 단일 비트 에러가 발생했던 경험이 있으면 상기 반도체 메모리 장치에 대한 요청을 상기 기억 장치에 대해서도 처리하는 단계
를 더 수행하는 시스템. - 청구항 44에 있어서, 상기 요청은 읽기 요청 또는 쓰기 요청 중 어느 하나인 시스템.
- 청구항 43에 있어서, 상기 제어기는
상기 반도체 메모리 장치에 대한 요청을 처리한 결과 상기 반도체 메모리 장치로부터 출력된 데이터에 단일 비트 에러가 발생하면 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 업데이트하도록 상기 기억 장치를 제어하는 단계
를 더 수행하는 시스템. - 청구항 44에 있어서, 상기 컨트롤러는
상기 반도체 메모리 장치로부터 출력된 데이터에 포함된 상기 단일 비트 에러를 정정하는 ECC 블록
을 더 포함하는 시스템. - 청구항 42에 있어서, 상기 제어기는
상기 반도체 메모리 장치의 상기 요청된 주소에서 단일 비트 에러 또는 상기 멀티 비트 에러 중 어느 것도 발생한 경험이 없는 경우, 상기 요청을 처리하기 위해 상기 반도체 메모리 장치를 제어하는 단계; 및
상기 처리 결과 상기 반도체 메모리 장치로부터의 데이터에 단일 비트 에러가 존재하면 상기 기억 장치에 상기 요청된 주소에 대응하는 단일 비트 에러 발생 정보를 기록하기 위해 상기 기억 장치를 제어하는 단계
를 더 수행하는 시스템. - 청구항 43에 있어서, 상기 제어기는
상기 기억 장치에 저장된 상기 단일 비트 에러 발생 정보 중 소프트 에러 정보를 제거하는 단계
를 더 수행하는 시스템. - 청구항 49에 있어서, 상기 제어기는 상기 소프트 에러 정보를 제거하는 단계를 일정한 주기마다 수행하는 시스템.
- 청구항 49에 있어서, 상기 제어기는 상기 소프트 에러 정보를 제거하기 위해
상기 기억 장치 중 단일 비트 에러가 K(K는 자연수)회 이하 발생한 주소들을 1차 선택하는 단계;
상기 1차 선택된 주소들에 대하여 L(L은 자연수)회 읽기 요청을 수행하기 위해 상기 반도체 메모리 장치를 제어하는 단계;
상기 기억 장치 중 단일 비트 에러가 M(M은 K+L 미만의 자연수)회 이하 발생한 주소들을 2차 선택하는 단계 및
상기 2차 선택된 주소들 및 이에 대응하는 단일 비트 에러 발생 정보를 삭제하도록 상기 기억 장치를 제어하는 단계
를 더 수행하는 시스템. - 청구항 42에 있어서, 상기 컨트롤러는
상기 요청에 대응하여 상기 반도체 메모리 장치를 제어하기 위한 제어 명령을 생성하는 명령 생성부 및
상기 명령 생성부로부터의 제어 명령 또는 상기 제어기에서 상기 제 1 기억 장치에 대한 요청을 처리하기 위해 생성한 제어 명령 중 어느 하나를 상기 제어기의 선택에 따라 상기 제 1 기억 장치에 제공하는 제어 선택부
를 더 포함하는 시스템. - 청구항 42에 있어서, 상기 컨트롤러는 다수의 요청들의 처리 순서를 결정하는 중재 블록을 더 포함하고, 상기 제어기는
상기 반도체 메모리 장치를 직접 제어하고자 하는 경우 상기 중재 블록의 동작을 일시적으로 정지시키는 단계
를 더 수행하는 시스템.
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|---|---|---|---|
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| KR1020120060065A KR20130136341A (ko) | 2012-06-04 | 2012-06-04 | 반도체 장치 및 그 동작 방법 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160023151A (ko) * | 2014-08-21 | 2016-03-03 | 삼성전자주식회사 | 에러 알림 기능이 있는 메모리 장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9583219B2 (en) * | 2014-09-27 | 2017-02-28 | Qualcomm Incorporated | Method and apparatus for in-system repair of memory in burst refresh |
| RU2682387C1 (ru) * | 2015-03-09 | 2019-03-19 | Тосиба Мемори Корпорейшн | Полупроводниковое запоминающее устройство |
| US10438678B2 (en) | 2017-04-04 | 2019-10-08 | Globalfoundries Inc. | Zero test time memory using background built-in self-test |
Family Cites Families (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3742449A (en) * | 1971-06-14 | 1973-06-26 | Texas Instruments Inc | Burst and single error detection and correction system |
| US4426688A (en) * | 1981-08-03 | 1984-01-17 | Ncr Corporation | Memory system having an alternate memory |
| US4479214A (en) * | 1982-06-16 | 1984-10-23 | International Business Machines Corporation | System for updating error map of fault tolerant memory |
| US4535455A (en) * | 1983-03-11 | 1985-08-13 | At&T Bell Laboratories | Correction and monitoring of transient errors in a memory system |
| US4654847A (en) * | 1984-12-28 | 1987-03-31 | International Business Machines | Apparatus for automatically correcting erroneous data and for storing the corrected data in a common pool alternate memory array |
| US4782487A (en) * | 1987-05-15 | 1988-11-01 | Digital Equipment Corporation | Memory test method and apparatus |
| JPH0290816A (ja) * | 1988-09-28 | 1990-03-30 | Hitachi Ltd | 誤り訂正方法および回路 |
| US5473753A (en) * | 1992-10-30 | 1995-12-05 | Intel Corporation | Method of managing defects in flash disk memories |
| US5500950A (en) * | 1993-01-29 | 1996-03-19 | Motorola, Inc. | Data processor with speculative data transfer and address-free retry |
| US5978953A (en) * | 1996-12-19 | 1999-11-02 | Compaq Computer Corporation | error detection and correction |
| US5991911A (en) * | 1997-11-14 | 1999-11-23 | Cirrus Logic, Inc. | Concurrent generation of ECC error syndromes and CRC validation syndromes in a DVD storage device |
| US5996105A (en) * | 1997-11-14 | 1999-11-30 | Cirrus Logic, Inc. | ECC system employing a data buffer for storing codeword data and a syndrome buffer for storing error syndromes |
| US6052815A (en) * | 1997-11-14 | 2000-04-18 | Cirrus Logic, Inc. | ECC system for generating a CRC syndrome over randomized data in a computer storage device |
| US6119248A (en) * | 1998-01-26 | 2000-09-12 | Dell Usa L.P. | Operating system notification of correctable error in computer information |
| US6272659B1 (en) * | 1998-05-18 | 2001-08-07 | Cirrus Logic, Inc. | Error correction code processor employing adjustable correction power for miscorrection minimization |
| US6092231A (en) * | 1998-06-12 | 2000-07-18 | Qlogic Corporation | Circuit and method for rapid checking of error correction codes using cyclic redundancy check |
| US7134069B1 (en) * | 1999-06-16 | 2006-11-07 | Madrone Solutions, Inc. | Method and apparatus for error detection and correction |
| US6505306B1 (en) | 1999-09-15 | 2003-01-07 | International Business Machines Corporation | Redundant bit steering mechanism with delayed switchover of fetch operations during redundant device initialization |
| US6751771B2 (en) * | 2000-02-11 | 2004-06-15 | Mediatek, Inc. | Method and apparatus for error processing in optical disk memories |
| US6701480B1 (en) * | 2000-03-08 | 2004-03-02 | Rockwell Automation Technologies, Inc. | System and method for providing error check and correction in memory systems |
| TW541519B (en) * | 2000-05-24 | 2003-07-11 | Acer Labs Inc | Encoding/decoding system in optical disk storage device |
| JP3752995B2 (ja) * | 2000-09-27 | 2006-03-08 | 日本ビクター株式会社 | 情報記録再生装置 |
| US6792567B2 (en) * | 2001-04-30 | 2004-09-14 | Stmicroelectronics, Inc. | System and method for correcting soft errors in random access memory devices |
| US6957378B2 (en) * | 2001-06-04 | 2005-10-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6597595B1 (en) * | 2001-08-03 | 2003-07-22 | Netlogic Microsystems, Inc. | Content addressable memory with error detection signaling |
| US7237156B1 (en) * | 2001-08-03 | 2007-06-26 | Netlogic Microsystems, Inc. | Content addressable memory with error detection |
| US7257763B1 (en) * | 2001-08-03 | 2007-08-14 | Netlogic Microsystems, Inc. | Content addressable memory with error signaling |
| US7051264B2 (en) * | 2001-11-14 | 2006-05-23 | Monolithic System Technology, Inc. | Error correcting memory and method of operating same |
| US20040064660A1 (en) * | 2002-09-27 | 2004-04-01 | Lyons Michael Stewart | Multiplexed bus with multiple timing signals |
| JP2005004876A (ja) * | 2003-06-11 | 2005-01-06 | Toshiba Corp | 半導体記憶装置とその評価方法 |
| US6987684B1 (en) * | 2003-07-15 | 2006-01-17 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices having multi-block error detection logic and entry selective error correction logic therein |
| US7193876B1 (en) * | 2003-07-15 | 2007-03-20 | Kee Park | Content addressable memory (CAM) arrays having memory cells therein with different susceptibilities to soft errors |
| JP3892832B2 (ja) * | 2003-08-11 | 2007-03-14 | 株式会社東芝 | 半導体記憶装置 |
| US7493534B2 (en) * | 2003-08-29 | 2009-02-17 | Hewlett-Packard Development Company, L.P. | Memory error ranking |
| US7304875B1 (en) * | 2003-12-17 | 2007-12-04 | Integrated Device Technology. Inc. | Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same |
| KR100539261B1 (ko) * | 2004-05-04 | 2005-12-27 | 삼성전자주식회사 | 디지털 데이터의 부호화 장치와 ｄｖｄ로의 기록 장치 및그 방법 |
| US7099221B2 (en) * | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| US7624330B2 (en) * | 2005-12-12 | 2009-11-24 | Lsi Corporation | Unified memory architecture for recording applications |
| US20080010566A1 (en) * | 2006-06-21 | 2008-01-10 | Chang Tsung-Yung Jonathan | Disabling portions of memory with non-deterministic errors |
| US7900100B2 (en) * | 2007-02-21 | 2011-03-01 | International Business Machines Corporation | Uncorrectable error detection utilizing complementary test patterns |
| US8245087B2 (en) * | 2007-03-26 | 2012-08-14 | Cray Inc. | Multi-bit memory error management |
| US8086936B2 (en) * | 2007-08-31 | 2011-12-27 | International Business Machines Corporation | Performing error correction at a memory device level that is transparent to a memory channel |
| US8082482B2 (en) * | 2007-08-31 | 2011-12-20 | International Business Machines Corporation | System for performing error correction operations in a memory hub device of a memory module |
| US7584308B2 (en) * | 2007-08-31 | 2009-09-01 | International Business Machines Corporation | System for supporting partial cache line write operations to a memory module to reduce write data traffic on a memory channel |
| US7861014B2 (en) * | 2007-08-31 | 2010-12-28 | International Business Machines Corporation | System for supporting partial cache line read operations to a memory module to reduce read data traffic on a memory channel |
| US7558887B2 (en) * | 2007-09-05 | 2009-07-07 | International Business Machines Corporation | Method for supporting partial cache line read and write operations to a memory module to reduce read and write data traffic on a memory channel |
| US20100269021A1 (en) * | 2007-09-05 | 2010-10-21 | Gower Kevin C | Method for Performing Error Correction Operations in a Memory Hub Device of a Memory Module |
| US8086913B2 (en) * | 2008-09-11 | 2011-12-27 | Micron Technology, Inc. | Methods, apparatus, and systems to repair memory |
-
2012
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-
2013
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160023151A (ko) * | 2014-08-21 | 2016-03-03 | 삼성전자주식회사 | 에러 알림 기능이 있는 메모리 장치 |
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