JPH0290816A - 誤り訂正方法および回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は磁気記録装置に係り、特に情報をより正しく記
録再生することに好適な誤り訂正方法及び回路。

〔従来の技術〕 従来の誤り訂正方法を第２０図および図２１図により説
明する。従来のデータフォーマットニ対しである訂正能
力を持った誤り訂正符号５（以下ＥＣＣとよぶ）が付加
しである。これらデータおよびＥＣＣ５を第２１図の入
力データ３３として誤り訂正回路３４に入力する。誤り
訂正回路３４では、訂正能力内のエラーならば正しいデ
ータに訂正し出力データ３５を出力する。訂正能力を越
えた場合には、再読み込み（以下リトライと言う）をお
こなうが、それでも訂正能力を越えたエラーがある場合
には、正しいデータの再生は不可能となる。

上記した従来技術は特開昭４８−７４７５３、特開昭４
９−９１５６０、 特開昭５３−１３２９５１などに記載されている。

〔発明が解決しようとする課題〕

上記従来技術は、誤り訂正符号の訂正能力を越えたエラ
ーが生じた場合には情報の正しい復元が不可能であった
。例えば、一箇所のバーストエラーが訂正可能な誤り訂
正符号を使用した時に、二部所以上のバーストエラーが
発生した場合には。

情報の正しい復元が不可能であった。本発明の目的は、
このように従来では訂正不可能なエラーが生じた場合に
も情報の正しい復元を可能とすることにある。

〔課題を解決するための手段〕

上記目的は、情報の再生にエラーが生した場合に、情報
の再読み込み（リトライト）を行い、元の情報の内エラ
ー箇所のデータを正しいデータに置換することにより達
成される。

〔作用〕

まず第一に、エラーが生じたデータの情報を最大限利用
することが重要である。それには、データを一時格納し
ておくレジスタ等を使用することで可能となる。第二に
、正しいデータに置換するために、エラーの生じた箇所
の特定が必要である。

それには、データがエラーしたかどうかの簡単なチエツ
クピット等を新たに設けることにより可能となる。さら
にそのエラーのアドレスの情報によりレジスタの内容を
正しく置換しながらデータを送り出す制御回路により正
しいデータを得ることが可能となる。

〔実施例〕

以下、本発明の詳細な説明する。

本発明の基本的な実施例を第１図に示す。

磁気ファイル駆動装置１０１で読み込んだブタ−は、磁
気ファイル制御装置１０２の中で様々な処理を行った後
チャネルを通してＣＰＵに送る。

データ制御回路１０３では、複数接続された磁気ファイ
ル駆動装置１０１にデータを読み置きする時、ど駆動装
置にアクセスするのかを制御する。

第１図には省略して一つの駆動装置のみを示しである。

磁気ファイル駆動装置１０１で読み込んだデータにはエ
ラーを含んでいることが有り、それをなんらかの方法で
正しいデータに直す処理も磁気ファイル制御装置１０２
の役割の一つである。

本実施例はこのエラーを含んだデータを正しいデータに
直すために、磁気ファイル制御装置１０２に新しい制御
回路すなわちデータ置換制御回路３を適用したものであ
る。

磁気ファイル駆動装置１０１のある情報のひとまとまり
（これをレコードと呼ぶ）を再生したデータ１にエラー
が有ったと仮定する。このデータ１をエラー箇所特定回
路３Ａに入力する。このエラー箇所特定回路３Ａの機能
は、データ１の中のどの部分にエラーが有ったかを特定
することである。そのためにはパリティチエツクやＦＣ
Ｃなどによりエラー箇所の特定の行う。ここでＦＣＣの
誤り訂正能力を超えた場合などは、正しいデータになお
すことが不可能である。そこで、情報の再読み込み（リ
トライ）を行う。一般にエラーはランダムに生じること
が知られており、同一のレコードから再生したデータ１
とリトライしたデータ２とのエラー箇所は異なることが
多い。本実施例ではこのことを利用し、データ１のより
正しいデータを得ようとするものである。このためには
データ置換回路３Ｂにより、データ１のうちで二う一箇
所特定回路３Ａにより特定した場所を、リトライしたデ
ータ２で置き換えればよい。データを置換するために必
要な機能は、データの中の場所（アドレス）を管理する
ためのカウンタやメモリのほか、データを置換するため
に必要なスイッチなどの制御回路である。

以上のように正しいデータが得られる原理を第２図によ
り説明する。データ１にエラー５があったと仮定する。

データ１と同一のレコードから再生したデータ２には、
データ１と同一の箇所にはエラーがないとするとエラー
５の部分をデータ２に置銀することにより、正しいデー
タ４を得ることができる。ここで、データあるいはデー
タ２にエラーが含まれない場合、あるいは何らかの手段
でエラーが訂正可能な場合には、それをそのまま正しい
データ４とすればよい。例えば、一般的な誤り訂正符号
（ＦＣＣ）を用いた時に、その符号の誤り訂正能力以内
のエラーが生じた場合にはその訂正後のデータを正しい
データ４とすればよい。

本実施例においてデータ置換制御回路３に入力されるデ
ータは２つに限らず３つ以上に容易に拡張可能である。

以下の実施例においても同様であるが、説明の簡略化の
ため以下データは２つとする。

また、本実施例におけるデータおよびデータについては
、様々なデータに対して利用可能である。

典型的な場合は、上記に説明したようにデータ１が通常
の再生データであり、データ２がリトライデータである
。また第３図、第４図に示すように、複数の磁気ヘッド
により同一のデータを再生する場合のそれぞれのデータ
に対しても利用可能である。以下の実施例は、前者のエ
ラーを含んだ再生データとりトライデータの場合につい
て説明するが、後者の場合にも適用可能であることは明
白である。また、データ１．２はパラレルに同時に入力
されるということに限定する必要はなく、２種類以上の
データがシリアルに入力されることも含む。例えば、上
記再生データとりトライデータの場合にはシリアルとな
り、入力端子は一つで良い。

第１図には、便宜上１と２の線を別に描いである。

次に、第２の実施例を第５図に示す。

第２の実施例では、データを置換するために。

エラーを含んだ再生データ１を格納するためのレジスタ
を持つことを特徴とする。動作はまず、再生データ１を
パス１１を通してレジスタ８に格納する。次に、データ
置換制御回路３によりデータ１の中のエラー箇所の検出
を行うとともに、スイッチ９をパス１２へ切り換えた後
データ１と同一のレコードの再読み込み（リトライ）を
行う。次に、データを上位′−！Ａ置に送る場合には、
データ置換制御回路３によりスイッチ１０を切り換える
ことにより正しいデータを得る。具体的には、レジスタ
８の再生データ１の内、正しいデータの箇所はパス１３
へ切り換え、エラーデータの箇所はパス１４へ切り換え
リトライデータを選択する。この時、データ置換制御回
路３によってりトライデータの中のエラー箇所の検出を
行い、再生データ１のエラー箇所と同じ箇所にはりトラ
イデータの中にエラーが無い場合のみ有効なデー・夕と
して上位装青に送るようにすればよい。

第２の実施例において、第６図のようにパス１２とパス
１４の間にリトライデータを格納するためのレジスタ１
５を設けてもよい。これらのレジスタ８．１５の長さは
データを処理する単位長、すなわちルコート分あれば充
分である。またスイッチ９および１０は、同様な機能が
あれば別の構成でも可能である。

次に、第３の実施例を第７図および第８図に示す。

第３の実施例は、データの中のエラー箇所を検出するた
めのパリティチエツクピッ１−を有するデータフォーマ
ットを持ったデータを対象とした誤り訂正方式である。

このパリティチエツクピノ１−は、データの定められた
ビット長（ｎビット）毎に設けられ、データおよびチエ
ツクビットを検査することによりそのピッＩ・長円しこ
エラーがあったかどうかがわかる。従って、レコード内
のどの箇所にエラーがあったかがわかる。パリティチェ
ックビットの典型的な例は、偶数パリティである。

偶数パリティは、ｒ】ビットのデータとチェックビット
のＬＬ　Ｉ　Ｉ＋の合計が必ず偶数となるようにチエツ
クピットを付加する方式である。エラー箇所が明らかに
なれば他のパリティチエツク方式でも有効であることは
明白である。

また第３の実施例では、第７図のようにｎビット毎のパ
リテイチェックビット１８をデータの中に配置する方式
と、第８図のように全データのパリティチェックビット
１９をデータの後に配置する方式とあり、どちらでも同
様である。

第３の実施例における回路の構成を第９図に示す。

データ置換制御回路３は、パリティチエツク回路２ｏと
アドレス制御回路２１とから構成される。

再生データおよびリトライデータのエラー箇所をパリテ
ィチエツク回路２０により検出し、その情報をアドレス
制御回路２１へ送り、アドレス制御回路２１によりエラ
ーの無いほうのデータをスイッチ１０を切り換えること
により選択して正しいデータ４を得る。

以上の動作の詳細を以下の第２２図から第２４図を用い
て説明する。第２２図はデータフォーマットを示し、第
２３図は第９図の詳細を示し、第２４図は第２３図の動
作を示すタイムチャートである。第７図のデータフォー
マットにおけるデータとパリティチエツクピッ１への一
つのかたまりをセルと呼ぶ、今データの中に第２２図に
示すようにセル２とセルとにエラーが有ったと仮定する
。

このデータを第２３図における入力データとする。

データ１はパリティチエツク回路２０に入力されるとと
もにレジスタ８に記憶される。この時レジスタ８にデー
タを入力するために、入力データ選択回路２１Ｄはスイ
ッチ９の端子１１を選択しておく。パリティチエツク回
路２０ではセルクロック２１Ａのタイミングでパリティ
チエツクを行う。

パリティチエツクは第２２図に示すように、データビッ
トとパリティチェックビット全てのＭｏｄ２の加算を行
うことにより得られる。従ってセルとセル４のパリティ
チエツク結果は１となり、そのほかはＯとなる。このパ
リティチエツク結果とセルアドレスカウンタ２１Ｃのア
ドレスとから、データ１のエラー箇所であるセル“２”
　　４”をエラーセルメモリ２１Ｂに記憶する０次に、
データ１にエラーが有ったので情報の再読み込みすなわ
ちリトライを行う。このリトライの命令発行は、パリテ
ィチエツク結果を見て判断すればよい。リトライを行う
ときにはレジスタ８にはデータ１が記憶されているため
、リトライデータ２をスルーパス側を通すために入力デ
ータ選択回路２１Ｄによりスイッチ９の端子１２側を選
択する。リトライを行うことによったレジスタ８に有る
データ１のエラー箇所のみリトライデータ２に置き換え
、出力データとするわけである。その方法は、データ２
を読み込んでいる間に、セルアドレスカウンタ２１Ｃに
よりカウントしているアドレスとエラーセルファドレス
メモリ２１Ｂのアドレスとを比較回路２１Ｅにより比較
し、一致した場合すなわちデータ１の中にエラーの有っ
たセルのみスイッチ１０の端子１４を選択してデータ２
を出力し、そのほかは端子１３を選択してレジスタ８の
中のデータ１を出力する。データ１とデータ２のタイミ
ングはセルロック２１Ａにより同期をとる。このとき、
リトライデータ２についてもパリティチエツク回ｇｚｏ
によりパリティチエツクを行い、データ１と同じ箇所に
エラーのない場合のみ、正しい出力データとして送り出
すものとする。もし同じ箇所にエラーが有った場合には
再度リトライを行う。以上のように動作させることによ
り、データ１の中に有るエラー箇所のみ、リトライデー
タ２に置換することが可能になり正しい出力データを得
ることができる。

また第２５図と第２６図には本実施例の別の回路構成と
その動作を示す。第２５図では、リトライデータ２を読
み込んでいる間、比較回路２１Ｅの出力とデータ２を用
いて、レジスタ置換制御回路２１Ｆにより、レジスタ８
の中のデータ１のエラー箇所のセルをデータ２の同じセ
ルのデータに直接置き換える。この結果、レジスタ８の
中は、セル２と４のみがデータ２でその他はデータ１と
なる。このデータを出力データとすればよい。そのほか
の動作は第２３．２４図と同様である。

次に、第４の実施例を第１０図および第１１図に示す。

第４の実施例は従来の磁気記録装置に一般的に使用され
ているＥＣＣを持ったデータフォーマットに、本発明を
適用した実施例である。第４の実施例は、データフォー
マットとしてパリテイチェックビット１８あるいは１９
の他にＥＣＣ２２を持つ。

第４の実施例における回路の構成を第１２図に示す。デ
ータ置換制御回路３は、パリティチエツク回路２０とア
ドレス制御回路２１とエラー訂正制御回路２３とから構
成される。エラー訂正制御回路２３により再生データお
よびリトライデータのＥＣＣチエツクを行い、訂正不可
能なエラーがあった場合のみパリティチエツク回路２０
とアドレス制御回路２１とを起動する。パリティチエツ
ク回路２０とアドレス制御回路２１との動作は実施例３
と同様であり、データ１の中のエラー箇所をリトライデ
ータ２に置換することにより正しいデータ４を復元する
。

以上の動作を第２７図を用いて説明する。まずエラー訂
正制御回路２３に入力された入力データから、シンドロ
ーム生成回路２３Ａによりシンドロームを算出する。こ
のシンドロームからエラーアドレス計算回路２３Ｂによ
りどこがエラーしたかを求める。ここで、エラーアドレ
スが矛盾なく正しく計算できればエラー訂正回路２３Ｃ
で正しいデータに訂正し、その訂正後データ２３Ｄをレ
ジスタ８に送るかあるいはそのまま正しいデータ４とし
て外部へ送れがよい。上記の動作は、通常のＥＣＣを用
いた誤り訂正方法と同様である。本実施例では上記のう
ち、エラーアドレスが正しく計算できない時、すなわち
エラーの訂正不能な時は５その旨を示す信号すなわち、
エラー訂正不能信号２３Ｅをエラーアドレス計算回路か
ら送り出し、パリティチエツク回路２０とアドレス制御
回路２１とに起動をかける。起動後は、実施例３と同様
である。以上のように、本実施例では、エラーがあって
もＦＣＣによりエラー訂正可能な時にはデータの置換を
行なわないですむ。

次に、第５図の実施例を第１３図および第１４図に示す
。

第５の実施例は第４の実施例のパリティチエツクピント
専用のＥＣＣ２４を持つ。このことによりパリティチエ
ツクの（ａ頼性すなわちエラー箇所検出の（ｇ頼性が向
」二する。

第５の実施例における回路の構成を第１５図に示す。

データ置換制御回路３は、パリティチエツク回路２０と
アドレス制御回路２１とエラー訂正制御回路２３とパリ
ティチェックビット専用のエラー訂正制御回路２５とか
ら構成される。パリティチエツクピッｔ”がエラー訂正
制御回路２５により訂１Ｆされたのちの動作は、実施例
４と同様である。

以上の動作を第２８図を用いて説明する。エラー訂正制
御回路２３によりエラー訂正不能信号２３Ｄが出力され
た時のみ、パリティチエツク回路Ｓ）、Ｏ，アドレス制
御回路２１およびパリティチェックビット用エラー訂正
制御回路２５が勃起ぎれる。パリティチェックビット用
エラー、訂正制御回路２５では、まず、入７’Ｊデータ
のう５、パリティチェックビット１８あるいは１９とパ
リティチエツクピント用ＥＣＣ２４を、パリティ部取出
し回路２５Ａにより取出す。そのパリティ部のみのエラ
ーは、シンドローム生成回路２５Ｂ、エラーアドレス計
算回路２５Ｃおよびエラー訂正回路２５Ｄにより訂正し
、訂正後パリティチェックビット２５Ｅを得る。このパ
リテイチェックビットを用いてパリティチエツク回路２
０でパリティチエツクを行なう。従って本実施例では、
パリテイチェックビットに、ある程度のエラーがあって
も、訂正してしまうので、よｌ］正しいデータ置換が行
なえる。

次に、第６の実施例を第１６図に示４゜第６の実施例は
、従来のＦＣＣの代わりにエラー訂正不可能な場合でも
エラー箇所の特定が可能なＥＣＣ５０を用いることに特
徴がある。この場合、パリテイチェックビットは不要と
なる。ここで使用するＦＣＣとしては、数ビットのセル
をｍ位として二つ−の訂正や検出を行うことの可能なＦ
　ＣＣであもことが必ｉｇ　ζ、ｊ−３る。また、二、
ラー訂正能力はそれほど高くなくても、エラー検出能力
が高いことが望ましい。すなわち、Ｍ箇所のエラーを訂
正可能で、Ｎ箇所のエラーを検出可能なＥＣＣとすると
、Ｎが大きいことが望ましい。

第６図の実施例における回路の構成を第１７図に示す。

データ置換制御回路３は、アドレス制御回路２１とエラ
ー訂正制御回路２３とから構成される。

エラー訂正制御回路２３によりエラー箇所の特定が可能
なため直接その情報をアドレス制御回路２１に送ること
ができる。

以上の動作を第２９図を用いて説明する。まず、シンド
ローム２３Ａとエラーアドレス計算回路２３Ｂとにより
どこにエラーがあったかを求める。

本実施例で用いるＦＣＣは、エラー訂正不可能な場合で
もエラー箇所の検出が可能なため、エラーアドレスが特
定できる。従ってこのエラーセルアドレス２３Ｆを直接
にアドレス制御回路２１のエラーセルアドレスメモリ２
１Ｂへ入力してやれば、データの置換が可能となる。こ
こで使用するＥＣＣ５０は、エラー訂正および検出の対
象が、数ビットをひとまとめにしたセル単位に行なうた
め、エラーアドレスもセル単位になるので、上記のよう
に直接エラーセルアドレスメモリ２１Ｂへ入力できる。

次に、第７図の実施例を第１８図および第１９図に示す
。

第７の実施例は、従来のＦＣＣを分割し小さな範囲のみ
を訂正の対象としたＥＣＣ５Ｌおよびその集合のＥＣＣ
３２を持つデータフォーマットを特徴とする。この場合
、ＥＣＣ３１の長さは従来のＥＣＣ２２よりも短くてす
む。

第７の実施例における回路の構成は第６の実施例と同様
である。

〔発明の効果〕

本発明によれば再生データの中のエラー箇所を特定でき
、正しいデータに置換することが可能となり、従来技術
では正しく復元できなかった場合でも正しくデータの再
生が可能となる。従って、データの信頼性が向上し、ま
たリトライ回数を減少することができスループット向上
にも効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は本発
明の原理図、第３図及び第４図は本発明に適用可能な磁
気ヘットの配置図、第５図及び第６図は本発明の異なる
実施例を示す構成図、第７図及び第８図は本発明の一実
施例を説明するためのデータの概念図、第９図は本発明
の一実施例の回路図、第１０図及び第１１図は本発明の
一実施例を説明するためのデータの概念図、第１２図は
本発明の一実施例の回路図、第１３図及び第１４図は本
発明の一実施例を説明するためのデータの概念図、第１
５図は本発明の一実施例の回路図、第１６図は本発明の
一実施例を説明するためのデータの概念図、第１７図は
本発明の一実施例の回路図、第１８図及び第１９図は本
゛斉明の一実施例を説明するためのデータの概念図、第
２０図及び第２１図は従来技術の説明図、第２２図は本
発明の一実施例の説明のためのデータフォーマット第２
３図は本発明の一実施例の回路を詳細に示す図、第２４
図は本発明の一実施例の説明のためのタイムチャート、
第２５図は本発明の一実施例の回路図、第２６図は本発
明の一実施例のためのデータ概念図、第２７図〜第２９
図は本発明の一実施例のブロック回路図。 符号の説明 ３・・・データ置換制御回路 ８．１５・・・レジスタ ９．１０・・・スイッチ ２０・・・パリティチエツク回路 ２１・・・アドレス制御回路 ２３・・・エラー訂正制御回路。 ２　エラー之＋んｒ、デー７ Ｊ　テゾ１按ル用回イ（ エフ− 私瓦へ・ド ・ρ／壬尤−シ凡ム歓乃 ）ａｚ　ごミ豐＼ファイ、ン釈とン下りデｌノＩ３　ラ
・−クルクチ１１回ゴ４に 積り図 づル／ −０【ノＶη１−／＜ル１フ１ 居２薗 λθ　パリラζケエ・ツク回外　ノｉ、ノデバリモξヶ
巧７ビツト２／　アシレス譲ｊ労ロシ（ 第ダ図 ζ２ 垢１図 ／、／ダｂシヌク ／Ｊ）４ ／Ｘ　Ａ 城／ρ図 コ朽　ノ／　匹ａ 第７２図 、）、）　　（ＣＣ ２３１ラー釘正ヤ１１５１司シ４ よｉ　ノＪ　図 ２５２濱ゴ騙霜 予ツタ圀 ■Ｚａ回 福２／回 ３〕 ＼刀テ′−ノ 葛／２扁 ネ ・７臣 グ ツρ セル４ ／ 慴 膚 第２φ口 ｒ！：軒回話衣刀 スイ７セノρ入カ ー−「二一一ロコー 匹Ｆ＝匪ヨ＝ゴロ工 第２１口 、ｌ乏す メ（＋１ （：〕Ｌガウ〉！ 連射１箔云η 一＝］■■７エ王 ［］フゴゴ＝■＝Ｉ 「−コ　　ニー］ （ソＬライノ 第 ２り 図 不 回 ネ ２？ 旧 第 ２ゾ ロ

Claims (1)

1. 【特許請求の範囲】 １、ディジタルデータの誤りを訂正する方法において、
   同一の情報源に対しそれぞれ再生した二つ以上のデータ
   について、データの中の複数のエラー箇所がどこにあっ
   たかを特定し、上記エラー箇所を記憶し、上記データの
   うち一方のデータの複数のエラー箇所を、他方のデータ
   の中で上記エラー箇所と同一箇所の正しいデータに置き
   換えることを特徴とする誤り訂正方法。 ２、特許請求の範囲第１項の方法において、少なくとも
   １つのレジスタを用いて、データを格納することを特徴
   とする誤り訂正方法。 ３、特許請求の範囲第２項の方法において、パリテイチ
   ェックビットを持ったデータフォーマットを用いること
   を特徴とする誤り訂正方法。 ４、特許請求の範囲第２項の方法において、パリテイチ
   ェックビットおよび誤り訂正符号を持ったデータフォー
   マットを用いることを特徴とする誤り訂正方法。 ５、特許請求の範囲第４項の方法において、パリティチ
   ェックビット専用の誤り訂正符号を持ったデータフォー
   マットを用いることを特徴とする誤り訂正方法。 ６、特許請求の範囲第２項の方法において、エラー訂正
   不可能な場合でもエラー箇所の特定が可能な誤り訂正符
   号を用いることを特徴とする誤り訂正方法。 ７、特許請求の範囲第２項の方法において、１レコード
   のデータの一部分のデータを誤り訂正する誤り訂正符号
   を複数用いることを特徴とする誤り訂正方法。 ８、ディジタルデータの誤り訂正する回路において、同
   一の情報源に対しそれぞれ再生した二つ以上のデータに
   ついて、データの中の複数のエラー箇所がどこにあった
   かを特定する回路を持ち、上記エラー箇所を記憶する回
   路を持ち、上記データのうち一方のデータの複数のエラ
   ー箇所を、他方のデータの中で上記エラー箇所と同一箇
   所の正しいデータに置き換える手段を有することを特徴
   とする誤り訂正回路。 ９、特許請求の範囲第８項のものにおいて、データを格
   納するためのレジスタを少なくとも一つ持つことを特徴
   とする誤り訂正回路。 １０、特許請求の範囲第９項のものにおいて、パリテイ
   チェックビットを持ったデータフォーマットを用いるこ
   とを特徴とする誤り訂正回路。 １１、特許請求の範囲第９項のものにおいて、パリテイ
   チェックビットおよび誤り訂正符号を持ったデータフォ
   ーマツトを用いることを特徴とする誤り訂正回路。 １２、特許請求の範囲第１１項のものにおいて、パリテ
   イチェックビット専用の誤り訂正符号を持ったデータフ
   ォーマットを用いることを特徴とする誤り訂正回路。 １３、特許請求の範囲第９項のものにおいて、エラー訂
   正不可能な場合でもエラー箇所の特定が可能な誤り訂正
   符号を用いることを特徴とする誤り訂正回路。 １４、特許請求の範囲第９項のものにおいて、１レコー
   ドのデータの一部分のデータを誤り訂正する誤り訂正符
   号を複数用いることを特徴とする誤り訂正回路。 １５、特許請求の範囲第１項の方法において、データの
   エラー箇所を、再読み込みした正しいデータに置換する
   ことを特徴とする誤り訂正方法。 １６、特許請求の範囲第１５項方法において、データを
   格納するためのレジスタを少なくとも一つ持つことを特
   徴とする誤り訂正方法。 １７、特許請求の範囲第１６項の方法において、パリテ
   イチェックビットを持ったデータフォーマットを用いる
   ことを特徴とする誤り訂正方法。 １８、特許請求の範囲第１６項の方法において、パリテ
   イチェックビットおよび誤り訂正符号を持ったデータフ
   ォーマットを用いることを特徴とする誤り訂正方法。 １９、特許請求の範囲第１８項の方法において、パリテ
   イチェックビット専用の誤り訂正符号を持ったデータフ
   ォーマットを用いることを特徴とする誤り訂正方法。 ２０、特許請求の範囲第１６項の方法において、エラー
   訂正不可能な場合でもエラー箇所の特定が可能な誤り訂
   正符号を用いることを特徴とする誤り訂正符号を用いる
   ことを特徴とする誤り訂正方法。 ２１、特許請求の範囲第１６項の方法において、１レコ
   ードのデータの一部分のデータを誤り訂正する誤り訂正
   符号を複数用いることを特徴とする誤り訂正方法。 ２２、特許特許の範囲第８項のものにおいて、データの
   エラー箇所を、再読み込みした正しいデータに置換する
   回路を有することを特徴とする誤り訂正回路。 ２３、特許請求の範囲第２２項のものにおいて、データ
   を格納するためのレジスタを少なくとも一つ持つことを
   特徴とする誤り訂正回路。 ２４、特許請求の範囲第２３項のものにおいて、パリテ
   ィチェックビットを持ったデータフォーマットを用いる
   ことを特徴とする誤り訂正回路。 ２５、特許請求の範囲第２３項のものにおいて、パリテ
   イチェックビットおよび誤り訂正符号を持ったデータフ
   ォーマットを用いることを特徴とする誤り訂正回路。 ２６、特許請求の範囲第２５項のものにおいて、パリテ
   イチェックビット専用の誤り訂正符号を持ったデータフ
   ォーマットを用いることを特徴とする誤り訂正回路。 ２７、特許請求の範囲第２３項のものにおいて、エラー
   訂正不可能な場合でもエラー箇所の特定が可能な誤り訂
   正符号を用いることを特徴とする誤り訂正回路。 ２８、特許請求の範囲第２３項のものにおいて、１レコ
   ードのデータの一部分のデータを誤り訂正する誤り訂正
   符号を複数用いることを特徴とする誤り訂正回路。