JP2533132B2

JP2533132B2 - 磁気テ―プ装置

Info

Publication number: JP2533132B2
Application number: JP62228921A
Authority: JP
Inventors: 正樹藤木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-09-11
Filing date: 1987-09-11
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: JPS6472365A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする問題点問題点を解決するための手段作用実施例発明の効果〔概要〕磁気テープ上のデータブロックが複数個のサブブロッ
クに分割され、該サブブロックの番号に対応するメモリ
アドレスにデータを自動的に書込む機能を備えた磁気テ
ープ装置において、該番号の読取り誤りでメモリのデー
タを破壊しないようする書込み方式に関し、サブブロックのフォーマットから、予想される数値と
不一致のサブブロックはメモリに書込まず、修正可能な
サブブロックの数がエラーした時、メモリのデータを有
効とすることを目的とし、予想されるサブブロック番号をセットする予想レジス
タの値と、サブブロック番号レジスタから送出されるサ
ブブロック番号を比較し、一致しない時、サブブロック
のデータをメモリに書込む信号を送出せず、トラック別
にサブブロック番号の不一致とサブブロック番号を記録
する結果レジスタの内容から、ECCデータにより修正可
能か否かを判定するバッファ制御回路と、予想レジスタ
に予想されるサブブロック番号をセットすると共に、誤
り検出結果に基づき、結果レジスタにトラック別にサブ
ブロック番号の不一致と該サブブロック番号とを記録す
るプロセッサを設け、サブブロック番号レジスタから送
出されたサブブロック番号が、予想レジスタの値と不一
致の場合、バッファメモリに書込み信号を送出せず、且
つ、書込みを行わないサブブロックの誤り修正が可能か
否かを判定する構成とする。

〔産業上の利用分野〕

本発明は磁気テープ上のデータブロックが複数個のサ
ブブロックに分割され、各サブブロックの先頭に該サブ
ブロックの番号が記録されているブロックフォーマット
で、読取ったサブブロックの番号に対応するメモリアド
レスに読取ったサブブロックのデータを自動的に書込む
装置に係り、特にサブブロックの番号の読取り誤りによ
りメモリに書込んだサブブロックのデータを破壊しない
ようするデータブロック書込み方式に関する。

磁気テープ上に記録されるデータブロックが複数個の
サブブロックに分割され、該サブブロックの番号に対応
したメモリアドレスに、読取られたサブブロックのデー
タが自動的に書込まれる装置では、該サブブロックの番
号が誤って読取られた場合、所定のメモリ領域と異なる
領域に、サブブロックのデータが書込まれるため、メモ
リに書込んだサブブロックのデータが破壊される。

従って、読取ったサブブロックの番号が誤っている場
合、これを検出してメモリに書込まれるデータの破壊を
防止する必要がある。

〔従来の技術〕

第６図はサブブロックを説明する図である。

磁気テープ10には、第６図（ａ）に示す如きフォーマ
ットで、複数のデータブロックが書込まれており、この
データブロックは例えば２トラックで構成されている。
そして、この２トラック分のデータブロックは、例えば
第６図（ｂ）に示す如く構成される。

即ち、トラックＡにおいては、その先頭にヘッダブロ
ック（Header Block）が、続いて８個のデータサブブ
ロックSBA0〜SBA7と２個のECCサブブロックECCA0,ECCA1
が記録され、最後にトレイラブロック（Trailer Bloc
k）が記録されている。

又、トラックＢにおいては、その先頭にヘッダブロッ
ク（Header Block）が、続いて８個のデータサブブロ
ックSBB0〜SBB7と２個のECCサブブロックECCB0,ECCB1が
記録され、最後にトレイラブロック（Trailer Block）
が記録されている。

ヘッダブロックとトレイラブロックの詳細は第６
図（ｃ）に示す如く、プリアンブルとして“0"が16バイ
ト書込まれ、同期用にSYNCバイトが16進数でAAA1が書込
まれ、ヘッダタイプとして16進数でFEが書込まれ、ヘッ
ダデータとしてデータブロックの属性（磁気テープ上の
論理的順番等）、総データバイト数及びサブブロックの
データバイト数が16バイト書込まれ、巡回冗長検査用の
CRCデータに続いてポストアンブルとして“0"が２バイ
ト書込まれている。

データサブブロックSBA0〜SBA7とSBB0〜SBB7及びECC
サブブロックECCA0,ECCA1とECCB0,ECCB1の詳細は第６図
（ｄ）に示す如く、プリアンブルとして“0"が16バイト
書込まれ、同期用にSYNCバイトが16進数でAAA1が書込ま
れ、ヘッダタイプとして16進数でF8が書込まれ、サブブ
ロックの番号に続いてデータサブブロックの場合はユー
ザデータが、ECCサブブロックの場合は誤り訂正符号と
してECCデータが書込まれ、CRCデータに続いてポストア
ンブルとして“0"が２バイト書込まれている。

但し、データサブブロックの場合に、ユーザデータの
書込まれる領域に、ブロック内の総データバイト数が、
サブブロック数の倍数でない時に、その端数に対応する
バイト数だけ“0"が、パディングデータとして書込まれ
る。

又、ヘッダブロックとトレイラブロックのヘッダタイ
プは16進数のFEであり、データサブブロックとECCサブ
ブロックのヘッダタイプは16進数のF8であり、夫々区別
されている。

磁気テープ10に上位装置から送出されたデータが書込
まれる場合、下記の順にデータサブブロックが書込ま
れ、各サブブロックの長さは同一となるようにしてあ
り、端数となる場合はバディングデータが後に続いて書
込まれる。

サブブロックにエラーが有ったかどうかは下記のよう
にして検出される。

１）CRCチェックデータの書込み時にヘッダタイプバイト、サブブロッ
クの番号、ユーザデータ又はパディングデータ又はECC
データからCRC演算を行って、CRCバイトとしてCRCデー
タに書込み、データの読出し時に、該データとCRCバイ
トでCRCチェックを行う。

２）スタートリードチェックサブブロック相互間の間隔をIBGとすると、このIBGは
イレーズされており、磁化反転が検出されず、“0"と相
違することから、このIBGが検出される。従って、IBGで
なくなってからSYNCバイトとヘッダタイプバイトが検出
されるまでの長さをチェックし、規定長以内に検出され
ない場合はエラーとする。この場合はサブブロックの番
号が不明となる。

３）ショートブロックチェック読出し時SYNCバイトが検出され、CRC演算を開始して
ヘッダブロックに記録されているサブブロック長のデ
ータを読取り、CRC演算が完了する前に、IBGを検出した
時はエラーとする。この場合は一つのサブブロックが二
つのサブブロックと認識される恐れがある。

４）エンドデータチェック読出し時CRC演算が終了して、ポストアンブルの区間
を過ぎてもIBGが検出されない時はエラーとする。この
場合はサブブロック間の間隔、即ち、IBGが検出され
ず、次のサブブロックを含めて一つのサブブロックとし
て認識する恐れがある。

各データサブブロックSBA0〜SBA7,SBB0〜SBB7内で
は、上位装置から送られてくるデータの各バイトを上位
ビットから順に書込む。即ち、7,6,5,4,3,2,1,0の順に
書込む。

そして、ECCサブブロックには、各データサブブロッ
ク毎の同一位置のビット（例えば７）を下記の如く排他
的論理和をとることにより得られた結果を、ECCサブブ
ロックの対応するビット（例えば７）の位置に書込む。
即ち ECCA0＝SBA0,SBB2,SBA4,SBB6 （１） ECCA1＝SBA1,SBB3,SBA5,SBB7 （２） ECCB0＝SBB0,SBA2,SBB4,SBA6 （３） ECCB1＝SBB1,SBA3,SBB5,SBA7 （４）このようにすることで、データの読出し時に、同一ECC
群内のデータサブブロック（本例では４個）の一つがエ
ラーした場合は、そのエラーを修正することが出来るた
め、例えば、エラー修正を説明する第７図の×印を記入
したデータサブブロックがエラーした場合でも、修正が
可能である。

即ち、例えば第７図（ａ）に示す如くデータサブブロ
ックのSBA1,SBA2,SBA3,SBA4が同時にエラーしても修正
可能であり、第４図（ｂ）に示す如くデータサブブロッ
クのSBA1,SBB1,SBA2,SBB2が同時にエラーしても修正可
能である。

磁気テープ10から読出されたデータは、データサブブ
ロックのヘッダタイプを示す16進数のF8が検出される
と、次に記録されている番号が読取られ、この番号によ
りデータを記憶するバッファメモリのアドレスが決定さ
れ、その次に記録されているユーザデータが読出されて
該バッファメモリに書込まれる。

バッファメモリにはデータサブブロック毎にバンクが
割当てられているので、バッファメモリの記憶を説明す
る第８図に示す如く、16進数で示すバンクアドレス０〜
Ｆに対し、データサブブロックSBA0,SBB0,SBA1,SBB1,
…,SBA6,SBB6,SBA7,SBB7が、前記の順番通りに、順次書
込まれる。

〔発明が解決しようとする問題点〕

上記の如く、データサブブロックから読出されたユー
ザデータは、データサブブロックの番号に対応して定め
られたバッファメモリのバンクアドレスの領域に書込ま
れるため、データサブブロックの番号の読取りが誤って
いると、既にデータが書込まれている領域であれば、こ
のデータを破壊し、後からデータの書込まれる領域であ
れば、書込んだデータが破壊されるという問題がある。

本発明は前記第６図（ｂ）に示すサブブロックのフォ
ーマットから、予め予想される複数のデータサブブロッ
クの番号をレジスタにセットしておき、読出されたデー
タサブブロックの番号と一致を調べ、不一致のデータサ
ブブロックはバッファメモリに書込むことを阻止して、
バッファメモリ上でデータの破壊が発生することを防止
する。

そして、前記の如くECCサブブロックを用いて、４個
のデータサブブロックの中、一つのデータサブブロック
がエラーしても修正が可能であるため、前記（１）〜
（４）に示す同一ECC群内のサブブロック（本例ではECC
サブブロックを含めて５個）の中の一つだけエラーした
のみであれば、バッファメモリに書込まれたデータは有
効とすることを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

端子DTAからはトラックＡから読出されて復調された
データが入力され、端子CLKAから入力するクロックによ
り、シフトレジスタ12に順次格納され、直列信号が並列
信号に変換されて、データバスに送出される。

又、端子DTBからはトラックＢから読出されて復調さ
れたデータが入力され、端子CLKBから入力されるクロッ
クにより、シフトレジスタ13に順次格納され、直列信号
が並列信号に変換されて、データバスに送出される。

リード制御回路11は端子DTA及びDTBから入力されたデ
ータと、端子CLKA及びCLKBから入力されたクロックとに
基づき、〔従来の技術〕において１）項で説明したCRC
チェックと、２）項で説明したスタートリードチェック
と、３）項で説明したショートブロックチェックと、
４）項で説明したエンドデータチェックとを行い、エラ
ーと判定した場合には、トラックＡ又はＢに分けて“1"
をOR回路14に送出し、OR回路回路14はプロセッサ17に、
トラックＡかＢかを区別して、このエラーを報告する。

リード制御回路11はサブブロック番号レジスタ15と16
に、第６図（ｄ）に示すデータサブブロックとECCサブ
ブロックの番号をセットするタイミングを送出する。

サブブロック番号レジスタ15は、第６図（ｂ）に示す
トラックＡから読出されたデータサブブロックSBA0〜SB
A7及びECCサブブロックECCA0,ECCA1の番号、例えば、０
〜９を順次記憶し、サブブロック番号レジスタ16は、第
６図（ｂ）に示すトラックＢから読出されたデータサブ
ブロックSBB0〜SBB7及びECCサブブロックECCB0,ECCB1の
番号、例えば、０〜９を順次記憶する。

アドレスデコーダ19はサブブロック番号レジスタ15と
16から得られたサブブロック番号から、バッファメモリ
18にシフトレジスタ12と13から送出されるデータを格納
するバンクアドレスを送出する。

バッファ制御回路20はプロセッサ17の指示に基づき、
第６図（ｂ）に示すサブブロックのフォーマットから、
予め予想される順にデータサブブロックの番号を予想レ
ジスタにセットしておき、アドレスデコーダ19に入力し
たサブブロック番号と一致を調べ、一致した場合はバッ
ファメモリ18に書込み信号を送出し、不一致のデータサ
ブブロックがあった場合は、バッファメモリ18に書込み
信号を送出せず、バッファメモリ18に書込むことを阻止
する。

そして、バッファ制御回路20は結果レジスタに、プロ
セッサ17が指示するトラック別のエラー情報と、エラー
したサブブロック番号を記録して、該結果レジスタにセ
ットされた内容から、前記ECCデータを構成したサブブ
ロックの群を選別し、該ECCデータにより修正可能か否
かを判定する。

即ち、前記（１）〜（４）に示す同一ECC群内のサブ
ブロックの中の一つだけエラーしたのみであれば、バッ
ファメモリ18に書込まれたデータは有効とし、プロセッ
サ17はバッファメモリ18に書込まれたデータを修正する
動作に移行する。

〔作用〕

上記の如く構成することにより、バッファ制御回路20
は、データサブブロックの番号が誤って読取られた場
合、バッファメモリ18に、そのデータサブブロックが書
込まれることを阻止するため、バッファメモリ18に書込
んだ正常なデータを破壊することを防止出来る。

そして、同一ECC群内のサブブロックで、修正するこ
とが出来る範囲のサブブロックのエラーである場合は、
これを修正するように指示するため、磁気テープから再
読出しを行う必要を無くすことが出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図で
ある。

第２図は第１図のバッファ制御回路20の詳細ブロック
図である。第６図（ｂ）に示す如く、トラックＡのヘッ
ダブロックに続いて、データサブブロックSBA0が読出
され、順次データサブブロックSBA1,…，データサブブ
ロックSBA7が読出され、これらのデータサブブロックの
番号が16進数で０から７までであるとし、続いて読出さ
れるECCサブブロックECCA0の番号が８で、ECCサブブロ
ックECCA1の番号が９であるとすると、トラックＢのデ
ータサブブロックとECCサブブロックの番号も同様であ
るため、プロセッサ17は予想レジスタ21に、先ず16進数
で０を、予想レジスタ22には16進数で１をセットする。

サブブロック番号レジスタ15には、第１図で説明した
如く、トラックＡのデータサブブロックの番号が順次書
込まれるため、比較器23で予想レジスタ21の０とデータ
サブブロックSBA0の番号０が比較され、一致することで
OR回路27を経て一致信号EB-Aがプロセッサ17に送出され
る。

又、サブブロック番号レジスタ16からトラックＢのデ
ータサブブロックSBB0の番号０が比較器24に送出され、
予想レジスタ21の０と比較され、一致信号ENB-BがOR回
路28を経てプロセッサ17に送出される。

リード制御回路11は、トラックＡとＢのデータサブブ
ロックのデータをバッファメモリ18に書込むタイミング
を切替える信号“0"を、NOT回路29とAND回路31に送出
し、第１図シフトレジスタ12から１バイトのデータがデ
ータバスに送出された時、AND回路30に“1"を送出す
る。

従って、AND回路30からOR回路32を経て“1"がバッフ
ァメモリ18に送出され、第１図で説明した如く、バッフ
ァメモリ18にシフトレジスタ12のデータの書込みを指示
する書込み信号とする。そして、プロセッサ17に書込み
成功を通知する。

リード制御回路11は、続いてシフトレジスタ13の送出
するデータを、バッファメモリ18に書込むため、タイミ
ング切替信号を“1"としてAND回路31とNOT回路29に送出
し、シフトレジスタ13から１バイトのデータがデータバ
スに送出された時、AND回路31に“1"を送出する。

従って、AND回路31から“1"がOR回路32を経てバッフ
ァメモリ18に送出され、第１図で説明した如く、バッフ
ァメモリ18にシフトレジスタ13のデータの書込みを指示
する書込み信号とする。そして、プロセッサ17に書込み
成功を通知する。

ここで、プロセッサ17は書込み成功が通知されたこと
で、予想レジスタ21に16進数で１を予想レジスタ22には
16進数で２をセットし、サブブロック番号レジスタ15と
16から送出されるデータサブブロックの番号とを、比較
器23と24に比較させる。

このような動作を繰り返し、ECCサブブロックの最終
番号９まで比較して一致すれば、バッファメモリ18には
第８図に示す如く、総てのデータサブブロックのデータ
が正しく記憶される。

予想レジスタ21にセットされた値と、サブブロック番
号レジスタ15と16の値とが一致しない場合、プロセッサ
17は予想レジスタ21と22に16進数で１を夫々加算する
が、それ以後は新たな値をセットしない。

従って、予想レジスタ22の値とサブブロック番号レジ
スタ15又は16の値が比較器25又は26で一致した信号が、
前記の如くOR回路27又は28を経てプロセッサ17に入力し
ない場合、それ以後読出されたサブブロックは、バッフ
ァメモリ18に書込まれることは無い。

予想レジスタ21と22にセットされたサブブロックの番
号と、サブブロック番号レジスタ15と16に書込まれた番
号とが一致しない場合、AND回路30又は31から書込み信
号がバッファメモリ18に送出されないので、番号の一致
しないデータサブブロックはバッファメモリ18に書込ま
れることは無い。

第３図はエラー修正の可否を検出する回路の一例を示
すブロック図である。

前記の如くバッファメモリ18には、データサブブロッ
ク番号が誤って読取られるか、読取ることが出来なかっ
た場合、そのデータサブブロックは書込まれない。しか
し、同一ECC群内の一つのサブブロックのみがエラーで
あった場合、修正が可能であり磁気テープから再読出し
する必要は無い。

このため、プロセッサ17は第１図に示すリード制御回
路11からOR回路14を経て入力するエラー信号に基づき、
トラックＡのエラーか、トラックＢのエラーかを区別し
て、トラックＡのエラーは結果レジスタ33のに“1"と
して書込み、トラックＢのエラーは結果レジスタ33の
に“1"として書込む。

そして、結果レジスタ33の〜の４ビットに、サブ
ブロックの番号を格納する。

データサブブロックSBA0とSBB0にエラーが無い場合、
結果レジスタ33のは“0"であり、〜は“0000"
である。従って、AND回路34はOR回路42を経てカウンタ4
6に“1"を送出し、AND回路35,36は“0"を送出したまま
であり、AND回路37は“1"をOR回路43を経てカウンタ47
に送出し、AND回路38,39,40,41は“0"を送出したままで
ある。

データサブブロックSBA2とSBB2にエラーが無い場合、
結果レジスタ33のは“0"であり、〜は“0010"
である。従って、AND回路35は“1"をOR回路42を経てカ
ウンタ46に送出し、AND回路36はOR回路43を経てカウン
タ47に“1"を送出し、AND回路34,37〜41は“0"を送出し
たままである。

データサブブロックSBA4とSBB4にエラーが無い場合、
結果レジスタ33のは“0"であり、〜は“0100"
である。従って、AND回路34はOR回路42を経てカウンタ4
6に“1"を送出し、AND回路35,36は“0"を送出したまま
であり、AND回路37は“1"をOR回路43を経てカウンタ47
に送出し、AND回路38,39,40,41は“0"を送出したままで
ある。

データサブブロックSBA6とSBB6にエラーが無い場合、
結果レジスタ33のは“0"であり、〜は“0110"
である。従って、AND回路35は“1"をOR回路42を経てカ
ウンタ46に送出し、AND回路36はOR回路43を経てカウン
タ47に“1"を送出し、AND回路34,37〜41は“0"を送出し
たままである。

ECCサブブロックECCA0とECCB0にエラーが無い場合、
結果レジスタ33のは“0"であり、〜は“1000"
である。従って、AND回路34は“1"をOR回路42を経てカ
ウンタ46に送出し、AND回路37はOR回路43を経てカウン
タ47に“1"を送出し、AND回路35,36及び38〜41は“0"を
送出したままである。

データサブブロックSBA1とSBB1にエラーが無い場合、
結果レジスタ33のは“0"であり、〜は“0001"
である。従って、AND回路38はOR回路44を経てカウンタ4
8に“1"を送出し、AND回路41は“1"をOR回路45を経てカ
ウンタ49に送出し、AND回路34〜37,及び39,40は“0"を
送出したままである。

データサブブロックSBA3とSBB3にエラーが無い場合、
結果レジスタ33のは“0"であり、〜は“0011"
である。従って、AND回路39は“1"をOR回路44を経てカ
ウンタ48に送出し、AND回路40はOR回路45を経てカウン
タ49に“1"を送出し、AND回路34〜38と41は“0"を送出
したままである。

データサブブロックSBA5とSBB5にエラーが無い場合、
結果レジスタ33のは“0"であり、〜は“0101"
である。従って、AND回路38はOR回路44を経てカウンタ4
8に“1"を送出し、AND回路41は“1"をOR回路45を経てカ
ウンタ49に送出し、AND回路34〜37及び39,40は“0"を送
出したままである。

データサブブロックSBA7とSBB7にエラーが無い場合、
結果レジスタ33のは“0"であり、〜は“0111"
である。従って、AND回路39は“1"をOR回路44を経てカ
ウンタ48に送出し、AND回路40はOR回路45を経てカウン
タ49に“1"を送出し、AND回路34〜38と40は“0"を送出
したままである。

ECCサブブロックECCA1とECCB1にエラーが無い場合、
結果レジスタ33のは“0"であり、〜は“1001"
である。従って、AND回路38はOR回路44を経てカウンタ4
8に“1"を送出し、AND回路41は“1"をOR回路45を経てカ
ウンタ49に送出し、AND回路34〜37,及び39,40は“0"を
送出したままである。

若し、例えば、データサブブロックSBA0とSBB0にエラ
ーが有った場合、結果レジスタ33のは“1"であり、
〜は“0000"である。従って、AND回路34〜41は“0"
を送出したままである。従って、カウンタ46〜49はカウ
ントアップしない。

しかし、カウンタ46〜49は４回以上“1"が入力すると
“1"を送出するため、AND回路50はプロセッサ１に“1"
を送出し、ECCによる修正が可能であることを通知す
る。

第４図は予想レジスタと結果レジスタの内容を説明す
る図である。

プロセッサ17は第２図に示す予想レジスタ21と22に、
前記の通りトラックＡ及びＢのデータサブブロックの番
号をセットするが、第４図（ａ）の予想に示す如く、最
初は予想レジスタ21に０を予想レジスタ22に１をセット
する。そして、番号０をデータサブブロックを読出した
結果、エラーが無ければ第３図に示す結果レジスタ33の
に０を、〜に０を、第４図（ａ）の結果を示す
如く書込む。

次に番号０のデータサブブロックが正常に読出せたた
め、予想レジスタ21に１を予想レジスタ22に２をセット
する。そして、データサブブロック番号１を読出した結
果、エラーが無ければ第３図に示す結果レジスタ33の
に０を、〜に１を、第４図（ａ）に結果に示す如
く書込む。

次に予想レジスタ21に２を予想レジスタ22に３をセッ
トする。そして、データサブブロック番号２を読出した
結果、エラーが無ければ第３図に示す結果レジスタ33の
に０を、〜に２を、第４図（ａ）の結果を示す
如く書込む。

このようにして、例えばトラックＢのデータサブブロ
ック番号が４である筈のものが、誤って６と読出された
とすると、予想レジスタ21の指示する４と相違するた
め、結果レジスタ33のには０をには１をセットす
る。即ち、16進数で１を書込み、正確に読出せたトラッ
クＡのデータサブブロックの番号４を結果レジスタ33の
〜に書込む。

次にトラックＡのデータサブブロック番号５にエラー
があったとすると、結果レジスタ33のに１をに０を
セットする。即ち、16進数で２を書込み、データサブブ
ロック番号５を結果レジスタ33の〜に書込む。

第４図（ｂ）はトラックＡとＢの両方のデータサブブ
ロック２にエラーがあり、データサブブロック３の番号
が読取れなかった場合を示し、プロセッサ17は番号２の
データサブブロックがエラーであったため、予想レジス
タ21に３を予想レジスタ22には４をセットするが、次の
サブブロックが正常に読出せないため、正常に読出せる
サブブロックが出現するまで、予想レジスタ21,22に新
たな値はセットしない。

結果レジスタ33にはサブブロック２がトラックA,B共
エラーのため、に１をセットする。即ち、16進数で
３を書込み、サブブロック番号２を結果レジスタ33の
〜に書込む。

プロセッサ17は、サブブロック４が正常に読出せたた
め、予想レジスタ21に５を予想レジスタ22には６をセッ
トし、結果レジスタ33のには16進数で３と書込み、
〜にはサブブロック番号３を書込むところを、正常
にサブブロック番号４が読出せたため、に０を〜
に４を書込む。

第４図（ｃ）はサブブロック番号５と６がブロック抜
けとなった場合を示し、プロセッサ17は第１図に示すリ
ード制御回路11から送出されるIBG検出信号により、IBG
の長さを監視して、第６図（ｃ）で説明したヘッダブロ
ックのヘッダデータから得られたサブブロックの長さか
ら、サブブロックより長いIBGを検出すると、ブロック
抜けと判断し、予想レジスタ21に６を予想レジスタ22に
７をセットするが、サブブロック番号７が正常に読出さ
れるまでは、予想レジスタ21,22に新たな値はセットし
ない。

結果レジスタ33に書込まれる内容は前記より類推し得
るため、詳細説明は省略する。

第４図（ｄ）はサブブロック番号３のサブブロックが
ブロック割れを発生した場合を示す。この場合はサブブ
ロック３の割れ目で予想レジスタ21に４が、予想レジス
タ22に５がセットされ、結果レジスタ33のにには16
進数の３が、〜に番号３が書込まれるが、その他は
第４図（ｂ）と同様である。

第４図（ｅ）はサブブロック番号２と３のサブブロッ
クの間のIBGが検出されなかった場合を示し、予想レジ
スタ21と22の値と結果レジスタ33の値は、サブブロック
番号４が正確に読出されたことで、修正される状態を示
す。

上記の動作をまとめると、プロセッサ17は、イ）予想レジスタ21,22には常に連続する二つのサブブ
ロック番号をセットする。

ロ）トラックＡ又はトラックＢのどちらかが正しく読出
されたら、その正しく読出されたサブブロック番号を基
準として、次のサブブロック番号の予想を行う。

ハ）長すぎるIBG、トラックＡ及びＢ共に異常なサブブ
ロックを検出した場合は、予想を＋１して抜けたか異常
なサブブロックの番号を結果レジスタ33にセットする。

ニ）ハの操作を一回行ったならば、以後トラックA,B何
れか一方でも正常に読出せるまで、何もしない。

ホ）ハの処理の後、サブブロックが正常に読出せたら、
そのサブブロック番号をもとにして、次のサブブロック
番号の予想を行う。又、そのサブブロック番号より小さ
な番号で、未だ結果を結果レジスタ33にセットしてない
サブブロックがあれば、読出し失敗を結果レジスタ33に
セットする。尚、ハの処理の中、結果レジスタ33に対す
るセットは、この時行っても良い。

ヘ）サブロック抜け及びトラックA,B同時エラーが３サ
ブブロック以上連続すれば、修正が不可能となるため、
例えば、サブブロック番号１が正常に読出せた場合、そ
の後でサブブロック番号５が読出せても意味が無い。従
って、プロセッサ17は、予想レジスタ21にセットする値
を３とし、予想レジスタ22にセットする値は４として待
つ。

第５図はプロセッサ17の動作を説明するフローチャー
トである。

データブロックの読取りを開始し、第６図（ｂ）の
に示すヘッダブロックを読取ると、データブロックの属
性、総データバイト数及びサブブロックのデータバイト
数等を記憶するヘッダブロック処理を行い、予想レジス
タ21,22に前記の如く01をセットする。

続いてIBGを検出すると、サブブロックより長いか否
かを調べ、長ければ結果レジスタ33にトラック別にエラ
ーとして記憶する。即ち、トラックＡ側であればに、
トラックＢ側であればに夫々記憶させる。

IBGがサブブロックより長くなければ、次のIBGが検出
されたか調べ、次のIBGが検出されると、第２図で説明
した一致信号ENB-Aが送出されているか調べ、送出され
ていれると、トラックＡ側にエラーが無いか調べ、エラ
ーが無ければ、予想レジスタ21,22に夫々１を加算す
る。

一致信号ENB-Aが送出されないか、トラックＡ側にエ
ラーがある場合、一致信号ENB-Bが送出されたか調べ、
送出されないか、送出されてもトラックＢ側にエラーが
ある場合は、次のIBGを検出する動作に移行し、トラッ
クＢ側にエラーが無ければ、予想レジスタ21,22に夫々
１を加算する。

そして、前記の如く結果レジスタ33に対する書込み処
理を行い、バッファメモリ18にサブブロックの書込みが
成功し、トレイラブロックかデータブロック終了が検出
されなければ、IBGを検出する動作に戻り、トレイラブ
ロックかデータブロック終了を検出すれば正常終了とな
る。

バッファメモリ18に対するサブブロックの書込みが成
功が通知されず、トレイラブロックかデータブロック終
了が検出されなければ、IBGを検出する動作に戻り、ト
レイラブロックかデータブロック終了が検出されるとエ
ラー終了となる。

〔発明の効果〕

以上説明した如く、本発明はデータサブブロック番号
を誤った場合、該データサブブロックをバッファメモリ
に書込ませないため、バッファメモリに正常に書込まれ
たデータサブブロックを破壊することを防止し、且つ、
エラーサブブロックの数が修正可能な範囲内にあるか否
かを検出することが出来るため、処理効率の低下を防止
出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一実施例を示す回路のブロック図、第３図はエラー修正の可否を検出する回路の一例を示す
ブロック図、第４図は予想レジスタと結果レジスタの内容を説明する
図、第５図はプロセッサの動作を説明するフローチャート、第６図はサブブロックを説明する図、第７図はエラー修正を説明する図、第８図はバッファメモリの記憶を説明する図である。図において、 10は磁気テープ、11はリード制御回路、12,13はシフト
レジスタ、14,27,28,32,42〜45はOR回路、15,16はサブ
ブロック番号レジスタ、17はプロセッサ、18はバッファ
メモリ、19はアドレスデコーダ、20はバッファ制御回
路、21,22は予想レジスタ、23〜26は比較器、29はNOT回
路、30,31,34〜41,50はAND回路、33は結果レジスタ、46
〜49はカウンタである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｂ 20/18 ５７２ 9558−5ＤＧ１１Ｂ 20/18 ５７２Ｇ５７４ 9558−5Ｄ５７４Ｈ

Claims

(57)【特許請求の範囲】

【請求項１】複数個のサブブロックに分割され、該サブ
ブロックの先頭に夫々該サブブロックの番号を記録する
ブロックフォーマットで形成されたデータブロックが記
録された磁気テープから、該データブロックが読出され
たことで、該データブロックのサブブロックの間隔を検
出して、該サブブロックを区別すると共に、該サブブロ
ックに誤りがあるか否かを検出するリード制御回路（1
1）と、該磁気テープから読出された該サブブロックの番号をト
ラック別に記憶するサブブロック番号レジスタ（15）
（16）を備え、該サブブロック番号レジスタ（15）（1
6）が送出するサブブロック番号に対応するメモリアド
レスで、読取ったサブブロックのデータをバッフアメモ
リ（18）に自動的に書込むと共に、複数のサブブロック
の同一位置のビットの排他的論理和をとり、誤り訂正符
号用のECCデータとして記録されたサブブロックを用
い、誤りの生じたサブブロックのデータを修正する機能
を備えた磁気テープ装置において、データブロックから読出されれることが予想されるサブ
ブロック番号を予めセットする予想レジスタを備え、該
予想レジスタにセットされた値と前記サブブロック番号
レジスタ（15）（16）から送出されるサブブロック番号
とを比較し、一致しない場合には該サブブロックのデー
タを前記バッフアメモリ（18）に書込むことを許可する
書込み信号を送出せず、一致した場合のみ該書込み信号
を送出すると共に、トラック別にサブブロックに発生した誤り情報と該当す
るサブブロック番号とを記録する結果レジスタを備え、
該結果レジスタにセットされた内容から、前記ECCデー
タを構成したサブブロックの群を選別し該ECCデータに
より修正可能か否かを判定するバッフア制御回路（20）
を設け、サブブロック番号レジスタ（15）（16）から送出された
サブブロック番号が、バッフア制御回路（20）の予想レ
ジスタと不一致の場合、前記バッフアメモリ（18）に前
記書込み信号を送出せず、且つ、書込みを行わないサブ
ブロックの誤り修正が可能か否かを判定することを特徴
とする磁気テープ装置。