JPH11163739A

JPH11163739A - 消失誤り訂正方法とその装置

Info

Publication number: JPH11163739A
Application number: JP33034797A
Authority: JP
Inventors: Shigeru Okita; 茂沖田
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1997-12-01
Filing date: 1997-12-01
Publication date: 1999-06-18
Anticipated expiration: 2017-12-01
Also published as: JP3813337B2

Abstract

(57)【要約】【課題】比較的小さなメモリ容量で、高い訂正能力と
高い符号化効率とを同時に実現できる消失誤り訂正方法
およびその装置を提供する。【解決手段】マトリクス状に配置された複数のシンボ
ルからなるデータ系列３０について行方向の誤り訂正を
行ったときに、誤り訂正の可否を行毎に示す訂正フラグ
データを生成し、これを訂正フラグメモリ２３₁，２３
₃に記憶する。データ系列について列方向の誤り訂正を
行ったときに、誤り訂正の可否を列毎に示す訂正フラグ
データを生成し、これを訂正フラグメモリ２３₂，２３
₄に記憶する。訂正フラグデータと過去に生成した消失
フラグデータとから、論理回路２７₁〜２７₃において
消失フラグデータ３２₂〜３２₄を新たに生成し、この
新たに生成した消失フラグデータを利用して、データ系
列の消失誤り訂正を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記録媒体やデジタ
ル伝送の誤り訂正符号として用いられる、リードソロモ
ン符号などの復号処理で用いられる消失誤り訂正方法お
よびその装置に関する。

【０００２】

【従来の技術】リードソロモン符号（以下、ＲＳ符号と
も記す）は、その符号化効率の良さとバーストエラーに
対する適性から、主に記録媒体やデジタル伝送の外符号
に用いられている。例えば、コンパクトディスクで採用
されているエラー訂正符号は、ＣＩＲＣ(Cross Interle
ave Reed-Solomon Code)と称され、インターリーブの技
法と組み合わせた積符号である。その外符号としてＲＳ
（２８、２４）符号が、内符号としてＲＳ（３２、２
８）符号が採用されており、それぞれＣ２符号およびＣ
１符号と呼ばれている。いずれの符号とも、一つのＲＳ
符号化シンボルは１バイトで構成され、一つのＲＳ符号
化ブロックは４バイトのパリティ検査列を含んでいる。

【０００３】また、ＩＣ化技術の進歩とともに、８バイ
ト以上の高い訂正能力を持つＲＳ符号に対応した符号化
／復号ＩＣチップが実現され、その応用範囲が急速に広
まっている。ところで、前述したコンパクトディスクの
場合のように、記録媒体用の誤り訂正符号は、ＲＳ符号
を２重に符号化した積符号の構成をとることが多い。積
符号を用いた誤り訂正符号では、図６に示すように、デ
ータを行列のマトリックス状にシンボルを配置した誤り
訂正用のデータフレーム１０を用いる。この誤り訂正用
のデータフレーム１０は、１７０バイト（行方向）×１
８４バイト（列方向）のデータ部に加えて、行方向に１
０バイトおよび列方向に１６バイトの冗長シンボルが付
加され、全体として１８０×２００バイトになってい
る。積符号を用いた誤り訂正符号では、誤り訂正用のデ
ータフレーム１０に対して列方向および行方向に誤り訂
正が行われる。

【０００４】具体的には、図７に示す誤り訂正コア(Err
or Correcting Core) 部３において、図６に示すデータ
フレーム１０に対して、先ず、２００個の行のそれぞれ
に対して行方向にＣ１訂正が合計２００回行われ、次
に、１８０個の列のそれぞれに対して列方向にＣ２訂正
が合計１８０回行われる。さらに、Ｃ１訂正とＣ２訂正
とを繰り返し行い、訂正能力を高めることも可能であ
る。誤り訂正コア部３における訂正結果は、データ・消
失フラグフレームメモリ１に記憶されて、次の訂正ステ
ップで、再度、所定の方向（順序）で誤り訂正コア部３
に読み出される。

【０００５】ところで、通常の訂正手法では、最大訂正
数は冗長シンボルの数の半分である。これに対して、図
６に示すように積符号化した場合には、２回目以降の訂
正において、消失誤り訂正を採用することで、その訂正
能力を２倍にできる。具体的には、図７に示すように、
各シンボルを８ビットのデータと１ビットの消失フラグ
との合計９ビットで構成し、データ・消失フラグフレー
ムメモリ１からデータＤおよび消失フラグデータＥを読
み出して、１回目の誤り訂正を行い、その訂正結果のデ
ータＤ’および消失フラグデータＥ’をデータ・消失フ
ラグフレームメモリ１に記憶する。そして、この記憶し
た消失フラグデータおよびデータを、次に、消失フラグ
データＥおよびデータＤとして誤り訂正コア部３に読み
出して、２回目の消失誤り訂正を行う。

【０００６】図８に示すように、Ｃ１訂正で、訂正が適
切に行われた行および誤りが存在しない行に存在するデ
ータに対応する消失フラグを０に（リセット）する。ま
た、訂正が不可能な行および誤訂正の可能性がある行に
存在するデータに対応する消失フラグを１に（セット）
する。図８に示す例では、データフレーム１０のデータ
に対して行方向にＣ１訂正が行われ、その１行目および
１９９行目に存在するデータに対しての誤り訂正が正確
に行われないことから、これらに対応する消失フラグが
１にセットされている。次に、図８に示すデータフレー
ム１０のデータに対して列方向に、図８に示す消失フラ
グを利用しながらＣ２訂正が行われ、その２列目に存在
するデータに対して誤り訂正が正確に行われないことか
ら、図９に示すように、２列目に対応する消失フラグが
１にセットされている。

【０００７】ところで、入力の消失シンボルの数などに
より、Ｃ２訂正の結果に誤訂正の確率が高いと予想され
る場合に、Ｃ２訂正を実行しないで、かつ、以前のＣ１
訂正の消失フラグの結果を残す、いわゆるコピーを行
い、このコピーした結果を、次のＣ１訂正で利用するこ
とで、訂正能力を高める方法がある。図９の例では、１
列目の結果がコピーに相当する。すなわち、図９に示す
消失フラグとデータに、図８に示す以前の訂正結果をそ
のまま残す。

【０００８】

【発明が解決しようとする課題】しかしながら、強力な
訂正能力と高い符号化効率を同時に実現するためには、
データフレームを大きくする必要があり、それに伴って
必要なメモリのサイズが増大する。図６に示す誤り訂正
用のデータフレーム１０について訂正処理を行うには、
従来の方法では、データ・消失フラグフレームメモリ１
には、消失フラグを記憶するために３６０００ビット
（１８０×２００）の記憶容量が必要である。また、各
シンボルごとに消失フラグを持っていると、その更新を
行う際に、それぞれをデータ・消失フラグフレームメモ
リ１に書き込むことになるので、メモリアクセスが頻繁
に発生し、処理時間が長くなるという問題がある。具体
的には、図６に示す誤り訂正用のデータフレーム１０に
ついては、各ステップごとに、最大１８０×２００＝３
６０００回もの書き込み動作が必要となる。

【０００９】本発明は上述した従来技術の問題点に鑑み
てなされ、比較的小さなメモリ容量で、高い訂正能力と
高い符号化効率とを同時に実現できる消失誤り訂正方法
およびその装置を提供することを目的とする。また、本
発明は、高い訂正能力と高い符号化効率とを同時に高速
に実現できる消失誤り訂正方法およびその装置を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】上述した目的を達成する
ために、本発明の消失誤り訂正方法は、マトリクス状に
配置された複数のシンボルからなる積符号化されたデー
タ系列を、行方向および列方向から順に誤り訂正を行
い、前記複数のシンボルについての誤り訂正の可否を行
方向および列方向の単位で判断し、その判断結果を前記
複数のシンボルのそれぞれに対応するビットで表した消
失フラグデータを生成し、次の誤り訂正で、前記生成し
た消失フラグデータを利用する消失誤り訂正方法であっ
て、前記データ系列について行方向の誤り訂正を行った
ときに、誤り訂正の可否を行毎に示す訂正フラグデータ
を生成し、前記データ系列について列方向の誤り訂正を
行ったときに、誤り訂正の可否を列毎に示す訂正フラグ
データを生成し、前記訂正フラグデータと、過去に生成
した消失フラグデータから、消失フラグデータを新たに
生成し、前記新たに生成した消失フラグデータを利用し
て、前記データ系列の消失誤り訂正を行う。

【００１１】また、本発明の消失誤り訂正方法は、好ま
しくは、前記行方向の誤り訂正と、列方向の誤り訂正と
を交互に行う。

【００１２】また、本発明の消失誤り訂正方法は、好ま
しくは、前記データ系列について、最初に誤り訂正を行
うときに、消失フラグデータを利用せずに誤り訂正を行
い、誤り訂正の可否のみを示す訂正フラグデータを生成
し、２回目以降に誤り訂正を行うときに、消失フラグデ
ータを利用して誤り訂正を行い、誤り訂正の可否に加え
て、必要に応じて、過去の消失フラグデータの対応する
列あるいは行を利用するコピーを示すビットを含む訂正
フラグデータを生成する。

【００１３】また、本発明の消失誤り訂正方法は、好ま
しくは、前記最初に誤り訂正を行うときに誤り訂正の可
否を行毎に示す訂正フラグデータは、前記データ系列の
行数のビット数を有する。

【００１４】また、本発明の消失誤り訂正方法は、好ま
しくは、前記２回目以降に誤り訂正を行うときに誤り訂
正の可否を行毎に示す訂正フラグデータは、前記データ
系列の行数の２倍のビット数を有する。

【００１５】また、本発明の消失誤り訂正方法は、好ま
しくは、前記２回目以降に誤り訂正を行うときに誤り訂
正の可否を行列に示す訂正フラグデータは、前記データ
系列の列数の２倍のビット数を有する。

【００１６】また、本発明の消失誤り訂正方法は、好ま
しくは、前記データ系列は、リードソロモン符号で２重
に符号化されている。

【００１７】また、本発明の消失誤り訂正装置は、マト
リクス状に配置された複数のシンボルからなる積符号化
されたデータ系列を、行方向および列方向から順に誤り
訂正を行い、前記複数のシンボルについての誤り訂正の
可否を行方向および列方向の単位で判断し、その判断結
果を前記複数のシンボルのそれぞれに対応するビットで
表した消失フラグデータを生成し、次の誤り訂正で、前
記生成した消失フラグデータを利用する消失誤り訂正装
置であって、前記データ系列を記憶するデータ系列記憶
手段と、消失フラグデータに基づいて、前記データ系列
の行方向および列方向に誤り訂正を行い、当該誤り訂正
の結果に応じて、誤り訂正の可否を行および列毎に示す
訂正フラグデータを生成する誤り訂正手段と、前記訂正
フラグデータを記憶する訂正フラグデータ記憶手段と、
前記訂正フラグデータに記憶された訂正フラグデータ
と、過去に生成した消失フラグデータとから、消失フラ
グデータを新たに生成する消失フラグデータ生成手段と
を有する。

【００１８】

【発明の実施の形態】以下、本発明の実施形態に係わる
消失誤り訂正装置およびその方法について説明する。本
実施形態の消失誤り訂正装置は、例えば、リードソロモ
ン符号で符号化されたデータ系列であるデータフレーム
を復号するリードソロモン復号装置に組み込まれてい
る。第１実施形態図１は本実施形態の消失誤り訂正装置２１の構成図、図
２は図１に示す消失誤り訂正装置２１の動作を説明する
ための図である。図１に示すように、消失誤り訂正装置
２１は、訂正フラグメモリブロック２２、データフレー
ムメモリ２４および誤り訂正コア部２５を有する。デー
タフレームメモリ２４は、図６に示す１８０バイト（行
方向）×２００バイト（列方向）の誤り訂正用のデータ
フレーム１０を記憶可能な記憶容量を備えている。ここ
で、１バイトは、８ビットである。

【００１９】訂正フラグメモリブロック２２は、訂正フ
ラグメモリ２３₁〜２３_mを備えている。訂正フラグメ
モリ２３₁は、図６に示す誤り訂正用のデータフレーム
１０の列方向のバイト数である２００に対応した２００
ビットの記憶容量を有し、誤り訂正コア部２５による１
回目の行方向のＣ１訂正の結果に応じた、各行毎にセッ
トあるいはリセットを示す訂正フラグデータｅを入力し
て記憶する。ここで、セットは対応する行についてのＣ
１訂正が不可能あるいは誤訂正の可能性があることを示
し、リセットは対応する行についてのＣ１訂正が正確に
行われたことあるいは誤りが存在しないことを示す。

【００２０】また、訂正フラグメモリ２３₂は、誤り訂
正用のデータフレーム１０の行方向のバイト数である１
８０の２倍に対応した３６０ビットの記憶容量を有し、
２回目の列方向のＣ２訂正の結果に応じた、各列毎にセ
ット、リセットあるいはコピーを示す訂正フラグデータ
ｅを入力して記憶する。ここで、コピーは、対応する行
に、前回のＣ１訂正の消失フラグデータの結果を残すこ
とを示している。

【００２１】また、訂正フラグメモリ２３₃は、誤り訂
正用のデータフレーム１０の列方向のバイト数である２
００の２倍に対応した４００ビットの記憶容量を有し、
３回目の行方向のＣ２訂正の結果に応じた、各行毎に、
セット、リセットあるいはコピーを示す訂正フラグデー
タｅを入力して記憶する。ここで、２≦ｎ≦ｍとしたと
き、訂正フラグメモリ２３_nは、ｎが偶数の場合には３
６０ビットの記憶容量有し、ｎが奇数の場合には４００
ビットの記憶容量を有し、ｎ回目の誤り訂正の結果であ
る訂正フラグデータｅを入力して記憶する。

【００２２】また、訂正フラグメモリブロック２２に
は、図２に示す論理回路２７₁〜２７ _m-2が設けられて
いる。論理回路２７₁は、消失フラグデータ３２₁と、
訂正フラグメモリ２３₂に記憶された訂正フラグデータ
に基づいて、１８０ビット（行方向）×２００ビット
（列方向）の消失フラグデータ３２₂を生成する。ま
た、２≦ｎ≦ｍ−２としたときに、論理回路２７_nは、
論理回路２７_n-1からの消失フラグデータと、訂正フラ
グメモリ２３_n+1に記憶された訂正フラグデータとに基
づいて、論理演算を行い、１８０ビット（行方向）×２
００ビット（列方向）の消失フラグデータを生成する。
ここで、論理回路２７_nにおいて生成される消失フラグ
データは、ｎ＋１回目の誤り訂正により生成されたデー
タフレーム３１_n+1の各データについてのセット、リセ
ットおよびコピーを示している。

【００２３】誤り訂正コア部２５は、１回目の誤り訂正
を、データフレーム３０₀に行方向からＣ１訂正を行
い、その誤り結果であるデータフレーム３１₁をデータ
Ｄ’としてデータフレームメモリ２４に記憶すると共
に、その訂正フラグデータｅを訂正フラグメモリ２３₁
に記憶する。また、誤り訂正コア部２５は、ｎ回目の誤
り訂正を行う際に、データフレームメモリ２４から読み
出したデータＤと、訂正フラグメモリブロック２２から
の消失フラグデータＥとを入力し、ｎが奇数の場合には
行方向のＣ１誤り訂正を行い、ｎが偶数の場合には列方
向のＣ２誤り訂正を行う。そして、誤り訂正コア部２５
は、誤り訂正の結果であるデータフレーム３１_nをデ
ータＤ’としてデータフレームメモリ２４に書き込むと
共に、訂正フラグデータｅを訂正フラグメモリ２３_nに
書き込む。

【００２４】以下、図１に示す消失誤り訂正装置２１の
動作について説明する。ここでは、ｍ＝４とし、最大で
５ステップの訂正が可能な消失誤り訂正装置２１を図２
を参照しながら説明する。ステップＳ１：データフレームメモリ２４に記憶された
１８０バイト（行方向）×２００バイト（列方向）のデ
ータフレーム３１₀が行方向から読み出され、データＤ
として誤り訂正コア部２５に出力される。そして、誤り
訂正コア部２５において、データフレーム３１₀に行毎
にＣ１訂正が行われ、訂正後のデータフレーム３１₁が
データＤ’として再度、データフレームメモリ２４に対
して行方向に書き込まれる。この訂正では、各行につい
て、それぞれセットとリセットの結果のみが判定され、
これらの結果が２００ビットの訂正フラグデータｅとし
て訂正フラグメモリ２３₁に記憶される。そして、訂正
フラグメモリ２３₁に記憶された訂正フラグデータに応
じて、１８０（行方向）×２００（列方向）の消失フラ
グデータ３２₁が生成され。ここで、セットとリセット
とは１ビットで区別でき、判定は各行ごとに行われるの
で、訂正フラグメモリ２３₁は２００（＝１×２００）
ビットの記憶容量を備えていればよい。

【００２５】ステップＳ２：訂正フラグメモリブロック
２２から消失フラグデータ３２₁が消失フラグデータＥ
として誤り訂正コア部２５に出力される。すなわち、ス
テップＳ２以降の誤り訂正では、消失誤り訂正が行われ
る。また、データフレームメモリ２４に記憶されたデー
タフレーム３１₁が列方向から読み出されて、データＤ
として誤り訂正コア部２５に出力される。そして、誤り
訂正コア部２５において、消失フラグデータ３２₁を利
用して、データフレーム３１₁の各列毎にＣ２訂正が行
われ、訂正後のデータフレーム３１₂がデータＤ’とし
て再度、データフレームメモリ２４に対して列方向に書
き込まれる。また、誤り訂正コア部２５において、訂正
の結果について、セット、リセットおよびコピーの判定
が行われ、この判定結果が訂正フラグデータｅとして訂
正フラグメモリ２３₂に記憶される。ここで、セット、
リセットおよびコピーは２ビットで区別でき、判定は各
列ごとに行われるので、訂正フラグメモリ２３₂は３６
０（＝２×１８０）ビットの記憶容量を備えていればよ
い。そして、論理回路２７₁において、訂正フラグメモ
リ２３₁および２３₂に記憶された訂正フラグデータに
基づいて論理演算が行われ、１８０（行方向）×２００
（列方向）の消失フラグデータ３２₂が生成される。こ
こで、図２に示すように、訂正フラグメモリ２３₂に記
憶された訂正フラグデータの１列目がコピー（Ｃ）を示
しているため、消失フラグデータ３２₂の１列目には、
消失フラグデータ３２₁の１列目がコピーされる。

【００２６】ステップＳ３：データフレームメモリ２４
に記憶されたデータフレーム３１₂が行方向から読み出
され、データＤとして誤り訂正コア部２５に出力され
る。また、論理回路２７₁から消失フラグデータ３２₂
が誤り訂正コア部２５に出力される。そして、誤り訂正
コア部２５において、消失フラグデータ３２₂に基づい
て、データフレーム３１₂の各行毎にＣ１訂正が行わ
れ、訂正後のデータフレーム３１₃がデータＤ’として
再度、データフレームメモリ２４に対して行方向に書き
込まれる。この訂正では、各行について、それぞれセッ
ト、リセットおよびコピーが判定され、これらの結果が
訂正フラグデータｅとして訂正フラグメモリ２３₃に記
憶される。ここで、セット、リセットおよびコピーは２
ビットで区別でき、判定は各行毎に行われるので、訂正
フラグメモリ２３₃は４００（＝２００×２）ビットの
記憶容量を備えていればよい。そして、論理回路２７₂
において、訂正フラグメモリ２３₃に記憶された訂正フ
ラグデータと、論理回路２７₁からの消失フラグデータ
３２₂とに基づいて、論理演算が行われ、消失フラグデ
ータ３２₃が生成され。ここで、訂正フラグメモリ２３
₂に記憶された訂正フラグデータの２行目がコピー
（Ｃ）を示しているため、消失フラグデータ３２₃の２
行目には、消失フラグデータ３２₂の２行目がコピーさ
れる。

【００２７】ステップＳ４：論理回路２７₂から消失フ
ラグデータ３２₃が消失フラグデータＥとして誤り訂正
コア部２５に出力される。また、データフレームメモリ
２４に記憶されたデータフレーム３１₃が列方向から読
み出されて、データＤとして誤り訂正コア部２５に出力
される。そして、誤り訂正コア部２５において、消失フ
ラグデータ３２₃を利用して、データフレーム３１₃の
各列毎にＣ２訂正が行われ、訂正後のデータフレーム３
１₄がデータＤ’として再度、データフレームメモリ２
４に対して列方向に書き込まれる。また、誤り訂正コア
部２５において、訂正の結果について、セット、リセッ
トおよびコピーの判定が行われ、この判定結果が訂正フ
ラグデータｅとして訂正フラグメモリ２３₄に記憶され
る。ここで、セット、リセットおよびコピーは２ビット
で区別でき、判定は各列ごとに行われるので、訂正フラ
グメモリ２３₂は３６０（＝２×１８０）ビットの記憶
容量を備えていればよい。そして、論理回路２７₃にお
いて、訂正フラグメモリ２３₄に記憶された訂正フラグ
データと、論理回路２７₂からの消失フラグデータ３２
₃とに基づいて、論理演算が行われ、消失フラグデータ
３２₄が生成される。ここで、訂正フラグメモリ２３₄
に記憶された訂正フラグデータの１列目がコピー（Ｃ）
を示しているため、消失フラグデータ３２₄の１列目に
は、消失フラグデータ３２₃の１列目がコピーされる。

【００２８】ステップＳ５：データフレームメモリ２４
に記憶されたデータフレーム３１₄が行方向から読み出
され、データＤとして誤り訂正コア部２５に出力され
る。そして、誤り訂正コア部２５において、消失フラグ
データ３２₄を利用して、データフレーム３１₄の各行
毎にＣ１訂正が行われ、訂正後のデータフレーム３１₅
がデータＤ’として再度、データフレームメモリ２４に
対して行方向に書き込まれる。

【００２９】以上説明したように、消失誤り訂正装置２
１によれば、消失フラグ用に、２００ビットの訂正フラ
グメモリ２３₁と、３６０ビットの訂正フラグメモリ２
３₂と、４００ビットの訂正フラグメモリ２３₃と、３
６０ビットの訂正フラグメモリ２３₄との合計１３２０
ビットのメモリを用意すればよい。その結果、前述した
従来の方法のように、消失フラグ用に３６０００ビット
もの記憶容量を持つメモリを設ける場合に比べて、メモ
リの記憶容量を大幅に削減できる。なお、消失誤り訂正
装置２１において、論理回路２７₁，２７₂，２７
₃は、合計数百ゲート程度で実現でき、装置規模には殆
ど影響を与えない。

【００３０】さらに、従来の消失誤り訂正装置では、消
失フラグデータの更新は、消失フラグデータをデータ・
消失フラグフレームメモリ１にそれぞれ書き込む必要が
あったのに対し、消失誤り訂正装置２１によれば、消失
フラグデータ全体をメモリに書き込むのではなく、各行
あるいは各列ごとに、訂正フラグデータを訂正フラグメ
モリ２３₁〜２３₄に記憶するため、メモリアクセス数
を大幅に削減でき、処理時間を短縮できる。具体的に
は、消失誤り訂正装置２１によれば、訂正フラグデータ
を、Ｃ１訂正のステップで２００回、Ｃ２訂正のステッ
プで１８０回のそれぞれ書き込む。つまり、従来の消失
誤り訂正装置のように、各ステップで最大３６０００回
もの書き込みを行う場合に比べて、それぞれ処理時間を
２００分の１および１８０分の１に短縮できる。

【００３１】第２実施形態上述した第１実施形態の消失誤り訂正装置２１では、最
大のステップ数（繰り返し数）はｍ＋１回となり、ｍの
値で制限されていた。本実施形態では、最大ステップ数
に制限のない消失誤り訂正装置について説明する。

【００３２】本実施形態の消失誤り訂正装置は、消失フ
ラグメモリブロックを除いて、図１に示す消失誤り訂正
装置と同じ構成をしている。図３は本実施形態の消失誤
り訂正装置５１の構成図、図４は図３に示す訂正フラグ
メモリブロック５２の構成図である。図３および図４に
示すように、訂正フラグメモリブロック５２は、訂正フ
ラグメモリ５３₁，５３₂，５３₃，５３₄および論理
回路５７₁，５７₂，５７₃を有する。

【００３３】以下、「％」はモジュロ演算を示し、「ｎ
％ｍ」はｎをｍで割ったときの余りを示している。ま
た、ａ，ｂ，ｃ，ｄは、ａ％４＝１、ｂ％４＝２、ｃ％
４＝３、ｄ％４＝０の条件を満たしている。訂正フラグ
メモリ５３₁は、ａ（＝１，５，９，．．）番目のステ
ップにおいて、誤り訂正コア部２５にて行われたＣ１訂
正の訂正結果である２００ビットの訂正フラグデータｅ
を記憶する。訂正フラグメモリ５３₂は、ｂ（２，６，
１０，．．）番目のステップにおいて、誤り訂正コア部
２５にて行われたＣ２訂正の訂正結果である１８０ビッ
トの訂正フラグデータｅを記憶する。

【００３４】訂正フラグメモリ５３₃は、ｃ（３，７，
１１，．．）番目のステップにおいて、誤り訂正コア部
２５にて行われたＣ１訂正の訂正結果である２００ビッ
トの訂正フラグデータｅを記憶する。訂正フラグメモリ
５３₄は、ｄ（４，８，１２，．．）番目のステップに
おいて、誤り訂正コア部２５にて行われたＣ２訂正の訂
正結果である１８０ビットの訂正フラグデータｅを記憶
する。

【００３５】論理回路５７₁は、ｂ番目のステップにお
いて、訂正フラグメモリ５３₂から読み出した訂正フラ
グデータおよび消失フラグデータ６２₁を用いて論理演
算を行い、１８０ビット（行方向）×２００ビット（列
方向）の消失フラグデータ６２₂を生成し、次のｃ番目
のステップで、消失フラグデータ６２₂を誤り訂正コア
部２５および論理回路５７₂に出力する。論理回路５７
₂は、ｃ番目のステップにおいて、訂正フラグメモリ５
３₃から読み出した訂正フラグデータと、論理回路５７
₁からの消失フラグデータ６２₂とを用いて論理演算を
行い、消失フラグデータ６２₃を生成し、次のｄ番目の
ステップで、消失フラグデータ６２₃を誤り訂正コア部
２５および論理回路５７₃に出力する。論理回路５７₃
は、ｄ番目のステップにおいて、訂正フラグメモリ５３
₄から読み出した訂正フラグデータと、論理回路５７₂
からの消失フラグデータ６２₃とを用いて論理演算を行
い、消失フラグデータ６２₄を生成し、次のａ番目のス
テップで、消失フラグデータ６２₄を誤り訂正コア部２
５に出力する。

【００３６】以下、本実施形態の消失誤り訂正装置の動
作について説明する。ａ番目のステップ：誤り訂正コア部２５において、デー
タフレームメモリ２４から読み出されたデータＤについ
て行方向にＣ１訂正が行われ、その訂正結果であるデー
タＤ’がデータフレームメモリ２４に書き込まれる。ま
た、各行について、それぞれセットとリセットの結果の
みが判定され、２００ビットの訂正フラグデータｅが訂
正フラグメモリ５３₁に書き込まれる。そして、訂正フ
ラグメモリ５３₁に記憶された訂正フラグデータに応じ
た１８０ビット（行方向）×２００ビット（列方向）の
消失フラグデータ６２₁が生成される。すなわち、ａ番
目のステップでは、セットとリセットのみが判定され、
コピーの判定は省略される。そのため、それ以前の訂正
結果は利用されず、ｄ番目のステップの次に行うａ番目
のステップで、前回のａ番目のステップで利用した訂正
フラグメモリ５３₁を再び使用できる。

【００３７】ｂ番目のステップ：誤り訂正コア部２５に
おいて、データフレームメモリ２４から読み出されたデ
ータＤと、訂正フラグメモリブロック５２からの消失フ
ラグデータ６２₁とを用いて、列方向にＣ２訂正が行わ
れ、その訂正結果であるデータＤ’がデータフレームメ
モリ２４に書き込まれる。また、各列について、それぞ
れセット、リセットおよびコピーの結果が判定され、３
６０（＝１８０×２）ビットの訂正フラグデータｅが、
訂正フラグメモリ５３₂に書き込まれる。そして、論理
回路５７₁において、訂正フラグメモリ５３₂に記憶さ
れた訂正フラグデータと、消失フラグデータ６２₁とを
用いて論理演算が行われ、消失フラグデータ６２₂が生
成される。

【００３８】ｃ番目のステップ：誤り訂正コア部２５に
おいて、データフレームメモリ２４から読み出されたデ
ータＤと、訂正フラグメモリブロック５２からの消失フ
ラグデータ６２₂とを用いて、行方向にＣ１訂正が行わ
れ、その訂正結果であるデータＤ’がデータフレームメ
モリ２４に書き込まれる。また、各列について、それぞ
れセット、リセットおよびコピーの結果が判定され、４
００（＝２００×２）ビットの訂正フラグデータｅが、
訂正フラグメモリ５３₃に書き込まれる。そして、論理
回路５７₂において、訂正フラグメモリ５３₃に記憶さ
れた訂正フラグデータと、消失フラグデータ６２₂とを
用いて論理演算が行われ、消失フラグデータ６２₃が生
成される。

【００３９】ｄ番目のステップ：誤り訂正コア部２５に
おいて、データフレームメモリ２４から読み出されたデ
ータＤと、訂正フラグメモリブロック５２からの消失フ
ラグデータ６２₃とを用いて、列方向にＣ２訂正が行わ
れ、その訂正結果であるデータＤ’がデータフレームメ
モリ２４に書き込まれる。また、各列について、それぞ
れセット、リセットおよびコピーの結果が判定され、３
６０（１８０×２）ビットの訂正フラグデータｅが、訂
正フラグメモリ５３₄に書き込まれる。そして、論理回
路５７₃において、訂正フラグメモリ５３₄に記憶され
た訂正フラグデータと、消失フラグデータ６２₃とを用
いて論理演算が行われ、消失フラグデータ６２₄が生成
される。

【００４０】以上説明したように、消失誤り訂正装置５
１によれば、ａ番目のステップで、消失フラグデータを
利用せずに誤り訂正を行うと共に、誤り訂正において、
セットとリセットのみを判定し、コピーの判定を省略す
ることで、それ以前の訂正結果は利用されない。そのた
め、ｄ番目のステップの次に行うａ番目のステップで、
前回のａ番目のステップで利用した、訂正フラグメモリ
５３₁を再び使用できる。その結果、消失誤り訂正装置
５１によれば、図４に示す訂正フラグメモリブロック５
２の構成を拡張することなく、すなわち、１３２０ビッ
ト（＝２００＋３６０＋４００＋３６０）の訂正フラグ
メモリを用いれば、Ｃ１訂正およびＣ２訂正を回数に制
限なく繰り返し実行できる。

【００４１】本発明は上述した実施形態には限定されな
い。例えば、上述した図３および図４に示す消失誤り訂
正装置５１では、ｍ＝４の場合について例示したが、ｍ
＝２の場合にも、本発明は適用できる。この場合には、
訂正フラグメモリブロックは、図５に示す構成になる。
図５に示す訂正フラグメモリブロック８２は、訂正フラ
グメモリ８３₁，８３ ₂および論理回路８７を有する。
消失誤り訂正装置は、奇数番目のステップでＣ１訂正を
行い、セットとリセットのみを判定し、コピーの判定を
省略することで、それ以前の訂正結果は利用しない。そ
して、判定結果に応じた２００ビットの訂正フラグデー
タを訂正フラグメモリ８３₁に書き込む。また、偶数番
目のステップで、訂正フラグメモリ８３₁に記憶された
訂正フラグデータに応じた消失フラグデータ８６₁を用
いてＣ２訂正を行い、セット、リセットおよびコピーを
判定し、その判定結果に応じた３６０（＝１８０×２）
ビットの訂正フラグデータを訂正フラグメモリ８３₂に
記憶する。但し、図５に示す訂正フラグメモリブロック
８２を用いると、訂正フラグメモリに必要とされる記憶
容は５６０ビット（＝２００＋３６０）となり、図４に
示す消失フラグメモリブロック５２を用いた場合に比べ
て小さくなるが、コピーの判断を行わない頻度が高くな
り、訂正能力は低下する。従って、本実施形態の消失誤
り訂正装置は、訂正能力よりも装置規模が重要視される
場合には効果的である。

【００４２】また、本発明では、例えば訂正フラグデー
タの全てのビットがリセットを示す場合など、所定の条
件を満たしたステップで、訂正処理を終了する構成にし
てもよい。また、上述した実施形態では、誤り訂正符号
としてＲＳ符号を用いたが、消失誤り訂正は、その他、
例えばＧｏｐｐａ符号などでもよい。すなわち、本発明
は、ＲＳ符号のみならず、消失誤り訂正が可能な全ての
誤り訂正符号に対して適用できる。

【００４３】

【発明の効果】以上説明してきたように、本発明によれ
ば、比較的小さなメモリ容量で、高い訂正能力と高い符
号化効率とを同時に実現できる。また、本発明によれ
ば、高い訂正能力と高い符号化効率とを同時に高速に実
現できる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態の消失誤り訂正
装置の構成図である。

【図２】図２は、図１に示す消失誤り訂正装置の動作を
説明するための図である。

【図３】図３は、本発明の実施形態の消失誤り訂正装置
の構成図である。

【図４】図４は、図３に示す訂正フラグメモリブロック
の構成図である。

【図５】図５は、本発明の消失誤り訂正装置のその他の
実施形態の構成図である。

【図６】図６は、リードソロモン復号処理の対象となる
誤り訂正用のデータフレームのフォーマットを説明する
ための図である。

【図７】図７は、従来の消失誤り訂正装置における処理
を説明するための図である。

【図８】図８は、従来の消失誤り訂正装置における処理
を説明するための図である。

【図９】図９は、従来の消失誤り訂正装置における処理
を説明するための図である。

【符号の説明】

２１… 消失誤り訂正装置２２，５２… 訂正フラグメモリブロック２３₁〜２３_m，５３₁〜５３_m，８３₁，８３₂…
訂正フラグメモリ２４… データフレームメモリ２５… 誤り訂正コア部２７₁〜２７_m，５７₁〜５７_m，８７… 論理回路

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配置された複数のシンボル
からなる積符号化されたデータ系列を、行方向および列
方向から順に誤り訂正を行い、前記複数のシンボルにつ
いての誤り訂正の可否を行方向および列方向の単位で判
断し、その判断結果を前記複数のシンボルのそれぞれに
対応するビットで表した消失フラグデータを生成し、次
の誤り訂正で、前記生成した消失フラグデータを利用す
る消失誤り訂正方法において、前記データ系列について行方向の誤り訂正を行ったとき
に、誤り訂正の可否を行毎に示す訂正フラグデータを生
成し、前記データ系列について列方向の誤り訂正を行ったとき
に、誤り訂正の可否を列毎に示す訂正フラグデータを生
成し、前記訂正フラグデータと、過去に生成した消失フラグデ
ータから、消失フラグデータを新たに生成し、前記新たに生成した消失フラグデータを利用して、前記
データ系列の消失誤り訂正を行う消失誤り訂正方法。
【請求項２】前記行方向の誤り訂正と、列方向の誤り訂
正とを交互に行う請求項１に記載の消失誤り訂正方法。
【請求項３】前記データ系列について、最初に誤り訂正
を行うときに、消失フラグデータを利用せずに誤り訂正
を行い、誤り訂正の可否のみを示す訂正フラグデータを
生成し、２回目以降に誤り訂正を行うときに、消失フラグデータ
を利用して誤り訂正を行い、誤り訂正の可否に加えて、
必要に応じて、過去の消失フラグデータの対応する列あ
るいは行を利用するコピーを示すビットを含む訂正フラ
グデータを生成する請求項１に記載の消失誤り訂正方
法。
【請求項４】前記最初に誤り訂正を行うときに誤り訂正
の可否を行毎に示す訂正フラグデータは、前記データ系
列の行数のビット数を有する請求項３に記載の消失誤り
訂正方法。
【請求項５】前記２回目以降に誤り訂正を行うときに誤
り訂正の可否を行毎に示す訂正フラグデータは、前記デ
ータ系列の行数の２倍のビット数を有する請求項３に記
載の消失誤り訂正方法。
【請求項６】前記２回目以降に誤り訂正を行うときに誤
り訂正の可否を行列に示す訂正フラグデータは、前記デ
ータ系列の列数の２倍のビット数を有する請求項３に記
載の消失誤り訂正方法。
【請求項７】前記データ系列は、リードソロモン符号で
２重に符号化されている請求項１に記載の消失誤り訂正
方法。
【請求項８】マトリクス状に配置された複数のシンボル
からなる積符号化されたデータ系列を、行方向および列
方向から順に誤り訂正を行い、前記複数のシンボルにつ
いての誤り訂正の可否を行方向および列方向の単位で判
断し、その判断結果を前記複数のシンボルのそれぞれに
対応するビットで表した消失フラグデータを生成し、次
の誤り訂正で、前記生成した消失フラグデータを利用す
る消失誤り訂正装置において、前記データ系列を記憶するデータ系列記憶手段と、消失フラグデータに基づいて、前記データ系列の行方向
および列方向に誤り訂正を行い、当該誤り訂正の結果に
応じて、誤り訂正の可否を行および列毎に示す訂正フラ
グデータを生成する誤り訂正手段と、前記訂正フラグデータを記憶する訂正フラグデータ記憶
手段と、前記訂正フラグデータに記憶された訂正フラグデータ
と、過去に生成した消失フラグデータとから、消失フラ
グデータを新たに生成する消失フラグデータ生成手段と
を有する消失誤り訂正装置。
【請求項９】前記誤り訂正手段は、前記行方向の誤り訂
正と、列方向の誤り訂正とを交互に行う請求項８に記載
の消失誤り訂正装置。
【請求項１０】前記誤り訂正手段は、前記データ系列について、最初に誤り訂正を行うとき
に、消失フラグデータを利用せずに誤り訂正を行い、誤
り訂正の可否のみを示す訂正フラグデータを生成し、２回目以降に誤り訂正を行うときに、消失フラグデータ
を利用して誤り訂正を行い、誤り訂正の可否に加えて、
必要に応じて、過去の消失フラグデータの対応する列あ
るいは行を利用するコピーを示すビットを含む訂正フラ
グデータを生成する請求項８に記載の消失誤り訂正装
置。
【請求項１１】前記最初に誤り訂正を行うときに誤り訂
正の可否を行毎に示す訂正フラグデータは、前記データ
系列の行数のビット数を有する請求項１０に記載の消失
誤り訂正装置。
【請求項１２】前記２回目以降に誤り訂正を行うときに
誤り訂正の可否を行毎に示す訂正フラグデータは、前記
データ系列の行数の２倍のビット数を有する請求項１０
に記載の消失誤り訂正装置。
【請求項１３】前記２回目以降に誤り訂正を行うときに
誤り訂正の可否を行列に示す訂正フラグデータは、前記
データ系列の列数の２倍のビット数を有する請求項１０
に記載の消失誤り訂正装置。
【請求項１４】前記誤り訂正手段は、前記データ系列について、誤り訂正を行うときに、所定
の回数毎に、消失フラグデータを利用せずに誤り訂正を
行い、誤り訂正の可否のみを示す訂正フラグデータを生
成し、それ以外の回数では、消失フラグデータを利用して誤り
訂正を行い、誤り訂正の可否に加えて、必要に応じて、
過去の消失フラグデータの対応する列あるいは行を利用
するコピーを示すビットを含む訂正フラグデータを生成
する請求項８に記載の消失誤り訂正装置。
【請求項１５】前記訂正フラグデータ記憶手段は、消失フラグデータを利用せずに誤り訂正を行って生成さ
れた訂正フラグデータを、前回、消失フラグデータを利
用せずに誤り訂正を行って生成された訂正フラグデータ
が記憶されている記憶領域に記憶し、消失フラグデータを利用して誤り訂正を行って生成され
た訂正フラグデータを、直前に消失フラグデータを利用
せずに誤り訂正を行った以前に生成された訂正フラグデ
ータが記憶されている記憶領域に記憶する請求項１４に
記載の消失誤り訂正方法。
【請求項１６】前記データ系列は、リードソロモン符号
で２重に符号化されている請求項８に記載の消失誤り訂
正装置。