JP3813337B2 - 消失誤り訂正方法とその装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、記録媒体やデジタル伝送の誤り訂正符号として用いられる、リードソロモン符号などの復号処理で用いられる消失誤り訂正方法およびその装置に関する。
【０００２】
【従来の技術】
リードソロモン符号（以下、ＲＳ符号とも記す）は、その符号化効率の良さとバーストエラーに対する適性から、主に記録媒体やデジタル伝送の外符号に用いられている。
例えば、コンパクトディスクで採用されているエラー訂正符号は、ＣＩＲＣ(Cross Interleave Reed-Solomon Code)と称され、インターリーブの技法と組み合わせた積符号である。その外符号としてＲＳ（２８、２４）符号が、内符号としてＲＳ（３２、２８）符号が採用されており、それぞれＣ２符号およびＣ１符号と呼ばれている。いずれの符号とも、一つのＲＳ符号化シンボルは１バイトで構成され、一つのＲＳ符号化ブロックは４バイトのパリティ検査列を含んでいる。
【０００３】
また、ＩＣ化技術の進歩とともに、８バイト以上の高い訂正能力を持つＲＳ符号に対応した符号化／復号ＩＣチップが実現され、その応用範囲が急速に広まっている。
ところで、前述したコンパクトディスクの場合のように、記録媒体用の誤り訂正符号は、ＲＳ符号を２重に符号化した積符号の構成をとることが多い。
積符号を用いた誤り訂正符号では、図６に示すように、データを行列のマトリックス状にシンボルを配置した誤り訂正用のデータフレーム１０を用いる。この誤り訂正用のデータフレーム１０は、１７０バイト（行方向）×１８４バイト（列方向）のデータ部に加えて、行方向に１０バイトおよび列方向に１６バイトの冗長シンボルが付加され、全体として１８０×２００バイトになっている。積符号を用いた誤り訂正符号では、誤り訂正用のデータフレーム１０に対して列方向および行方向に誤り訂正が行われる。
【０００４】
具体的には、図７に示す誤り訂正コア(Error Correcting Core) 部３において、図６に示すデータフレーム１０に対して、先ず、２００個の行のそれぞれに対して行方向にＣ１訂正が合計２００回行われ、次に、１８０個の列のそれぞれに対して列方向にＣ２訂正が合計１８０回行われる。さらに、Ｃ１訂正とＣ２訂正とを繰り返し行い、訂正能力を高めることも可能である。誤り訂正コア部３における訂正結果は、データ・消失フラグフレームメモリ１に記憶されて、次の訂正ステップで、再度、所定の方向（順序）で誤り訂正コア部３に読み出される。
【０００５】
ところで、通常の訂正手法では、最大訂正数は冗長シンボルの数の半分である。これに対して、図６に示すように積符号化した場合には、２回目以降の訂正において、消失誤り訂正を採用することで、その訂正能力を２倍にできる。具体的には、図７に示すように、各シンボルを８ビットのデータと１ビットの消失フラグとの合計９ビットで構成し、データ・消失フラグフレームメモリ１からデータＤおよび消失フラグデータＥを読み出して、１回目の誤り訂正を行い、その訂正結果のデータＤ’および消失フラグデータＥ’をデータ・消失フラグフレームメモリ１に記憶する。そして、この記憶した消失フラグデータおよびデータを、次に、消失フラグデータＥおよびデータＤとして誤り訂正コア部３に読み出して、２回目の消失誤り訂正を行う。
【０００６】
図８に示すように、Ｃ１訂正で、訂正が適切に行われた行および誤りが存在しない行に存在するデータに対応する消失フラグを０に（リセット）する。また、訂正が不可能な行および誤訂正の可能性がある行に存在するデータに対応する消失フラグを１に（セット）する。図８に示す例では、データフレーム１０のデータに対して行方向にＣ１訂正が行われ、その１行目および１９９行目に存在するデータに対しての誤り訂正が正確に行われないことから、これらに対応する消失フラグが１にセットされている。
次に、図８に示すデータフレーム１０のデータに対して列方向に、図８に示す消失フラグを利用しながらＣ２訂正が行われ、その２列目に存在するデータに対して誤り訂正が正確に行われないことから、図９に示すように、２列目に対応する消失フラグが１にセットされている。
【０００７】
ところで、入力の消失シンボルの数などにより、Ｃ２訂正の結果に誤訂正の確率が高いと予想される場合に、Ｃ２訂正を実行しないで、かつ、以前のＣ１訂正の消失フラグの結果を残す、いわゆるコピーを行い、このコピーした結果を、次のＣ１訂正で利用することで、訂正能力を高める方法がある。図９の例では、１列目の結果がコピーに相当する。すなわち、図９に示す消失フラグとデータに、図８に示す以前の訂正結果をそのまま残す。
【０００８】
【発明が解決しようとする課題】
しかしながら、強力な訂正能力と高い符号化効率を同時に実現するためには、データフレームを大きくする必要があり、それに伴って必要なメモリのサイズが増大する。図６に示す誤り訂正用のデータフレーム１０について訂正処理を行うには、従来の方法では、データ・消失フラグフレームメモリ１には、消失フラグを記憶するために３６０００ビット（１８０×２００）の記憶容量が必要である。また、各シンボルごとに消失フラグを持っていると、その更新を行う際に、それぞれをデータ・消失フラグフレームメモリ１に書き込むことになるので、メモリアクセスが頻繁に発生し、処理時間が長くなるという問題がある。具体的には、図６に示す誤り訂正用のデータフレーム１０については、各ステップごとに、最大１８０×２００＝３６０００回もの書き込み動作が必要となる。
【０００９】
本発明は上述した従来技術の問題点に鑑みてなされ、比較的小さなメモリ容量で、高い訂正能力と高い符号化効率とを同時に実現できる消失誤り訂正方法およびその装置を提供することを目的とする。
また、本発明は、高い訂正能力と高い符号化効率とを同時に高速に実現できる消失誤り訂正方法およびその装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した目的を達成するために、本発明の消失誤り訂正方法は、マトリクス状に配置された複数のシンボルからなる積符号化されたデータ系列を、行方向および列方向から順に誤り訂正を行い、前記複数のシンボルについての誤り訂正の可否を行方向および列方向の単位で判断し、その判断結果を前記複数のシンボルのそれぞれに対応するビットで表した消失フラグデータを生成し、次の誤り訂正で、前記生成した消失フラグデータを利用する消失誤り訂正方法であって、前記データ系列について行方向の誤り訂正を行ったときに、誤り訂正の可否を行毎に示す訂正フラグデータを生成し、前記データ系列について列方向の誤り訂正を行ったときに、誤り訂正の可否を列毎に示す訂正フラグデータを生成し、前記訂正フラグデータと、過去に生成した消失フラグデータから、消失フラグデータを新たに生成し、前記新たに生成した消失フラグデータを利用して、前記データ系列の消失誤り訂正を行う。
【００１１】
また、本発明の消失誤り訂正方法は、好ましくは、前記行方向の誤り訂正と、列方向の誤り訂正とを交互に行う。
【００１２】
また、本発明の消失誤り訂正方法は、好ましくは、前記データ系列について、最初に誤り訂正を行うときに、消失フラグデータを利用せずに誤り訂正を行い、誤り訂正の可否のみを示す訂正フラグデータを生成し、２回目以降に誤り訂正を行うときに、消失フラグデータを利用して誤り訂正を行い、誤り訂正の可否に加えて、必要に応じて、過去の消失フラグデータの対応する列あるいは行を利用するコピーを示すビットを含む訂正フラグデータを生成する。
【００１３】
また、本発明の消失誤り訂正方法は、好ましくは、前記最初に誤り訂正を行うときに誤り訂正の可否を行毎に示す訂正フラグデータは、前記データ系列の行数のビット数を有する。
【００１４】
また、本発明の消失誤り訂正方法は、好ましくは、前記２回目以降に誤り訂正を行うときに誤り訂正の可否を行毎に示す訂正フラグデータは、前記データ系列の行数の２倍のビット数を有する。
【００１５】
また、本発明の消失誤り訂正方法は、好ましくは、前記２回目以降に誤り訂正を行うときに誤り訂正の可否を行列に示す訂正フラグデータは、前記データ系列の列数の２倍のビット数を有する。
【００１６】
また、本発明の消失誤り訂正方法は、好ましくは、前記データ系列は、リードソロモン符号で２重に符号化されている。
【００１７】
また、本発明の消失誤り訂正装置は、マトリクス状に配置された複数のシンボルからなる積符号化されたデータ系列を、行方向および列方向から順に誤り訂正を行い、前記複数のシンボルについての誤り訂正の可否を行方向および列方向の単位で判断し、その判断結果を前記複数のシンボルのそれぞれに対応するビットで表した消失フラグデータを生成し、次の誤り訂正で、前記生成した消失フラグデータを利用する消失誤り訂正装置であって、前記データ系列を記憶するデータ系列記憶手段と、消失フラグデータに基づいて、前記データ系列の行方向および列方向に誤り訂正を行い、当該誤り訂正の結果に応じて、誤り訂正の可否を行および列毎に示す訂正フラグデータを生成する誤り訂正手段と、前記訂正フラグデータを記憶する訂正フラグデータ記憶手段と、前記訂正フラグデータに記憶された訂正フラグデータと、過去に生成した消失フラグデータとから、消失フラグデータを新たに生成する消失フラグデータ生成手段とを有する。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係わる消失誤り訂正装置およびその方法について説明する。
本実施形態の消失誤り訂正装置は、例えば、リードソロモン符号で符号化されたデータ系列であるデータフレームを復号するリードソロモン復号装置に組み込まれている。
第１実施形態
図１は本実施形態の消失誤り訂正装置２１の構成図、図２は図１に示す消失誤り訂正装置２１の動作を説明するための図である。
図１に示すように、消失誤り訂正装置２１は、訂正フラグメモリブロック２２、データフレームメモリ２４および誤り訂正コア部２５を有する。
データフレームメモリ２４は、図６に示す１８０バイト（行方向）×２００バイト（列方向）の誤り訂正用のデータフレーム１０を記憶可能な記憶容量を備えている。ここで、１バイトは、８ビットである。
【００１９】
訂正フラグメモリブロック２２は、訂正フラグメモリ２３1 〜２３m を備えている。
訂正フラグメモリ２３1 は、図６に示す誤り訂正用のデータフレーム１０の列方向のバイト数である２００に対応した２００ビットの記憶容量を有し、誤り訂正コア部２５による１回目の行方向のＣ１訂正の結果に応じた、各行毎にセットあるいはリセットを示す訂正フラグデータｅを入力して記憶する。ここで、セットは対応する行についてのＣ１訂正が不可能あるいは誤訂正の可能性があることを示し、リセットは対応する行についてのＣ１訂正が正確に行われたことあるいは誤りが存在しないことを示す。
【００２０】
また、訂正フラグメモリ２３2 は、誤り訂正用のデータフレーム１０の行方向のバイト数である１８０の２倍に対応した３６０ビットの記憶容量を有し、２回目の列方向のＣ２訂正の結果に応じた、各列毎にセット、リセットあるいはコピーを示す訂正フラグデータｅを入力して記憶する。ここで、コピーは、対応する行に、前回のＣ１訂正の消失フラグデータの結果を残すことを示している。
【００２１】
また、訂正フラグメモリ２３3 は、誤り訂正用のデータフレーム１０の列方向のバイト数である２００の２倍に対応した４００ビットの記憶容量を有し、３回目の行方向のＣ２訂正の結果に応じた、各行毎に、セット、リセットあるいはコピーを示す訂正フラグデータｅを入力して記憶する。
ここで、２≦ｎ≦ｍとしたとき、訂正フラグメモリ２３n は、ｎが偶数の場合には３６０ビットの記憶容量有し、ｎが奇数の場合には４００ビットの記憶容量を有し、ｎ回目の誤り訂正の結果である訂正フラグデータｅを入力して記憶する。
【００２２】
また、訂正フラグメモリブロック２２には、図２に示す論理回路２７1 〜２７m-2 が設けられている。
論理回路２７1 は、消失フラグデータ３２1 と、訂正フラグメモリ２３2 に記憶された訂正フラグデータに基づいて、１８０ビット（行方向）×２００ビット（列方向）の消失フラグデータ３２2 を生成する。
また、２≦ｎ≦ｍ−２としたときに、論理回路２７n は、論理回路２７n-1 からの消失フラグデータと、訂正フラグメモリ２３n+1 に記憶された訂正フラグデータとに基づいて、論理演算を行い、１８０ビット（行方向）×２００ビット（列方向）の消失フラグデータを生成する。
ここで、論理回路２７n において生成される消失フラグデータは、ｎ＋１回目の誤り訂正により生成されたデータフレーム３１n+1 の各データについてのセット、リセットおよびコピーを示している。
【００２３】
誤り訂正コア部２５は、１回目の誤り訂正を、データフレーム３０0 に行方向からＣ１訂正を行い、その誤り結果であるデータフレーム３１1 をデータＤ’としてデータフレームメモリ２４に記憶すると共に、その訂正フラグデータｅを訂正フラグメモリ２３1 に記憶する。
また、誤り訂正コア部２５は、ｎ回目の誤り訂正を行う際に、データフレームメモリ２４から読み出したデータＤと、訂正フラグメモリブロック２２からの消失フラグデータＥとを入力し、ｎが奇数の場合には行方向のＣ１誤り訂正を行い、ｎが偶数の場合には列方向のＣ２誤り訂正を行う。そして、誤り訂正コア部２５は、誤り訂正の結果であるデータフレーム３１n を データＤ’としてデータフレームメモリ２４に書き込むと共に、訂正フラグデータｅを訂正フラグメモリ２３n に書き込む。
【００２４】
以下、図１に示す消失誤り訂正装置２１の動作について説明する。
ここでは、ｍ＝４とし、最大で５ステップの訂正が可能な消失誤り訂正装置２１を図２を参照しながら説明する。
ステップＳ１：データフレームメモリ２４に記憶された１８０バイト（行方向）×２００バイト（列方向）のデータフレーム３１0 が行方向から読み出され、データＤとして誤り訂正コア部２５に出力される。そして、誤り訂正コア部２５において、データフレーム３１0 に行毎にＣ１訂正が行われ、訂正後のデータフレーム３１1 がデータＤ’として再度、データフレームメモリ２４に対して行方向に書き込まれる。この訂正では、各行について、それぞれセットとリセットの結果のみが判定され、これらの結果が２００ビットの訂正フラグデータｅとして訂正フラグメモリ２３1 に記憶される。そして、訂正フラグメモリ２３1 に記憶された訂正フラグデータに応じて、１８０（行方向）×２００（列方向）の消失フラグデータ３２1 が生成され。
ここで、セットとリセットとは１ビットで区別でき、判定は各行ごとに行われるので、訂正フラグメモリ２３1 は２００（＝１×２００）ビットの記憶容量を備えていればよい。
【００２５】
ステップＳ２：訂正フラグメモリブロック２２から消失フラグデータ３２1 が消失フラグデータＥとして誤り訂正コア部２５に出力される。すなわち、ステップＳ２以降の誤り訂正では、消失誤り訂正が行われる。
また、データフレームメモリ２４に記憶されたデータフレーム３１1 が列方向から読み出されて、データＤとして誤り訂正コア部２５に出力される。そして、誤り訂正コア部２５において、消失フラグデータ３２1 を利用して、データフレーム３１1 の各列毎にＣ２訂正が行われ、訂正後のデータフレーム３１2 がデータＤ’として再度、データフレームメモリ２４に対して列方向に書き込まれる。
また、誤り訂正コア部２５において、訂正の結果について、セット、リセットおよびコピーの判定が行われ、この判定結果が訂正フラグデータｅとして訂正フラグメモリ２３2 に記憶される。ここで、セット、リセットおよびコピーは２ビットで区別でき、判定は各列ごとに行われるので、訂正フラグメモリ２３2 は３６０（＝２×１８０）ビットの記憶容量を備えていればよい。
そして、論理回路２７1 において、訂正フラグメモリ２３1 および２３2 に記憶された訂正フラグデータに基づいて論理演算が行われ、１８０（行方向）×２００（列方向）の消失フラグデータ３２2 が生成される。
ここで、図２に示すように、訂正フラグメモリ２３2 に記憶された訂正フラグデータの１列目がコピー（Ｃ）を示しているため、消失フラグデータ３２2 の１列目には、消失フラグデータ３２1 の１列目がコピーされる。
【００２６】
ステップＳ３：データフレームメモリ２４に記憶されたデータフレーム３１2 が行方向から読み出され、データＤとして誤り訂正コア部２５に出力される。
また、論理回路２７1 から消失フラグデータ３２2 が誤り訂正コア部２５に出力される。
そして、誤り訂正コア部２５において、消失フラグデータ３２2 に基づいて、データフレーム３１2 の各行毎にＣ１訂正が行われ、訂正後のデータフレーム３１3 がデータＤ’として再度、データフレームメモリ２４に対して行方向に書き込まれる。
この訂正では、各行について、それぞれセット、リセットおよびコピーが判定され、これらの結果が訂正フラグデータｅとして訂正フラグメモリ２３3 に記憶される。
ここで、セット、リセットおよびコピーは２ビットで区別でき、判定は各行毎に行われるので、訂正フラグメモリ２３3 は４００（＝２００×２）ビットの記憶容量を備えていればよい。
そして、論理回路２７2 において、訂正フラグメモリ２３3 に記憶された訂正フラグデータと、論理回路２７1 からの消失フラグデータ３２2 とに基づいて、論理演算が行われ、消失フラグデータ３２3 が生成され。
ここで、訂正フラグメモリ２３2 に記憶された訂正フラグデータの２行目がコピー（Ｃ）を示しているため、消失フラグデータ３２3 の２行目には、消失フラグデータ３２2 の２行目がコピーされる。
【００２７】
ステップＳ４：論理回路２７2 から消失フラグデータ３２3 が消失フラグデータＥとして誤り訂正コア部２５に出力される。
また、データフレームメモリ２４に記憶されたデータフレーム３１3 が列方向から読み出されて、データＤとして誤り訂正コア部２５に出力される。そして、誤り訂正コア部２５において、消失フラグデータ３２3 を利用して、データフレーム３１3 の各列毎にＣ２訂正が行われ、訂正後のデータフレーム３１4 がデータＤ’として再度、データフレームメモリ２４に対して列方向に書き込まれる。
また、誤り訂正コア部２５において、訂正の結果について、セット、リセットおよびコピーの判定が行われ、この判定結果が訂正フラグデータｅとして訂正フラグメモリ２３4 に記憶される。ここで、セット、リセットおよびコピーは２ビットで区別でき、判定は各列ごとに行われるので、訂正フラグメモリ２３2 は３６０（＝２×１８０）ビットの記憶容量を備えていればよい。
そして、論理回路２７3 において、訂正フラグメモリ２３4 に記憶された訂正フラグデータと、論理回路２７2 からの消失フラグデータ３２3 とに基づいて、論理演算が行われ、消失フラグデータ３２4 が生成される。
ここで、訂正フラグメモリ２３4 に記憶された訂正フラグデータの１列目がコピー（Ｃ）を示しているため、消失フラグデータ３２4 の１列目には、消失フラグデータ３２3 の１列目がコピーされる。
【００２８】
ステップＳ５：データフレームメモリ２４に記憶されたデータフレーム３１4 が行方向から読み出され、データＤとして誤り訂正コア部２５に出力される。そして、誤り訂正コア部２５において、消失フラグデータ３２4 を利用して、データフレーム３１4 の各行毎にＣ１訂正が行われ、訂正後のデータフレーム３１5 がデータＤ’として再度、データフレームメモリ２４に対して行方向に書き込まれる。
【００２９】
以上説明したように、消失誤り訂正装置２１によれば、消失フラグ用に、２００ビットの訂正フラグメモリ２３1 と、３６０ビットの訂正フラグメモリ２３2 と、４００ビットの訂正フラグメモリ２３3 と、３６０ビットの訂正フラグメモリ２３4 との合計１３２０ビットのメモリを用意すればよい。その結果、前述した従来の方法のように、消失フラグ用に３６０００ビットもの記憶容量を持つメモリを設ける場合に比べて、メモリの記憶容量を大幅に削減できる。
なお、消失誤り訂正装置２１において、論理回路２７1 ，２７2 ，２７3 は、合計数百ゲート程度で実現でき、装置規模には殆ど影響を与えない。
【００３０】
さらに、従来の消失誤り訂正装置では、消失フラグデータの更新は、消失フラグデータをデータ・消失フラグフレームメモリ１にそれぞれ書き込む必要があったのに対し、消失誤り訂正装置２１によれば、消失フラグデータ全体をメモリに書き込むのではなく、各行あるいは各列ごとに、訂正フラグデータを訂正フラグメモリ２３1 〜２３4 に記憶するため、メモリアクセス数を大幅に削減でき、処理時間を短縮できる。
具体的には、消失誤り訂正装置２１によれば、訂正フラグデータを、Ｃ１訂正のステップで２００回、Ｃ２訂正のステップで１８０回のそれぞれ書き込む。つまり、従来の消失誤り訂正装置のように、各ステップで最大３６０００回もの書き込みを行う場合に比べて、それぞれ処理時間を２００分の１および１８０分の１に短縮できる。
【００３１】
第２実施形態
上述した第１実施形態の消失誤り訂正装置２１では、最大のステップ数（繰り返し数）はｍ＋１回となり、ｍの値で制限されていた。
本実施形態では、最大ステップ数に制限のない消失誤り訂正装置について説明する。
【００３２】
本実施形態の消失誤り訂正装置は、消失フラグメモリブロックを除いて、図１に示す消失誤り訂正装置と同じ構成をしている。
図３は本実施形態の消失誤り訂正装置５１の構成図、図４は図３に示す訂正フラグメモリブロック５２の構成図である。
図３および図４に示すように、訂正フラグメモリブロック５２は、訂正フラグメモリ５３1 ，５３2 ，５３3 ，５３4 および論理回路５７1 ，５７2 ，５７3 を有する。
【００３３】
以下、「％」はモジュロ演算を示し、「ｎ％ｍ」はｎをｍで割ったときの余りを示している。また、ａ，ｂ，ｃ，ｄは、ａ％４＝１、ｂ％４＝２、ｃ％４＝３、ｄ％４＝０の条件を満たしている。
訂正フラグメモリ５３1 は、ａ（＝１，５，９，．．）番目のステップにおいて、誤り訂正コア部２５にて行われたＣ１訂正の訂正結果である２００ビットの訂正フラグデータｅを記憶する。
訂正フラグメモリ５３2 は、ｂ（２，６，１０，．．）番目のステップにおいて、誤り訂正コア部２５にて行われたＣ２訂正の訂正結果である１８０ビットの訂正フラグデータｅを記憶する。
【００３４】
訂正フラグメモリ５３3 は、ｃ（３，７，１１，．．）番目のステップにおいて、誤り訂正コア部２５にて行われたＣ１訂正の訂正結果である２００ビットの訂正フラグデータｅを記憶する。
訂正フラグメモリ５３4 は、ｄ（４，８，１２，．．）番目のステップにおいて、誤り訂正コア部２５にて行われたＣ２訂正の訂正結果である１８０ビットの訂正フラグデータｅを記憶する。
【００３５】
論理回路５７1 は、ｂ番目のステップにおいて、訂正フラグメモリ５３2 から読み出した訂正フラグデータおよび消失フラグデータ６２1 を用いて論理演算を行い、１８０ビット（行方向）×２００ビット（列方向）の消失フラグデータ６２2 を生成し、次のｃ番目のステップで、消失フラグデータ６２2 を誤り訂正コア部２５および論理回路５７2 に出力する。
論理回路５７2 は、ｃ番目のステップにおいて、訂正フラグメモリ５３3 から読み出した訂正フラグデータと、論理回路５７1 からの消失フラグデータ６２2 とを用いて論理演算を行い、消失フラグデータ６２3 を生成し、次のｄ番目のステップで、消失フラグデータ６２3 を誤り訂正コア部２５および論理回路５７3 に出力する。
論理回路５７3 は、ｄ番目のステップにおいて、訂正フラグメモリ５３4 から読み出した訂正フラグデータと、論理回路５７2 からの消失フラグデータ６２3 とを用いて論理演算を行い、消失フラグデータ６２4 を生成し、次のａ番目のステップで、消失フラグデータ６２4 を誤り訂正コア部２５に出力する。
【００３６】
以下、本実施形態の消失誤り訂正装置の動作について説明する。
ａ番目のステップ：誤り訂正コア部２５において、データフレームメモリ２４から読み出されたデータＤについて行方向にＣ１訂正が行われ、その訂正結果であるデータＤ’がデータフレームメモリ２４に書き込まれる。また、各行について、それぞれセットとリセットの結果のみが判定され、２００ビットの訂正フラグデータｅが訂正フラグメモリ５３1 に書き込まれる。そして、訂正フラグメモリ５３1 に記憶された訂正フラグデータに応じた１８０ビット（行方向）×２００ビット（列方向）の消失フラグデータ６２1 が生成される。
すなわち、ａ番目のステップでは、セットとリセットのみが判定され、コピーの判定は省略される。そのため、それ以前の訂正結果は利用されず、ｄ番目のステップの次に行うａ番目のステップで、前回のａ番目のステップで利用した訂正フラグメモリ５３1 を再び使用できる。
【００３７】
ｂ番目のステップ：誤り訂正コア部２５において、データフレームメモリ２４から読み出されたデータＤと、訂正フラグメモリブロック５２からの消失フラグデータ６２1 とを用いて、列方向にＣ２訂正が行われ、その訂正結果であるデータＤ’がデータフレームメモリ２４に書き込まれる。また、各列について、それぞれセット、リセットおよびコピーの結果が判定され、３６０（＝１８０×２）ビットの訂正フラグデータｅが、訂正フラグメモリ５３2 に書き込まれる。そして、論理回路５７1 において、訂正フラグメモリ５３2 に記憶された訂正フラグデータと、消失フラグデータ６２1 とを用いて論理演算が行われ、消失フラグデータ６２2 が生成される。
【００３８】
ｃ番目のステップ：誤り訂正コア部２５において、データフレームメモリ２４から読み出されたデータＤと、訂正フラグメモリブロック５２からの消失フラグデータ６２2 とを用いて、行方向にＣ１訂正が行われ、その訂正結果であるデータＤ’がデータフレームメモリ２４に書き込まれる。また、各列について、それぞれセット、リセットおよびコピーの結果が判定され、４００（＝２００×２）ビットの訂正フラグデータｅが、訂正フラグメモリ５３3 に書き込まれる。そして、論理回路５７2 において、訂正フラグメモリ５３3 に記憶された訂正フラグデータと、消失フラグデータ６２2 とを用いて論理演算が行われ、消失フラグデータ６２3 が生成される。
【００３９】
ｄ番目のステップ：誤り訂正コア部２５において、データフレームメモリ２４から読み出されたデータＤと、訂正フラグメモリブロック５２からの消失フラグデータ６２3 とを用いて、列方向にＣ２訂正が行われ、その訂正結果であるデータＤ’がデータフレームメモリ２４に書き込まれる。また、各列について、それぞれセット、リセットおよびコピーの結果が判定され、３６０（１８０×２）ビットの訂正フラグデータｅが、訂正フラグメモリ５３4 に書き込まれる。そして、論理回路５７3 において、訂正フラグメモリ５３4 に記憶された訂正フラグデータと、消失フラグデータ６２3 とを用いて論理演算が行われ、消失フラグデータ６２4 が生成される。
【００４０】
以上説明したように、消失誤り訂正装置５１によれば、ａ番目のステップで、消失フラグデータを利用せずに誤り訂正を行うと共に、誤り訂正において、セットとリセットのみを判定し、コピーの判定を省略することで、それ以前の訂正結果は利用されない。そのため、ｄ番目のステップの次に行うａ番目のステップで、前回のａ番目のステップで利用した、訂正フラグメモリ５３1 を再び使用できる。
その結果、消失誤り訂正装置５１によれば、図４に示す訂正フラグメモリブロック５２の構成を拡張することなく、すなわち、１３２０ビット（＝２００＋３６０＋４００＋３６０）の訂正フラグメモリを用いれば、Ｃ１訂正およびＣ２訂正を回数に制限なく繰り返し実行できる。
【００４１】
本発明は上述した実施形態には限定されない。
例えば、上述した図３および図４に示す消失誤り訂正装置５１では、ｍ＝４の場合について例示したが、ｍ＝２の場合にも、本発明は適用できる。
この場合には、訂正フラグメモリブロックは、図５に示す構成になる。
図５に示す訂正フラグメモリブロック８２は、訂正フラグメモリ８３1 ，８３2 および論理回路８７を有する。消失誤り訂正装置は、奇数番目のステップでＣ１訂正を行い、セットとリセットのみを判定し、コピーの判定を省略することで、それ以前の訂正結果は利用しない。そして、判定結果に応じた２００ビットの訂正フラグデータを訂正フラグメモリ８３1 に書き込む。また、偶数番目のステップで、訂正フラグメモリ８３1 に記憶された訂正フラグデータに応じた消失フラグデータ８６1 を用いてＣ２訂正を行い、セット、リセットおよびコピーを判定し、その判定結果に応じた３６０（＝１８０×２）ビットの訂正フラグデータを訂正フラグメモリ８３2 に記憶する。但し、図５に示す訂正フラグメモリブロック８２を用いると、訂正フラグメモリに必要とされる記憶容は５６０ビット（＝２００＋３６０）となり、図４に示す消失フラグメモリブロック５２を用いた場合に比べて小さくなるが、コピーの判断を行わない頻度が高くなり、訂正能力は低下する。従って、本実施形態の消失誤り訂正装置は、訂正能力よりも装置規模が重要視される場合には効果的である。
【００４２】
また、本発明では、例えば訂正フラグデータの全てのビットがリセットを示す場合など、所定の条件を満たしたステップで、訂正処理を終了する構成にしてもよい。
また、上述した実施形態では、誤り訂正符号としてＲＳ符号を用いたが、消失誤り訂正は、その他、例えばＧｏｐｐａ符号などでもよい。すなわち、本発明は、ＲＳ符号のみならず、消失誤り訂正が可能な全ての誤り訂正符号に対して適用できる。
【００４３】
【発明の効果】
以上説明してきたように、本発明によれば、比較的小さなメモリ容量で、高い訂正能力と高い符号化効率とを同時に実現できる。
また、本発明によれば、高い訂正能力と高い符号化効率とを同時に高速に実現できる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態の消失誤り訂正装置の構成図である。
【図２】図２は、図１に示す消失誤り訂正装置の動作を説明するための図である。
【図３】図３は、本発明の実施形態の消失誤り訂正装置の構成図である。
【図４】図４は、図３に示す訂正フラグメモリブロックの構成図である。
【図５】図５は、本発明の消失誤り訂正装置のその他の実施形態の構成図である。
【図６】図６は、リードソロモン復号処理の対象となる誤り訂正用のデータフレームのフォーマットを説明するための図である。
【図７】図７は、従来の消失誤り訂正装置における処理を説明するための図である。
【図８】図８は、従来の消失誤り訂正装置における処理を説明するための図である。
【図９】図９は、従来の消失誤り訂正装置における処理を説明するための図である。
【符号の説明】
２１… 消失誤り訂正装置
２２，５２… 訂正フラグメモリブロック
２３1 〜２３m ，５３1 〜５３m ，８３1 ，８３2 … 訂正フラグメモリ
２４… データフレームメモリ
２５… 誤り訂正コア部
２７1 〜２７m ，５７1 〜５７m ，８７… 論理回路
【発明の属する技術分野】
本発明は、記録媒体やデジタル伝送の誤り訂正符号として用いられる、リードソロモン符号などの復号処理で用いられる消失誤り訂正方法およびその装置に関する。
【０００２】
【従来の技術】
リードソロモン符号（以下、ＲＳ符号とも記す）は、その符号化効率の良さとバーストエラーに対する適性から、主に記録媒体やデジタル伝送の外符号に用いられている。
例えば、コンパクトディスクで採用されているエラー訂正符号は、ＣＩＲＣ(Cross Interleave Reed-Solomon Code)と称され、インターリーブの技法と組み合わせた積符号である。その外符号としてＲＳ（２８、２４）符号が、内符号としてＲＳ（３２、２８）符号が採用されており、それぞれＣ２符号およびＣ１符号と呼ばれている。いずれの符号とも、一つのＲＳ符号化シンボルは１バイトで構成され、一つのＲＳ符号化ブロックは４バイトのパリティ検査列を含んでいる。
【０００３】
また、ＩＣ化技術の進歩とともに、８バイト以上の高い訂正能力を持つＲＳ符号に対応した符号化／復号ＩＣチップが実現され、その応用範囲が急速に広まっている。
ところで、前述したコンパクトディスクの場合のように、記録媒体用の誤り訂正符号は、ＲＳ符号を２重に符号化した積符号の構成をとることが多い。
積符号を用いた誤り訂正符号では、図６に示すように、データを行列のマトリックス状にシンボルを配置した誤り訂正用のデータフレーム１０を用いる。この誤り訂正用のデータフレーム１０は、１７０バイト（行方向）×１８４バイト（列方向）のデータ部に加えて、行方向に１０バイトおよび列方向に１６バイトの冗長シンボルが付加され、全体として１８０×２００バイトになっている。積符号を用いた誤り訂正符号では、誤り訂正用のデータフレーム１０に対して列方向および行方向に誤り訂正が行われる。
【０００４】
具体的には、図７に示す誤り訂正コア(Error Correcting Core) 部３において、図６に示すデータフレーム１０に対して、先ず、２００個の行のそれぞれに対して行方向にＣ１訂正が合計２００回行われ、次に、１８０個の列のそれぞれに対して列方向にＣ２訂正が合計１８０回行われる。さらに、Ｃ１訂正とＣ２訂正とを繰り返し行い、訂正能力を高めることも可能である。誤り訂正コア部３における訂正結果は、データ・消失フラグフレームメモリ１に記憶されて、次の訂正ステップで、再度、所定の方向（順序）で誤り訂正コア部３に読み出される。
【０００５】
ところで、通常の訂正手法では、最大訂正数は冗長シンボルの数の半分である。これに対して、図６に示すように積符号化した場合には、２回目以降の訂正において、消失誤り訂正を採用することで、その訂正能力を２倍にできる。具体的には、図７に示すように、各シンボルを８ビットのデータと１ビットの消失フラグとの合計９ビットで構成し、データ・消失フラグフレームメモリ１からデータＤおよび消失フラグデータＥを読み出して、１回目の誤り訂正を行い、その訂正結果のデータＤ’および消失フラグデータＥ’をデータ・消失フラグフレームメモリ１に記憶する。そして、この記憶した消失フラグデータおよびデータを、次に、消失フラグデータＥおよびデータＤとして誤り訂正コア部３に読み出して、２回目の消失誤り訂正を行う。
【０００６】
図８に示すように、Ｃ１訂正で、訂正が適切に行われた行および誤りが存在しない行に存在するデータに対応する消失フラグを０に（リセット）する。また、訂正が不可能な行および誤訂正の可能性がある行に存在するデータに対応する消失フラグを１に（セット）する。図８に示す例では、データフレーム１０のデータに対して行方向にＣ１訂正が行われ、その１行目および１９９行目に存在するデータに対しての誤り訂正が正確に行われないことから、これらに対応する消失フラグが１にセットされている。
次に、図８に示すデータフレーム１０のデータに対して列方向に、図８に示す消失フラグを利用しながらＣ２訂正が行われ、その２列目に存在するデータに対して誤り訂正が正確に行われないことから、図９に示すように、２列目に対応する消失フラグが１にセットされている。
【０００７】
ところで、入力の消失シンボルの数などにより、Ｃ２訂正の結果に誤訂正の確率が高いと予想される場合に、Ｃ２訂正を実行しないで、かつ、以前のＣ１訂正の消失フラグの結果を残す、いわゆるコピーを行い、このコピーした結果を、次のＣ１訂正で利用することで、訂正能力を高める方法がある。図９の例では、１列目の結果がコピーに相当する。すなわち、図９に示す消失フラグとデータに、図８に示す以前の訂正結果をそのまま残す。
【０００８】
【発明が解決しようとする課題】
しかしながら、強力な訂正能力と高い符号化効率を同時に実現するためには、データフレームを大きくする必要があり、それに伴って必要なメモリのサイズが増大する。図６に示す誤り訂正用のデータフレーム１０について訂正処理を行うには、従来の方法では、データ・消失フラグフレームメモリ１には、消失フラグを記憶するために３６０００ビット（１８０×２００）の記憶容量が必要である。また、各シンボルごとに消失フラグを持っていると、その更新を行う際に、それぞれをデータ・消失フラグフレームメモリ１に書き込むことになるので、メモリアクセスが頻繁に発生し、処理時間が長くなるという問題がある。具体的には、図６に示す誤り訂正用のデータフレーム１０については、各ステップごとに、最大１８０×２００＝３６０００回もの書き込み動作が必要となる。
【０００９】
本発明は上述した従来技術の問題点に鑑みてなされ、比較的小さなメモリ容量で、高い訂正能力と高い符号化効率とを同時に実現できる消失誤り訂正方法およびその装置を提供することを目的とする。
また、本発明は、高い訂正能力と高い符号化効率とを同時に高速に実現できる消失誤り訂正方法およびその装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した目的を達成するために、本発明の消失誤り訂正方法は、マトリクス状に配置された複数のシンボルからなる積符号化されたデータ系列を、行方向および列方向から順に誤り訂正を行い、前記複数のシンボルについての誤り訂正の可否を行方向および列方向の単位で判断し、その判断結果を前記複数のシンボルのそれぞれに対応するビットで表した消失フラグデータを生成し、次の誤り訂正で、前記生成した消失フラグデータを利用する消失誤り訂正方法であって、前記データ系列について行方向の誤り訂正を行ったときに、誤り訂正の可否を行毎に示す訂正フラグデータを生成し、前記データ系列について列方向の誤り訂正を行ったときに、誤り訂正の可否を列毎に示す訂正フラグデータを生成し、前記訂正フラグデータと、過去に生成した消失フラグデータから、消失フラグデータを新たに生成し、前記新たに生成した消失フラグデータを利用して、前記データ系列の消失誤り訂正を行う。
【００１１】
また、本発明の消失誤り訂正方法は、好ましくは、前記行方向の誤り訂正と、列方向の誤り訂正とを交互に行う。
【００１２】
また、本発明の消失誤り訂正方法は、好ましくは、前記データ系列について、最初に誤り訂正を行うときに、消失フラグデータを利用せずに誤り訂正を行い、誤り訂正の可否のみを示す訂正フラグデータを生成し、２回目以降に誤り訂正を行うときに、消失フラグデータを利用して誤り訂正を行い、誤り訂正の可否に加えて、必要に応じて、過去の消失フラグデータの対応する列あるいは行を利用するコピーを示すビットを含む訂正フラグデータを生成する。
【００１３】
また、本発明の消失誤り訂正方法は、好ましくは、前記最初に誤り訂正を行うときに誤り訂正の可否を行毎に示す訂正フラグデータは、前記データ系列の行数のビット数を有する。
【００１４】
また、本発明の消失誤り訂正方法は、好ましくは、前記２回目以降に誤り訂正を行うときに誤り訂正の可否を行毎に示す訂正フラグデータは、前記データ系列の行数の２倍のビット数を有する。
【００１５】
また、本発明の消失誤り訂正方法は、好ましくは、前記２回目以降に誤り訂正を行うときに誤り訂正の可否を行列に示す訂正フラグデータは、前記データ系列の列数の２倍のビット数を有する。
【００１６】
また、本発明の消失誤り訂正方法は、好ましくは、前記データ系列は、リードソロモン符号で２重に符号化されている。
【００１７】
また、本発明の消失誤り訂正装置は、マトリクス状に配置された複数のシンボルからなる積符号化されたデータ系列を、行方向および列方向から順に誤り訂正を行い、前記複数のシンボルについての誤り訂正の可否を行方向および列方向の単位で判断し、その判断結果を前記複数のシンボルのそれぞれに対応するビットで表した消失フラグデータを生成し、次の誤り訂正で、前記生成した消失フラグデータを利用する消失誤り訂正装置であって、前記データ系列を記憶するデータ系列記憶手段と、消失フラグデータに基づいて、前記データ系列の行方向および列方向に誤り訂正を行い、当該誤り訂正の結果に応じて、誤り訂正の可否を行および列毎に示す訂正フラグデータを生成する誤り訂正手段と、前記訂正フラグデータを記憶する訂正フラグデータ記憶手段と、前記訂正フラグデータに記憶された訂正フラグデータと、過去に生成した消失フラグデータとから、消失フラグデータを新たに生成する消失フラグデータ生成手段とを有する。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態に係わる消失誤り訂正装置およびその方法について説明する。
本実施形態の消失誤り訂正装置は、例えば、リードソロモン符号で符号化されたデータ系列であるデータフレームを復号するリードソロモン復号装置に組み込まれている。
第１実施形態
図１は本実施形態の消失誤り訂正装置２１の構成図、図２は図１に示す消失誤り訂正装置２１の動作を説明するための図である。
図１に示すように、消失誤り訂正装置２１は、訂正フラグメモリブロック２２、データフレームメモリ２４および誤り訂正コア部２５を有する。
データフレームメモリ２４は、図６に示す１８０バイト（行方向）×２００バイト（列方向）の誤り訂正用のデータフレーム１０を記憶可能な記憶容量を備えている。ここで、１バイトは、８ビットである。
【００１９】
訂正フラグメモリブロック２２は、訂正フラグメモリ２３1 〜２３m を備えている。
訂正フラグメモリ２３1 は、図６に示す誤り訂正用のデータフレーム１０の列方向のバイト数である２００に対応した２００ビットの記憶容量を有し、誤り訂正コア部２５による１回目の行方向のＣ１訂正の結果に応じた、各行毎にセットあるいはリセットを示す訂正フラグデータｅを入力して記憶する。ここで、セットは対応する行についてのＣ１訂正が不可能あるいは誤訂正の可能性があることを示し、リセットは対応する行についてのＣ１訂正が正確に行われたことあるいは誤りが存在しないことを示す。
【００２０】
また、訂正フラグメモリ２３2 は、誤り訂正用のデータフレーム１０の行方向のバイト数である１８０の２倍に対応した３６０ビットの記憶容量を有し、２回目の列方向のＣ２訂正の結果に応じた、各列毎にセット、リセットあるいはコピーを示す訂正フラグデータｅを入力して記憶する。ここで、コピーは、対応する行に、前回のＣ１訂正の消失フラグデータの結果を残すことを示している。
【００２１】
また、訂正フラグメモリ２３3 は、誤り訂正用のデータフレーム１０の列方向のバイト数である２００の２倍に対応した４００ビットの記憶容量を有し、３回目の行方向のＣ２訂正の結果に応じた、各行毎に、セット、リセットあるいはコピーを示す訂正フラグデータｅを入力して記憶する。
ここで、２≦ｎ≦ｍとしたとき、訂正フラグメモリ２３n は、ｎが偶数の場合には３６０ビットの記憶容量有し、ｎが奇数の場合には４００ビットの記憶容量を有し、ｎ回目の誤り訂正の結果である訂正フラグデータｅを入力して記憶する。
【００２２】
また、訂正フラグメモリブロック２２には、図２に示す論理回路２７1 〜２７m-2 が設けられている。
論理回路２７1 は、消失フラグデータ３２1 と、訂正フラグメモリ２３2 に記憶された訂正フラグデータに基づいて、１８０ビット（行方向）×２００ビット（列方向）の消失フラグデータ３２2 を生成する。
また、２≦ｎ≦ｍ−２としたときに、論理回路２７n は、論理回路２７n-1 からの消失フラグデータと、訂正フラグメモリ２３n+1 に記憶された訂正フラグデータとに基づいて、論理演算を行い、１８０ビット（行方向）×２００ビット（列方向）の消失フラグデータを生成する。
ここで、論理回路２７n において生成される消失フラグデータは、ｎ＋１回目の誤り訂正により生成されたデータフレーム３１n+1 の各データについてのセット、リセットおよびコピーを示している。
【００２３】
誤り訂正コア部２５は、１回目の誤り訂正を、データフレーム３０0 に行方向からＣ１訂正を行い、その誤り結果であるデータフレーム３１1 をデータＤ’としてデータフレームメモリ２４に記憶すると共に、その訂正フラグデータｅを訂正フラグメモリ２３1 に記憶する。
また、誤り訂正コア部２５は、ｎ回目の誤り訂正を行う際に、データフレームメモリ２４から読み出したデータＤと、訂正フラグメモリブロック２２からの消失フラグデータＥとを入力し、ｎが奇数の場合には行方向のＣ１誤り訂正を行い、ｎが偶数の場合には列方向のＣ２誤り訂正を行う。そして、誤り訂正コア部２５は、誤り訂正の結果であるデータフレーム３１n を データＤ’としてデータフレームメモリ２４に書き込むと共に、訂正フラグデータｅを訂正フラグメモリ２３n に書き込む。
【００２４】
以下、図１に示す消失誤り訂正装置２１の動作について説明する。
ここでは、ｍ＝４とし、最大で５ステップの訂正が可能な消失誤り訂正装置２１を図２を参照しながら説明する。
ステップＳ１：データフレームメモリ２４に記憶された１８０バイト（行方向）×２００バイト（列方向）のデータフレーム３１0 が行方向から読み出され、データＤとして誤り訂正コア部２５に出力される。そして、誤り訂正コア部２５において、データフレーム３１0 に行毎にＣ１訂正が行われ、訂正後のデータフレーム３１1 がデータＤ’として再度、データフレームメモリ２４に対して行方向に書き込まれる。この訂正では、各行について、それぞれセットとリセットの結果のみが判定され、これらの結果が２００ビットの訂正フラグデータｅとして訂正フラグメモリ２３1 に記憶される。そして、訂正フラグメモリ２３1 に記憶された訂正フラグデータに応じて、１８０（行方向）×２００（列方向）の消失フラグデータ３２1 が生成され。
ここで、セットとリセットとは１ビットで区別でき、判定は各行ごとに行われるので、訂正フラグメモリ２３1 は２００（＝１×２００）ビットの記憶容量を備えていればよい。
【００２５】
ステップＳ２：訂正フラグメモリブロック２２から消失フラグデータ３２1 が消失フラグデータＥとして誤り訂正コア部２５に出力される。すなわち、ステップＳ２以降の誤り訂正では、消失誤り訂正が行われる。
また、データフレームメモリ２４に記憶されたデータフレーム３１1 が列方向から読み出されて、データＤとして誤り訂正コア部２５に出力される。そして、誤り訂正コア部２５において、消失フラグデータ３２1 を利用して、データフレーム３１1 の各列毎にＣ２訂正が行われ、訂正後のデータフレーム３１2 がデータＤ’として再度、データフレームメモリ２４に対して列方向に書き込まれる。
また、誤り訂正コア部２５において、訂正の結果について、セット、リセットおよびコピーの判定が行われ、この判定結果が訂正フラグデータｅとして訂正フラグメモリ２３2 に記憶される。ここで、セット、リセットおよびコピーは２ビットで区別でき、判定は各列ごとに行われるので、訂正フラグメモリ２３2 は３６０（＝２×１８０）ビットの記憶容量を備えていればよい。
そして、論理回路２７1 において、訂正フラグメモリ２３1 および２３2 に記憶された訂正フラグデータに基づいて論理演算が行われ、１８０（行方向）×２００（列方向）の消失フラグデータ３２2 が生成される。
ここで、図２に示すように、訂正フラグメモリ２３2 に記憶された訂正フラグデータの１列目がコピー（Ｃ）を示しているため、消失フラグデータ３２2 の１列目には、消失フラグデータ３２1 の１列目がコピーされる。
【００２６】
ステップＳ３：データフレームメモリ２４に記憶されたデータフレーム３１2 が行方向から読み出され、データＤとして誤り訂正コア部２５に出力される。
また、論理回路２７1 から消失フラグデータ３２2 が誤り訂正コア部２５に出力される。
そして、誤り訂正コア部２５において、消失フラグデータ３２2 に基づいて、データフレーム３１2 の各行毎にＣ１訂正が行われ、訂正後のデータフレーム３１3 がデータＤ’として再度、データフレームメモリ２４に対して行方向に書き込まれる。
この訂正では、各行について、それぞれセット、リセットおよびコピーが判定され、これらの結果が訂正フラグデータｅとして訂正フラグメモリ２３3 に記憶される。
ここで、セット、リセットおよびコピーは２ビットで区別でき、判定は各行毎に行われるので、訂正フラグメモリ２３3 は４００（＝２００×２）ビットの記憶容量を備えていればよい。
そして、論理回路２７2 において、訂正フラグメモリ２３3 に記憶された訂正フラグデータと、論理回路２７1 からの消失フラグデータ３２2 とに基づいて、論理演算が行われ、消失フラグデータ３２3 が生成され。
ここで、訂正フラグメモリ２３2 に記憶された訂正フラグデータの２行目がコピー（Ｃ）を示しているため、消失フラグデータ３２3 の２行目には、消失フラグデータ３２2 の２行目がコピーされる。
【００２７】
ステップＳ４：論理回路２７2 から消失フラグデータ３２3 が消失フラグデータＥとして誤り訂正コア部２５に出力される。
また、データフレームメモリ２４に記憶されたデータフレーム３１3 が列方向から読み出されて、データＤとして誤り訂正コア部２５に出力される。そして、誤り訂正コア部２５において、消失フラグデータ３２3 を利用して、データフレーム３１3 の各列毎にＣ２訂正が行われ、訂正後のデータフレーム３１4 がデータＤ’として再度、データフレームメモリ２４に対して列方向に書き込まれる。
また、誤り訂正コア部２５において、訂正の結果について、セット、リセットおよびコピーの判定が行われ、この判定結果が訂正フラグデータｅとして訂正フラグメモリ２３4 に記憶される。ここで、セット、リセットおよびコピーは２ビットで区別でき、判定は各列ごとに行われるので、訂正フラグメモリ２３2 は３６０（＝２×１８０）ビットの記憶容量を備えていればよい。
そして、論理回路２７3 において、訂正フラグメモリ２３4 に記憶された訂正フラグデータと、論理回路２７2 からの消失フラグデータ３２3 とに基づいて、論理演算が行われ、消失フラグデータ３２4 が生成される。
ここで、訂正フラグメモリ２３4 に記憶された訂正フラグデータの１列目がコピー（Ｃ）を示しているため、消失フラグデータ３２4 の１列目には、消失フラグデータ３２3 の１列目がコピーされる。
【００２８】
ステップＳ５：データフレームメモリ２４に記憶されたデータフレーム３１4 が行方向から読み出され、データＤとして誤り訂正コア部２５に出力される。そして、誤り訂正コア部２５において、消失フラグデータ３２4 を利用して、データフレーム３１4 の各行毎にＣ１訂正が行われ、訂正後のデータフレーム３１5 がデータＤ’として再度、データフレームメモリ２４に対して行方向に書き込まれる。
【００２９】
以上説明したように、消失誤り訂正装置２１によれば、消失フラグ用に、２００ビットの訂正フラグメモリ２３1 と、３６０ビットの訂正フラグメモリ２３2 と、４００ビットの訂正フラグメモリ２３3 と、３６０ビットの訂正フラグメモリ２３4 との合計１３２０ビットのメモリを用意すればよい。その結果、前述した従来の方法のように、消失フラグ用に３６０００ビットもの記憶容量を持つメモリを設ける場合に比べて、メモリの記憶容量を大幅に削減できる。
なお、消失誤り訂正装置２１において、論理回路２７1 ，２７2 ，２７3 は、合計数百ゲート程度で実現でき、装置規模には殆ど影響を与えない。
【００３０】
さらに、従来の消失誤り訂正装置では、消失フラグデータの更新は、消失フラグデータをデータ・消失フラグフレームメモリ１にそれぞれ書き込む必要があったのに対し、消失誤り訂正装置２１によれば、消失フラグデータ全体をメモリに書き込むのではなく、各行あるいは各列ごとに、訂正フラグデータを訂正フラグメモリ２３1 〜２３4 に記憶するため、メモリアクセス数を大幅に削減でき、処理時間を短縮できる。
具体的には、消失誤り訂正装置２１によれば、訂正フラグデータを、Ｃ１訂正のステップで２００回、Ｃ２訂正のステップで１８０回のそれぞれ書き込む。つまり、従来の消失誤り訂正装置のように、各ステップで最大３６０００回もの書き込みを行う場合に比べて、それぞれ処理時間を２００分の１および１８０分の１に短縮できる。
【００３１】
第２実施形態
上述した第１実施形態の消失誤り訂正装置２１では、最大のステップ数（繰り返し数）はｍ＋１回となり、ｍの値で制限されていた。
本実施形態では、最大ステップ数に制限のない消失誤り訂正装置について説明する。
【００３２】
本実施形態の消失誤り訂正装置は、消失フラグメモリブロックを除いて、図１に示す消失誤り訂正装置と同じ構成をしている。
図３は本実施形態の消失誤り訂正装置５１の構成図、図４は図３に示す訂正フラグメモリブロック５２の構成図である。
図３および図４に示すように、訂正フラグメモリブロック５２は、訂正フラグメモリ５３1 ，５３2 ，５３3 ，５３4 および論理回路５７1 ，５７2 ，５７3 を有する。
【００３３】
以下、「％」はモジュロ演算を示し、「ｎ％ｍ」はｎをｍで割ったときの余りを示している。また、ａ，ｂ，ｃ，ｄは、ａ％４＝１、ｂ％４＝２、ｃ％４＝３、ｄ％４＝０の条件を満たしている。
訂正フラグメモリ５３1 は、ａ（＝１，５，９，．．）番目のステップにおいて、誤り訂正コア部２５にて行われたＣ１訂正の訂正結果である２００ビットの訂正フラグデータｅを記憶する。
訂正フラグメモリ５３2 は、ｂ（２，６，１０，．．）番目のステップにおいて、誤り訂正コア部２５にて行われたＣ２訂正の訂正結果である１８０ビットの訂正フラグデータｅを記憶する。
【００３４】
訂正フラグメモリ５３3 は、ｃ（３，７，１１，．．）番目のステップにおいて、誤り訂正コア部２５にて行われたＣ１訂正の訂正結果である２００ビットの訂正フラグデータｅを記憶する。
訂正フラグメモリ５３4 は、ｄ（４，８，１２，．．）番目のステップにおいて、誤り訂正コア部２５にて行われたＣ２訂正の訂正結果である１８０ビットの訂正フラグデータｅを記憶する。
【００３５】
論理回路５７1 は、ｂ番目のステップにおいて、訂正フラグメモリ５３2 から読み出した訂正フラグデータおよび消失フラグデータ６２1 を用いて論理演算を行い、１８０ビット（行方向）×２００ビット（列方向）の消失フラグデータ６２2 を生成し、次のｃ番目のステップで、消失フラグデータ６２2 を誤り訂正コア部２５および論理回路５７2 に出力する。
論理回路５７2 は、ｃ番目のステップにおいて、訂正フラグメモリ５３3 から読み出した訂正フラグデータと、論理回路５７1 からの消失フラグデータ６２2 とを用いて論理演算を行い、消失フラグデータ６２3 を生成し、次のｄ番目のステップで、消失フラグデータ６２3 を誤り訂正コア部２５および論理回路５７3 に出力する。
論理回路５７3 は、ｄ番目のステップにおいて、訂正フラグメモリ５３4 から読み出した訂正フラグデータと、論理回路５７2 からの消失フラグデータ６２3 とを用いて論理演算を行い、消失フラグデータ６２4 を生成し、次のａ番目のステップで、消失フラグデータ６２4 を誤り訂正コア部２５に出力する。
【００３６】
以下、本実施形態の消失誤り訂正装置の動作について説明する。
ａ番目のステップ：誤り訂正コア部２５において、データフレームメモリ２４から読み出されたデータＤについて行方向にＣ１訂正が行われ、その訂正結果であるデータＤ’がデータフレームメモリ２４に書き込まれる。また、各行について、それぞれセットとリセットの結果のみが判定され、２００ビットの訂正フラグデータｅが訂正フラグメモリ５３1 に書き込まれる。そして、訂正フラグメモリ５３1 に記憶された訂正フラグデータに応じた１８０ビット（行方向）×２００ビット（列方向）の消失フラグデータ６２1 が生成される。
すなわち、ａ番目のステップでは、セットとリセットのみが判定され、コピーの判定は省略される。そのため、それ以前の訂正結果は利用されず、ｄ番目のステップの次に行うａ番目のステップで、前回のａ番目のステップで利用した訂正フラグメモリ５３1 を再び使用できる。
【００３７】
ｂ番目のステップ：誤り訂正コア部２５において、データフレームメモリ２４から読み出されたデータＤと、訂正フラグメモリブロック５２からの消失フラグデータ６２1 とを用いて、列方向にＣ２訂正が行われ、その訂正結果であるデータＤ’がデータフレームメモリ２４に書き込まれる。また、各列について、それぞれセット、リセットおよびコピーの結果が判定され、３６０（＝１８０×２）ビットの訂正フラグデータｅが、訂正フラグメモリ５３2 に書き込まれる。そして、論理回路５７1 において、訂正フラグメモリ５３2 に記憶された訂正フラグデータと、消失フラグデータ６２1 とを用いて論理演算が行われ、消失フラグデータ６２2 が生成される。
【００３８】
ｃ番目のステップ：誤り訂正コア部２５において、データフレームメモリ２４から読み出されたデータＤと、訂正フラグメモリブロック５２からの消失フラグデータ６２2 とを用いて、行方向にＣ１訂正が行われ、その訂正結果であるデータＤ’がデータフレームメモリ２４に書き込まれる。また、各列について、それぞれセット、リセットおよびコピーの結果が判定され、４００（＝２００×２）ビットの訂正フラグデータｅが、訂正フラグメモリ５３3 に書き込まれる。そして、論理回路５７2 において、訂正フラグメモリ５３3 に記憶された訂正フラグデータと、消失フラグデータ６２2 とを用いて論理演算が行われ、消失フラグデータ６２3 が生成される。
【００３９】
ｄ番目のステップ：誤り訂正コア部２５において、データフレームメモリ２４から読み出されたデータＤと、訂正フラグメモリブロック５２からの消失フラグデータ６２3 とを用いて、列方向にＣ２訂正が行われ、その訂正結果であるデータＤ’がデータフレームメモリ２４に書き込まれる。また、各列について、それぞれセット、リセットおよびコピーの結果が判定され、３６０（１８０×２）ビットの訂正フラグデータｅが、訂正フラグメモリ５３4 に書き込まれる。そして、論理回路５７3 において、訂正フラグメモリ５３4 に記憶された訂正フラグデータと、消失フラグデータ６２3 とを用いて論理演算が行われ、消失フラグデータ６２4 が生成される。
【００４０】
以上説明したように、消失誤り訂正装置５１によれば、ａ番目のステップで、消失フラグデータを利用せずに誤り訂正を行うと共に、誤り訂正において、セットとリセットのみを判定し、コピーの判定を省略することで、それ以前の訂正結果は利用されない。そのため、ｄ番目のステップの次に行うａ番目のステップで、前回のａ番目のステップで利用した、訂正フラグメモリ５３1 を再び使用できる。
その結果、消失誤り訂正装置５１によれば、図４に示す訂正フラグメモリブロック５２の構成を拡張することなく、すなわち、１３２０ビット（＝２００＋３６０＋４００＋３６０）の訂正フラグメモリを用いれば、Ｃ１訂正およびＣ２訂正を回数に制限なく繰り返し実行できる。
【００４１】
本発明は上述した実施形態には限定されない。
例えば、上述した図３および図４に示す消失誤り訂正装置５１では、ｍ＝４の場合について例示したが、ｍ＝２の場合にも、本発明は適用できる。
この場合には、訂正フラグメモリブロックは、図５に示す構成になる。
図５に示す訂正フラグメモリブロック８２は、訂正フラグメモリ８３1 ，８３2 および論理回路８７を有する。消失誤り訂正装置は、奇数番目のステップでＣ１訂正を行い、セットとリセットのみを判定し、コピーの判定を省略することで、それ以前の訂正結果は利用しない。そして、判定結果に応じた２００ビットの訂正フラグデータを訂正フラグメモリ８３1 に書き込む。また、偶数番目のステップで、訂正フラグメモリ８３1 に記憶された訂正フラグデータに応じた消失フラグデータ８６1 を用いてＣ２訂正を行い、セット、リセットおよびコピーを判定し、その判定結果に応じた３６０（＝１８０×２）ビットの訂正フラグデータを訂正フラグメモリ８３2 に記憶する。但し、図５に示す訂正フラグメモリブロック８２を用いると、訂正フラグメモリに必要とされる記憶容は５６０ビット（＝２００＋３６０）となり、図４に示す消失フラグメモリブロック５２を用いた場合に比べて小さくなるが、コピーの判断を行わない頻度が高くなり、訂正能力は低下する。従って、本実施形態の消失誤り訂正装置は、訂正能力よりも装置規模が重要視される場合には効果的である。
【００４２】
また、本発明では、例えば訂正フラグデータの全てのビットがリセットを示す場合など、所定の条件を満たしたステップで、訂正処理を終了する構成にしてもよい。
また、上述した実施形態では、誤り訂正符号としてＲＳ符号を用いたが、消失誤り訂正は、その他、例えばＧｏｐｐａ符号などでもよい。すなわち、本発明は、ＲＳ符号のみならず、消失誤り訂正が可能な全ての誤り訂正符号に対して適用できる。
【００４３】
【発明の効果】
以上説明してきたように、本発明によれば、比較的小さなメモリ容量で、高い訂正能力と高い符号化効率とを同時に実現できる。
また、本発明によれば、高い訂正能力と高い符号化効率とを同時に高速に実現できる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態の消失誤り訂正装置の構成図である。
【図２】図２は、図１に示す消失誤り訂正装置の動作を説明するための図である。
【図３】図３は、本発明の実施形態の消失誤り訂正装置の構成図である。
【図４】図４は、図３に示す訂正フラグメモリブロックの構成図である。
【図５】図５は、本発明の消失誤り訂正装置のその他の実施形態の構成図である。
【図６】図６は、リードソロモン復号処理の対象となる誤り訂正用のデータフレームのフォーマットを説明するための図である。
【図７】図７は、従来の消失誤り訂正装置における処理を説明するための図である。
【図８】図８は、従来の消失誤り訂正装置における処理を説明するための図である。
【図９】図９は、従来の消失誤り訂正装置における処理を説明するための図である。
【符号の説明】
２１… 消失誤り訂正装置
２２，５２… 訂正フラグメモリブロック
２３1 〜２３m ，５３1 〜５３m ，８３1 ，８３2 … 訂正フラグメモリ
２４… データフレームメモリ
２５… 誤り訂正コア部
２７1 〜２７m ，５７1 〜５７m ，８７… 論理回路
Claims (16)
- マトリクス状に配置された複数のシンボルからなる積符号化されたデータ系列を、行方向および列方向から順に誤り訂正を行い、前記複数のシンボルについての誤り訂正の可否を行方向および列方向の単位で判断し、その判断結果を前記複数のシンボルのそれぞれに対応するビットで表した消失フラグデータを生成し、次の誤り訂正で、前記生成した消失フラグデータを利用する消失誤り訂正方法において、
前記データ系列について行方向の誤り訂正を行ったときに、誤り訂正の可否を行毎に示す訂正フラグデータを生成し、
前記データ系列について列方向の誤り訂正を行ったときに、誤り訂正の可否を列毎に示す訂正フラグデータを生成し、
前記訂正フラグデータと、過去に生成した消失フラグデータから、消失フラグデータを新たに生成し、
前記新たに生成した消失フラグデータを利用して、前記データ系列の消失誤り訂正を行う
消失誤り訂正方法。 - 前記行方向の誤り訂正と、列方向の誤り訂正とを交互に行う
請求項１に記載の消失誤り訂正方法。 - 前記データ系列について、最初に誤り訂正を行うときに、消失フラグデータを利用せずに誤り訂正を行い、誤り訂正の可否のみを示す訂正フラグデータを生成し、
２回目以降に誤り訂正を行うときに、消失フラグデータを利用して誤り訂正を行い、誤り訂正の可否に加えて、必要に応じて、過去の消失フラグデータの対応する列あるいは行を利用するコピーを示すビットを含む訂正フラグデータを生成する
請求項１に記載の消失誤り訂正方法。 - 前記最初に誤り訂正を行うときに誤り訂正の可否を行毎に示す訂正フラグデータは、前記データ系列の行数のビット数を有する
請求項３に記載の消失誤り訂正方法。 - 前記２回目以降に誤り訂正を行うときに誤り訂正の可否を行毎に示す訂正フラグデータは、前記データ系列の行数の２倍のビット数を有する
請求項３に記載の消失誤り訂正方法。 - 前記２回目以降に誤り訂正を行うときに誤り訂正の可否を行列に示す訂正フラグデータは、前記データ系列の列数の２倍のビット数を有する
請求項３に記載の消失誤り訂正方法。 - 前記データ系列は、リードソロモン符号で２重に符号化されている
請求項１に記載の消失誤り訂正方法。 - マトリクス状に配置された複数のシンボルからなる積符号化されたデータ系列を、行方向および列方向から順に誤り訂正を行い、前記複数のシンボルについての誤り訂正の可否を行方向および列方向の単位で判断し、その判断結果を前記複数のシンボルのそれぞれに対応するビットで表した消失フラグデータを生成し、次の誤り訂正で、前記生成した消失フラグデータを利用する消失誤り訂正装置において、
前記データ系列を記憶するデータ系列記憶手段と、
消失フラグデータに基づいて、前記データ系列の行方向および列方向に誤り訂正を行い、当該誤り訂正の結果に応じて、誤り訂正の可否を行および列毎に示す訂正フラグデータを生成する誤り訂正手段と、
前記訂正フラグデータを記憶する訂正フラグデータ記憶手段と、
前記訂正フラグデータに記憶された訂正フラグデータと、過去に生成した消失フラグデータとから、消失フラグデータを新たに生成する消失フラグデータ生成手段と
を有する消失誤り訂正装置。 - 前記誤り訂正手段は、前記行方向の誤り訂正と、列方向の誤り訂正とを交互に行う
請求項８に記載の消失誤り訂正装置。 - 前記誤り訂正手段は、
前記データ系列について、最初に誤り訂正を行うときに、消失フラグデータを利用せずに誤り訂正を行い、誤り訂正の可否のみを示す訂正フラグデータを生成し、
２回目以降に誤り訂正を行うときに、消失フラグデータを利用して誤り訂正を行い、誤り訂正の可否に加えて、必要に応じて、過去の消失フラグデータの対応する列あるいは行を利用するコピーを示すビットを含む訂正フラグデータを生成する
請求項８に記載の消失誤り訂正装置。 - 前記最初に誤り訂正を行うときに誤り訂正の可否を行毎に示す訂正フラグデータは、前記データ系列の行数のビット数を有する
請求項１０に記載の消失誤り訂正装置。 - 前記２回目以降に誤り訂正を行うときに誤り訂正の可否を行毎に示す訂正フラグデータは、前記データ系列の行数の２倍のビット数を有する
請求項１０に記載の消失誤り訂正装置。 - 前記２回目以降に誤り訂正を行うときに誤り訂正の可否を行列に示す訂正フラグデータは、前記データ系列の列数の２倍のビット数を有する
請求項１０に記載の消失誤り訂正装置。 - 前記誤り訂正手段は、
前記データ系列について、誤り訂正を行うときに、所定の回数毎に、消失フラグデータを利用せずに誤り訂正を行い、誤り訂正の可否のみを示す訂正フラグデータを生成し、
それ以外の回数では、消失フラグデータを利用して誤り訂正を行い、誤り訂正の可否に加えて、必要に応じて、過去の消失フラグデータの対応する列あるいは行を利用するコピーを示すビットを含む訂正フラグデータを生成する
請求項８に記載の消失誤り訂正装置。 - 前記訂正フラグデータ記憶手段は、
消失フラグデータを利用せずに誤り訂正を行って生成された訂正フラグデータを、前回、消失フラグデータを利用せずに誤り訂正を行って生成された訂正フラグデータが記憶されている記憶領域に記憶し、
消失フラグデータを利用して誤り訂正を行って生成された訂正フラグデータを、直前に消失フラグデータを利用せずに誤り訂正を行った以前に生成された訂正フラグデータが記憶されている記憶領域に記憶する
請求項１４に記載の消失誤り訂正方法。 - 前記データ系列は、リードソロモン符号で２重に符号化されている
請求項８に記載の消失誤り訂正装置。
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| JP33034797A JP3813337B2 (ja) | 1997-12-01 | 1997-12-01 | 消失誤り訂正方法とその装置 |
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