JPH08255111A

JPH08255111A - 誤り訂正検出回路と半導体記憶装置

Info

Publication number: JPH08255111A
Application number: JP7083459A
Authority: JP
Inventors: Toru Tanzawa; 徹丹沢; Tomoharu Tanaka; 智晴田中; Kazunori Ouchi; 和則大内; Riichiro Shirata; 理一郎白田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-16
Filing date: 1995-03-16
Publication date: 1996-10-01
Anticipated expiration: 2017-04-08
Also published as: US5933436A; KR100261790B1; KR960035267A; JP3272903B2

Abstract

(57)【要約】【目的】回路規模に占める割合の大きい遅延回路を省
略することができ、回路規模を極めて小さくする。【構成】検査データと情報データから誤りの位置と大
きさを計算する誤り位置大きさ計算回路と、この回路で
得られた誤りの位置と大きさに基づいて、誤りの訂正さ
れた情報データを出力する誤り訂正回路とを備えた誤り
訂正検出回路において、第１のサイクルで入力された情
報データと検査データからシンドローム計算回路及び誤
り位置大きさ計算回路により誤りの位置と大きさを求め
ておき、第１のサイクルにおけるデータと同一な第２の
サイクルで入力された情報データと誤りの位置と大きさ
の計算結果から、誤りの訂正された情報データを出力す
ること。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビットデータに対する
ビット誤りを検出したり訂正したりする誤り訂正検出回
路と、これを用いた半導体記憶装置に関する。

【０００２】

【従来の技術】従来、誤り訂正検出の方式としては、行
列方式（IEEE Journal of Solid-State Circuit,vol.2
4,pp50,1989）と多項式方式（Peterson and Weldon 著
のError-Correcting Codes. second edition）の二つが
知られている。図２３は、これら両方式における、深さ
５１２ビット×幅８ビットのデータに対する、１ビット
誤り訂正符号の構成例である。

【０００３】従来の半導体記憶装置では、誤り訂正処理
時間が第一優先とされているため、データ入出力の際に
データ書き込みにおける誤り検査ビットの発生やデータ
読出し時における誤り訂正に時間ロスの少ない行列方式
（ａ）が用いられてきた。このとき、８ビットデータに
対して冗長な検査ビットが４ビット必要である、即ち、
メモリ領域は５０％増であった。一方、多項式方式
（ｂ）の場合には、５１２ビットデータに対して検査ビ
ットは１０ビットでよく、冗長度は２％程度である。但
し、誤りを訂正するのに５２２ビット長の遅延時間がか
かってしまう。

【０００４】誤り訂正符号を付加しない時のメモリの信
頼性が要求されるそれより悪く、かつ５１２ビットデー
タ中の１ビット誤りを訂正する符号を付加する時のメモ
リの信頼性が要求されるそれより良くなり、さらに誤り
訂正のための処理時間よりメモリ領域の増加率を優先す
るならば、行列方式に比べ多項式方式が適当である。

【０００５】しかしながら、誤り訂正回路の規模では逆
に、多項式方式の方が行列方式より大きくなることがあ
る。というのは、多項式方式の場合、誤り訂正回路は主
に、検査データ部を含むデータの深さに等しいシフトレ
ジスタ（上の例では５２２ビット×８組）から構成され
る遅延回路と、検査ビット数に等しいシフトレジスタ
（上の例では１０ビット×８組）からなるシンドローム
計算回路で構成されている、一方、行列方式では５入力
排他的論理和が４組とこれらの出力のロジックのみで構
成されるからである。

【０００６】以上から分かるように、多項式方式は行列
方式に比べメモリ領域の増加率を極めて小さくできるも
のの、誤り訂正回路規模は逆に大きくなってしまうた
め、メモリチップの増加率を抑える効果は小さかった。

【０００７】また、行列方式では８ビット並列に処理す
る必要があるため、その誤り訂正回路は、メモリセルと
ビット線制御回路の間若しくは全ＩＯ線が集まっている
ところに配置しなければならず、レイアウト上の自由度
が小さかった。

【０００８】以下、従来の誤り訂正検出回路の構成及び
問題点を具体的説明する。（従来例１）図２４は、第１の従来例に係わる誤り訂正
検出回路を示すブロック図である。を表す。これは、前
述した文献（Peterson and Weidon 著のError-Correcti
ng Codes. Second Edition）に開示されている。

【０００９】入力データは、シンドローム計算回路（検
査ビット発生回路）１と遅延回路４に入力される。入力
データに誤りがない場合シンドロームは零、誤りがある
場合シンドロームは非零のある値を持ち、その値は誤り
の位置と大きさを計算する誤り位置大きさ計算回路２に
入力される。

【００１０】入力されたシンドロームが零の場合、誤り
位置大きさ計算回路２は零を出力し、遅延回路４に入力
されたデータは、変更されずに誤り訂正回路３を通って
そのまま出力される。シンドロームが非零のある値を持
つときは、誤り位置大きさ計算回路２によって誤りの位
置と大きさが計算され、遅延回路４に入力されたデータ
は、誤り訂正回路３で誤りの訂正が行われて出力され
る。即ち、誤りのあるデータが出力されるときにのみ誤
り訂正回路３による誤りの訂正が行われ、正しいデータ
が出力される。

【００１１】しかしながら、この種の構成にあっては次
のような問題があった。即ち、遅延回路４は入力データ
と同じ長さのシフトレジスタから構成され、特に長い符
号長の場合に誤り訂正回路全体に占める遅延回路４の割
合が大きくなる。そしてこれが、誤り訂正回路規模増大
の原因となっていた。

【００１２】（従来例２）図２５は、第２の従来例に係
わる誤り訂正検出回路を示すブロック図である。これ
は、１バイトがｂビットで構成された（２^b−３）バイ
ト以下の情報データのうち１バイトの誤りを訂正する、
いわゆる１バイト誤り訂正符号に関する。単一バイト誤
り訂正回路１４は、入力された情報データから２バイト
の検査データを作り（符号化）、かつ情報データと検査
データから１バイトの誤りを訂正し（復号化）、正しい
情報データを出力する。

【００１３】ところで、最大データ長は１バイトの大き
さｂによって（２^b−３）に限定されるため、（２^b−
３）バイトよりも長い情報データを扱おうとする場合に
は、情報データを（２^b−３）以下の長さのブロックに
分けなければならない。そして、情報データを連続的に
誤り訂正回路１４に入力する場合では、図２６に示すよ
うに、それぞれのブロックに対して単一バイト誤り訂正
回路１４が必要となる。このため、誤り訂正回路の規模
が大きくなってしまうという問題があった。

【００１４】また、単一の誤り訂正回路１４のみを有す
る場合では、ブロック化された情報データ毎に符号化・
復号化するため、情報データを連続的に誤り訂正回路に
入出力することができないという問題があった。

【００１５】（従来例３）図２７は、第３の従来例に係
わる誤り訂正検出回路を備えた半導体記憶装置を示すブ
ロック図である。この半導体記憶装置１３は、電気的書
き替え可能なメモリセルがマトリクス状に配置されたメ
モリセルアレイ６と、このメモリセルアレイ内のメモリ
セルのデータや書き替えデータを記憶するデータ回路８
と、外部からの書き替えデータの入力とメモリセルの読
み出しデータの出力を行う複数のデータ入出力バッファ
１２と、入力された書き替えデータから誤りの訂正や検
出を行うための検査データを発生し、読み出しデータを
出力する際に読み出しデータと検査データから読み出し
データの誤りの訂正や検出を行う誤り訂正検出回路１１
と、メモリセルのアドレスが入力され、カラムアドレス
とロウアドレスを出力するアドレスバッファ１０と、カ
ラムアドレスをデコードし、データ回路８のデータを入
出力を制御するカラムデコーダ９と、ロウアドレスをデ
コードするロウデコーダ７と、メモリセルのデータの書
き替えと読み出しの制御信号を出力する書き込み読み出
し制御回路５を備えている。

【００１６】このような半導体記憶装置１３は、前述し
た文献（IEEE Jounal of Solid-Srate Circuits,vol.2
4,pp50,1989）に開示されている。本従来例では、符号
化・復号化を行うための処理時間を最小にするために、
誤り訂正符号は並列に処理される。この符号は、並列処
理可能のため、データ入出力線毎の１ビット又は複数ビ
ットの情報データとこの情報データから得られる検査デ
ータからなっている。

【００１７】情報データのビット数が２倍になる毎に検
査データのビット数はおよそ１ビット多く必要になるの
で、情報データのビット数の増加とともに情報データの
ビット数に対する検査データのビット数の割合は減る。
一方、符号化・復号化のための排他的論理和の数は、情
報データのビット数におおよそ比例するので、情報デー
タのビット数の増加とともに符号化・復号化回路の規模
は大きくなる。従って、誤り訂正検出を行うための冗長
なメモリセルの面積と符号化・復号化回路面積の和の最
小値があり、それを与える情報データのビット数の最適
値がある。

【００１８】一方、誤り訂正検出回路には、排他的論理
和で実現される上記のタイプ以外にシフトレジスタ列で
実現されるタイプがある。後者の場合には、検査データ
のビット数に等しい数のシフトレジスタ列と情報データ
のビット数と検査データのビット数の和に等しい数のシ
フトレジスタ列で実現される遅延回路が必要である。従
って、必要なシフトレジスタの数は、情報データのビッ
ト数が２倍になる毎におよそ２ビット増える。このた
め、情報データのビット数の増加とともに単位情報デー
タ当りの符号化・復号化回路の規模は減少するものの、
特に長い符号長の場合に誤り訂正回路全体に占める遅延
回路の割合が大きくなり、これが誤り訂正回路規模増大
の原因となっていた。さらに、この誤り訂正検出回路を
用いる場合には、復号化に情報データのビット数と検査
データのビット数の和に比例した遅延時間が必要となっ
てしまうという問題があった。

【００１９】また、図２８に本従来例におけるメモリセ
ルアレイ６と各回路８，１１，１２及び入出力パッド１
００等のレイアウトを示す。この図から分かるように、
誤り訂正検出回路１１はメモリセルアレイ６とデータ回
路８の間若しくは全ＩＯ線が集まっているところに配置
される必要があるため、これらのレイアウト上の柔軟性
がないという問題があった。

【００２０】また、バースト誤りが発生したときにその
データが符号語となり、バースト誤りを検出できない場
合があった。即ち、バースト誤りが発生したときにその
データの“１”が全て“０”になり、全“０”となって
しまうと、この全“０”データは誤りがないと判定され
てしまうためバースト誤りを知ることはできない。

【００２１】

【発明が解決しようとする課題】このように従来、多項
式方式の誤り訂正検出回路においては、長い符号長の場
合に誤り訂正回路全体に占める遅延回路の割合が大きく
なり、これが誤り訂正回路規模増大の原因となってい
た。

【００２２】また、単一のバイト誤り訂正回路しか有し
ない場合は情報データを連続的に入出力することができ
ず、情報データを連続的に誤り訂正回路に入力するに
は、それぞれのブロックに対して単一バイト誤り訂正回
路が必要となり、誤り訂正回路の規模が大きくなってし
まう。

【００２３】また、シフトレジスタ列で実現されるタイ
プの場合には、特に長い符号長の場合に誤り訂正回路全
体に占める遅延回路の割合が大きくなり、これが誤り訂
正回路規模増大の原因となっていた。

【００２４】また、誤り訂正検出回路はメモリセルアレ
イとデータ回路の間若しくは全ＩＯ線が集まっていると
ころに配置される必要があるため、これらのレイアウト
上の柔軟性がないという問題があった。

【００２５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、回路規模に占める割合
の大きい遅延回路を省略することができ、回路規模を極
めて小さくできる誤り訂正検出回路を提供することにあ
る。

【００２６】また、本発明の他の目的は、情報データを
連続的に誤り訂正回路に入出力する場合であっても誤り
訂正回路の規模を小さくできる誤り訂正検出回路を提供
することにある。

【００２７】また、本発明の他の目的は、データ書き替
え時のバースト誤り発生を検出できる半導体記憶装置を
提供することにある。。

【００２８】また、本発明の他の目的は、誤り訂正検出
回路のレイアウトの自由度を増すことができる半導体記
憶装置を提供することにある。。

【００２９】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。

【００３０】即ち、本発明（請求項１）は、情報データ
と検査データからシンドロームを生成するシンドローム
計算回路と、シンドロームから誤りの位置と大きさを計
算する誤り位置大きさ計算回路と、この回路で得られた
誤りの位置と大きさに基づいて、訂正された情報データ
を出力する誤り訂正回路とを備えた誤り訂正検出回路に
おいて、第１のサイクルで入力された情報データと検査
データからシンドローム発生回路及び誤り位置大きさ計
算回路により誤りの位置と大きさを求めておき、第１の
サイクルにおけるデータと同一な第２のサイクルで入力
された情報データと誤りの位置と大きさの計算結果か
ら、誤りの訂正された情報データを出力することを特徴
とする。

【００３１】また、本発明（請求項２）は、ＲＯＭ等の
情報データを連続的に入出力する誤り訂正検出回路にお
いて、１バイトがｂビットである情報データを１バイト
がｍｂビットである情報データに変換する符号長拡大回
路と、この符号長拡大回路の出力からｍｂビット構成の
バイト誤りを訂正するバイト誤り訂正回路とを具備して
なることを特徴とする。

【００３２】また、本発明（請求項３）は、ＥＥＰＲＯ
Ｍ等の情報データを連続的に入出力する誤り訂正検出回
路において、１バイトがｂビットである情報データを１
バイトがｍｂビットである情報データに変換する符号長
拡大回路と、この符号長拡大回路の出力からｍｂビット
構成のバイト誤りを訂正するための検査バイトを発生す
る検査バイト発生回路と、前記符号長拡大回路の出力か
らｍｂビット構成のバイト誤りを訂正するバイト誤り訂
正回路とを具備してなることを特徴とする。

【００３３】また、本発明（請求項４）は、ブロック化
されたデータの誤りを検出する複数の誤り検出回路を備
えた誤り訂正検出回路において、前記誤り検出回路の全
てで誤りが検出されたときにバースト誤り検出信号を出
力することを特徴とする。

【００３４】また、本発明（請求項５）は、メモリセル
がマトリスク状に配置されたメモリセルアレイと、この
メモリセルに対しデータの出力を行う複数のデータ出力
バッファとを備えた半導体記憶装置であって、前記デー
タ出力バッファの１つ毎又は複数毎に、読み出しデータ
の誤りの訂正又は検出を行う誤り訂正検出回路を設けた
ことを特徴とする。

【００３５】また、本発明（請求項６）は、電気的書き
替え可能なメモリセルがマトリクス状に配置されたメモ
リセルアレイと、このメモリセルアレイに対し外部から
の書き替えデータの入力とメモリセルの読み出しデータ
の出力を行う複数のデータ入出力バッファとを備えた半
導体記憶装置であって、前記データ入出力バッファの１
つ毎又は複数毎に、入力された書き替えデータから誤り
の訂正又は検出を行うための検査データを発生し、かつ
読み出しデータを出力する際に読み出しデータと検査デ
ータから読み出しデータの誤りの訂正又は検出を行う誤
り訂正検出回路を設けたことを特徴とする。

【００３６】また、本発明（請求項７）は、メモリセル
がマトリクス状に配置されたメモリセルアレイと、この
メモリセルアレイに対しデータの出力を行う複数のデー
タ出力バッファとを備えた半導体記憶装置であって、前
記データ出力バッファ毎又は互いに近くに配置された複
数の前記データ出力バッファ毎に、読み出しデータの誤
りの訂正又は検出を行う誤り訂正検出回路が設けられ、
かつこの誤り訂正検出回路を前記データ出力バッファの
付近に配置したことを特徴とする。

【００３７】また、本発明（請求項８）は、電気的書き
替え可能なメモリセルがマトリクス状に配置されたメモ
リセルアレイと、このメモリセルアレイに対し外部から
の書き替えデータの入力とメモリセルの読み出しデータ
の出力を行う複数のデータ入出力バッファとを備えた半
導体記憶装置であって。前記データ入出力バッファ毎又
は互いに近くに配置された複数の前記データ入出力バッ
ファ毎に、入力された書き替えデータから誤りの訂正又
は検出を行うための検査データを発生し、読み出しデー
タを出力する際に読み出しデータと検査データから読み
出しデータの誤りの訂正又は検出を行う誤り訂正検出回
路が設けられ、かつこの誤り訂正検出回路を前記データ
出力バッファの付近に配置したことを特徴とする。

【００３８】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 請求項６，８において、データの書き替え時にバー
スト誤りを検出できるような位置で誤り訂正検出のため
の演算を行うこと。 (2) 請求項１の誤り訂正検出回路を、請求項５〜７の半
導体記憶装置に用いること。 (3) 請求項２の誤り訂正検出回路を、請求項５〜７の半
導体記憶装置に用いること。 (4) 請求項３の誤り訂正検出回路を、請求項６，８の半
導体記憶装置に用いること。 (5) 請求項４の誤り訂正検出回路を、請求項５〜７の半
導体記憶装置に用いること。

【００３９】

【作用】本発明（請求項１）によれば、同一データを２
回入力することによって、誤り訂正回路の回路規模に占
める割合の大きい遅延回路を省略することができる。こ
のため、誤り訂正回路の回路規模を極めて小さくできる
だけでなく、従来に比べ遅延なしに誤り訂正検出のため
の復号が行える。

【００４０】また、本発明（請求項２，３）によれば、
１バイト誤り検出符号において、１バイトを構成するビ
ット数を並列に入出力される単位から複数単位とするこ
とによって、符号長を大きくすることが可能となる。従
って、長い情報データであってもこれをブロック分けす
る必要がなくなり、誤り訂正回路の規模を小さくでき
る。

【００４１】また、本発明（請求項５〜９）によれば、
各データ（入）出力バッファ毎又は複数のデータ（入）
出力バッファ毎に、誤り訂正回路をデータ（入）出力バ
ッファ付近に設けることによって、レイアウトの自由度
を増すことができる。さらに、バースト誤りが検出でき
る位置で符号化復号化を行うことにより、データ書き替
え時のバースト誤り発生を検出できる。

【００４２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。（実施例１）図１は、本発明の第１の実施例に係わる多
項式方式の誤り訂正検出回路を示すブロック図である。
基本的な構成は前記図２４に示した回路と同じである
が、本実施例では遅延回路を省略し、その代わりに入力
側にスイッチＳ１，Ｓ２を設けている。そして、入力デ
ータを２度繰り返すようにしている。

【００４３】第１の入力時には、スイッチＳ１はオン
し、スイッチＳ２はオフする。第１のデータが全て入力
されると同時にシンドローム計算回路１によるシンドロ
ーム計算が終了し、誤り位置大きさ計算の実行が開始さ
れる。このとき、スイッチＳ２をオンし、スイッチＳ１
をオフする。従って第２の入力データは、誤り訂正回路
３に入力される。

【００４４】このようにして、従来に比べ誤り訂正回路
の回路規模を縮小、特に長い符号長の場合に誤り訂正回
路の回路規模を大幅に縮小できるだけでなく、遅延時間
の増加なしに正しいデータが出力される。なお、入力対
象として用いるメモリがＮＡＮＤ型ＥＥＰＲＯＭのよう
に符号長に等しい数のデータラッチ回路を有するもので
は、入力データを２度繰り返すために新たに回路を付加
する必要はない。（実施例２）図２は、本発明の第２の実施例に係わる多
項式方式の誤り訂正検出回路を示すブロック図である。
符号長拡大回路１５は、連続して入力されたｍケのｂビ
ット／バイトを１ケのｍｂビット／バイトにして出力す
る。この出力は単一ｍｂビット／バイト誤り訂正回路１
６に入力される。この誤り訂正回路１６は、単一のｍｂ
ビット／バイト誤りを訂正する。

【００４５】この場合には、単一の誤り訂正回路１６に
対して最大データ長をｍ×（２^mb−３）バイト（１バイ
ト＝ｂビット）とできるばかりでなく、必要な検査デー
タを２ｍバイト（１バイト＝ｂビット）と小さくでき
る。

【００４６】従来では、最大データ長をｍ×（２^mb−
３）バイト（１バイト＝ｂビット）としようとする場
合、情報データを連続的に誤り訂正回路に入力する場
合、単一バイト誤り訂正回路１４はｍ×（２^mb−３）／
（２^b−３）ケ、検査データは２ｍ×（２^mb−３）／
（２^b−３）ケ必要であった（図２６）。下記の（表
１）にこれらの数字をまとめる。

【００４７】

【表１】（実施例３）図３は本発明の第３の実施例に係わる半導
体記憶装置を示すブロック図で、図４は同装置における
レイアウト図である。前記図２７と比較して分かるよう
に本実施例は、メモリセルアレイ６とデータ回路８との
間に誤り訂正回路１１を設けるのではなく、データ入出
力バッファ１２の１つ毎に誤り訂正検出回路１１を設け
ている。誤り訂正検出回路１１は、入力された書き替え
データから誤りの訂正又は検出を行うための検査データ
を発生し、かつ読み出しデータを出力する際に読み出し
データと検査データから読み出しデータの誤りの訂正又
は検出を行うものである。

【００４８】本実施例では、２０４８ビット構成の情報
データは、８ケのデータ入出力パッドを通じて並列に入
出力される。即ち、各データ入出力パッド当り２５６ビ
ットの情報データが入出力される。ここで、情報データ
２５６ビット中の１ビット誤りを訂正し、偶数ビット誤
りを検出する拡大ハミング符号（２６６、２５６）が用
いられる。

【００４９】図５〜図７は、本実施例における符号化・
復号化回路を表し、図８、図９は、それぞれ書き込み
時、読み出し時の制御信号のタイミングを表す。

【００５０】初めに、書き込み時の説明をする。

【００５１】信号ＤＩＮがハイの間データ入出力パッド
から書き込み情報データＤＩＮｉに（ｉ＝１、…、８）
が入力され、図５（ａ）（ｂ）の符号化回路に入力され
る。このとき、信号ＤＩＮＯＵＴＢはローとされ、ＤＩ
ＮＳｉ＝ＤＩＮｉがデータ回路８に送られる。同時に、
信号ＳＬＩＮＢはロー、信号ＤＩＶはハイとされている
ため、書き込み情報データＤＩＮｉはシフトレジスタＳ
Ｌ１とシフトレジスタ列ＳＬ２、…、１０に入力され、
検査ビット生成のための計算が実行される。シフトレジ
スタのクロックは、入力データＤＩＮｉのクロックと同
期される。信号ＳＬＯＵＴ１Ｂ、ＳＬＯＵＴ２Ｂはハイ
とされているので、シフトレジスタＳＬ１〜１０の出力
はＤＩＮＳｉに出力されない。

【００５２】書き込み情報データＤＩＮｉの入力が終了
すると、信号ＤＩＮＯＵＴＢはハイ、信号ＤＩＶはロ
ー、信号ＳＬＩＮＢはハイ、信号ＳＬＯＵＴ１Ｂはロー
に変わり、シフトレジスタＳＬ１のクロックはストップ
する。このとき、シフトレジスタ列ＳＬ２、…、１０の
状態は９ケの検査ビットを表し、入力はローに固定され
ることによって、ＣＩＮＳｉに出力される。その後、信
号ＳＬＯＵＴ１Ｂはハイ、信号ＳＬＯＵＴ２Ｂはローに
され、１ケの検査ビットであるシフトレジスタＳＬ１の
状態がＤＩＮＳｉに出力される。信号ＤＩＮＳがローに
なり、信号ＳＬＯＵＴ２Ｂがハイになるとデータ回路８
への入力が終了する。

【００５３】このようにして、データ回路８に入力され
る書き込みデータは２５６ビット情報データと１０ビッ
ト検査データとなる。

【００５４】その後、書き込みデータ２０４８ビット
（＝２５６ビット×８組）は、信号ＰＲＧがハイの間に
メモリセルに書き込まれる。

【００５５】さらにその後、信号ＢＥＲＥＡＤがハイの
間にバースト誤りがあったか否かの検出を行う。信号Ｂ
ＥＲＥＡＤがハイになると、書き込んだデータをＤＩＮ
Ｓｉに出力された順番にＤＩＮｉに読み出す。このと
き、信号ＤＩＶはハイ、信号ＳＬＩＮＢはローとされ、
シフトレジスタＳＬ１とシフトレジスタ列ＳＬ２、…、
１０に入力され、シンドロームを計算する。

【００５６】読み出しデータに誤りがある場合、シフト
レジスタの状態Ｌ１ｉ〜Ｌ１０ｉのうち一つ以上がハイ
となる。従って、シンドローム計算が終了した後に信号
ＤＥＴＥがハイになると信号ＥＲＤＥＴｉがハイとな
る。そして、全てのｉに対して信号ＥＲＤＥＴｉがハイ
となった場合に、バースト誤りが発生したことを信号Ｂ
ＳＴＥＲＲが伝える。

【００５７】一般に、誤り訂正検出回路の入力データ
は、書き込み入力データとその反転データのいずれでも
可能であるが、ここではバースト誤りが発生したときに
そのデータが符号語とならないようなデータとしてい
る。即ち、バースト誤りが発生したときにそのデータの
“１”が全て“０”になり、全“０”となってしまう
と、この全“０”データは誤りがないと判定されてしま
うためバースト誤りを知ることはできない。しかしなが
ら、バースト誤りが発生したときにそのデータの“０”
が全て“１”になり、全“１”となるようにしておけば
誤りが検出されるためバースト誤りを知ることが可能と
なる。

【００５８】次に、読み出し時の説明をする。

【００５９】読み出しは２サイクル、即ちシンドローム
の計算を行う第１サイクル（信号ＥＣＣＲＥＡＤがハイ
である期間）と誤り訂正をしながら誤りが訂正された正
しいデータを外部に出力するための第２のサイクル（信
号ＤＡＴＡＯＵＴがハイである期間）とから構成され
る。第１サイクルでは信号ＤＩＶがハイ、信号ＳＬＩＮ
Ｂはローとなり、読み出されたデータはＤＩＮｉに出力
され、シフトレジスタ列に入力される。全データが入力
され終わると、誤り検出のための信号ＤＥＴＥがハイに
される。このとき、誤りがあった場合にはシフトレジス
タの状態は少なくとも一つはハイになるため、誤りが検
出されたことを知らせる信号ＥＲＤＥＴｉがハイとな
る。このとき、さらに偶数個の誤りがあった場合には、
それを知らせる信号２ＥＲＤＥＴｉがハイになる。これ
で第１のサイクルは終了する。

【００６０】続いて、第２サイクルでは信号ＣＯＲＥが
ハイとなり、誤り訂正をしながら誤りが訂正された正し
いデータを外部に出力していく。データはあるクロック
に同期して出力されていくが、それと同時に入力を出力
に等しくされたシフトレジスタ列の状態は、信号ＳＬＩ
ＮＢをハイとしたままそのクロックに同期してシフトし
ていく。誤りの訂正は、シフトレジスタ列がある特定の
状態になるときに出力されるデータを反転することによ
って行われる。誤りの訂正が行われたとき、信号ＣＯＲ
ＲＥＣＴｉはハイとなる。しかし、もし誤りが検出され
たことを知らせる信号ＥＲＤＥＴｉがハイとなったにも
拘らず、信号ＣＯＲＲＥＣＴｉがローのままである、即
ち誤りの訂正が行われなかった場合には、信号ＮＯＴＣ
ＯＲｉがハイになる。

【００６１】このようにして、各データ入出力バッファ
毎に誤り訂正検出回路を設け、復号すべき入力データを
２サイクル繰り返し読み出す方法によって、従来に比べ
遅延時間なしに復号を行うことができ、遅延回路を省略
できる。従って、特に長い符号長の場合に誤り訂正回路
の回路規模を縮小できる。

【００６２】さらに、本実施例の場合、図３や図４に示
されるように誤り訂正回路１１は、メモリセルアレイ６
とデータ回路８の間に配置する必要がないため、周辺
部、即ち各データ入出力バッファ１２の付近に配置する
ことができ、レイアウト上の柔軟度を増すことが可能と
なる。（実施例４）図１０は本発明の第４の実施例に係わる半
導体記憶装置を示すブロック図で、図１１は同装置にお
けるレイアウト図である。本実施例が先に説明した第３
の実施例と異なる点は、データ入出力バッファ１２の複
数個（２つ）毎に誤り訂正検出回路１１を設けたことで
ある。

【００６３】本実施例では、２０４８ビット構成の情報
データは、８ケのデータ入出力ピンＩＯｉ（ｉ＝１、
…、８）を通じて並列に入出力される、即ち、各データ
入出力ピン当り２５６ビットの情報データが入出力され
る。レイアウト上、データ入出力ピンはチップの左端に
４個（ＩＯ１〜４）、右端に４個（ＩＯ５〜８）、それ
ぞれ配置されているものとする。ここで、８ケのデータ
入出力ピンを２組（ＩＯ１〜４、ＩＯ５〜８）に分け
る。各組の各データは、あるクロックに同期して並列に
入出力されるが、第１クロックで入出力される４ビット
と第２クロックで入出力される４ビットで１バイト（＝
８ビット）を構成し、以下同様に奇数番目のクロックで
入出力される４ビットと偶数番目のクロックで入出力さ
れる４ビットで１バイトを構成していく（図１９(a)
(b)）。

【００６４】このようにして、各組は、１２８バイト＝
１０２４ビットの情報データで構成される。本実施例で
用いられる誤り訂正符号は、１２８バイト中の１バイト
誤り訂正する、リードソロモン符号（１３０、１２８）
である。

【００６５】図１２〜図２０に本実施例に用いた誤り訂
正回路の具体的な回路構成を示し、図２１，図２２には
それぞれ書き込み、読み出し時の制御信号のタイミング
図を示す。

【００６６】初めに、書き込み時の説明をする。

【００６７】信号ＤＩＮがハイの間データ入出力ピンか
ら書き込み情報データＤＩＮｍ−ｉ（ｍ＝１、２、ｉ＝
１、…、８）が入力され、図１２（ａ）〜（ｃ）の符号
化回路に入力される。このとき、信号ＤＩＮＯＵＴＢは
ローとされ、ＤＩＮＳｍ−ｉ＝ＤＩＮｍ−ｉがデータ回
路８に送られる。同時に、信号ＤＩＶはハイとされてい
るため、書き込み情報データＤＩＮｍ−ｉは８ビットシ
フトレジスタＳＬ１に入力され、検査ビット生成のため
の計算が実行される。シフトレジスタのクロックは、入
力データＤＩＮｍ−ｉのクロックと同期される。信号Ｓ
ＬＯＵＴＢはハイとされているので、８ビットシフトレ
ジスタＳＬ２の出力ＳＬＯＵＴｍ−ｉはＤＩＮＳｍ−ｉ
に出力されない。

【００６８】書き込み情報データＤＩＮｍ−ｉの入力が
終了すると、信号ＤＩＮＯＵＴＢはハイ、信号ＤＩＶは
ロー、信号ＳＬＯＵＴＢはローに変わり、入力ＳＬＩＮ
ｍ−ｉがローに固定されることによって、８ビットシフ
トレジスタＳＬ１，２の状態がＤＩＮＳｍ−ｉに出力さ
れる。その後、信号ＤＩＮＳがロー、信号ＳＬＯＵＴＢ
がハイになると書き込みデータの入力が終了する。

【００６９】このようにして、データ回路８に入力され
る書き込みデータは、１２８バイト情報データと２バイ
ト検査データとで構成される２つの符号語となる。

【００７０】その後、この書き込みデータは、信号ＰＲ
Ｇがハイの間にメモリセルに書き込まれる。

【００７１】さらにその後、信号ＢＥＲＥＡＤがハイの
間にバースト誤りがあったか否かの検出を行う。信号Ｂ
ＥＲＥＡＤがハイになると、書き込んだデータをＤＩＮ
Ｓｍ−ｉに出力された順番にＤＯＵＴｍ−ｉに読み出
す。このとき、信号ＣＣＲＢはローとされ、シフトレジ
スタＳＬ３，４に入力され、シンドロームを計算する。
読み出しデータに誤りがある場合、Ｓ₀ｍ−ｉのうち一
つ以上がハイとなる。従って、シンドローム計算が終了
した後に信号ＤＥＴＥがハイになると信号ＥＲＤＥＴｍ
Ｂがハイとなる。そして、ｍ＝１、２に対して信号ＥＲ
ＤＥＴｍＢがともにローとなった場合に、バースト誤り
が発生したことを信号ＢＳＴＥＲＲが伝える。

【００７２】一般に、誤り訂正検出回路の入力データ
は、書き込み入力データとその反転データのいずれでも
可能であるが、ここではバースト誤りが発生したときに
そのデータが符号語とならないようなデータとしてい
る。即ち、バースト誤りが発生したときにそのデータの
“１”が全て“０”になり、前記“０”となってしまう
と、この全“０”データは誤りがないと判定されてしま
うためバースト誤りを知ることはできない。しかしなが
ら、バースト誤りが発生したときにそのデータの“０”
が全て“１”になり、全“１”となるようにしておけば
誤りが検出されるためバースト誤りを知ることが可能と
なる。

【００７３】次に、読み出し時の説明をする。

【００７４】読み出しは２サイクル、即ち、シンドロー
ムの計算を行う第１サイクル（信号ＥＣＣＲＥＡＤがハ
イである期間）と誤り訂正をしながら誤りが訂正された
正しいデータを外部に出力するための第２のサイクル
（信号ＤＡＴＡＯＵＴがハイである期間）とから構成さ
れる。第１サイクルでは信号ＥＣＣＲＢがローとなり、
読み出されたデータはＤＯＵＴｍ−ｉに出力され、８ビ
ットシフトレジスタＳＬ３，４，８，９に入力される。
全データが入力され終わると、誤り検出のための信号Ｄ
ＥＴＥがハイにされる。このとき、誤りがあった場合に
はシフトレジスタの状態は少なくとも一つはハイになる
ため、誤りが検出されたことを知らせる信号ＥＲＤＥＴ
ｍＢがローとなる。これで第１のサイクルは終了する。

【００７５】続いて、第２サイクルでは信号ＯＵＴＥＢ
がローとなり、誤り訂正をしながら誤りが訂正された正
しいデータを外部に出力していく。データはあるクロッ
クに同期して出力されていくが、それと同時に入力がロ
ーである８ビットシフトレシスタＳＬ５，１０の出力は
そのクロックに同期してシフトし、フィードバックして
いく。誤りの訂正は、８ビットシフトレジスタＳＬ５，
１０の出力がシンドロームＳｍ−ｉと一致するときに出
力されるデータを反転することによって行われる。誤り
の訂正が行われたとき、信号ＣＯＲＲＥＣＴｉはハイと
なる。しかし、もし、誤りが検出されたことを知らせる
信号ＥＲＤＥＴｉがハイとなったにもかかわらず、信号
ＣＯＲＲＥＣＴｉがローのままである、即ち誤りの訂正
が行われなかった場合には、信号ＮＯＴＣＯＲｉがハイ
になる。

【００７６】このようにして、データ入出力バッファの
組毎に誤り訂正検出回路を設け、復号すべき入力データ
を２サイクル繰り返し読み出す方法によって、従来に比
べ遅延時間なしに復号を行うことができ、遅延回路を省
略できる。従って、特に長符号長の場合に誤り訂正回路
の回路規模を縮小できる。

【００７７】また、バイト当りのビット数を４ビットか
ら８ビットに拡張することによって、最大符号長を拡大
できる。

【００７８】さらに、本実施例の場合、図４や図５に示
されるように誤り訂正回路１１は、メモリセルアレイ６
とデータ回路８の間に配置する必要がないため、周辺
部、即ち各データ入出力バッファ１２の付近に配置する
ことができ、レイアウト上の柔軟度を増すことが可能と
なる。

【００７９】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。

【００８０】

【発明の効果】以上詳述したように本発明によれば、同
一データを２回入力することによって、誤り訂正回路の
回路規模に占める割合の大きい遅延回路を省略すること
ができるため、誤り訂正回路の回路規模を極めて小さく
できるだけでなく、従来に比べ遅延なしに誤り訂正検出
のための復号が行える。

【００８１】さらに、１バイト誤り検出符号において、
１バイトを構成するビット数を並列に入出力される単位
から複数単位とすることによって、符号長を大きくする
ことが可能となる。

【００８２】また、バースト誤りが検出できる位置で符
号化復号化を行うことにより、データ書き替え時のバー
スト誤り発生を検出できる。さらに、各データ（入）出
力バッファ毎又は複数のデータ（入）出力バッファ毎
に、誤り訂正回路をデータ（入）出力バッファ付近に設
けることによって、レイアウトの自由度を増すことがで
きる。

【図面の簡単な説明】

【図１】第１の実施例に係わる多項式方式の誤り訂正検
出回路を示すブロック図。

【図２】第２の実施例に係わる多項式方式の誤り訂正検
出回路を示すブロック図。

【図３】第３の実施例に係わる半導体記憶装置を示すブ
ロック図。

【図４】第３の実施例におけるメモリセルアレイと各回
路及び入出力パッド等のレイアウト図。

【図５】第３の実施例装置における符号化・復号化回路
を示す図。

【図６】第３の実施例装置における符号化・復号化回路
を示す図。

【図７】第３の実施例装置における符号化・復号化回路
を示す図。

【図８】第３の実施例装置における書き込み時、読み出
し時の制御信号のタイミングを示す図。

【図９】第３の実施例装置における書き込み時、読み出
し時の制御信号のタイミングを示す図。

【図１０】第４の実施例に係わる半導体記憶装置を示す
ブロック図。

【図１１】第４の実施例におけるメモリセルアレイと各
回路及び入出力パッド等のレイアウト図。

【図１２】誤り訂正回路の具体的な回路構成を示す図。

【図１３】誤り訂正回路の具体的な回路構成を示す図。

【図１４】誤り訂正回路の具体的な回路構成を示す図。

【図１５】誤り訂正回路の具体的な回路構成を示す図。

【図１６】誤り訂正回路の具体的な回路構成を示す図。

【図１７】誤り訂正回路の具体的な回路構成を示す図。

【図１８】誤り訂正回路の具体的な回路構成を示す図。

【図１９】誤り訂正回路の具体的な回路構成を示す図。

【図２０】誤り訂正回路の具体的な回路構成を示す図。

【図２１】誤り訂正回路の具体的な回路構成を示す図。

【図２２】誤り訂正回路の具体的な回路構成を示す図。

【図２３】行列方式と多項式方式における１ビット誤り
訂正符号の構成例を示す図。

【図２４】第１の従来例に係わる誤り訂正検出回路を示
すブロック図。

【図２５】第２の従来例に係わる誤り訂正検出回路を示
すブロック図。

【図２６】第２の従来例において、複数の単一バイト誤
り訂正回路を設けた例を示す図。

【図２７】第３の従来例に係わる誤り訂正検出回路を備
えた半導体記憶装置を示すブロック図。

【図２８】第３の従来例におけるメモリセルアレイと各
回路及び入出力パッド等のレイアウトを示す図。

【符号の説明】

１…シンドローム計算回路２…誤り位置大きさ計算回路３…誤り訂正回路４…遅延回路５…書き込み・読み出し制御回路６…メモリセルアレイ７…ロウデコーダ８…データ回路９…カラムデコーダ１０…アドレスバッファ１１…誤り訂正検出回路１２…データ入出力バッファ１３…半導体記憶装置１４…単一バイト誤り訂正回路１５…符号長拡大回路１６…単一ｍｂビット／バイト誤り訂正回路１００…データ入出力パッド１０１…ＩＯ線

───────────────────────────────────────────────────── フロントページの続き (72)発明者白田理一郎神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】第１のサイクルで入力された情報データと
検査データからシンドロームを生成するシンドローム計
算回路と、前記シンドロームから誤りの位置と大きさを
計算する誤り位置大きさ計算回路と、この誤り位置大き
さ計算回路で得られた誤りの位置と大きさに基づいて、
前記情報データと同一な第２のサイクルで入力された情
報データから、誤りの訂正された情報データを出力する
誤り訂正回路とを具備してなることを特徴とする誤り訂
正検出回路。
【請求項２】１バイトがｂビットである情報データを１
バイトがｍｂビットである情報データに変換する符号長
拡大回路と、この符号長拡大回路の出力からｍｂビット
構成のバイト誤りを訂正するバイト誤り訂正回路とを具
備してなることを特徴とする誤り訂正検出回路。
【請求項３】１バイトがｂビットである情報データを１
バイトがｍｂビットである情報データに変換する符号長
拡大回路と、この符号長拡大回路の出力からｍｂビット
構成のバイト誤りを訂正するための検査バイトを発生す
る検査バイト発生回路と、前記符号長拡大回路の出力か
らｍｂビット構成のバイト誤りを訂正するバイト誤り訂
正回路とを具備してなることを特徴とする誤り訂正検出
回路。
【請求項４】ブロック化されたデータの誤りを検出する
複数の誤り検出回路を備え、前記誤り検出回路の全てで誤りが検出されたときにバー
スト誤り検出信号を出力することを特徴とする誤り訂正
検出回路。
【請求項５】メモリセルがマトリクス状に配置されたメ
モリセルアレイと、このメモリセルに対しデータの出力
を行う複数のデータ出力バッファとを備えた半導体記憶
装置であって、前記データ出力バッファの１つ毎又は複数毎に、読み出
しデータの誤りの訂正又は検出を行う誤り訂正検出回路
を設けたことを特徴とする半導体記憶装置。
【請求項６】電気的書き替え可能なメモリセルがマトリ
クス状に配置されたメモリセルアレイと、このメモリセ
ルアレイに対し外部からの書き替えデータの入力とメモ
リセルの読み出しデータの出力を行う複数のデータ入出
力バッファとを備えた半導体記憶装置であって、前記データ入出力バッファの１つ毎又は複数毎に、入力
された書き替えデータから誤りの訂正又は検出を行うた
めの検査データを発生し、かつ読み出しデータを出力す
る際に読み出しデータと検査データから読み出しデータ
の誤りの訂正又は検出を行う誤り訂正検出回路を設けた
ことを特徴とする半導体記憶装置。
【請求項７】メモリセルがマトリクス状に配置されたメ
モリセルアレイと、このメモリセルアレイに対しデータ
の出力を行う複数のデータ出力バッファとを備えた半導
体記憶装置であって、前記データ出力バッファ毎又は互いに近くに配置された
複数の前記データ出力バッファ毎に、読み出しデータの
誤りの訂正又は検出を行う誤り訂正検出回路が設けら
れ、かつこの誤り訂正検出回路を前記データ出力バッフ
ァの付近に配置したことを特徴とする半導体記憶装置。
【請求項８】電気的書き替え可能なメモリセルがマトリ
クス状に配置されたメモリセルアレイと、このメモリセ
ルアレイに対し外部からの書き替えデータの入力とメモ
リセルの読み出しデータの出力を行う複数のデータ入出
力バッファとを備えた半導体記憶装置であって、前記データ入出力バッファ毎又は互いに近くに配置され
た複数の前記データ入出力バッファ毎に、入力された書
き替えデータから誤りの訂正又は検出を行うための検査
データを発生し、読み出しデータを出力する際に読み出
しデータと検査データから読み出しデータの誤りの訂正
又は検出を行う誤り訂正検出回路が設けられ、かつこの
誤り訂正検出回路を前記データ出力バッファの付近に配
置したことを特徴とする半導体記憶装置。
【請求項９】データの書き替え時にバースト誤りを検出
できるような位置で誤り訂正検出のための演算を行うこ
とを特徴とする請求項６又は８記載の半導体記憶装置。