JP2001175542A - 記録再生装置および半導体メモリ - Google Patents
記録再生装置および半導体メモリInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリチップのエラー訂正機能とコン
トローラのエラー訂正機能を共に活用してエラー訂正を
行う。 【解決手段】 コントローラ（１０２）のＥＣＣ回路
（１０７）における第１エラー訂正符号とフラッシュメ
モリチップ（１１１〜１１４）のオンチップＥＣＣ回路
（１２０〜１２３）における第２エラー訂正符号とを、
同じガロア体を用いたＢＣＨ符号（特にＲＳ符号）と
し、さらに両エラー訂正符号の生成多項式は連続した根
を持つものとする。また、フラッシュメモリチップ（１
１１〜１１４）は、第２エラー訂正符号を用いてエラー
訂正を行ったことを示す訂正情報や、訂正計算中の計算
値情報や、誤り位置や誤り値をコントローラに通知する
手段を持つ。また、コントローラ（１０２）は、前記訂
正情報や誤り位置や誤り値を基に第２エラー訂正符号を
用いたエラー訂正を元に戻してから、前記計算値情報お
よび第１エラー訂正符号検査記号を共に用いてエラー訂
正を行う手段を備える。
トローラのエラー訂正機能を共に活用してエラー訂正を
行う。 【解決手段】 コントローラ（１０２）のＥＣＣ回路
（１０７）における第１エラー訂正符号とフラッシュメ
モリチップ（１１１〜１１４）のオンチップＥＣＣ回路
（１２０〜１２３）における第２エラー訂正符号とを、
同じガロア体を用いたＢＣＨ符号（特にＲＳ符号）と
し、さらに両エラー訂正符号の生成多項式は連続した根
を持つものとする。また、フラッシュメモリチップ（１
１１〜１１４）は、第２エラー訂正符号を用いてエラー
訂正を行ったことを示す訂正情報や、訂正計算中の計算
値情報や、誤り位置や誤り値をコントローラに通知する
手段を持つ。また、コントローラ（１０２）は、前記訂
正情報や誤り位置や誤り値を基に第２エラー訂正符号を
用いたエラー訂正を元に戻してから、前記計算値情報お
よび第１エラー訂正符号検査記号を共に用いてエラー訂
正を行う手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、記録再生装置およ
び半導体メモリに関し、さらに詳しくは、半導体メモリ
が持つエラー訂正能力とそのコントローラが持つエラー
訂正能力とを共に活用することが出来る記録再生装置お
よび半導体メモリ、並びに、使用される装置におけるデ
ータ処理単位よりも大きいデータ消去単位を持つ場合で
も処理を簡単化できる半導体メモリ、並びに、ある程度
の信頼性を有し且つ安価な記録再生装置に関する。
び半導体メモリに関し、さらに詳しくは、半導体メモリ
が持つエラー訂正能力とそのコントローラが持つエラー
訂正能力とを共に活用することが出来る記録再生装置お
よび半導体メモリ、並びに、使用される装置におけるデ
ータ処理単位よりも大きいデータ消去単位を持つ場合で
も処理を簡単化できる半導体メモリ、並びに、ある程度
の信頼性を有し且つ安価な記録再生装置に関する。
【０００２】
【従来の技術】不揮発性半導体メモリを用いた記録再生
装置の一例であるフラッシュメモリディスクは、特開平
９-３０５４９７号公報の図１に示されているように、
フラッシュメモリチップと、インターフェイスチップ
と、マイコンなどにより構成されている。前記フラッシ
ュメモリチップは、書き込み回数が一定回数以上になる
とエラー率が急激に増加するという性質があるため、前
記インターフェースチップやマイコンなどにエラー訂正
機能（エラー検出機能も含む）を持たせて、フラッシュ
メモリディスクとしての信頼性を保持している。
装置の一例であるフラッシュメモリディスクは、特開平
９-３０５４９７号公報の図１に示されているように、
フラッシュメモリチップと、インターフェイスチップ
と、マイコンなどにより構成されている。前記フラッシ
ュメモリチップは、書き込み回数が一定回数以上になる
とエラー率が急激に増加するという性質があるため、前
記インターフェースチップやマイコンなどにエラー訂正
機能（エラー検出機能も含む）を持たせて、フラッシュ
メモリディスクとしての信頼性を保持している。
【０００３】前記フラッシュメモリチップは、単体で使
用される場合も多い。そのため、特開平３-５９９５号
公報に示されるように、フラッシュメモリチップ自身に
もエラー訂正機能を持たせるようにして、フラッシュメ
モリチップ自身の信頼性もある程度保持している。
用される場合も多い。そのため、特開平３-５９９５号
公報に示されるように、フラッシュメモリチップ自身に
もエラー訂正機能を持たせるようにして、フラッシュメ
モリチップ自身の信頼性もある程度保持している。
【０００４】他方、特開昭５９−１６５５４１号公報，
特開昭６２−７３３３６号公報，特開平１−１５５７２
１号公報などに示されているように、大型磁気ディスク
の可変長フォーマット方式において、連接符号を用い、
付加するエラー訂正符号の冗長バイト数を少なくし、エ
ラー訂正効率を上げる方法が知られている。
特開昭６２−７３３３６号公報，特開平１−１５５７２
１号公報などに示されているように、大型磁気ディスク
の可変長フォーマット方式において、連接符号を用い、
付加するエラー訂正符号の冗長バイト数を少なくし、エ
ラー訂正効率を上げる方法が知られている。
【０００５】
【発明が解決しようとする課題】エラー訂正機能を持っ
たフラッシュメモリチップを、フラッシュメモリディス
クなど、フラッシュメモリチップ単体が持つ信頼性より
もさらに高い信頼性を要求されるシステムに用いる場
合、フラッシュメモリチップ外に高機能のエラー訂正機
能を行うコントローラを設ける必要がある。その場合、
フラッシュメモリチップのエラー訂正機能を使用する
と、該エラー訂正機能による誤訂正を生じて、かえって
全体の信頼性が低下することがあるため、フラッシュメ
モリチップのエラー訂正機能を使用できない問題点があ
る。例えば、１バイトのエラー訂正が可能なエラー訂正
機能を持つフラッシュメモリチップを、３バイトまでの
エラー訂正が必要なシステムに用いた場合には、３バイ
トまでのエラー訂正が可能なコントローラを付加する。
ここで、フラッシュメモリチップのエラー訂正機能を使
用しなければ、３バイトのエラーがフラッシュメモリチ
ップ上に発生したときでも、コントローラによりエラー
訂正が可能となる。ところが、フラッシュメモリチップ
のエラー訂正機能を使用すると、そのエラー訂正能力を
超えているため、誤訂正を起こして、３バイトのエラー
を４バイトのエラーに書き換えてしまう可能性がある。
すると、コントローラのエラー訂正能力をも超えてしま
うため、全体として３バイトのエラーすら訂正できない
結果を生じてしまう。
たフラッシュメモリチップを、フラッシュメモリディス
クなど、フラッシュメモリチップ単体が持つ信頼性より
もさらに高い信頼性を要求されるシステムに用いる場
合、フラッシュメモリチップ外に高機能のエラー訂正機
能を行うコントローラを設ける必要がある。その場合、
フラッシュメモリチップのエラー訂正機能を使用する
と、該エラー訂正機能による誤訂正を生じて、かえって
全体の信頼性が低下することがあるため、フラッシュメ
モリチップのエラー訂正機能を使用できない問題点があ
る。例えば、１バイトのエラー訂正が可能なエラー訂正
機能を持つフラッシュメモリチップを、３バイトまでの
エラー訂正が必要なシステムに用いた場合には、３バイ
トまでのエラー訂正が可能なコントローラを付加する。
ここで、フラッシュメモリチップのエラー訂正機能を使
用しなければ、３バイトのエラーがフラッシュメモリチ
ップ上に発生したときでも、コントローラによりエラー
訂正が可能となる。ところが、フラッシュメモリチップ
のエラー訂正機能を使用すると、そのエラー訂正能力を
超えているため、誤訂正を起こして、３バイトのエラー
を４バイトのエラーに書き換えてしまう可能性がある。
すると、コントローラのエラー訂正能力をも超えてしま
うため、全体として３バイトのエラーすら訂正できない
結果を生じてしまう。
【０００６】しかし、フラッシュメモリチップのエラー
訂正機能を使用しない場合、無駄な機能を備えている
分、全体の回路面積が無駄に大きくなり、システム全体
も無駄に割高になる問題点がある。また、エラー訂正機
能を持ったフラッシュメモリチップの回路をコアにし
て、より信頼性の高いエラー訂正機能を有するシステム
を設計しようとすると、図１５に示すように、フラッシ
ュメモリチップのエラー訂正機能ブロックの削除（１５
０１）、フラッシュメモリチップのインターフェイスブ
ロックの再設計（１５０２）、コントローラ及びそのエ
ラー訂正機能ブロックの設計（１５０３）といった手順
が必要となり、作業の負担が大きくなり、コストが高く
なる問題点がある。また、例えば、「メモリスティッ
ク」やＭＭＣ（ＭultiＭediaＣard）などでは、小型軽
量化のために、フラッシュメモリチップとコントローラ
とを１チップ化しているが、その設計を行う場合、やは
り図１５に示す手順が必要となるため、作業の負担が大
きくなり、チップのコストが高くなってしまう問題点が
ある。そこで、本発明の第１の目的は、エラー訂正機能
を持った半導体メモリをコアとする記録再生装置であっ
て、半導体メモリのエラー訂正機能を活用できると共に
その信頼性よりも高い信頼性を得ることが出来る記録再
生装置およびその記録再生装置に好適に使用しうる半導
体メモリを提供し、上記問題点を解消する（半導体メモ
リチップのエラー訂正機能を無駄にしない。半導体メモ
リチップをコアにしたシステム／チップの設計を容易に
する）ことにある。
訂正機能を使用しない場合、無駄な機能を備えている
分、全体の回路面積が無駄に大きくなり、システム全体
も無駄に割高になる問題点がある。また、エラー訂正機
能を持ったフラッシュメモリチップの回路をコアにし
て、より信頼性の高いエラー訂正機能を有するシステム
を設計しようとすると、図１５に示すように、フラッシ
ュメモリチップのエラー訂正機能ブロックの削除（１５
０１）、フラッシュメモリチップのインターフェイスブ
ロックの再設計（１５０２）、コントローラ及びそのエ
ラー訂正機能ブロックの設計（１５０３）といった手順
が必要となり、作業の負担が大きくなり、コストが高く
なる問題点がある。また、例えば、「メモリスティッ
ク」やＭＭＣ（ＭultiＭediaＣard）などでは、小型軽
量化のために、フラッシュメモリチップとコントローラ
とを１チップ化しているが、その設計を行う場合、やは
り図１５に示す手順が必要となるため、作業の負担が大
きくなり、チップのコストが高くなってしまう問題点が
ある。そこで、本発明の第１の目的は、エラー訂正機能
を持った半導体メモリをコアとする記録再生装置であっ
て、半導体メモリのエラー訂正機能を活用できると共に
その信頼性よりも高い信頼性を得ることが出来る記録再
生装置およびその記録再生装置に好適に使用しうる半導
体メモリを提供し、上記問題点を解消する（半導体メモ
リチップのエラー訂正機能を無駄にしない。半導体メモ
リチップをコアにしたシステム／チップの設計を容易に
する）ことにある。
【０００７】次に、フラッシュメモリカード（フラッシ
ュメモリチップを用いたメモリカード）を使用する携帯
端末やＭＰＥＧカメラなどでは、５１２バイトをデータ
処理単位とするものが多い。これに対して、フラッシュ
メモリチップにおけるデータ消去単位は、回路の削減と
バイト当たりの高速化のために、１０２４バイト，２０
４８バイトなどと５１２バイトよりも大きくなる傾向に
ある。その場合、大きくなったデータ消去単位毎にエラ
ー訂正符号を処理することになる。しかし、データ処理
単位である５１２バイトのデータの読み出しのたびに、
データの消去単位である１０２４バイト以上の全データ
を読み出してエラー訂正符号をチェックしなければなら
なくなり、また、データ処理単位である５１２バイトの
データの書き換えのたびに、データ消去単位である１０
２４バイト以上の全データを読み出して、エラー訂正符
号を再計算しなければならなくなり、処理が煩雑となる
問題点がある。そこで、本発明の第２の目的は、使用さ
れる装置におけるデータ処理単位よりも大きいデータ消
去単位を持つ場合でも処理を簡単化できる半導体メモリ
を提供することにある。
ュメモリチップを用いたメモリカード）を使用する携帯
端末やＭＰＥＧカメラなどでは、５１２バイトをデータ
処理単位とするものが多い。これに対して、フラッシュ
メモリチップにおけるデータ消去単位は、回路の削減と
バイト当たりの高速化のために、１０２４バイト，２０
４８バイトなどと５１２バイトよりも大きくなる傾向に
ある。その場合、大きくなったデータ消去単位毎にエラ
ー訂正符号を処理することになる。しかし、データ処理
単位である５１２バイトのデータの読み出しのたびに、
データの消去単位である１０２４バイト以上の全データ
を読み出してエラー訂正符号をチェックしなければなら
なくなり、また、データ処理単位である５１２バイトの
データの書き換えのたびに、データ消去単位である１０
２４バイト以上の全データを読み出して、エラー訂正符
号を再計算しなければならなくなり、処理が煩雑となる
問題点がある。そこで、本発明の第２の目的は、使用さ
れる装置におけるデータ処理単位よりも大きいデータ消
去単位を持つ場合でも処理を簡単化できる半導体メモリ
を提供することにある。
【０００８】次に、高い信頼性を得るためのエラー訂正
機能では特殊な演算を高速に行わなければならないた
め、高機能のコントローラを要し、高価となる。しか
し、携帯用音再生装置などで使用するフラッシュメモリ
カードでは、信頼性よりも、安価であることが要求され
る。そこで、本発明の第３の目的は、ある程度の信頼性
を有し且つ安価な記録再生装置を提供することにある。
機能では特殊な演算を高速に行わなければならないた
め、高機能のコントローラを要し、高価となる。しか
し、携帯用音再生装置などで使用するフラッシュメモリ
カードでは、信頼性よりも、安価であることが要求され
る。そこで、本発明の第３の目的は、ある程度の信頼性
を有し且つ安価な記録再生装置を提供することにある。
【０００９】
【課題を解決するための手段】第１の観点では、本発明
は、外部とのデータの入出力を行うための外部インタフ
ェース手段と、入力されたデータに対して第１エラー訂
正符号を生成するための第１エラー訂正符号生成手段
と、前記第１エラー訂正符号を用いてエラー検出および
エラー訂正を行うための第１エラー訂正手段とを備えた
コントローラ部、および、前記コントローラ部から渡さ
れたデータおよび第１エラー訂正符号からデータを除い
た第１エラー訂正符号検査記号に対して該第１エラー訂
正符号と同じガロア体上のＢＣＨ（Ｂose-Ｃhaudhuri-
Ｈocquenghem）符号であり且つ連続した根を持つ第２エ
ラー訂正符号を生成するための第２エラー訂正符号生成
手段と、データおよび第１エラー訂正符号検査記号およ
び第２エラー訂正符号からデータおよび第１エラー訂正
符号検査記号を除いた第２エラー訂正符号検査記号を記
憶するためのメモリ素子と、そのメモリ素子から読み出
したデータおよび第１エラー訂正符号検査記号および第
２エラー訂正符号検査記号を用いてエラー検出およびエ
ラー訂正を行うための第２エラー訂正手段と、その第２
エラー訂正手段でデータを訂正できたか否かの情報とエ
ラー訂正計算途中の計算値情報と検出した誤り位置と誤
り値とを前記第１エラー訂正手段に通知するための訂正
情報通知手段と、前記メモリ素子から読み出したデータ
および第１エラー訂正符号検査記号または前記第２エラ
ー訂正手段で訂正したデータおよび第１エラー訂正符号
検査記号を前記第１エラー訂正手段に送るデータ送り手
段とを備えた半導体メモリ部を具備し、前記第１エラー
訂正手段は、前記データ送り手段により送られたデータ
および第１エラー訂正符号検査記号を用いてエラーを検
出し且つ前記第２エラー訂正手段でデータを訂正できて
いたなら前記誤り位置と前記誤り値とを用いて訂正前の
データを復元し、その復元したデータおよび第１エラー
訂正符号検査記号に対してエラーを検出したなら該復元
したデータおよび前記第１エラー訂正符号検査記号と前
記計算値情報とを用いて該復元したデータのエラー訂正
を行い、一方、前記第１エラー訂正符号を用いてエラー
を検出し且つ前記第２エラー訂正手段でデータを訂正で
きていなかったら該未訂正のデータおよび前記第１エラ
ー訂正符号検査記号と前記計算値情報とを用いて該未訂
正データのエラー訂正を行い、それらのエラー訂正が行
えなかったなら前記復元したデータまたは前記未訂正の
データに対して前記第１エラー訂正符号検査記号を用い
てエラー訂正を行いうることを特徴とする記録再生装置
を提供する。また、本発明は、外部から入力されたデー
タおよび第１エラー訂正符号検査記号に対して該第１エ
ラー訂正符号と同じガロア体上のＢＣＨ符号であり且つ
連続した根を持つ第２エラー訂正符号を生成するための
第２エラー訂正符号生成手段と、データおよび第１エラ
ー訂正符号検査記号および第２エラー訂正符号検査記号
を記憶するためのメモリ素子と、そのメモリ素子から読
み出したデータおよび第１エラー訂正符号検査記号およ
び第２エラー訂正符号検査記号を用いてエラー検出およ
びエラー訂正を行うための第２エラー訂正手段と、その
第２エラー訂正手段でデータおよび第１エラー訂正符号
検査記号を訂正できたか否かの情報とエラー訂正計算途
中の計算値情報と検出した誤り位置と誤り値とを前記第
１エラー訂正手段に通知するための訂正情報通知手段
と、前記メモリ素子から読み出したデータおよび第１エ
ラー訂正符号検査記号または前記第２エラー訂正手段で
訂正したデータおよび第１エラー訂正符号検査記号を前
記第１エラー訂正手段に送るデータ送り手段とを備えた
ことを特徴とする半導体メモリを提供する。
は、外部とのデータの入出力を行うための外部インタフ
ェース手段と、入力されたデータに対して第１エラー訂
正符号を生成するための第１エラー訂正符号生成手段
と、前記第１エラー訂正符号を用いてエラー検出および
エラー訂正を行うための第１エラー訂正手段とを備えた
コントローラ部、および、前記コントローラ部から渡さ
れたデータおよび第１エラー訂正符号からデータを除い
た第１エラー訂正符号検査記号に対して該第１エラー訂
正符号と同じガロア体上のＢＣＨ（Ｂose-Ｃhaudhuri-
Ｈocquenghem）符号であり且つ連続した根を持つ第２エ
ラー訂正符号を生成するための第２エラー訂正符号生成
手段と、データおよび第１エラー訂正符号検査記号およ
び第２エラー訂正符号からデータおよび第１エラー訂正
符号検査記号を除いた第２エラー訂正符号検査記号を記
憶するためのメモリ素子と、そのメモリ素子から読み出
したデータおよび第１エラー訂正符号検査記号および第
２エラー訂正符号検査記号を用いてエラー検出およびエ
ラー訂正を行うための第２エラー訂正手段と、その第２
エラー訂正手段でデータを訂正できたか否かの情報とエ
ラー訂正計算途中の計算値情報と検出した誤り位置と誤
り値とを前記第１エラー訂正手段に通知するための訂正
情報通知手段と、前記メモリ素子から読み出したデータ
および第１エラー訂正符号検査記号または前記第２エラ
ー訂正手段で訂正したデータおよび第１エラー訂正符号
検査記号を前記第１エラー訂正手段に送るデータ送り手
段とを備えた半導体メモリ部を具備し、前記第１エラー
訂正手段は、前記データ送り手段により送られたデータ
および第１エラー訂正符号検査記号を用いてエラーを検
出し且つ前記第２エラー訂正手段でデータを訂正できて
いたなら前記誤り位置と前記誤り値とを用いて訂正前の
データを復元し、その復元したデータおよび第１エラー
訂正符号検査記号に対してエラーを検出したなら該復元
したデータおよび前記第１エラー訂正符号検査記号と前
記計算値情報とを用いて該復元したデータのエラー訂正
を行い、一方、前記第１エラー訂正符号を用いてエラー
を検出し且つ前記第２エラー訂正手段でデータを訂正で
きていなかったら該未訂正のデータおよび前記第１エラ
ー訂正符号検査記号と前記計算値情報とを用いて該未訂
正データのエラー訂正を行い、それらのエラー訂正が行
えなかったなら前記復元したデータまたは前記未訂正の
データに対して前記第１エラー訂正符号検査記号を用い
てエラー訂正を行いうることを特徴とする記録再生装置
を提供する。また、本発明は、外部から入力されたデー
タおよび第１エラー訂正符号検査記号に対して該第１エ
ラー訂正符号と同じガロア体上のＢＣＨ符号であり且つ
連続した根を持つ第２エラー訂正符号を生成するための
第２エラー訂正符号生成手段と、データおよび第１エラ
ー訂正符号検査記号および第２エラー訂正符号検査記号
を記憶するためのメモリ素子と、そのメモリ素子から読
み出したデータおよび第１エラー訂正符号検査記号およ
び第２エラー訂正符号検査記号を用いてエラー検出およ
びエラー訂正を行うための第２エラー訂正手段と、その
第２エラー訂正手段でデータおよび第１エラー訂正符号
検査記号を訂正できたか否かの情報とエラー訂正計算途
中の計算値情報と検出した誤り位置と誤り値とを前記第
１エラー訂正手段に通知するための訂正情報通知手段
と、前記メモリ素子から読み出したデータおよび第１エ
ラー訂正符号検査記号または前記第２エラー訂正手段で
訂正したデータおよび第１エラー訂正符号検査記号を前
記第１エラー訂正手段に送るデータ送り手段とを備えた
ことを特徴とする半導体メモリを提供する。
【００１０】上記第１の観点による記録再生装置では、
データを書き込むときは、コントローラ部で第１エラー
訂正符号検査記号を生成し、半導体メモリ部で第２エラ
ー訂正符号検査記号を生成し、データ，第１エラー訂正
符号検査記号および第２エラー訂正符号検査記号をメモ
リ素子に記憶する。次に、データを読み出すときは、半
導体メモリ部で、メモリ素子から読み出したデータおよ
び第１エラー訂正符号検査記号に対して第２エラー訂正
符号検査記号を用いてエラー検出およびエラー訂正を行
うと共に、メモリ素子から読み出したデータおよび第１
エラー訂正符号検査記号またはエラー訂正したデータお
よび第１エラー訂正符号検査記号をコントローラ部に渡
す。そして、コントローラ部で、半導体メモリ部から渡
されたデータに対して第１エラー訂正符号検査記号を用
いてエラー検出を行い、（１）エラーが検出され且つ半
導体メモリ部でエラー訂正を行っていた場合は、半導体
メモリ部でのエラー訂正をキャンセルしてメモリ素子か
ら読み出したデータおよび第１エラー訂正符号検査記号
を復元する。このために、半導体メモリ部からコントロ
ーラ部に、訂正できたか否かの情報と誤り位置と誤り値
とを通知する。これにより、半導体メモリ部での誤訂正
があっても、その悪影響を受けずに、コントローラ部の
エラー訂正能力でエラーを訂正できる。また、（２）エ
ラーが検出され且つ半導体メモリ部でエラー訂正を行っ
ていなかった場合は、メモリ素子から送られてきたデー
タおよび第１エラー訂正符号検査記号をそのまま用い
る。その後、前記（１）（２）の場合ともに、コントロ
ーラ部で、第１エラー訂正符号検査記号および第２エラ
ー訂正符号検査記号を用いてエラー訂正を行う。このた
めに、半導体メモリ部からコントローラ部に、訂正でき
たか否かの情報とエラー訂正計算途中の計算値情報とを
通知し、且つ、第１エラー訂正符号と第２エラー訂正符
号とが同じガロア体上のＢＣＨ符号であり且つ連続した
根を持つ、すなわち、第１エラー訂正符号の生成多項式
の根と第２エラー訂正符号の生成多項式の根に連続した
“べき”を持つものとしている。これにより、半導体メ
モリ部が持つエラー訂正能力とコントローラ部が持つエ
ラー訂正能力とを共に活用でき、高信頼性を得ることが
出来る。また、上記第１の観点による半導体メモリは、
上記第１の観点による記録再生装置に好適に使用でき
る。
データを書き込むときは、コントローラ部で第１エラー
訂正符号検査記号を生成し、半導体メモリ部で第２エラ
ー訂正符号検査記号を生成し、データ，第１エラー訂正
符号検査記号および第２エラー訂正符号検査記号をメモ
リ素子に記憶する。次に、データを読み出すときは、半
導体メモリ部で、メモリ素子から読み出したデータおよ
び第１エラー訂正符号検査記号に対して第２エラー訂正
符号検査記号を用いてエラー検出およびエラー訂正を行
うと共に、メモリ素子から読み出したデータおよび第１
エラー訂正符号検査記号またはエラー訂正したデータお
よび第１エラー訂正符号検査記号をコントローラ部に渡
す。そして、コントローラ部で、半導体メモリ部から渡
されたデータに対して第１エラー訂正符号検査記号を用
いてエラー検出を行い、（１）エラーが検出され且つ半
導体メモリ部でエラー訂正を行っていた場合は、半導体
メモリ部でのエラー訂正をキャンセルしてメモリ素子か
ら読み出したデータおよび第１エラー訂正符号検査記号
を復元する。このために、半導体メモリ部からコントロ
ーラ部に、訂正できたか否かの情報と誤り位置と誤り値
とを通知する。これにより、半導体メモリ部での誤訂正
があっても、その悪影響を受けずに、コントローラ部の
エラー訂正能力でエラーを訂正できる。また、（２）エ
ラーが検出され且つ半導体メモリ部でエラー訂正を行っ
ていなかった場合は、メモリ素子から送られてきたデー
タおよび第１エラー訂正符号検査記号をそのまま用い
る。その後、前記（１）（２）の場合ともに、コントロ
ーラ部で、第１エラー訂正符号検査記号および第２エラ
ー訂正符号検査記号を用いてエラー訂正を行う。このた
めに、半導体メモリ部からコントローラ部に、訂正でき
たか否かの情報とエラー訂正計算途中の計算値情報とを
通知し、且つ、第１エラー訂正符号と第２エラー訂正符
号とが同じガロア体上のＢＣＨ符号であり且つ連続した
根を持つ、すなわち、第１エラー訂正符号の生成多項式
の根と第２エラー訂正符号の生成多項式の根に連続した
“べき”を持つものとしている。これにより、半導体メ
モリ部が持つエラー訂正能力とコントローラ部が持つエ
ラー訂正能力とを共に活用でき、高信頼性を得ることが
出来る。また、上記第１の観点による半導体メモリは、
上記第１の観点による記録再生装置に好適に使用でき
る。
【００１１】第２の観点では、本発明は、外部とのデー
タの入出力を行うための外部インタフェース手段と、入
力されたデータに対して第１エラー訂正符号を生成する
ための第１エラー訂正符号生成手段と、前記第１エラー
訂正符号を用いてエラー検出およびエラー訂正を行うた
めの第１エラー訂正手段とを備えたコントローラ部、お
よび、前記コントローラ部から渡されたデータおよび第
１エラー訂正符号に対して該第１エラー訂正符号と同じ
ガロア体上のＢＣＨ符号であり且つ連続した根を持つ第
２エラー訂正符号を生成するための第２エラー訂正符号
生成手段と、データおよび第１エラー訂正符号からデー
タを除いた第１エラー訂正符号検査記号および第２エラ
ー訂正符号からデータおよび第１エラー訂正符号検査記
号を除いた第２エラー訂正符号検査記号を記憶するため
のメモリ素子と、そのメモリ素子から読み出したデータ
および第１エラー訂正符号検査記号および前記第２エラ
ー訂正符号検査記号を用いてエラー検出およびエラー訂
正を行うための第２エラー訂正手段と、その第２エラー
訂正手段でエラーを検出したか否かの情報とデータおよ
び第１エラー訂正符号検査記号を訂正できたか否かの情
報とエラー訂正計算途中の計算値情報とを前記第１エラ
ー訂正手段に通知するための検出・訂正情報通知手段
と、前記メモリ素子から読み出したデータと第１エラー
訂正符号検査記号および前記第２エラー訂正手段で訂正
したデータと第１エラー訂正符号検査記号を前記第１エ
ラー訂正手段に送るデータ送り手段とを備えた半導体メ
モリ部を具備し、前記第１エラー訂正手段は、前記第２
エラー訂正手段でエラーを検出せず且つ前記メモリ素子
から読み出したデータについて前記第１エラー訂正符号
検査記号を用いてエラーを検出したか、又は、前記第２
エラー訂正手段でデータを訂正できず且つ前記メモリ素
子から読み出したデータについて前記第１エラー訂正符
号検査記号を用いてエラーを検出したか、又は、前記第
２エラー訂正手段で訂正したデータについて前記第１エ
ラー訂正符号検査記号を用いてエラーを検出したなら、
前記メモリ素子から読み出したデータに対し前記第１エ
ラー訂正符号検査記号と前記計算値情報とを用いてエラ
ー訂正を行い、そのエラー訂正が行えなかったなら前記
メモリ素子から読み出したエラー訂正前のデータに対し
て前記第１エラー訂正符号検査記号を用いてエラー訂正
を行いうることを特徴とする記録再生装置を提供する。
また、本発明は、外部から入力されたデータおよび第１
エラー訂正符号検査記号に対して該第１エラー訂正符号
と同じガロア体上のＢＣＨ符号であり且つ連続した根を
持つ第２エラー訂正符号を生成するための第２エラー訂
正符号生成手段と、データおよび第１エラー訂正符号検
査記号および第２エラー訂正符号検査記号を記憶するた
めのメモリ素子と、そのメモリ素子から読み出したデー
タおよび第１エラー訂正符号検査記号および第２エラー
訂正符号検査記号を用いてエラー検出およびエラー訂正
を行うための第２エラー訂正手段と、その第２エラー訂
正手段でエラーを検出したか否かの情報とデータおよび
第１エラー訂正符号検査記号を訂正できたか否かの情報
とエラー訂正計算途中の計算値情報とを前記第１エラー
訂正手段に通知するための検出・訂正情報通知手段と、
前記メモリ素子から読み出したデータと第１エラー訂正
符号検査記号および前記第２エラー訂正手段で訂正した
データと第１エラー訂正符号検査記号を前記第１エラー
訂正手段に送るデータ送り手段とを備えたことを特徴と
する半導体メモリを提供する。
タの入出力を行うための外部インタフェース手段と、入
力されたデータに対して第１エラー訂正符号を生成する
ための第１エラー訂正符号生成手段と、前記第１エラー
訂正符号を用いてエラー検出およびエラー訂正を行うた
めの第１エラー訂正手段とを備えたコントローラ部、お
よび、前記コントローラ部から渡されたデータおよび第
１エラー訂正符号に対して該第１エラー訂正符号と同じ
ガロア体上のＢＣＨ符号であり且つ連続した根を持つ第
２エラー訂正符号を生成するための第２エラー訂正符号
生成手段と、データおよび第１エラー訂正符号からデー
タを除いた第１エラー訂正符号検査記号および第２エラ
ー訂正符号からデータおよび第１エラー訂正符号検査記
号を除いた第２エラー訂正符号検査記号を記憶するため
のメモリ素子と、そのメモリ素子から読み出したデータ
および第１エラー訂正符号検査記号および前記第２エラ
ー訂正符号検査記号を用いてエラー検出およびエラー訂
正を行うための第２エラー訂正手段と、その第２エラー
訂正手段でエラーを検出したか否かの情報とデータおよ
び第１エラー訂正符号検査記号を訂正できたか否かの情
報とエラー訂正計算途中の計算値情報とを前記第１エラ
ー訂正手段に通知するための検出・訂正情報通知手段
と、前記メモリ素子から読み出したデータと第１エラー
訂正符号検査記号および前記第２エラー訂正手段で訂正
したデータと第１エラー訂正符号検査記号を前記第１エ
ラー訂正手段に送るデータ送り手段とを備えた半導体メ
モリ部を具備し、前記第１エラー訂正手段は、前記第２
エラー訂正手段でエラーを検出せず且つ前記メモリ素子
から読み出したデータについて前記第１エラー訂正符号
検査記号を用いてエラーを検出したか、又は、前記第２
エラー訂正手段でデータを訂正できず且つ前記メモリ素
子から読み出したデータについて前記第１エラー訂正符
号検査記号を用いてエラーを検出したか、又は、前記第
２エラー訂正手段で訂正したデータについて前記第１エ
ラー訂正符号検査記号を用いてエラーを検出したなら、
前記メモリ素子から読み出したデータに対し前記第１エ
ラー訂正符号検査記号と前記計算値情報とを用いてエラ
ー訂正を行い、そのエラー訂正が行えなかったなら前記
メモリ素子から読み出したエラー訂正前のデータに対し
て前記第１エラー訂正符号検査記号を用いてエラー訂正
を行いうることを特徴とする記録再生装置を提供する。
また、本発明は、外部から入力されたデータおよび第１
エラー訂正符号検査記号に対して該第１エラー訂正符号
と同じガロア体上のＢＣＨ符号であり且つ連続した根を
持つ第２エラー訂正符号を生成するための第２エラー訂
正符号生成手段と、データおよび第１エラー訂正符号検
査記号および第２エラー訂正符号検査記号を記憶するた
めのメモリ素子と、そのメモリ素子から読み出したデー
タおよび第１エラー訂正符号検査記号および第２エラー
訂正符号検査記号を用いてエラー検出およびエラー訂正
を行うための第２エラー訂正手段と、その第２エラー訂
正手段でエラーを検出したか否かの情報とデータおよび
第１エラー訂正符号検査記号を訂正できたか否かの情報
とエラー訂正計算途中の計算値情報とを前記第１エラー
訂正手段に通知するための検出・訂正情報通知手段と、
前記メモリ素子から読み出したデータと第１エラー訂正
符号検査記号および前記第２エラー訂正手段で訂正した
データと第１エラー訂正符号検査記号を前記第１エラー
訂正手段に送るデータ送り手段とを備えたことを特徴と
する半導体メモリを提供する。
【００１２】上記第２の観点による記録再生装置では、
データを書き込むときは、コントローラ部で第１エラー
訂正符号検査記号を生成し、半導体メモリ部で第２エラ
ー訂正符号検査記号を生成し、データ，第１エラー訂正
符号検査記号および第２エラー訂正符号検査記号をメモ
リ素子に記憶する。次に、データを読み出すときは、半
導体メモリ部で、メモリ素子から読み出したデータおよ
び第１エラー訂正符号検査記号に対して第２エラー訂正
符号検査記号を用いてエラー検出およびエラー訂正を行
うと共に、メモリ素子から読み出したデータと第１エラ
ー訂正符号検査記号およびエラー訂正したデータと第１
エラー訂正符号検査記号をコントローラ部に渡す。そし
て、コントローラ部では、前記第２エラー訂正手段でエ
ラーが検出されず且つメモリ素子から読み出したデータ
および第１エラー訂正符号検査記号についてエラーを検
出した場合、又は、第２エラー訂正手段でデータの訂正
ができず且つメモリ素子から読み出したデータおよび第
１エラー訂正符号検査記号についてエラーを検出した場
合は、メモリ素子から読み出したデータに対し、第１エ
ラー訂正符号検査記号と計算値情報とを用いてエラー訂
正を行い（このために、半導体メモリ部からコントロー
ラ部に、エラーを検出したか否かの情報と訂正できたか
否かの情報とエラー訂正計算途中の計算値情報とを通知
し、且つ、第１エラー訂正符号と第２エラー訂正符号と
が同じガロア体上のＢＣＨ符号であり且つ連続した根を
持つ、すなわち、第１エラー訂正符号の生成多項式の根
と第２エラー訂正符号の生成多項式の根に連続した“べ
き”を持つものとしている）、そのエラー訂正が行えな
かった場合は、メモリ素子から読み出したデータに対し
て第１エラー訂正符号検査記号を用いてエラー訂正を行
う。これにより、半導体メモリ部が持つエラー訂正能力
とコントローラ部が持つエラー訂正能力とを共に活用で
き、高信頼性を得ることが出来る。さらに、第２エラー
訂正手段によりデータ訂正できたが該エラー訂正後のデ
ータについてエラー訂正後の第１エラー訂正符号検査記
号を用いてエラーを検出した場合は、メモリ素子から読
み出したエラー訂正前のデータに対し、エラー訂正前の
第１エラー訂正符号検査記号と計算値情報とを用いてエ
ラー訂正を行い（このために、半導体メモリ部からコン
トローラ部に、訂正できたか否かの情報とエラー訂正計
算途中の計算値情報とを通知し、且つ、第１エラー訂正
符号と第２エラー訂正符号とが同じガロア体上のＢＣＨ
符号であり且つ連続した根を持つ、すなわち、第１エラ
ー訂正符号の生成多項式の根と第２エラー訂正符号の生
成多項式の根に連続した“べき”を持つものとしてい
る）、そのエラー訂正が行えなかった場合は、メモリ素
子から読み出したエラー訂正前のデータに対してエラー
訂正前の第１エラー訂正符号検査記号を用いてエラー訂
正を行う。これにより、半導体メモリ部での誤訂正があ
っても、その悪影響を受けずに、半導体メモリ部が持つ
エラー訂正能力と、コントローラ部が持つエラー訂正能
力とを共に活用でき、高信頼性を得ることができる。ま
た、上記第２の観点による半導体メモリは、上記第２の
観点による記録再生装置に好適に使用できる。
データを書き込むときは、コントローラ部で第１エラー
訂正符号検査記号を生成し、半導体メモリ部で第２エラ
ー訂正符号検査記号を生成し、データ，第１エラー訂正
符号検査記号および第２エラー訂正符号検査記号をメモ
リ素子に記憶する。次に、データを読み出すときは、半
導体メモリ部で、メモリ素子から読み出したデータおよ
び第１エラー訂正符号検査記号に対して第２エラー訂正
符号検査記号を用いてエラー検出およびエラー訂正を行
うと共に、メモリ素子から読み出したデータと第１エラ
ー訂正符号検査記号およびエラー訂正したデータと第１
エラー訂正符号検査記号をコントローラ部に渡す。そし
て、コントローラ部では、前記第２エラー訂正手段でエ
ラーが検出されず且つメモリ素子から読み出したデータ
および第１エラー訂正符号検査記号についてエラーを検
出した場合、又は、第２エラー訂正手段でデータの訂正
ができず且つメモリ素子から読み出したデータおよび第
１エラー訂正符号検査記号についてエラーを検出した場
合は、メモリ素子から読み出したデータに対し、第１エ
ラー訂正符号検査記号と計算値情報とを用いてエラー訂
正を行い（このために、半導体メモリ部からコントロー
ラ部に、エラーを検出したか否かの情報と訂正できたか
否かの情報とエラー訂正計算途中の計算値情報とを通知
し、且つ、第１エラー訂正符号と第２エラー訂正符号と
が同じガロア体上のＢＣＨ符号であり且つ連続した根を
持つ、すなわち、第１エラー訂正符号の生成多項式の根
と第２エラー訂正符号の生成多項式の根に連続した“べ
き”を持つものとしている）、そのエラー訂正が行えな
かった場合は、メモリ素子から読み出したデータに対し
て第１エラー訂正符号検査記号を用いてエラー訂正を行
う。これにより、半導体メモリ部が持つエラー訂正能力
とコントローラ部が持つエラー訂正能力とを共に活用で
き、高信頼性を得ることが出来る。さらに、第２エラー
訂正手段によりデータ訂正できたが該エラー訂正後のデ
ータについてエラー訂正後の第１エラー訂正符号検査記
号を用いてエラーを検出した場合は、メモリ素子から読
み出したエラー訂正前のデータに対し、エラー訂正前の
第１エラー訂正符号検査記号と計算値情報とを用いてエ
ラー訂正を行い（このために、半導体メモリ部からコン
トローラ部に、訂正できたか否かの情報とエラー訂正計
算途中の計算値情報とを通知し、且つ、第１エラー訂正
符号と第２エラー訂正符号とが同じガロア体上のＢＣＨ
符号であり且つ連続した根を持つ、すなわち、第１エラ
ー訂正符号の生成多項式の根と第２エラー訂正符号の生
成多項式の根に連続した“べき”を持つものとしてい
る）、そのエラー訂正が行えなかった場合は、メモリ素
子から読み出したエラー訂正前のデータに対してエラー
訂正前の第１エラー訂正符号検査記号を用いてエラー訂
正を行う。これにより、半導体メモリ部での誤訂正があ
っても、その悪影響を受けずに、半導体メモリ部が持つ
エラー訂正能力と、コントローラ部が持つエラー訂正能
力とを共に活用でき、高信頼性を得ることができる。ま
た、上記第２の観点による半導体メモリは、上記第２の
観点による記録再生装置に好適に使用できる。
【００１３】ここで、前記ＢＣＨ符号としては、特にＲ
Ｓ（Ｒeed Ｓolomon）符号を用いるのが好ましい。ま
た、前記計算値情報としては、前記第２エラー訂正符号
の符号多項式を生成多項式で割った余りである剰余多項
式または前記エラー訂正符号の符号多項式に生成多項式
の根を代入して得られるシンドロームとするのが好まし
い。
Ｓ（Ｒeed Ｓolomon）符号を用いるのが好ましい。ま
た、前記計算値情報としては、前記第２エラー訂正符号
の符号多項式を生成多項式で割った余りである剰余多項
式または前記エラー訂正符号の符号多項式に生成多項式
の根を代入して得られるシンドロームとするのが好まし
い。
【００１４】第３の観点では、本発明は、読み出し又は
書き込みされるデータ処理単位毎にエラー訂正符号化す
ると共に、前記データ処理単位の２倍以上のデータ消去
単位でデータを消去することを特徴とする半導体メモリ
を提供する。上記第３の観点による半導体メモリでは、
読み出し又は書き込みされるデータ処理単位毎にエラー
訂正符号化するため、例えばデータ処理単位である５１
２バイトのデータの読み出しのたびに、データの消去単
位である１０２４バイト以上の全データを読み出してエ
ラー訂正符号をチェックする必要がなく、また、データ
処理単位である５１２バイトのデータの書き換えのたび
に、データ消去単位である１０２４バイト以上の全デー
タを読み出してエラー訂正符号を再計算する必要がなく
なる。よって、使用される装置におけるデータ処理単位
よりも大きいデータ消去単位を持つ場合でも処理を簡単
化できる。また、データ処理単位の２倍以上の大きなデ
ータ消去単位を持つため、回路の削減とバイト当たりの
高速化を図ることが出来る。
書き込みされるデータ処理単位毎にエラー訂正符号化す
ると共に、前記データ処理単位の２倍以上のデータ消去
単位でデータを消去することを特徴とする半導体メモリ
を提供する。上記第３の観点による半導体メモリでは、
読み出し又は書き込みされるデータ処理単位毎にエラー
訂正符号化するため、例えばデータ処理単位である５１
２バイトのデータの読み出しのたびに、データの消去単
位である１０２４バイト以上の全データを読み出してエ
ラー訂正符号をチェックする必要がなく、また、データ
処理単位である５１２バイトのデータの書き換えのたび
に、データ消去単位である１０２４バイト以上の全デー
タを読み出してエラー訂正符号を再計算する必要がなく
なる。よって、使用される装置におけるデータ処理単位
よりも大きいデータ消去単位を持つ場合でも処理を簡単
化できる。また、データ処理単位の２倍以上の大きなデ
ータ消去単位を持つため、回路の削減とバイト当たりの
高速化を図ることが出来る。
【００１５】第４の観点では、本発明は、外部とのデー
タの入出力を行うためのインタフェース機能を有するマ
イクロコンピュータと、エラー訂正機能を持った半導体
メモリとを具備したことを特徴とする記録再生装置を提
供する。上記第４の観点による記録再生装置では、マイ
クロコンピュータを用いるため、安価になる。また、半
導体メモリがエラー訂正機能を持つため、ある程度の信
頼性を得られる。
タの入出力を行うためのインタフェース機能を有するマ
イクロコンピュータと、エラー訂正機能を持った半導体
メモリとを具備したことを特徴とする記録再生装置を提
供する。上記第４の観点による記録再生装置では、マイ
クロコンピュータを用いるため、安価になる。また、半
導体メモリがエラー訂正機能を持つため、ある程度の信
頼性を得られる。
【００１６】
【発明の実施の形態】以下、図を参照して、本発明の実
施形態について説明する。なお、これにより本発明が限
定されるものではない。
施形態について説明する。なお、これにより本発明が限
定されるものではない。
【００１７】−第１の実施形態− 図１は、第１の実施形態に係るフラッシュメモリディス
ク（１０１）の構成図である。このフラッシュメモリデ
ィスク（１０１）は、コントローラ（１０２）と、フラ
ッシュメモリチップ（１１１〜１１４）と、それらを接
続する内部バス（１０８）とを具備して構成されてい
る。
ク（１０１）の構成図である。このフラッシュメモリデ
ィスク（１０１）は、コントローラ（１０２）と、フラ
ッシュメモリチップ（１１１〜１１４）と、それらを接
続する内部バス（１０８）とを具備して構成されてい
る。
【００１８】前記コントローラ（１０２）は、ＣＰＵ
（１０３）と、データバッファ（１０４）と、内部バス
インターフェイス（１０５）と、外部バスインターフェ
イス（１０６）と、ＥＣＣ（Ｅrror Ｃorrecting Ｃod
e）回路（１０７）とを具備して構成されている。
（１０３）と、データバッファ（１０４）と、内部バス
インターフェイス（１０５）と、外部バスインターフェ
イス（１０６）と、ＥＣＣ（Ｅrror Ｃorrecting Ｃod
e）回路（１０７）とを具備して構成されている。
【００１９】前記外部バスインターフェイス（１０６）
は、ＡＴバス，ＰＣＩバス，ＳＣＳＩバスなどの一般的
な外部インターフェイスバス（１０９）に接続される。
なお、前記外部インターフェイスバス（１０９）で接続
される外部機器は、ＭＰＥＧカメラ，携帯端末，携帯用
音再生装置などである。
は、ＡＴバス，ＰＣＩバス，ＳＣＳＩバスなどの一般的
な外部インターフェイスバス（１０９）に接続される。
なお、前記外部インターフェイスバス（１０９）で接続
される外部機器は、ＭＰＥＧカメラ，携帯端末，携帯用
音再生装置などである。
【００２０】前記フラッシュメモリチップ（１１１〜１
１４）は、フラッシュメモリ素子（１１５〜１１８）
と、オンチップＥＣＣ回路（１２０〜１２３）とを具備
して構成される。前記オンチップＥＣＣ回路（１２０〜
１２３）は、エラー訂正機能だけでなく、エラーの検出
頻度が高くなった領域のデータを、エラーの検出頻度が
低い領域に移すためのエラーの検出頻度のチェック機能
をも持っている。
１４）は、フラッシュメモリ素子（１１５〜１１８）
と、オンチップＥＣＣ回路（１２０〜１２３）とを具備
して構成される。前記オンチップＥＣＣ回路（１２０〜
１２３）は、エラー訂正機能だけでなく、エラーの検出
頻度が高くなった領域のデータを、エラーの検出頻度が
低い領域に移すためのエラーの検出頻度のチェック機能
をも持っている。
【００２１】図２は、前記フラッシュメモリチップ（１
１１）のオンチップＥＣＣ回路（１２０）の内部構成図
である。このオンチップＥＣＣ回路（１２０）は、剰余
多項式レジスタ（６０１）と、訂正ＯＫフラグ（６０
５）および訂正不能フラグ（６０６）を持つ訂正フラグ
レジスタ（６０２）と、誤り位置レジスタ（６０３）
と、誤り値レジスタ（６０４）と、制御回路（６０７）
と、エラー訂正回路（６０８）と、エラー訂正符号化回
路（６０９）とを具備して構成されている。他のフラッ
シュメモリチップ（１１２〜１１４）のオンチップＥＣ
Ｃ回路（１２１〜１２３）も同様の構成である。
１１）のオンチップＥＣＣ回路（１２０）の内部構成図
である。このオンチップＥＣＣ回路（１２０）は、剰余
多項式レジスタ（６０１）と、訂正ＯＫフラグ（６０
５）および訂正不能フラグ（６０６）を持つ訂正フラグ
レジスタ（６０２）と、誤り位置レジスタ（６０３）
と、誤り値レジスタ（６０４）と、制御回路（６０７）
と、エラー訂正回路（６０８）と、エラー訂正符号化回
路（６０９）とを具備して構成されている。他のフラッ
シュメモリチップ（１１２〜１１４）のオンチップＥＣ
Ｃ回路（１２１〜１２３）も同様の構成である。
【００２２】図３は、データ単位ごとに付加するエラー
訂正符号の説明図である。データ単位は、５１２バイト
×８ビットである。エラー訂正符号検査記号は、前記コ
ントローラ（１０２）のＥＣＣ回路（１０７）で付加さ
れる５シンボルの外符号検査記号Ｃ１と、前記フラッシ
ュメモリチップ（１１１）のオンチップＥＣＣ回路（１
２０）のエラー訂正符号化回路（６０９）で付加される
３シンボルの内符号検査記号Ｃ２からなる。外符号Ｃ
１’および内符号Ｃ２’は、（数１）を法とするガロア
体ＧＦ(２10)上のＲＳ符号である。ここで、１シンボル
はガロア体の大きさに依存した、大きさの単位であり、
この場合、１シンボルは１０バイトとなる。
訂正符号の説明図である。データ単位は、５１２バイト
×８ビットである。エラー訂正符号検査記号は、前記コ
ントローラ（１０２）のＥＣＣ回路（１０７）で付加さ
れる５シンボルの外符号検査記号Ｃ１と、前記フラッシ
ュメモリチップ（１１１）のオンチップＥＣＣ回路（１
２０）のエラー訂正符号化回路（６０９）で付加される
３シンボルの内符号検査記号Ｃ２からなる。外符号Ｃ
１’および内符号Ｃ２’は、（数１）を法とするガロア
体ＧＦ(２10)上のＲＳ符号である。ここで、１シンボル
はガロア体の大きさに依存した、大きさの単位であり、
この場合、１シンボルは１０バイトとなる。
【数１】 前記外符号Ｃ１’の生成多項式は（数２）である。
【数２】 前記内符号Ｃ２’の生成多項式は（数３）である。
【数３】
【００２３】外符号Ｃ１’の生成多項式の根の指数と内
符号Ｃ２’の生成多項式の根の指数は、連続している。
すなわち、（数２）では根の指数は“０”から“４”で
あり、（数３）では根の指数は“５”から“７”であ
り、連続している。
符号Ｃ２’の生成多項式の根の指数は、連続している。
すなわち、（数２）では根の指数は“０”から“４”で
あり、（数３）では根の指数は“５”から“７”であ
り、連続している。
【００２４】次に、データ書き込み時の動作について詳
細に説明する。外部機器から外部バス（１０９）を通し
て、５１２バイト×８ビット単位の書き込みデータが、
フラッシュメモリディスク（１０１）に与えられる。フ
ラッシュメモリディスク（１０１）のコントローラ（１
０２）は、与えられた書き込みデータを、外部バスイン
ターフェイス（１０６）を介して、ＥＣＣ回路（１０
７）に渡す。ＥＣＣ回路（１０７）は、ＧＦ（２10）上
のガロア体を用いているので、５１２バイト×８ビット
のデータ「ｄ511，ｄ510，ｄ509，・・・，ｄ0」（但し、
ｄ511からｄ0はＧＦ(２8)上の８ビットで表される数）
に、１バイトごとに全て“０”の２ビットのダミーデー
タを付加して５１２バイト×１０ビットのデータ「ｄ51
1’，ｄ510’，ｄ509’，・・・，ｄ0’」にし、（数４）
の符号多項式を得る。
細に説明する。外部機器から外部バス（１０９）を通し
て、５１２バイト×８ビット単位の書き込みデータが、
フラッシュメモリディスク（１０１）に与えられる。フ
ラッシュメモリディスク（１０１）のコントローラ（１
０２）は、与えられた書き込みデータを、外部バスイン
ターフェイス（１０６）を介して、ＥＣＣ回路（１０
７）に渡す。ＥＣＣ回路（１０７）は、ＧＦ（２10）上
のガロア体を用いているので、５１２バイト×８ビット
のデータ「ｄ511，ｄ510，ｄ509，・・・，ｄ0」（但し、
ｄ511からｄ0はＧＦ(２8)上の８ビットで表される数）
に、１バイトごとに全て“０”の２ビットのダミーデー
タを付加して５１２バイト×１０ビットのデータ「ｄ51
1’，ｄ510’，ｄ509’，・・・，ｄ0’」にし、（数４）
の符号多項式を得る。
【数４】 次に、外符号検査記号Ｃ１は５シンボルなので、（数
４）の符号多項式にｘ5を乗じた（数５）を生成多項式
（数２）で割った剰余である（数６）の多項式を得る。
４）の符号多項式にｘ5を乗じた（数５）を生成多項式
（数２）で割った剰余である（数６）の多項式を得る。
【数５】
【数６】 次に、（数６）の多項式から「Ｒ14，Ｒ13，Ｒ12，Ｒ1
1，Ｒ10」を外符号検査記号Ｃ１として得る。
1，Ｒ10」を外符号検査記号Ｃ１として得る。
【００２５】次に、コントローラ（１０２）は、内部バ
スインターフェイス（１０５）を介して、５１２バイト
×８ビットの書き込みデータと５シンボル×１０ビット
の外符号検査記号Ｃ１とを、ｄ511，ｄ510，・・・，ｄ0，
Ｒ14，Ｒ13，Ｒ12，Ｒ11，Ｒ10の順で、どれか一つのフ
ラッシュメモリチップ（１１１or１１２or１１３or１１
４）に渡す。ここでは、フラッシュメモリチップ（１１
１）に渡したとする。
スインターフェイス（１０５）を介して、５１２バイト
×８ビットの書き込みデータと５シンボル×１０ビット
の外符号検査記号Ｃ１とを、ｄ511，ｄ510，・・・，ｄ0，
Ｒ14，Ｒ13，Ｒ12，Ｒ11，Ｒ10の順で、どれか一つのフ
ラッシュメモリチップ（１１１or１１２or１１３or１１
４）に渡す。ここでは、フラッシュメモリチップ（１１
１）に渡したとする。
【００２６】フラッシュメモリチップ（１１１）のオン
チップＥＣＣ回路（１２０）のエラー訂正符号化回路
（６０９）は、ＧＦ（２10）上のガロア体を用いている
ので、５１２バイト×８ビットのデータ「ｄ511，ｄ51
0，ｄ509，・・・，ｄ0」に、１バイトごとに全て“０”の
２ビットのダミーデータを付加して５１２バイト×１０
ビットのデータ「ｄ511’，ｄ510’，ｄ509’，・・・，ｄ
0’」にし、５シンボル×１０ビットの外符号検査記号
Ｃ１「Ｒ14，Ｒ13，Ｒ12，Ｒ11，Ｒ10」を付加して、
（数７）の符号多項式を得る。
チップＥＣＣ回路（１２０）のエラー訂正符号化回路
（６０９）は、ＧＦ（２10）上のガロア体を用いている
ので、５１２バイト×８ビットのデータ「ｄ511，ｄ51
0，ｄ509，・・・，ｄ0」に、１バイトごとに全て“０”の
２ビットのダミーデータを付加して５１２バイト×１０
ビットのデータ「ｄ511’，ｄ510’，ｄ509’，・・・，ｄ
0’」にし、５シンボル×１０ビットの外符号検査記号
Ｃ１「Ｒ14，Ｒ13，Ｒ12，Ｒ11，Ｒ10」を付加して、
（数７）の符号多項式を得る。
【数７】 次に、内符号検査記号Ｃ２は３シンボルなので、（数
７）にｘ3を乗じた（数８）を生成多項式（数３）で割
った剰余である（数９）の多項式を得る。
７）にｘ3を乗じた（数８）を生成多項式（数３）で割
った剰余である（数９）の多項式を得る。
【数８】
【数９】 次に、（数９）の多項式から「Ｒ22，Ｒ21，Ｒ20」を内
符号検査記号Ｃ２として得る。
符号検査記号Ｃ２として得る。
【００２７】次に、オンチップＥＣＣ回路（１２０）の
エラー訂正符号化回路（６０９）は、５１２バイト×８
ビットの書き込みデータと５シンボル×１０ビットの外
符号検査記号Ｃ１と３シンボル×１０ビットの内符号検
査記号Ｃ２とを、「ｄ511，ｄ510，・・・，ｄ0，Ｒ14，Ｒ
13，Ｒ12，Ｒ11，Ｒ10，Ｒ22，Ｒ21，Ｒ20」の順で、対
応するフラッシュメモリ素子（１１５）に書き込む。
エラー訂正符号化回路（６０９）は、５１２バイト×８
ビットの書き込みデータと５シンボル×１０ビットの外
符号検査記号Ｃ１と３シンボル×１０ビットの内符号検
査記号Ｃ２とを、「ｄ511，ｄ510，・・・，ｄ0，Ｒ14，Ｒ
13，Ｒ12，Ｒ11，Ｒ10，Ｒ22，Ｒ21，Ｒ20」の順で、対
応するフラッシュメモリ素子（１１５）に書き込む。
【００２８】次に、データ読み出し時の動作について詳
細に説明する。ここでは、フラッシュメモリチップ（１
１１）でのデータ読み出しとする。オンチップＥＣＣ回
路（１２０）の制御回路（６０７）は、フラッシュメモ
リ素子（１１５）から、「ｄ511”，ｄ510”，・・・，ｄ
0”，Ｒ14”，Ｒ13”，Ｒ12”，Ｒ11”，Ｒ10”，Ｒ2
2”，Ｒ21”，Ｒ20”」を、エラー訂正回路（６０８）
に読み出す。
細に説明する。ここでは、フラッシュメモリチップ（１
１１）でのデータ読み出しとする。オンチップＥＣＣ回
路（１２０）の制御回路（６０７）は、フラッシュメモ
リ素子（１１５）から、「ｄ511”，ｄ510”，・・・，ｄ
0”，Ｒ14”，Ｒ13”，Ｒ12”，Ｒ11”，Ｒ10”，Ｒ2
2”，Ｒ21”，Ｒ20”」を、エラー訂正回路（６０８）
に読み出す。
【００２９】図４は、エラー訂正回路（６０８）の動作
を示すフロー図である。ステップ（４０１）では、読み
出した「ｄ511”，ｄ510”，・・・，ｄ0”，Ｒ14”，Ｒ1
3”，Ｒ12”，Ｒ11”，Ｒ10”，Ｒ22”，Ｒ21”，Ｒ2
0”」から（数10）の符号多項式を得る。
を示すフロー図である。ステップ（４０１）では、読み
出した「ｄ511”，ｄ510”，・・・，ｄ0”，Ｒ14”，Ｒ1
3”，Ｒ12”，Ｒ11”，Ｒ10”，Ｒ22”，Ｒ21”，Ｒ2
0”」から（数10）の符号多項式を得る。
【数10】 次に、（数10）の符号多項式を内符号Ｃ２’の生成多項
式（数３）で割り、割り切れれば誤りなし、余りがあれ
ば誤りが発生したと判定する。
式（数３）で割り、割り切れれば誤りなし、余りがあれ
ば誤りが発生したと判定する。
【００３０】ステップ（４０２）では、誤りがあればス
テップ（４０３）へ進み、誤りがなければ、データ「ｄ
511”，ｄ510”，・・・，ｄ0”」および外符号検査記号Ｃ
１「Ｒ14”，Ｒ13”，Ｒ12”，Ｒ11”，Ｒ10”」を、コ
ントローラ（１０２）に送って、処理を終了する。
テップ（４０３）へ進み、誤りがなければ、データ「ｄ
511”，ｄ510”，・・・，ｄ0”」および外符号検査記号Ｃ
１「Ｒ14”，Ｒ13”，Ｒ12”，Ｒ11”，Ｒ10”」を、コ
ントローラ（１０２）に送って、処理を終了する。
【００３１】ステップ（４０３）では、前記余りである
（数11）の剰余多項式を、剰余多項式レジスタ（６０
１）に格納する。
（数11）の剰余多項式を、剰余多項式レジスタ（６０
１）に格納する。
【数11】
【００３２】ステップ（４０４）では、１シンボルの訂
正をエラー訂正回路（６０８）にて行う。すなわち、エ
ラー訂正回路（６０８）では、誤り位置Ｔ１，誤り値Ｔ
２の計算を行う。誤り位置Ｔ１，誤り値Ｔ２の計算方法
は、一般的な誤りトラップ復号法などを用いればよい。
図５に示すように、誤り位置Ｔ１＝０は内符号検査記号
Ｃ２の最下位のシンボルを表し、誤り位置Ｔ１≧８は５
１２バイトのデータ中に誤りがあることを表し、７≧Ｔ
１≧３は外符号検査記号Ｃ１上に誤りがあることを表
し、２≧Ｔ１≧０は内符号検査記号Ｃ２上に誤りがある
ことを表す。誤り位置Ｔ１，誤り値Ｔ２が計算できたな
ら、それらを用いてエラー訂正を行い、エラー訂正後の
データ「ｄ511”’，ｄ510”’，・・・，ｄ1”’，ｄ
0”’」および外符号検査記号Ｃ１「Ｒ14”’，Ｒ1
3”’，Ｒ12”’，Ｒ11”’，Ｒ10”’」を求める。エ
ラー訂正は、誤り位置Ｔ１に対応する符号上のシンボル
と誤り値Ｔ２との排他的論理和を取り、それをその位置
のシンボルとすることにより行う。ステップ（４０５）
では、訂正が行えたならステップ（４０６）へ進み、訂
正が行えなかった（誤り位置Ｔ１，誤り値Ｔ２が計算で
きなかった）ならステップ（４０８）へ進む。
正をエラー訂正回路（６０８）にて行う。すなわち、エ
ラー訂正回路（６０８）では、誤り位置Ｔ１，誤り値Ｔ
２の計算を行う。誤り位置Ｔ１，誤り値Ｔ２の計算方法
は、一般的な誤りトラップ復号法などを用いればよい。
図５に示すように、誤り位置Ｔ１＝０は内符号検査記号
Ｃ２の最下位のシンボルを表し、誤り位置Ｔ１≧８は５
１２バイトのデータ中に誤りがあることを表し、７≧Ｔ
１≧３は外符号検査記号Ｃ１上に誤りがあることを表
し、２≧Ｔ１≧０は内符号検査記号Ｃ２上に誤りがある
ことを表す。誤り位置Ｔ１，誤り値Ｔ２が計算できたな
ら、それらを用いてエラー訂正を行い、エラー訂正後の
データ「ｄ511”’，ｄ510”’，・・・，ｄ1”’，ｄ
0”’」および外符号検査記号Ｃ１「Ｒ14”’，Ｒ1
3”’，Ｒ12”’，Ｒ11”’，Ｒ10”’」を求める。エ
ラー訂正は、誤り位置Ｔ１に対応する符号上のシンボル
と誤り値Ｔ２との排他的論理和を取り、それをその位置
のシンボルとすることにより行う。ステップ（４０５）
では、訂正が行えたならステップ（４０６）へ進み、訂
正が行えなかった（誤り位置Ｔ１，誤り値Ｔ２が計算で
きなかった）ならステップ（４０８）へ進む。
【００３３】ステップ（４０６）では、訂正フラグレジ
スタ（６０２）中の訂正ＯＫフラグ（６０５）をＯＮ状
態にセットする。ステップ（４０７）では、誤り位置Ｔ
１を誤り位置レジスタ（６０３）にセットし、誤り値Ｔ
２を誤り値レジスタ（６０４）にセットする。そして、
エラー訂正後のデータ「ｄ511”’，ｄ510”’，・・・，
ｄ1”’，ｄ0”’」および外符号検査記号Ｃ１「Ｒ1
4”’，Ｒ13”’，Ｒ12”’，Ｒ11”’，Ｒ10”’」を
コントローラ（１０２）に送って、処理を終了する。
スタ（６０２）中の訂正ＯＫフラグ（６０５）をＯＮ状
態にセットする。ステップ（４０７）では、誤り位置Ｔ
１を誤り位置レジスタ（６０３）にセットし、誤り値Ｔ
２を誤り値レジスタ（６０４）にセットする。そして、
エラー訂正後のデータ「ｄ511”’，ｄ510”’，・・・，
ｄ1”’，ｄ0”’」および外符号検査記号Ｃ１「Ｒ1
4”’，Ｒ13”’，Ｒ12”’，Ｒ11”’，Ｒ10”’」を
コントローラ（１０２）に送って、処理を終了する。
【００３４】ステップ（４０８）では、訂正フラグレジ
スタ（６０２）の中の訂正不能フラグ（６０６）をＯＮ
状態にセットし、訂正前のデータおよび外符号検査記号
Ｃ１（ｄ511”，ｄ510”，・・・，ｄ1”，ｄ0”，Ｒ1
3”，Ｒ12”，Ｒ11”，Ｒ10”）をコントローラ（１０
２）に送って、処理を終了する。
スタ（６０２）の中の訂正不能フラグ（６０６）をＯＮ
状態にセットし、訂正前のデータおよび外符号検査記号
Ｃ１（ｄ511”，ｄ510”，・・・，ｄ1”，ｄ0”，Ｒ1
3”，Ｒ12”，Ｒ11”，Ｒ10”）をコントローラ（１０
２）に送って、処理を終了する。
【００３５】図６は、ＥＣＣ回路（１０７）の動作を示
すフロー図である。ステップ（５０１）では、フラッシ
ュメモリチップ（１１１）から送られてきたエラー訂正
後のデータ「ｄ511”’，ｄ510”’，・・・，ｄ1”’，ｄ
0”’」および外符号検査記号Ｃ１「Ｒ14”’，Ｒ1
3”’，Ｒ12”’，Ｒ11”’，Ｒ10”’」、または、訂
正前のデータ「ｄ511”，ｄ510”，・・・，ｄ1”，ｄ
0”」および外符号検査記号Ｃ１「Ｒ14”，Ｒ13”，Ｒ1
2”，Ｒ11”，Ｒ10”」を読み込む。ステップ（５０
２）では、外符号Ｃ１’によりエラーチェックを行う。
すなわち、フラッシュメモリチップ（１１１）から読み
込んだデータおよび外符号検査記号Ｃ１からなる符号多
項式Ｃ(ｘ)のｘに、外符号Ｃ１’の生成多項式（数２）
の根を代入し、得られた値Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ
４の全てが“０”であれば誤りなしと判定し、１つでも
“０”でないものがあれば誤りありと判定する。値Ｓ
０，Ｓ１，Ｓ２，Ｓ３，Ｓ４のことをシンドロームと呼
ぶ。ステップ（５０３）では、誤りなしであればステッ
プ（５１２）へ進み、誤りありであればステップ（５０
４）へ進む。
すフロー図である。ステップ（５０１）では、フラッシ
ュメモリチップ（１１１）から送られてきたエラー訂正
後のデータ「ｄ511”’，ｄ510”’，・・・，ｄ1”’，ｄ
0”’」および外符号検査記号Ｃ１「Ｒ14”’，Ｒ1
3”’，Ｒ12”’，Ｒ11”’，Ｒ10”’」、または、訂
正前のデータ「ｄ511”，ｄ510”，・・・，ｄ1”，ｄ
0”」および外符号検査記号Ｃ１「Ｒ14”，Ｒ13”，Ｒ1
2”，Ｒ11”，Ｒ10”」を読み込む。ステップ（５０
２）では、外符号Ｃ１’によりエラーチェックを行う。
すなわち、フラッシュメモリチップ（１１１）から読み
込んだデータおよび外符号検査記号Ｃ１からなる符号多
項式Ｃ(ｘ)のｘに、外符号Ｃ１’の生成多項式（数２）
の根を代入し、得られた値Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ
４の全てが“０”であれば誤りなしと判定し、１つでも
“０”でないものがあれば誤りありと判定する。値Ｓ
０，Ｓ１，Ｓ２，Ｓ３，Ｓ４のことをシンドロームと呼
ぶ。ステップ（５０３）では、誤りなしであればステッ
プ（５１２）へ進み、誤りありであればステップ（５０
４）へ進む。
【００３６】ステップ（５０４）では、フラッシュメモ
リチップ（１１１）の訂正ＯＫフラグ（６０５）を読み
込み、訂正ＯＫフラグ（６０５）がＯＮ状態すなわちフ
ラッシュメモリチップ（１１１）上でエラー訂正がなさ
れていたときはステップ（５０５）へ進み、訂正ＯＫフ
ラグ（６０５）がＯＦＦ状態すなわちフラッシュメモリ
チップ（１１１）上でエラー訂正がなされていなかった
ときはステップ（５０８）へ進む。
リチップ（１１１）の訂正ＯＫフラグ（６０５）を読み
込み、訂正ＯＫフラグ（６０５）がＯＮ状態すなわちフ
ラッシュメモリチップ（１１１）上でエラー訂正がなさ
れていたときはステップ（５０５）へ進み、訂正ＯＫフ
ラグ（６０５）がＯＦＦ状態すなわちフラッシュメモリ
チップ（１１１）上でエラー訂正がなされていなかった
ときはステップ（５０８）へ進む。
【００３７】ステップ（５０５）では、フラッシュメモ
リチップ（１１１）の誤り位置レジスタ（６０３）から
誤り位置Ｔ１を読み込み、フラッシュメモリチップ（１
１１）の誤り値レジスタ（６０４）から誤り値Ｔ２を読
み込み、誤り位置Ｔ１のシンボルと誤り値Ｔ２の値を排
他的論理和をとり、フラッシュメモリ素子（１１５）か
ら読み出したデータを復元する。ステップ（５０６）で
は、復元したデータおよび外符号検査記号Ｃ１に対して
外符号Ｃ１’によりエラーチェックを再び行い、シンド
ロームＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４を計算し直す。シ
ンドロームＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４の全てが
“０”であれば誤りなしと判定し、１つでも“０”でな
いものがあれば誤りありと判定する。ステップ（５０
７）では、誤りなしであればステップ（５１２）へ進
み、誤りありであればステップ（５０８）へ進む。
リチップ（１１１）の誤り位置レジスタ（６０３）から
誤り位置Ｔ１を読み込み、フラッシュメモリチップ（１
１１）の誤り値レジスタ（６０４）から誤り値Ｔ２を読
み込み、誤り位置Ｔ１のシンボルと誤り値Ｔ２の値を排
他的論理和をとり、フラッシュメモリ素子（１１５）か
ら読み出したデータを復元する。ステップ（５０６）で
は、復元したデータおよび外符号検査記号Ｃ１に対して
外符号Ｃ１’によりエラーチェックを再び行い、シンド
ロームＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４を計算し直す。シ
ンドロームＳ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４の全てが
“０”であれば誤りなしと判定し、１つでも“０”でな
いものがあれば誤りありと判定する。ステップ（５０
７）では、誤りなしであればステップ（５１２）へ進
み、誤りありであればステップ（５０８）へ進む。
【００３８】ステップ（５０８）では、フラッシュメモ
リチップ（１１１）の剰余多項式レジスタ（６０１）か
ら剰余多項式（数11）を読み出し、（数12）によりシン
ドロームＳ５，Ｓ６，Ｓ７を計算する。
リチップ（１１１）の剰余多項式レジスタ（６０１）か
ら剰余多項式（数11）を読み出し、（数12）によりシン
ドロームＳ５，Ｓ６，Ｓ７を計算する。
【数12】 ここで、データ上または外符号検査記号Ｃ１上に３シン
ボルのエラーが発生し、エラーはそれぞれ外符号Ｃ１’
で見た誤り位置ｋ１，ｋ２，ｋ３に、誤り値Ｅ１，Ｅ
２，Ｅ３であったとすると、内符号Ｃ２’で見た誤り位
置は３つずれるため、シンドロームＳ０〜Ｓ７は、それ
ぞれ（数13）のようになる。
ボルのエラーが発生し、エラーはそれぞれ外符号Ｃ１’
で見た誤り位置ｋ１，ｋ２，ｋ３に、誤り値Ｅ１，Ｅ
２，Ｅ３であったとすると、内符号Ｃ２’で見た誤り位
置は３つずれるため、シンドロームＳ０〜Ｓ７は、それ
ぞれ（数13）のようになる。
【数13】 Ｓ５をα15で割り、Ｓ６をα18で割り、Ｓ７をα21で割
ると、（数14）が得られる。
ると、（数14）が得られる。
【数14】 （数14）は、一般の３シンボル訂正ＲＳ符号のシンドロ
ームと同じであり、一般のエラー訂正アルゴリズムで３
シンボルエラー訂正が可能となる。一般のエラー訂正ア
ルゴリズムとしては、ピーターソン法，ユークリッド
法，チェーンサーチなどが知られている。そこで、（数
14）の８つのシンドロームＳ０〜Ｓ７を用いて、３シン
ボルのエラー訂正を行う。
ームと同じであり、一般のエラー訂正アルゴリズムで３
シンボルエラー訂正が可能となる。一般のエラー訂正ア
ルゴリズムとしては、ピーターソン法，ユークリッド
法，チェーンサーチなどが知られている。そこで、（数
14）の８つのシンドロームＳ０〜Ｓ７を用いて、３シン
ボルのエラー訂正を行う。
【００３９】ステップ（５０９）では、訂正が行えたな
らステップ（５１２）へ進み、訂正が行えなかったなら
ステップ（５１０）へ進む。
らステップ（５１２）へ進み、訂正が行えなかったなら
ステップ（５１０）へ進む。
【００４０】ステップ（５１０）では、前記ステップ
（５０６）で求めた５つのシンドロームＳ０〜Ｓ４を用
いて、２シンボルのエラー訂正を行う。
（５０６）で求めた５つのシンドロームＳ０〜Ｓ４を用
いて、２シンボルのエラー訂正を行う。
【００４１】ステップ（５１１）では、訂正が行えたな
らステップ（５１２）へ進み、訂正が行えなかったなら
ステップ（５１３）へ進む。
らステップ（５１２）へ進み、訂正が行えなかったなら
ステップ（５１３）へ進む。
【００４２】ステップ（５１２）では、外部バスインタ
ーフェイス（１０６）および外部バス（１０９）を介し
て、外部機器へデータを転送し、動作を終了する。
ーフェイス（１０６）および外部バス（１０９）を介し
て、外部機器へデータを転送し、動作を終了する。
【００４３】ステップ（５１３）では、外部バスインタ
ーフェイス（１０６）および外部バス（１０９）を介し
て、外部機器へ訂正不能エラーが発生したことを通知
し、動作を終了する。
ーフェイス（１０６）および外部バス（１０９）を介し
て、外部機器へ訂正不能エラーが発生したことを通知
し、動作を終了する。
【００４４】以上の第１の実施形態に係るフラッシュメ
モリディスク（１０１）によれば、フラッシュメモリチ
ップ（１１１〜１１４）のオンチップＥＣＣ回路（１２
０〜１２３）の１シンボルの訂正能力とコントローラ
（１０２）のＥＣＣ回路（１０７）の２シンボルの訂正
能力とを合わせた３シンボルの訂正能力が得られる。よ
って、従来（フラッシュメモリチップのオンチップＥＣ
Ｃ回路を使わず、コントローラのＥＣＣ回路に３シンボ
ルの訂正能力を持たせる）に比べて、コントローラ（１
０２）のＥＣＣ回路（１０７）の回路規模を、２／３に
抑えることが出来る。なお、通常、ＥＣＣ回路（１０
７）の符号器，シンドローム生成器などは、訂正能力に
比例して回路規模が増える。
モリディスク（１０１）によれば、フラッシュメモリチ
ップ（１１１〜１１４）のオンチップＥＣＣ回路（１２
０〜１２３）の１シンボルの訂正能力とコントローラ
（１０２）のＥＣＣ回路（１０７）の２シンボルの訂正
能力とを合わせた３シンボルの訂正能力が得られる。よ
って、従来（フラッシュメモリチップのオンチップＥＣ
Ｃ回路を使わず、コントローラのＥＣＣ回路に３シンボ
ルの訂正能力を持たせる）に比べて、コントローラ（１
０２）のＥＣＣ回路（１０７）の回路規模を、２／３に
抑えることが出来る。なお、通常、ＥＣＣ回路（１０
７）の符号器，シンドローム生成器などは、訂正能力に
比例して回路規模が増える。
【００４５】なお、上記説明では、フラッシュメモリチ
ップ（１１１〜１１４）のオンチップＥＣＣ回路（１２
０〜１２３）からコントローラ（１０２）のＥＣＣ回路
（１０７）へ、剰余多項式レジスタ（６０１）を介し
て、内符号Ｃ２’の符号多項式を生成多項式で割った余
りである剰余多項式を通知したが、その代わりに、シン
ドロームレジスタを設けて、内符号Ｃ２’の符号多項式
に生成多項式の根を代入して得られるシンドロームＳ
５，Ｓ６，Ｓ７を通知するようにしてもよい。
ップ（１１１〜１１４）のオンチップＥＣＣ回路（１２
０〜１２３）からコントローラ（１０２）のＥＣＣ回路
（１０７）へ、剰余多項式レジスタ（６０１）を介し
て、内符号Ｃ２’の符号多項式を生成多項式で割った余
りである剰余多項式を通知したが、その代わりに、シン
ドロームレジスタを設けて、内符号Ｃ２’の符号多項式
に生成多項式の根を代入して得られるシンドロームＳ
５，Ｓ６，Ｓ７を通知するようにしてもよい。
【００４６】−第２の実施形態− 第２の実施形態は、コントローラ（１０２）側で未訂正
のデータを復元する必要を無くした実施形態である（前
記第１の実施形態では、フラッシュメモリチップ（１１
１）で訂正したデータからコントローラ（１０２）側で
未訂正のデータを復元している）。
のデータを復元する必要を無くした実施形態である（前
記第１の実施形態では、フラッシュメモリチップ（１１
１）で訂正したデータからコントローラ（１０２）側で
未訂正のデータを復元している）。
【００４７】図７は、第２の実施形態に係るフラッシュ
メモリチップ（１１１）の内部構成図である。このフラ
ッシュメモリチップ（１１１）は、図２に示す第１の実
施形態のフラッシュメモリチップ（１１１）に比べる
と、図２から誤り位置レジスタ（６０３）と誤り値レジ
スタ（６０４）とを削除し、フラッシュメモリ素子（１
１５）とオンチップＥＣＣ回路（１２０）の間にラッチ
回路（６２０）を追加し、訂正フラグレジスタ（６０
２）の中にエラーフラグ（６２１）を追加した構成にな
っている。前記ラッチ回路（６２０）は、制御回路６０
７の制御により、フラッシュメモリ素子（１１５）から
「ｄ511”，ｄ510”，・・・，ｄ0”，Ｒ14”，Ｒ13”，Ｒ
12”，Ｒ11”，Ｒ10”，Ｒ22”，Ｒ21”，Ｒ20”」を読
み出して保持し、エラー訂正回路（６０８）に送るのと
同時にコントローラ（１０２）へも送る。前記エラーフ
ラグ（６２１）は、エラー訂正回路（６０８）でエラー
が検出されたなら「有」の値を設定され、エラー訂正回
路（６０８）でエラーが検出されなかったなら「無」の
値を設定される。他のフラッシュメモリチップ（１１２
〜１１４）も同様の構成である。
メモリチップ（１１１）の内部構成図である。このフラ
ッシュメモリチップ（１１１）は、図２に示す第１の実
施形態のフラッシュメモリチップ（１１１）に比べる
と、図２から誤り位置レジスタ（６０３）と誤り値レジ
スタ（６０４）とを削除し、フラッシュメモリ素子（１
１５）とオンチップＥＣＣ回路（１２０）の間にラッチ
回路（６２０）を追加し、訂正フラグレジスタ（６０
２）の中にエラーフラグ（６２１）を追加した構成にな
っている。前記ラッチ回路（６２０）は、制御回路６０
７の制御により、フラッシュメモリ素子（１１５）から
「ｄ511”，ｄ510”，・・・，ｄ0”，Ｒ14”，Ｒ13”，Ｒ
12”，Ｒ11”，Ｒ10”，Ｒ22”，Ｒ21”，Ｒ20”」を読
み出して保持し、エラー訂正回路（６０８）に送るのと
同時にコントローラ（１０２）へも送る。前記エラーフ
ラグ（６２１）は、エラー訂正回路（６０８）でエラー
が検出されたなら「有」の値を設定され、エラー訂正回
路（６０８）でエラーが検出されなかったなら「無」の
値を設定される。他のフラッシュメモリチップ（１１２
〜１１４）も同様の構成である。
【００４８】図８は、第２の実施形態に係るエラー訂正
回路（６０８）の動作を示すフロー図である。ステップ
（４０１）では、読み出した「ｄ511”，ｄ510”，・・
・，ｄ0”，Ｒ14”，Ｒ13”，Ｒ12”，Ｒ11”，Ｒ10”，
Ｒ22”，Ｒ21”，Ｒ20”」から（数10）の符号多項式を
得る。次に、（数10）の符号多項式を内符号Ｃ２の生成
多項式（数３）で割り、割り切れれば誤りなし、余りが
あれば誤りが発生したと判定する。
回路（６０８）の動作を示すフロー図である。ステップ
（４０１）では、読み出した「ｄ511”，ｄ510”，・・
・，ｄ0”，Ｒ14”，Ｒ13”，Ｒ12”，Ｒ11”，Ｒ10”，
Ｒ22”，Ｒ21”，Ｒ20”」から（数10）の符号多項式を
得る。次に、（数10）の符号多項式を内符号Ｃ２の生成
多項式（数３）で割り、割り切れれば誤りなし、余りが
あれば誤りが発生したと判定する。
【００４９】ステップ（４０２）では、誤りがなければ
ステップ（４０２１）へ進み、誤りがあればステップ
（４０２２）へ進む。ステップ（４０２１）では、エラ
ーフラグ（６２１）に「無」の値を設定する。そして、
処理を終了する。
ステップ（４０２１）へ進み、誤りがあればステップ
（４０２２）へ進む。ステップ（４０２１）では、エラ
ーフラグ（６２１）に「無」の値を設定する。そして、
処理を終了する。
【００５０】ステップ（４０２２）では、エラーフラグ
（６２１）に「有」の値を設定する。ステップ（４０
３）では、前記余りである（数11）の剰余多項式を、剰
余多項式レジスタ（６０１）に格納する。
（６２１）に「有」の値を設定する。ステップ（４０
３）では、前記余りである（数11）の剰余多項式を、剰
余多項式レジスタ（６０１）に格納する。
【００５１】ステップ（４０４）では、１シンボルの訂
正をエラー訂正回路（６０８）にて行い、エラー訂正後
のデータ「ｄ511”’，ｄ510”’，・・・，ｄ1”’，ｄ
0”’」および外符号検査記号Ｃ１「Ｒ14”’，Ｒ1
3”’，Ｒ12”’，Ｒ11”’，Ｒ10”’」を求める。ス
テップ（４０５）では、訂正が行えたならステップ（４
０６）へ進み、訂正が行えなかった（誤り位置Ｔ１，誤
り値Ｔ２が計算できなかった）ならステップ（４０８）
へ進む。
正をエラー訂正回路（６０８）にて行い、エラー訂正後
のデータ「ｄ511”’，ｄ510”’，・・・，ｄ1”’，ｄ
0”’」および外符号検査記号Ｃ１「Ｒ14”’，Ｒ1
3”’，Ｒ12”’，Ｒ11”’，Ｒ10”’」を求める。ス
テップ（４０５）では、訂正が行えたならステップ（４
０６）へ進み、訂正が行えなかった（誤り位置Ｔ１，誤
り値Ｔ２が計算できなかった）ならステップ（４０８）
へ進む。
【００５２】ステップ（４０６）では、エラー訂正後の
データ「ｄ511”’，ｄ510”’，・・・，ｄ1”’，ｄ
0”’」および外符号検査記号Ｃ１「Ｒ14”’，Ｒ1
3”’，Ｒ12”’，Ｒ11”’，Ｒ10”’」をコントロー
ラ（１０２）へ送り、訂正フラグレジスタ（６０２）中
の訂正ＯＫフラグ（６０５）をＯＮ状態にセットする。
そして、処理を終了する。
データ「ｄ511”’，ｄ510”’，・・・，ｄ1”’，ｄ
0”’」および外符号検査記号Ｃ１「Ｒ14”’，Ｒ1
3”’，Ｒ12”’，Ｒ11”’，Ｒ10”’」をコントロー
ラ（１０２）へ送り、訂正フラグレジスタ（６０２）中
の訂正ＯＫフラグ（６０５）をＯＮ状態にセットする。
そして、処理を終了する。
【００５３】ステップ（４０８）では、訂正フラグレジ
スタ（６０２）の中の訂正不能フラグ（６０６）をＯＮ
状態にセットする。そして、処理を終了する。
スタ（６０２）の中の訂正不能フラグ（６０６）をＯＮ
状態にセットする。そして、処理を終了する。
【００５４】図９は、ＥＣＣ回路（１０７）の動作を示
すフロー図である。ステップ（５２１）では、フラッシ
ュメモリチップ（１１１）から送られてきたエラー訂正
していないデータＡ「ｄ511”，ｄ510”，・・・，ｄ0”」
および外符号検査記号Ｃ１Ａ「Ｒ14”，Ｒ13”，Ｒ1
2”，Ｒ11”，Ｒ10”」を読み込み、シンドロームＡを
生成する。すなわち、データＡおよび外符号検査記号Ｃ
１Ａからなる符号多項式Ｃ(ｘ)のｘに、外符号Ｃ１’の
生成多項式（数２）の根を代入し、シンドロームＡ「Ｓ
０，Ｓ１，Ｓ２，Ｓ３，Ｓ４」を求める。ステップ（５
２２）では、エラーフラグ６２１の値が「有」か否かチ
ェックし、「有」ならステップ（５２３）へ進み、
「無」ならステップ（５２６）へ進む。
すフロー図である。ステップ（５２１）では、フラッシ
ュメモリチップ（１１１）から送られてきたエラー訂正
していないデータＡ「ｄ511”，ｄ510”，・・・，ｄ0”」
および外符号検査記号Ｃ１Ａ「Ｒ14”，Ｒ13”，Ｒ1
2”，Ｒ11”，Ｒ10”」を読み込み、シンドロームＡを
生成する。すなわち、データＡおよび外符号検査記号Ｃ
１Ａからなる符号多項式Ｃ(ｘ)のｘに、外符号Ｃ１’の
生成多項式（数２）の根を代入し、シンドロームＡ「Ｓ
０，Ｓ１，Ｓ２，Ｓ３，Ｓ４」を求める。ステップ（５
２２）では、エラーフラグ６２１の値が「有」か否かチ
ェックし、「有」ならステップ（５２３）へ進み、
「無」ならステップ（５２６）へ進む。
【００５５】ステップ（５２３）では、フラッシュメモ
リチップ（１１１）の訂正ＯＫフラグ（６０５）を読み
込み、訂正ＯＫフラグ（６０５）がＯＮ状態すなわちフ
ラッシュメモリチップ（１１１）上でエラー訂正がなさ
れていたときはステップ（５２４）へ進み、訂正ＯＫフ
ラグ（６０５）がＯＦＦ状態すなわちフラッシュメモリ
チップ（１１１）上でエラー訂正がなされていなかった
ときはステップ（５２６）へ進む。
リチップ（１１１）の訂正ＯＫフラグ（６０５）を読み
込み、訂正ＯＫフラグ（６０５）がＯＮ状態すなわちフ
ラッシュメモリチップ（１１１）上でエラー訂正がなさ
れていたときはステップ（５２４）へ進み、訂正ＯＫフ
ラグ（６０５）がＯＦＦ状態すなわちフラッシュメモリ
チップ（１１１）上でエラー訂正がなされていなかった
ときはステップ（５２６）へ進む。
【００５６】ステップ（５２４）では、フラッシュメモ
リチップ（１１１）から送られてきたエラー訂正したデ
ータＢ「ｄ511”’，ｄ510”’，・・・，ｄ1”’，ｄ
0”’」および外符号検査記号Ｃ１Ｂ「Ｒ14”’，Ｒ1
3”’，Ｒ12”’，Ｒ11”’，Ｒ10”’」を読み込み、
シンドロームＢを生成する。すなわち、データＢおよび
外符号検査記号Ｃ１Ｂからなる符号多項式Ｃ(ｘ)のｘ
に、外符号Ｃ１’の生成多項式（数２）の根を代入し、
シンドロームＢ「Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４」を求
める。ステップ（５２５）では、シンドロームＢが
“０”であれば（Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４の全て
が“０”であれば）誤りなしと判定しステップ（５２
７）へ進み、シンドロームＢが“０”でなければ（Ｓ
０，Ｓ１，Ｓ２，Ｓ３，Ｓ４の１つでも“０”でないも
のがあれば）誤りありと判定しステップ（５２６）へ進
む。
リチップ（１１１）から送られてきたエラー訂正したデ
ータＢ「ｄ511”’，ｄ510”’，・・・，ｄ1”’，ｄ
0”’」および外符号検査記号Ｃ１Ｂ「Ｒ14”’，Ｒ1
3”’，Ｒ12”’，Ｒ11”’，Ｒ10”’」を読み込み、
シンドロームＢを生成する。すなわち、データＢおよび
外符号検査記号Ｃ１Ｂからなる符号多項式Ｃ(ｘ)のｘ
に、外符号Ｃ１’の生成多項式（数２）の根を代入し、
シンドロームＢ「Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４」を求
める。ステップ（５２５）では、シンドロームＢが
“０”であれば（Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４の全て
が“０”であれば）誤りなしと判定しステップ（５２
７）へ進み、シンドロームＢが“０”でなければ（Ｓ
０，Ｓ１，Ｓ２，Ｓ３，Ｓ４の１つでも“０”でないも
のがあれば）誤りありと判定しステップ（５２６）へ進
む。
【００５７】ステップ（５２６）では、シンドロームＡ
が“０”であれば（Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４の全
てが“０”であれば）誤りなしと判定しステップ（５１
２）へ進み、シンドロームＡが“０”でなければ（Ｓ
０，Ｓ１，Ｓ２，Ｓ３，Ｓ４の１つでも“０”でないも
のがあれば）誤りありと判定しステップ（５０８）へ進
む。
が“０”であれば（Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４の全
てが“０”であれば）誤りなしと判定しステップ（５１
２）へ進み、シンドロームＡが“０”でなければ（Ｓ
０，Ｓ１，Ｓ２，Ｓ３，Ｓ４の１つでも“０”でないも
のがあれば）誤りありと判定しステップ（５０８）へ進
む。
【００５８】ステップ（５０８）では、図６のステップ
（５０８）と同様に、８つのシンドロームＳ０〜Ｓ７を
用いて、データＡに対して、３シンボルのエラー訂正を
行う。ステップ（５０９）では、訂正が行えたならステ
ップ（５１２）へ進み、訂正が行えなかったならステッ
プ（５１０）へ進む。
（５０８）と同様に、８つのシンドロームＳ０〜Ｓ７を
用いて、データＡに対して、３シンボルのエラー訂正を
行う。ステップ（５０９）では、訂正が行えたならステ
ップ（５１２）へ進み、訂正が行えなかったならステッ
プ（５１０）へ進む。
【００５９】ステップ（５１０）では、前記ステップ
（５２１）で求めたシンドロームＡ「Ｓ０〜Ｓ４」を用
いて、データＡに対して、２シンボルのエラー訂正を行
う。ステップ（５１１）では、訂正が行えたならステッ
プ（５１２）へ進み、訂正が行えなかったならステップ
（５１３）へ進む。
（５２１）で求めたシンドロームＡ「Ｓ０〜Ｓ４」を用
いて、データＡに対して、２シンボルのエラー訂正を行
う。ステップ（５１１）では、訂正が行えたならステッ
プ（５１２）へ進み、訂正が行えなかったならステップ
（５１３）へ進む。
【００６０】ステップ（５１２）では、外部バスインタ
ーフェイス（１０６）および外部バス（１０９）を介し
て、外部機器へデータＡまたは訂正したデータＡを転送
し、動作を終了する。
ーフェイス（１０６）および外部バス（１０９）を介し
て、外部機器へデータＡまたは訂正したデータＡを転送
し、動作を終了する。
【００６１】ステップ（５１３）では、外部バスインタ
ーフェイス（１０６）および外部バス（１０９）を介し
て、外部機器へ訂正不能エラーが発生したことを通知
し、動作を終了する。
ーフェイス（１０６）および外部バス（１０９）を介し
て、外部機器へ訂正不能エラーが発生したことを通知
し、動作を終了する。
【００６２】ステップ（５２７）では、外部バスインタ
ーフェイス（１０６）および外部バス（１０９）を介し
て、外部機器へデータＢを転送し、動作を終了する。
ーフェイス（１０６）および外部バス（１０９）を介し
て、外部機器へデータＢを転送し、動作を終了する。
【００６３】以上の第２の実施形態に係るフラッシュメ
モリディスク（１０１）によれば、前述の第１の実施形
態に係るフラッシュメモリディスク（１０１）と同じ効
果が得られると共に、コントローラ（１０２）側で未訂
正のデータを復元する必要が無くなる。
モリディスク（１０１）によれば、前述の第１の実施形
態に係るフラッシュメモリディスク（１０１）と同じ効
果が得られると共に、コントローラ（１０２）側で未訂
正のデータを復元する必要が無くなる。
【００６４】−第３の実施形態− 図１０は、第３の実施形態に係るフラッシュメモリカー
ド（９００）を用いるＭＰＥＧカメラ（１０）の正面図
である。図１１は、前記フラッシュメモリカード（９０
０）の構成図である。このフラッシュメモリカード（９
００）は、第１または第２の実施形態で説明したフラッ
シュメモリチップ（１１１〜１１３）と、第１または第
２の実施形態で説明したコントローラ（１０２）と同様
のカードコントローラ（１０２Ａ）とで構成される。
ド（９００）を用いるＭＰＥＧカメラ（１０）の正面図
である。図１１は、前記フラッシュメモリカード（９０
０）の構成図である。このフラッシュメモリカード（９
００）は、第１または第２の実施形態で説明したフラッ
シュメモリチップ（１１１〜１１３）と、第１または第
２の実施形態で説明したコントローラ（１０２）と同様
のカードコントローラ（１０２Ａ）とで構成される。
【００６５】図１２に示すように、カードコントローラ
（１０２Ａ）によるデータの消去単位は、２０４８バイ
トである。一方、エラー訂正符号ＥＣＣは、ＭＰＥＧカ
メラ（１０）のデータ処理単位である５１２バイト毎に
付加し、処理する。
（１０２Ａ）によるデータの消去単位は、２０４８バイ
トである。一方、エラー訂正符号ＥＣＣは、ＭＰＥＧカ
メラ（１０）のデータ処理単位である５１２バイト毎に
付加し、処理する。
【００６６】上記第３の実施形態に係るフラッシュメモ
リカード（９００）によれば、データ処理単位である５
１２バイトでエラー訂正符号ＥＣＣを処理するので、書
き込み／読み出し時に余計な読み出しなどを必要とせ
ず、処理を簡単化でき、高速に動作させることが可能で
ある。また、データ消去単位は、データ処理単位の２倍
以上の２０４８バイトであるため、回路の削減とバイト
当たりの高速化を図ることが出来る。
リカード（９００）によれば、データ処理単位である５
１２バイトでエラー訂正符号ＥＣＣを処理するので、書
き込み／読み出し時に余計な読み出しなどを必要とせ
ず、処理を簡単化でき、高速に動作させることが可能で
ある。また、データ消去単位は、データ処理単位の２倍
以上の２０４８バイトであるため、回路の削減とバイト
当たりの高速化を図ることが出来る。
【００６７】図１３は、上記フラッシュメモリカード
（９００）の１チップ化の設計手順を示すフロー図であ
る。フラッシュメモリチップ（１１１〜１１３）のオン
チップＥＣＣ回路（１２０〜１２３）をそのまま活用で
きるため、コントローラ及びそのエラー訂正機能ブロッ
クの設計（１４０１）だけで済み、作業の負担が小さく
なり、コストを低減できる。
（９００）の１チップ化の設計手順を示すフロー図であ
る。フラッシュメモリチップ（１１１〜１１３）のオン
チップＥＣＣ回路（１２０〜１２３）をそのまま活用で
きるため、コントローラ及びそのエラー訂正機能ブロッ
クの設計（１４０１）だけで済み、作業の負担が小さく
なり、コストを低減できる。
【００６８】なお、図１４に示すように、上記フラッシ
ュメモリカード（９００）は、携帯端末（１１）に用い
ることも出来る。
ュメモリカード（９００）は、携帯端末（１１）に用い
ることも出来る。
【００６９】−第４の実施形態− 図１５は、第４の実施形態に係るフラッシュメモリカー
ド（９０１）を用いる携帯用音再生装置（１２）の外観
図である。図１６は、上記フラッシュメモリカード（９
０１）の構成図である。このフラッシュメモリカード
（９０１）は、第１の実施形態で説明したフラッシュメ
モリチップ（１１１〜１１３）と、マイクロコンピュー
タ（９０２）とで構成される。エラー訂正機能は特殊な
演算を高速に行う必要があり、マイクロコンピュータ
（９０２）では負荷が重い。すなわち、システムのスル
ープットを非常に落としてしまう。従って、マイクロコ
ンピュータ（９０２）は、外部とのデータの入出力を行
うためのインタフェース機能を有するが、エラー訂正機
能は有していない。よって、図１７に示すように、フラ
ッシュメモリチップ（１１１〜１１３）のオンチップＥ
ＣＣ回路（１２０〜１２３）で生成される内符号Ｃ２だ
けが、エラー訂正符号ＥＣＣとして、携帯用音再生装置
（１２）のデータ処理単位であるデータの５１２バイト
単位に付加される。
ド（９０１）を用いる携帯用音再生装置（１２）の外観
図である。図１６は、上記フラッシュメモリカード（９
０１）の構成図である。このフラッシュメモリカード
（９０１）は、第１の実施形態で説明したフラッシュメ
モリチップ（１１１〜１１３）と、マイクロコンピュー
タ（９０２）とで構成される。エラー訂正機能は特殊な
演算を高速に行う必要があり、マイクロコンピュータ
（９０２）では負荷が重い。すなわち、システムのスル
ープットを非常に落としてしまう。従って、マイクロコ
ンピュータ（９０２）は、外部とのデータの入出力を行
うためのインタフェース機能を有するが、エラー訂正機
能は有していない。よって、図１７に示すように、フラ
ッシュメモリチップ（１１１〜１１３）のオンチップＥ
ＣＣ回路（１２０〜１２３）で生成される内符号Ｃ２だ
けが、エラー訂正符号ＥＣＣとして、携帯用音再生装置
（１２）のデータ処理単位であるデータの５１２バイト
単位に付加される。
【００７０】上記フラッシュメモリカード（９０１）に
よれば、高価なコントローラの代わりに、安価なマイク
ロコンピュータ（９０２）を使用するので、非常に安価
に製作できる。また、携帯用音再生装置（１２）のデー
タ処理単位である５１２バイト単位でエラー訂正符号Ｅ
ＣＣを処理するので、書き込み／読み出し時に余計な読
み出しなどを必要とせず、処理を簡単化でき、高速に動
作させることが可能である。また、データ消去単位を、
データ処理単位の２倍以上に大きくすれば、回路の削減
とバイト当たりの高速化を図ることが出来る。なお、上
記フラッシュメモリカード（９０１）の信頼性は、第２
の実施形態のフラッシュメモリカード（９００）より劣
るが、図１５に示す携帯用音再生装置（１２）では、信
頼性はさほど必要ではなく、フラッシュメモリカード
（９０１）が安価にできるメリットの方が大きい。
よれば、高価なコントローラの代わりに、安価なマイク
ロコンピュータ（９０２）を使用するので、非常に安価
に製作できる。また、携帯用音再生装置（１２）のデー
タ処理単位である５１２バイト単位でエラー訂正符号Ｅ
ＣＣを処理するので、書き込み／読み出し時に余計な読
み出しなどを必要とせず、処理を簡単化でき、高速に動
作させることが可能である。また、データ消去単位を、
データ処理単位の２倍以上に大きくすれば、回路の削減
とバイト当たりの高速化を図ることが出来る。なお、上
記フラッシュメモリカード（９０１）の信頼性は、第２
の実施形態のフラッシュメモリカード（９００）より劣
るが、図１５に示す携帯用音再生装置（１２）では、信
頼性はさほど必要ではなく、フラッシュメモリカード
（９０１）が安価にできるメリットの方が大きい。
【００７１】
【発明の効果】本発明の記録再生装置および半導体メモ
リによれば、次の効果が得られる。 （ａ）第１および第２の実施形態において示したよう
に、半導体メモリ部での誤訂正があっても、その悪影響
を受けずに、半導体メモリ部が持つエラー訂正能力とコ
ントローラ部が持つエラー訂正能力とを共に活用でき、
高信頼性を得ることが出来る。例えば、本発明では、半
導体メモリ部のエラー訂正能力を１シンボルとし、コン
トローラ部のエラー訂正能力を２シンボルとするとき、
３シンボルのエラー訂正能力を得ることが出来る。これ
に対して、従来技術では、３シンボルのエラー訂正能力
が必要な場合、半導体メモリ部のエラー訂正能力を使用
せずに、コントローラ部のエラー訂正能力を３シンボル
としていた。通常、エラー訂正回路の符号器，シンドロ
ーム生成器などは、エラー訂正能力に比例して回路規模
が増えるので、本発明では、コントローラ部のエラー訂
正回路の回路規模を、従来技術に比べて、２／３に削減
することが出来る。 （ｂ）第３の実施形態において示したように、半導体メ
モリが使用される装置におけるデータ処理単位でエラー
訂正符号を処理するので、処理を簡単化できる。また、
データ処理単位よりも大きいデータ消去単位とすること
で、回路の削減とバイト当たりの高速化を図ることが出
来る。また、半導体メモリが持つエラー訂正機能をその
まま活用できるので、エラー訂正機能を持つ半導体メモ
リをコアとした記録再生装置の設計が容易になる。 （ｃ）第４の実施形態において示したように、半導体メ
モリチップとマイクロコンピュータのみで記録再生装置
を構成できるので、記録再生装置を安価に製作できる。
リによれば、次の効果が得られる。 （ａ）第１および第２の実施形態において示したよう
に、半導体メモリ部での誤訂正があっても、その悪影響
を受けずに、半導体メモリ部が持つエラー訂正能力とコ
ントローラ部が持つエラー訂正能力とを共に活用でき、
高信頼性を得ることが出来る。例えば、本発明では、半
導体メモリ部のエラー訂正能力を１シンボルとし、コン
トローラ部のエラー訂正能力を２シンボルとするとき、
３シンボルのエラー訂正能力を得ることが出来る。これ
に対して、従来技術では、３シンボルのエラー訂正能力
が必要な場合、半導体メモリ部のエラー訂正能力を使用
せずに、コントローラ部のエラー訂正能力を３シンボル
としていた。通常、エラー訂正回路の符号器，シンドロ
ーム生成器などは、エラー訂正能力に比例して回路規模
が増えるので、本発明では、コントローラ部のエラー訂
正回路の回路規模を、従来技術に比べて、２／３に削減
することが出来る。 （ｂ）第３の実施形態において示したように、半導体メ
モリが使用される装置におけるデータ処理単位でエラー
訂正符号を処理するので、処理を簡単化できる。また、
データ処理単位よりも大きいデータ消去単位とすること
で、回路の削減とバイト当たりの高速化を図ることが出
来る。また、半導体メモリが持つエラー訂正機能をその
まま活用できるので、エラー訂正機能を持つ半導体メモ
リをコアとした記録再生装置の設計が容易になる。 （ｃ）第４の実施形態において示したように、半導体メ
モリチップとマイクロコンピュータのみで記録再生装置
を構成できるので、記録再生装置を安価に製作できる。
【図１】第１の実施形態に係るフラッシュメモリディス
クの構成図である。
クの構成図である。
【図２】第１の実施形態に係るフラッシュメモリチップ
の詳細構成図である。
の詳細構成図である。
【図３】第１の実施形態に係るフラッシュメモリディス
クで処理するデータフォーマットを示す概念図である。
クで処理するデータフォーマットを示す概念図である。
【図４】第１の実施形態に係るオンチップＥＣＣ回路の
読み出し時の動作を示すフローチャートである。
読み出し時の動作を示すフローチャートである。
【図５】外符号から見たエラー位置と内符号から見たエ
ラー位置の説明図である。
ラー位置の説明図である。
【図６】第１の実施形態に係るコントローラのＥＣＣ回
路の読み出し時の動作を示すフローチャートである。
路の読み出し時の動作を示すフローチャートである。
【図７】第２の実施形態に係るフラッシュメモリチップ
の詳細構成図である。
の詳細構成図である。
【図８】第２の実施形態に係るオンチップＥＣＣ回路の
読み出し時の動作を示すフローチャートである。
読み出し時の動作を示すフローチャートである。
【図９】第２の実施形態に係るコントローラのＥＣＣ回
路の読み出し時の動作を示すフローチャートである。
路の読み出し時の動作を示すフローチャートである。
【図１０】第３の実施形態に係るフラッシュメモリカー
ドを用いたＭＰＥＧカメラの正面図である。
ドを用いたＭＰＥＧカメラの正面図である。
【図１１】第３の実施形態に係るフラッシュメモリカー
ドの構成図である。
ドの構成図である。
【図１２】第３の実施形態に係るフラッシュメモリカー
ドで処理するデータフォーマットを示す概念図である。
ドで処理するデータフォーマットを示す概念図である。
【図１３】第３の実施形態に係るフラッシュメモリカー
ドを設計する手順を示すフローチャートである。
ドを設計する手順を示すフローチャートである。
【図１４】第３の実施形態に係るフラッシュメモリカー
ドを用いた携帯端末の斜視図である。
ドを用いた携帯端末の斜視図である。
【図１５】第４の実施形態に係るフラッシュメモリカー
ドを用いた携帯用音再生装置の斜視図である。
ドを用いた携帯用音再生装置の斜視図である。
【図１６】第４の実施形態に係るフラッシュメモリカー
ドの構成図である。
ドの構成図である。
【図１７】第４の実施形態に係るフラッシュメモリカー
ドで処理するデータフォーマットを示す概念図である。
ドで処理するデータフォーマットを示す概念図である。
【図１８】従来のフラッシュメモリカードを設計する手
順を示すフローチャートである。
順を示すフローチャートである。
１０：ＭＰＥＧカメラ １１：携帯端末 １２：携帯用音再生装置 １０１：フラッシュメモリディスク １０２：コントローラ １０２Ａ：カードコントローラ １０７：ＥＣＣ回路 １１１〜１１４：フラッシュメモリチップ １１５〜１１８：フラッシュメモリ素子 １２０〜１２３：オンチップＥＣＣ回路 ６０１：剰余多項式レジスタ ６０２：訂正フラグレジスタ ６０３：誤り位置レジスタ ６０４：誤り値レジスタ ６０５：訂正ＯＫフラグ ６０６：訂正不能フラグ ６０７：制御回路 ６０８：エラー訂正回路 ６０９：エラー訂正符号化回路 ６２０：ラッチ回路 ６２１：エラーフラグ ９００，９０１：フラッシュメモリカード ９０２：マイクロコンピュータ Ｃ１：外符号（第１エラー訂正符号） Ｃ２：内符号（第２エラー訂正符号）
Claims (10)
- 【請求項１】 外部とのデータの入出力を行うための外
部インタフェース手段と、入力されたデータに対して第
１エラー訂正符号を生成するための第１エラー訂正符号
生成手段と、前記第１エラー訂正符号を用いてエラー検
出およびエラー訂正を行うための第１エラー訂正手段と
を備えたコントローラ部、および、前記コントローラ部
から渡されたデータおよび第１エラー訂正符号に対して
該第１エラー訂正符号と同じガロア体上のＢＣＨ符号で
あり且つ連続した根を持つ第２エラー訂正符号を生成す
るための第２エラー訂正符号生成手段と、データおよび
第１エラー訂正符号からデータを除いた第１エラー訂正
符号検査記号および第２エラー訂正符号からデータおよ
び第１エラー訂正符号検査記号を除いた第２エラー訂正
符号検査記号を記憶するためのメモリ素子と、そのメモ
リ素子から読み出したデータおよび第１エラー訂正符号
検査記号および第２エラー訂正符号検査記号を用いてエ
ラー検出およびエラー訂正を行うための第２エラー訂正
手段と、その第２エラー訂正手段でデータおよび第１エ
ラー訂正符号検査記号を訂正できたか否かの情報とエラ
ー訂正計算途中の計算値情報と検出した誤り位置と誤り
値とを前記第１エラー訂正手段に通知するための訂正情
報通知手段と、前記メモリ素子から読み出したデータお
よび第１エラー訂正符号検査記号または前記第２エラー
訂正手段で訂正したデータおよび第１エラー訂正符号検
査記号を前記第１エラー訂正手段に送るデータ送り手段
とを備えた半導体メモリ部を具備し、前記第１エラー訂
正手段は、前記データ送り手段により送られたデータお
よび第１エラー訂正符号検査記号を用いてエラーを検出
し且つ前記第２エラー訂正手段でデータを訂正できてい
たなら前記誤り位置と前記誤り値とを用いて訂正前のデ
ータを復元し、その復元したデータおよび第１エラー訂
正符号検査記号に対してエラーを検出したなら該復元し
たデータおよび前記第１エラー訂正符号検査記号と前記
計算値情報とを用いて該復元したデータのエラー訂正を
行い、一方、前記第１エラー訂正符号を用いてエラーを
検出し且つ前記第２エラー訂正手段でデータを訂正でき
ていなかったら該未訂正のデータおよび前記第１エラー
訂正符号検査記号と前記計算値情報とを用いて該未訂正
データのエラー訂正を行い、それらのエラー訂正が行え
なかったなら前記復元したデータまたは前記未訂正のデ
ータに対して前記第１エラー訂正符号検査記号を用いて
エラー訂正を行いうることを特徴とする記録再生装置。 - 【請求項２】 外部とのデータの入出力を行うための外
部インタフェース手段と、入力されたデータに対して第
１エラー訂正符号を生成するための第１エラー訂正符号
生成手段と、前記第１エラー訂正符号を用いてエラー検
出およびエラー訂正を行うための第１エラー訂正手段と
を備えたコントローラ部、および、前記コントローラ部
から渡されたデータおよび第１エラー訂正符号に対して
該第１エラー訂正符号と同じガロア体上のＢＣＨ符号で
あり且つ連続した根を持つ第２エラー訂正符号を生成す
るための第２エラー訂正符号生成手段と、データおよび
第１エラー訂正符号からデータを除いた第１エラー訂正
符号検査記号および第２エラー訂正符号からデータおよ
び第１エラー訂正符号検査記号を除いた第２エラー訂正
符号検査記号を記憶するためのメモリ素子と、そのメモ
リ素子から読み出したデータおよび第１エラー訂正符号
検査記号および前記第２エラー訂正符号検査記号を用い
てエラー検出およびエラー訂正を行うための第２エラー
訂正手段と、その第２エラー訂正手段でエラーを検出し
たか否かの情報とデータおよび第１エラー訂正符号検査
記号を訂正できたか否かの情報とエラー訂正計算途中の
計算値情報とを前記第１エラー訂正手段に通知するため
の検出・訂正情報通知手段と、前記メモリ素子から読み
出したデータと第１エラー訂正符号検査記号および前記
第２エラー訂正手段で訂正したデータと第１エラー訂正
符号検査記号を前記第１エラー訂正手段に送るデータ送
り手段とを備えた半導体メモリ部を具備し、前記第１エ
ラー訂正手段は、前記第２エラー訂正手段でエラーを検
出せず且つ前記メモリ素子から読み出したデータについ
て前記第１エラー訂正符号検査記号を用いてエラーを検
出したか、又は、前記第２エラー訂正手段でデータを訂
正できず且つ前記メモリ素子から読み出したデータにつ
いて前記第１エラー訂正符号検査記号を用いてエラーを
検出したか、又は、前記第２エラー訂正手段で訂正した
データについて前記第１エラー訂正符号検査記号を用い
てエラーを検出したなら、前記メモリ素子から読み出し
たデータに対し前記第１エラー訂正符号検査記号と前記
計算値情報とを用いてエラー訂正を行い、そのエラー訂
正が行えなかったなら前記メモリ素子から読み出したエ
ラー訂正前のデータに対して前記第１エラー訂正符号検
査記号を用いてエラー訂正を行いうることを特徴とする
記録再生装置。 - 【請求項３】 請求項１または請求項２に記載の記録再
生装置において、前記ＢＣＨ符号は、ＲＳ符号であるこ
とを特徴とする記録再生装置。 - 【請求項４】 請求項１から請求項３のいずれかに記載
の記録再生装置において、前記計算値情報は、前記第２
エラー訂正符号の符号多項式を生成多項式で割った余り
である剰余多項式または前記エラー訂正符号の符号多項
式に生成多項式の根を代入して得られるシンドロームで
あることを特徴とする記録再生装置。 - 【請求項５】 外部から入力されたデータおよび第１エ
ラー訂正符号検査記号に対して該第１エラー訂正符号と
同じガロア体上のＢＣＨ符号であり且つ連続した根を持
つ第２エラー訂正符号を生成するための第２エラー訂正
符号生成手段と、データおよび第１エラー訂正符号検査
記号および第２エラー訂正符号検査記号を記憶するため
のメモリ素子と、そのメモリ素子から読み出したデータ
および第１エラー訂正符号検査記号および第２エラー訂
正符号検査記号を用いてエラー検出およびエラー訂正を
行うための第２エラー訂正手段と、その第２エラー訂正
手段でデータおよび第１エラー訂正符号検査記号を訂正
できたか否かの情報とエラー訂正計算途中の計算値情報
と検出した誤り位置と誤り値とを前記第１エラー訂正手
段に通知するための訂正情報通知手段と、前記メモリ素
子から読み出したデータおよび第１エラー訂正符号検査
記号または前記第２エラー訂正手段で訂正したデータお
よび第１エラー訂正符号検査記号を前記第１エラー訂正
手段に送るデータ送り手段とを備えたことを特徴とする
半導体メモリ。 - 【請求項６】 外部から入力されたデータおよび第１エ
ラー訂正符号検査記号に対して該第１エラー訂正符号と
同じガロア体上のＢＣＨ符号であり且つ連続した根を持
つ第２エラー訂正符号を生成するための第２エラー訂正
符号生成手段と、データおよび第１エラー訂正符号検査
記号および第２エラー訂正符号検査記号を記憶するため
のメモリ素子と、そのメモリ素子から読み出したデータ
および第１エラー訂正符号検査記号および第２エラー訂
正符号検査記号を用いてエラー検出およびエラー訂正を
行うための第２エラー訂正手段と、その第２エラー訂正
手段でエラーを検出したか否かの情報とデータおよび第
１エラー訂正符号検査記号を訂正できたか否かの情報と
エラー訂正計算途中の計算値情報とを前記第１エラー訂
正手段に通知するための検出・訂正情報通知手段と、前
記メモリ素子から読み出したデータと第１エラー訂正符
号検査記号および前記第２エラー訂正手段で訂正したデ
ータと第１エラー訂正符号検査記号を前記第１エラー訂
正手段に送るデータ送り手段とを備えたことを特徴とす
る半導体メモリ。 - 【請求項７】 請求項５または請求項６に記載の半導体
メモリにおいて、前記ＢＣＨ符号は、ＲＳ符号であるこ
とを特徴とする半導体メモリ。 - 【請求項８】 請求項５から請求項７のいずれかに記載
の半導体メモリにおいて、前記計算値情報は、前記第２
エラー訂正符号の符号多項式を生成多項式で割った余り
である剰余多項式または前記エラー訂正符号の符号多項
式に生成多項式の根を代入して得られるシンドロームで
あることを特徴とする半導体メモリ。 - 【請求項９】 読み出し又は書き込みされるデータ処理
単位毎にエラー訂正符号化すると共に、前記データ処理
単位の２倍以上のデータ消去単位でデータを消去するこ
とを特徴とする半導体メモリ。 - 【請求項１０】 外部とのデータの入出力を行うための
インタフェース機能を有するマイクロコンピュータと、
エラー訂正機能を持った半導体メモリとを具備したこと
を特徴とする記録再生装置。
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