JP4733403B2 - 復号器、データ記憶装置およびデータの誤り訂正の方法 - Google Patents
復号器、データ記憶装置およびデータの誤り訂正の方法 Download PDFInfo
- Publication number
- JP4733403B2 JP4733403B2 JP2005042272A JP2005042272A JP4733403B2 JP 4733403 B2 JP4733403 B2 JP 4733403B2 JP 2005042272 A JP2005042272 A JP 2005042272A JP 2005042272 A JP2005042272 A JP 2005042272A JP 4733403 B2 JP4733403 B2 JP 4733403B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- queue
- decoder
- error
- partial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
- H03M13/615—Use of computational or mathematical techniques
- H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/1515—Reed-Solomon codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
- H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
- H03M13/2909—Product codes
- H03M13/2915—Product codes with an error detection code in one dimension
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/373—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35 with erasure correction and erasure determination, e.g. for packet loss recovery or setting of erasures for the decoding of Reed-Solomon codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6561—Parallelized implementations
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Probability & Statistics with Applications (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Algebra (AREA)
- Mathematical Optimization (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
発明の分野
本願は、一般に、誤り訂正符号(たとえば、ボース−チャウドゥーリー−オッカンガム(Bose-Chaudhuri-Hocquenghem)(BCH)符号、リード−ソロモン(Reed-Solomon)符号など)を用いるデータの誤り訂正に関し、より特定的には、部分シンドローム発生を伴うセルを用いる誤り訂正復号器に関する。
データの誤り訂正は、データ記憶装置、電気通信システムなどの多様な分野で用いられる。たとえば、データ記憶装置では、データは、記憶装置の記憶媒体にデータを書込むことによって格納される。格納されたデータは、記憶媒体からそのデータを読出すことによって記憶装置から後に検索され得る。しかしながら、多くの理由により、記憶装置から検索されたデータに誤りが存在する場合がある。つまり、格納されたデータが検索できないか、または記憶媒体に最初に格納されたデータとは異なっていることがある。たとえば、記憶媒体に格納されたデータの一部は時間が経つと劣化することがあり、格納されたデータの一部を後で正確に読出すことができなくなってしまう。
1つの例示的な実施例では、データの誤りを訂正する復号器は、複数のセルを含む。各セルは、データブロックおよび1つまたは複数の冗長ブロックに基づいて、部分シンドロームを生成する。各セルは、誤りを有するデータブロックの位置を特定する、誤り位置行列の逆行列の部分に基づいて、部分誤り値を生成する。複数のセルに接続される加算論理は、複数のセルによって生成される部分誤り値に基づいて誤り値を生成する。誤り値は、誤りを有するデータブロックの誤りを訂正する。
以下の説明は、多数の特定の構成、パラメータなどを明示する。しかしながら、このような説明が、この発明の範囲に対する限定とは意図されず、例示的な実施例のよりよい説明をもたらすために提供されることが認識される。
ブ、たとえばテープドライブ、ハードドライブなどであり得る。ホスト端末102を任意の数の記憶装置104に接続でき、任意の数のホスト端末102を1つまたは複数の記憶装置104に接続できることが認識される。
符号が生成され、記憶媒体106にデータブロックとともに格納される。データブロックが後に検索されると、その検索されたデータブロックに対して新規のCRC符号が生成される。次に、この新規のCRC符号が、記憶媒体106から検索されたCRC符号と比較される。記憶媒体106から検索されたこのCRC符号は、検索されたデータブロックに対応しており、検索されたデータブロックを記憶媒体106に格納する前に、この検索されたデータブロックに対して最初に生成されたものである。新規のCRC符号と検索されたCRC符号とが異なる場合、そのデータブロックに誤りが検出される。しかしながら、リード−ソロモン符号を含む多様なタイプの誤り訂正符号が用いられ得ることが認識される。
いて、データブロック204および冗長ブロック206の部分はラスタパターンで読出される。
るライン406から、および乗算器506の出力に接続されるフィードバックライン514から、入力を受取るよう設定される。より特定的には、図7を参照すると、マルチプレクサ702は、ライン406およびフィードバックライン514に接続されるXORゲート704から入力を受取るよう設定される。図5を参照すると、乗算器506は、入力論理502によって生成される中間結果を保持するキュー504から、および生成多項式の根を保持するキュー510から、入力を受取るよう設定される。より特定的には、入力がキュー510およびキュー512に接続されるマルチプレクサ508は、キュー510から入力を受取るよう設定される。
果とキュー510に格納される生成多項式の根との間でガロア体乗算を実行する、ガロア体乗算器(Galois Field Multiplier)である。
Claims (46)
- データの誤りを訂正する復号器であって、
複数のセルを含み、各セルは、データブロックおよび1つまたは複数の冗長ブロックに基づいて部分シンドロームを生成し、かつ、部分シンドロームと誤りを有するデータブロックの位置を特定する誤り位置行列の逆行列の部分とに基づいて部分誤り値を生成するよう構成され、さらに、
複数のセルに接続される加算論理を含み、加算論理は、複数のセルによって生成される部分誤り値に基づいて誤り値を生成するよう構成され、誤り値はデータブロックの1つにある誤りを訂正する、復号器。 - 複数のセルの中のセルの個数は冗長ブロックの個数に等しい、請求項1に記載の復号器。
- 各セルは、
入力論理と、
入力論理に接続される第1のキューと、
入力論理および第1のキューに接続される乗算器とを含む、請求項1に記載の復号器。 - 各セルは、読出モードで部分シンドロームを生成するよう動作する、請求項1に記載の復号器。
- 各セルは、入力論理と、入力論理に接続される第1のキューと、入力論理および第1のキューに接続される乗算器とを含み、
セルが読出モードで動作するとき、セルの入力論理は、乗算器と、データブロックおよび1つまたは複数の冗長ブロックを保持するデータバッファとから入力を受取るよう設定される、請求項4に記載の復号器。 - 入力論理は乗算器およびデータバッファからの入力の合計を生成し、合計は第1のキューに格納される、請求項5に記載の復号器。
- 入力論理は、入力がデータバッファおよび乗算器に接続され、かつ出力が合計を生成するために第1のキューに接続される排他的論理和(XOR)ゲートを含む、請求項6に記載の復号器。
- セルが読出モードで動作するとき、乗算器は、生成多項式の根と第1のキューからの合計とを受取るよう設定される、請求項6に記載の復号器。
- 乗算器は、生成多項式の根と合計との間でガロア体乗算を実行するガロア体乗算器である、請求項8に記載の復号器。
- 乗算器は、生成多項式の根と合計との間で複数の並列なガロア体乗算を実行する複数のガロア体乗算器を含む、請求項9に記載の復号器。
- 複数のセルの各セルは、異なる部分シンドロームを生成するために生成多項式の異なる根を受取るよう設定される、請求項8に記載の復号器。
- 生成多項式の根は、ハードワイヤードの定数、またはファームウェアによって設定されるレジスタである、請求項8に記載の復号器。
- 生成多項式の根を保持する第2のキューと、
入力が第2のキューに接続され出力が乗算器に接続されるマルチプレクサとをさらに含
み、マルチプレクサは、セルが読出モードで動作するとき第2のキューを乗算器に接続するよう設定される、請求項8に記載の復号器。 - 各セルは、書込モードで部分誤り値を生成するよう動作する、請求項4に記載の復号器。
- 各セルは、入力論理と、入力論理に接続される第1のキューと、入力論理および第1のキューに接続される乗算器とを含み、
セルが書込モードで動作するとき、セルの入力論理は第1のキューから入力を受取るよう設定され、第1のキューは読出モード中にセルによって生成される部分シンドロームを保持する、請求項14に記載の復号器。 - 乗算器は、部分シンドロームと誤り位置行列の逆行列の部分の要素との間でガロア体乗算を実行するガロア体乗算器である、請求項15に記載の復号器。
- 乗算器は、部分シンドロームと誤り位置行列の逆行列の部分の要素との間で複数の並列なガロア体乗算を実行する複数のガロア体乗算器を含む、請求項16に記載の復号器。
- 複数のセルの各セルは、異なる部分誤り値を生成するために誤り位置行列の異なる部分を受取るよう設定される、請求項14に記載の復号器。
- 各セルは、入力論理と、入力論理に接続される第1のキューと、入力論理および第1のキューに接続される乗算器とを含み、
復号器は、
誤り位置行列の部分を保持する第3のキューと、
入力が第3のキューに接続され出力が乗算器に接続されるマルチプレクサとをさらに含み、マルチプレクサは、セルが書込モードで動作するとき第3のキューを乗算器に接続するよう設定される、請求項14に記載の復号器。 - 加算論理はXORゲートのアレイを含む、請求項1に記載の復号器。
- 誤り位置行列の逆行列は、ファームウェアまたはハードウェアによって生成される、請求項1に記載の復号器。
- 復号器はデータ記憶装置のコンポーネントであって、データブロックおよび1つまたは複数の冗長ブロックが、データ記憶装置の記憶媒体から検索され、データ記憶装置のデータバッファに保持される、請求項1に記載の復号器。
- 記憶媒体から検索されたデータの誤りを訂正するよう構成されるデータ記憶装置であって、
記憶媒体から検索されたデータブロックおよび1つまたは複数の冗長ブロックを保持するよう構成されるデータバッファと、
データバッファに接続される復号器とを含み、復号器は、
データバッファに保持されるデータブロックおよび1つまたは複数の冗長ブロックにアクセスする複数のセルを含み、各セルは、検索されたデータブロックおよび1つまたは複数の冗長ブロックに基づいて部分シンドロームを生成するよう構成され、かつ、部分シンドロームおよび誤り位置行列の逆行列の部分に基づいて部分誤り値を生成するよう構成され、復号器はさらに、
複数のセルに接続される加算論理を含み、加算論理は、複数のセルによって生成された部分誤り値に基づいて誤り値を生成するよう構成され、誤り値はデータブロックの誤りを訂正する、データ記憶装置。 - 複数のセルの中のセルの個数は、記憶媒体から検索される冗長ブロックの個数に等しい、請求項23に記載の記憶データ装置。
- 各セルは、
入力論理と、
入力論理に接続される第1のキューと、
入力論理および第1のキューに接続される乗算器と、
乗算器に接続される第2のキューとを含み、第2のキューは生成多項式の根を保持し、さらに、
乗算器に接続される第3のキューを含み、第3のキューは誤り位置行列の逆行列の部分を保持する、請求項23に記載のデータ記憶装置。 - 各セルは、読出モードで部分シンドロームを生成するよう動作し、書込モードで部分誤り値を生成するよう動作する、請求項25に記載のデータ記憶装置。
- セルが読出モードで動作する場合、
セルの入力論理は、乗算器とデータバッファとから受取った入力の合計を生成し、合計を第1のキューに格納し、さらに、
乗算器は、第2のキューからの生成多項式の根と第1のキューからの合計とを乗算する、請求項26に記載のデータ記憶装置。 - セルが書込モードで動作する場合、
セルの入力論理は第1のキューから合計を受取り、さらに、
乗算器は、第1のキューに保持される合計と、第3のキューに保持される誤り位置行列の逆行列の部分の要素とを乗算する、請求項27に記載のデータ記憶装置。 - 複数のセルの各セルは、異なる部分シンドロームを生成するために生成多項式の異なる根を受取るよう設定され、また、異なる部分誤り値を生成するために誤り位置行列の逆行列の異なる部分を受取るよう設定される、請求項28に記載のデータ記憶装置。
- 乗算器は、複数の並列なガロア体乗算を実行するための複数のガロア体乗算器を含む、請求項28に記載のデータ記憶装置。
- 加算論理は、排他的論理和(XOR)ゲートのアレイを含む、請求項23に記載のデータ記憶装置。
- 誤り位置行列の逆行列は、ファームウェアまたはハードウェアによって生成される、請求項23に記載のデータ記憶装置。
- データの誤りを訂正する方法であって、
データブロックおよび1つまたは複数の冗長ブロックを受取るステップと、
受取られたデータブロックで誤りを有するものの位置を伴う誤り位置行列の逆行列を生成するステップと、
復号器の複数のセルにおいて複数の部分シンドロームを生成するステップとを含み、複数の部分シンドロームの各々は、受取られたデータブロックおよび1つまたは複数の冗長ブロックに基づいて複数のセルの各々において生成され、さらに、
複数のセルにおいて複数の部分誤り値を生成するステップを含み、複数の部分誤り値の各々は、部分シンドロームおよび誤り位置行列の逆行列の部分に基づいて複数のセルの各々において生成され、さらに、
複数のセルによって生成される複数の部分誤り値に基づいて誤り値を生成するステップを含む、方法。 - 受取られたデータブロックおよび1つまたは複数の冗長ブロックはデータバッファに保
持され、複数の部分シンドロームを生成するステップは、
複数のセルの各々において、
a) データバッファからデータを読出すステップと、
b) データバッファから読出されたデータと乗算器からの出力との合計を生成するステップと、
c) 合計を格納するステップと、
d) 生成多項式の根と合計とを乗算するステップと、
e) ステップa)からステップd)までを反復して、データバッファに保持されるデータブロックおよび1つまたは複数の冗長ブロックをすべて処理するステップとを含み、データバッファに保持されるデータブロックおよび1つまたは複数の冗長ブロックがすべて処理されたとき、合計が部分シンドロームである、請求項33に記載の方法。 - 請求項34のステップa)からステップd)までを反復する回数は、データバッファに保持されるデータブロックおよび冗長ブロックの個数に等しい、請求項34に記載の方法。
- ステップa)の反復において、誤りを有するデータブロックからデータが読出されようとするとき、誤りを有するデータブロックからのデータではなくすべて0を読出す、請求項34に記載の方法。
- 生成多項式の根と合計とを乗算するステップは、
複数のガロア体乗算器を用いて、生成多項式の根と合計との間で複数の並列なガロア体乗算を実行するステップを含む、請求項34に記載の方法。 - 複数の部分誤り値を生成するステップは、
請求項34のステップa)からステップe)までが完了した後、複数のセルの各々において、
f) 部分誤り値を生成するために、部分シンドロームを誤り位置行列の逆行列の部分の要素で乗算するステップと、
g) 部分誤り値を、複数のセルの各々によって生成された部分誤り値と合計するために送るステップとを含む、請求項34に記載の方法。 - h) 誤り値を生成するために、複数のセルの各々によって生成された部分誤り値を合計するステップと、
i) 誤り値を、誤りを有するデータブロックを訂正するためにデータバッファに書込むステップとを含む、請求項38に記載の方法。 - j) 誤りを有する他のデータブロックを訂正するために、請求項38のステップf)およびステップg)、ならびに請求項39のステップh)およびステップi)を繰返すステップをさらに含む、請求項39に記載の方法。
- 請求項38のステップf)およびステップg)、ならびに請求項39のステップh)およびステップi)を繰返す回数は、誤りを有するデータブロックの個数に等しい、請求項40に記載の方法。
- 請求項38のステップf)およびステップg)、ならびに請求項39のステップh)およびステップi)を繰返す回数は、データバッファに保持される冗長ブロックの個数に等しい、請求項40に記載の方法。
- 合計がクリアされ、請求項34のステップa)からステップe)まで、請求項38のス
テップf)およびステップg)、請求項39のステップh)およびステップi)ならびに請求項40のステップj)が繰返されて、データバッファに保持されるデータブロックおよび1つまたは複数の冗長ブロックの他の部分を処理する、請求項40に記載の方法。 - 部分シンドロームを誤り位置行列の逆行列の部分の要素で乗算するステップは、
複数のガロア体乗算器を用いて、部分シンドロームと誤り位置行列の逆行列の部分の要素との間で複数の並列なガロア体乗算を実行するステップを含む、請求項38に記載の方法。 - データブロックおよび1つまたは複数の冗長ブロックを受取るステップは、データ記憶装置の記憶媒体からデータブロックおよび1つまたは複数の冗長ブロックを検索するステップを含む、請求項33に記載の方法。
- 誤り位置行列の逆行列は、ファームウェアまたはハードウェアによって生成される、請求項33に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/782,990 US7228490B2 (en) | 2004-02-19 | 2004-02-19 | Error correction decoder using cells with partial syndrome generation |
US10/782990 | 2004-02-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005293557A JP2005293557A (ja) | 2005-10-20 |
JP4733403B2 true JP4733403B2 (ja) | 2011-07-27 |
Family
ID=34861115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005042272A Expired - Fee Related JP4733403B2 (ja) | 2004-02-19 | 2005-02-18 | 復号器、データ記憶装置およびデータの誤り訂正の方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7228490B2 (ja) |
EP (1) | EP1589665B1 (ja) |
JP (1) | JP4733403B2 (ja) |
DE (1) | DE602005000251T2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7431585B2 (en) * | 2002-01-24 | 2008-10-07 | Applied Materials, Inc. | Apparatus and method for heating substrates |
US7426678B1 (en) | 2004-07-20 | 2008-09-16 | Xilinx, Inc. | Error checking parity and syndrome of a block of data with relocated parity bits |
US7694208B2 (en) * | 2005-12-20 | 2010-04-06 | Quantum Corporation | Error correction algorithm using interleaved parity check and Reed-Solomon code |
KR100833600B1 (ko) * | 2006-08-25 | 2008-05-30 | 삼성전자주식회사 | 에러 정정 회로, 그 방법 및 상기 회로를 구비하는 반도체메모리 장치 |
US8271857B2 (en) * | 2008-05-13 | 2012-09-18 | International Business Machines Corporation | Correcting errors in longitudinal position (LPOS) words |
US9179362B2 (en) * | 2011-08-25 | 2015-11-03 | Texas Instruments Incorporated | Systems and methods for networking coding using Reed-Solomon codes |
US10181864B2 (en) * | 2016-02-26 | 2019-01-15 | Altera Corporation | Methods and apparatus for performing reed-solomon encoding |
JP7400514B2 (ja) * | 2020-02-07 | 2023-12-19 | Tdk株式会社 | メモリコントローラ及びフラッシュメモリシステム |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002280909A (ja) * | 2001-03-22 | 2002-09-27 | Sanyo Electric Co Ltd | エラー訂正装置 |
JP2004007217A (ja) * | 2002-05-31 | 2004-01-08 | Rikogaku Shinkokai | バイト誤り訂正・検出方法及び装置 |
Family Cites Families (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4646303A (en) * | 1983-10-05 | 1987-02-24 | Nippon Gakki Seizo Kabushiki Kaisha | Data error detection and correction circuit |
JPH0812612B2 (ja) * | 1983-10-31 | 1996-02-07 | 株式会社日立製作所 | 誤り訂正方法及び装置 |
JPH0770177B2 (ja) * | 1984-01-25 | 1995-07-31 | 株式会社日立製作所 | ディジタル信号再生装置 |
NL8400630A (nl) * | 1984-02-29 | 1985-09-16 | Philips Nv | Decodeerinrichting voor een stroom van codesymbolen die woordsgewijze beschermd zijn door een dubbele reed-solomon-code met een minimum hamming-afstand van 5 over de codesymbolen en een verbladeringsmechanisme tussen de beide codes, alsmede speler voorzien van zo een decodeerinrichting. |
US4777635A (en) * | 1986-08-08 | 1988-10-11 | Data Systems Technology Corp. | Reed-Solomon code encoder and syndrome generator circuit |
FR2605769B1 (fr) * | 1986-10-22 | 1988-12-09 | Thomson Csf | Operateur polynomial dans les corps de galois et processeur de traitement de signal numerique comportant un tel operateur |
US5325373A (en) * | 1986-12-22 | 1994-06-28 | Canon Kabushiki Kaisha | Apparatus for encoding and decoding reed-solomon code |
JPS63193723A (ja) * | 1987-02-06 | 1988-08-11 | Sony Corp | リ−ドソロモン符号の復号方法 |
US5136592A (en) * | 1989-06-28 | 1992-08-04 | Digital Equipment Corporation | Error detection and correction system for long burst errors |
US5430739A (en) * | 1990-03-27 | 1995-07-04 | National Science Council | Real-time Reed-Solomon decoder |
JP2919633B2 (ja) * | 1991-05-10 | 1999-07-12 | 三井化学株式会社 | プロピレンの部分酸化物の製造方法 |
JP2662472B2 (ja) * | 1991-06-13 | 1997-10-15 | シャープ株式会社 | 誤り訂正処理用シンドローム演算回路 |
US5285455A (en) * | 1992-02-03 | 1994-02-08 | Lsi Logic Corporation | Serial data encoder |
US5471485A (en) * | 1992-11-24 | 1995-11-28 | Lsi Logic Corporation | Reed-solomon decoder using discrete time delay in power sum computation |
US5444719A (en) * | 1993-01-26 | 1995-08-22 | International Business Machines Corporation | Adjustable error-correction composite Reed-Solomon encoder/syndrome generator |
US5383204A (en) * | 1993-06-29 | 1995-01-17 | Mitsubishi Semiconductor America, Inc. | Parallel encoding apparatus and method implementing cyclic redundancy check and Reed-Solomon codes |
US5771244A (en) * | 1994-03-09 | 1998-06-23 | University Of Southern California | Universal Reed-Solomon coder/encoder |
FR2721774B1 (fr) * | 1994-06-27 | 1996-09-06 | Sgs Thomson Microelectronics | Décodeur reed-solomon. |
US5555250A (en) * | 1994-10-14 | 1996-09-10 | Compaq Computer Corporation | Data error detection and correction system |
JP2963018B2 (ja) * | 1994-11-08 | 1999-10-12 | 旭化成マイクロシステム株式会社 | リード・ソロモン誤り訂正符号復号化回路 |
JPH10505938A (ja) * | 1995-07-19 | 1998-06-09 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | マルチフレーム誤り保護機能を有する可逆マルチトラック磁気テープ記憶システム |
US5719884A (en) * | 1995-07-27 | 1998-02-17 | Hewlett-Packard Company | Error correction method and apparatus based on two-dimensional code array with reduced redundancy |
US5889792A (en) * | 1996-10-01 | 1999-03-30 | Intel Corporation | Method and apparatus for generating syndromes associated with a block of data that employs re-encoding the block of data |
GB9622539D0 (en) * | 1996-10-30 | 1997-01-08 | Discovision Ass | Galois field multiplier for reed-solomon decoder |
US5948117A (en) * | 1997-01-23 | 1999-09-07 | Quantum Corporation | Modified Reed-Solomon error correction system using (W+i+1)-bit representations of symbols of GF(2w+i) |
US5901158A (en) * | 1997-04-22 | 1999-05-04 | Quantum Corporation | Error correction encoder/decoder |
JP3850511B2 (ja) * | 1997-05-07 | 2006-11-29 | 日本テキサス・インスツルメンツ株式会社 | リードソロモン復号装置 |
JPH10322226A (ja) * | 1997-05-14 | 1998-12-04 | Texas Instr Japan Ltd | リードソロモン復号方法 |
US5889793A (en) * | 1997-06-27 | 1999-03-30 | Integrated Device Technology, Inc. | Methods and apparatus for error correction |
JPH1131977A (ja) * | 1997-07-10 | 1999-02-02 | Sony Corp | 誤り訂正符号演算器 |
KR100256250B1 (ko) * | 1997-08-30 | 2000-05-15 | 김영환 | 직렬화된 리드 솔리몬 복호장치 |
US6041431A (en) * | 1997-09-19 | 2000-03-21 | Adapter, Inc. | Method and apparatus for performing error correction code operations |
JPH11196006A (ja) * | 1997-12-26 | 1999-07-21 | Nec Corp | 並列処理シンドロ−ム計算回路及びリ−ド・ソロモン複合化回路 |
US6327690B1 (en) * | 1999-02-04 | 2001-12-04 | Intel Corporation | Integrated reed-solomon error correction code encoder and syndrome generator |
US6347389B1 (en) * | 1999-03-23 | 2002-02-12 | Storage Technology Corporation | Pipelined high speed reed-solomon error/erasure decoder |
US6341362B1 (en) * | 1999-04-22 | 2002-01-22 | Vlsi Technology, Inc. | Extended symbol Galois field error correcting device |
JP3502583B2 (ja) * | 1999-10-25 | 2004-03-02 | 松下電器産業株式会社 | 誤り訂正方法および誤り訂正装置 |
US6651208B1 (en) * | 2000-04-04 | 2003-11-18 | Mosel Vitelic Corporation | Method and system for multiple column syndrome generation |
GB0031436D0 (en) * | 2000-12-22 | 2001-02-07 | Koninkl Philips Electronics Nv | Method and apparatus for data reproduction |
-
2004
- 2004-02-19 US US10/782,990 patent/US7228490B2/en active Active
-
2005
- 2005-02-18 DE DE602005000251T patent/DE602005000251T2/de not_active Expired - Fee Related
- 2005-02-18 EP EP05250926A patent/EP1589665B1/en not_active Expired - Fee Related
- 2005-02-18 JP JP2005042272A patent/JP4733403B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002280909A (ja) * | 2001-03-22 | 2002-09-27 | Sanyo Electric Co Ltd | エラー訂正装置 |
JP2004007217A (ja) * | 2002-05-31 | 2004-01-08 | Rikogaku Shinkokai | バイト誤り訂正・検出方法及び装置 |
Also Published As
Publication number | Publication date |
---|---|
DE602005000251T2 (de) | 2007-06-14 |
DE602005000251D1 (de) | 2006-12-28 |
EP1589665A1 (en) | 2005-10-26 |
US7228490B2 (en) | 2007-06-05 |
JP2005293557A (ja) | 2005-10-20 |
EP1589665B1 (en) | 2006-11-15 |
US20050188293A1 (en) | 2005-08-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4706250A (en) | Method and apparatus for correcting multibyte errors having improved two-level code structure | |
US6615387B1 (en) | Method and apparatus for error detection | |
US5680340A (en) | Low order first bit serial finite field multiplier | |
JP4733403B2 (ja) | 復号器、データ記憶装置およびデータの誤り訂正の方法 | |
US4525838A (en) | Multibyte error correcting system involving a two-level code structure | |
US7278085B1 (en) | Simple error-correction codes for data buffers | |
US6560747B1 (en) | Error counting mechanism | |
EP1828899B1 (en) | Method and system for syndrome generation and data recovery | |
US4504948A (en) | Syndrome processing unit for multibyte error correcting systems | |
US20050138533A1 (en) | Encoding/decoding device using a reed-solomon encoder/decoder | |
US20060179400A1 (en) | Delta syndrome based iterative Reed-Solomon product code decoder | |
US6725416B2 (en) | Forward error correction apparatus and methods | |
JP2007274239A (ja) | 誤り訂正装置 | |
US6279137B1 (en) | System and method for a storage-efficient parallel Chien Search | |
US8201061B2 (en) | Decoding error correction codes using a modular single recursion implementation | |
US10606697B2 (en) | Method and apparatus for improved data recovery in data storage systems | |
US6345376B1 (en) | Method and means for computationally efficient on-the-fly error correction in linear cyclic codes using ultra-fast error location | |
US7290197B2 (en) | Correcting data using redundancy blocks | |
US6643819B1 (en) | Hybrid root-finding technique | |
US6772390B2 (en) | Erasure correction for ECC entities | |
US20080140740A1 (en) | Systems and methods for processing data sets in parallel | |
US7228467B2 (en) | Correcting data having more data blocks with errors than redundancy blocks | |
US20070192669A1 (en) | Combined encoder/syndrome generator with reduced delay | |
US20060195769A1 (en) | Techniques for performing Galois field logarithms for detecting error locations that require less storage space | |
KR100594002B1 (ko) | 가변 처리가 가능한 파이프라인 구조의 리드 솔로몬 복호기 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110314 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110405 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110422 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |