JP3275697B2

JP3275697B2 - 記録再生装置

Info

Publication number: JP3275697B2
Application number: JP08354596A
Authority: JP
Inventors: 理之内藤; 隆之田村; 国弘片山; 清井上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-04-05
Filing date: 1996-04-05
Publication date: 2002-04-15
Anticipated expiration: 2016-04-05
Also published as: JPH09274591A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリを記録
媒体として用いた記録再生装置に関する。

【０００２】

【従来の技術】記録媒体からデータを読み出し、転送す
る際には、様々な要因により、データに誤りが発生する
場合がある。磁気ディスク装置では、従来から、データ
転送を高信頼化するために、データエラーチェックとエ
ラー訂正の為の冗長ビットを付加して記録し、磁気ディ
スク装置と計算機の間に設けた磁気ディスクコントロー
ラで、データに付加した冗長ビットを利用し、磁気記録
媒体から読み出されたデータの誤りを検査、訂正する手
法が用いられている。磁気ディスク装置の場合、記録容
量の大きさ及びデータ転送速度の向上を図ってゆく上
で、磁気記録媒体からデータを読み出すとき、頻繁にエ
ラーが発生することは当然のこととして、充分な冗長エ
リアを用意し、強力な訂正能力（ランダムな複数箇所の
バーストエラー訂正が可能なレベル）を持つＥＣＣ訂正
装置を搭載していることが多い。例えば、誤り訂正符号
としてリード・ソロモン符号を用いた場合、シンボル長
をｎビットとして、データ部にｈシンボルの冗長部を付
加することにより、最高ｈ／２シンボルのエラー訂正が
可能になる。ここで、リード・ソロモン符号のシンボル
長と符号長（情報部分のデータに、誤り訂正符号の冗長
データを付加した、符号語と呼ばれるデータのシンボル
数）の関係について説明する。

【０００３】シンボル長がｎビットの時の最大符号長は
以下の式１によってあらわすことができる。

【０００４】

【数１】

【０００５】数１より、シンボル長が８ビットの場合、
その最大符号長は２５５シンボルであることがわかる。
つまり、シンボル長が８ビットのリード・ソロモン符号
によるＥＣＣ訂正で、訂正処理が可能なのは、符号語の
長さが２５５バイトまでのデータということである。デ
ータの処理は、５１２バイトを１セクタとし、セクタ単
位で行うことが一般的であるため、シンボル長８ビット
のＥＣＣ訂正を行う場合には、データを２５５バイトを
超えない長さに分割し、分割されたサブコードと呼ばれ
るそれぞれのデータ群の一つ一つに、誤り訂正符号を付
加する、インタリーブ構成と呼ばれる構成を採ること
が、磁気ディスク装置では一般的である。

【０００６】ここで、インタリーブ構成について、図１
１、図１２を用いて説明する。符号語１１０１はインタ
リーブ構成の場合のデータの符号構成図である。サブコ
ード１１０２、サブコード１１０３、サブコード１１０
４のそれぞれに４シンボル、合計１２個の誤り訂正符号
ＥＣＣ１１０６（斜線部分）を情報データ１１０５（網
掛け部分）に付加する。情報データ１１０５で、Ｄata
（０），Ｄata（１），・・・・，Ｄata（５１１）は、
それぞれビット数８のシンボルであり、ホストから転送
された情報データである。Ｄata（０）は情報データの
先頭のシンボルであり、Ｄata（５１１）は情報データ
の最後尾のシンボルである。誤り訂正符号ＥＣＣ１１０
６で、ＥＣＣ（０），・・・，ＥＣＣ（１１）はそれぞ
れビット数８のシンボルであり、ＥＣＣ生成回路で生成
された冗長データである。ＥＣＣ（０）は冗長部データ
の先頭のシンボルであり、ＥＣＣ（１１）は冗長部デー
タの最後尾のシンボルである。次に、非インタリーブ構
成について図１２を用いて説明する。符号語１２０１は
非インタリーブ構成の場合のデータの符号構成図であ
る。情報データ１２０２に誤り訂正符号であるＥＣＣ１
２０３が付加されている。情報データ１２０２で、Ｄat
a（０），Ｄata（１），・・・，Ｄata（５１１）は、
それぞれビット数１０以上のシンボルであり、ホストか
ら転送された情報データである。誤り訂正符号ＥＣＣ１
２０３で、ＥＣＣ（０），・・・，ＥＣＣ（３）は、そ
れぞれビット数１０以上のシンボルである。Ｄata
（０）は情報部分のデータの先頭のシンボルであり、Ｄ
ata（５１１）は情報部分のデータの最後尾のシンボル
である。ＥＣＣ（０）は冗長部分のデータの先頭のシン
ボルであり、ＥＣＣ（３）は冗長部分のデータの最後尾
のシンボルである。

【０００７】この例の場合、インタリーブ構成の場合の
冗長部分は１２シンボルであるのに対して、非インタリ
ーブ構成の場合の冗長部分は４シンボルであり、この例
の場合、非インタリーブ構成の冗長部分はインタリーブ
構成の冗長部分の３分の１で済んでいる。

【０００８】ところで、磁気ディスクの場合、インタリ
ーブ構成を採る方が、訂正能力の面から有利であるた
め、シンボル長８ビットの３インタリーブ構成を採って
いることが多い。

【０００９】ここで、インタリーブ構成と非インタリー
ブ構成の訂正能力の違いについて、２シンボル訂正ＥＣ
Ｃを例にとり、図１３、図１４、図１５、図１６を用い
て説明する。因みに、２シンボル訂正とはサブコード１
個あたりに訂正の可能なシンボル数のことを指してい
る。よって、２シンボル訂正で、３インタリーブ構成で
は、最大で６シンボルの訂正が可能で、非インタリーブ
構成では、２シンボルの訂正が可能である。図１３は３
インタリーブ構成の場合に、訂正可能な、ランダムな１
バーストエラーのパターン例を図示しており、そのバー
スト長は、Ｄａｔａ（１１９）の最後の１ビットからＤ
ａｔａ（１２４）まで（エラーパターン１３０１）の、
５シンボルプラス１ビットであり、シンボル長が８ビッ
トであれば計４１ビットである。それに対して、図１５
は非インタリーブ構成の場合に、訂正可能な、ランダム
な１バーストエラーのパターン例を図示しており、その
バースト長は、Ｄata（１２６）からＤata（１２７）の
先頭ビットまで（エラーパターン１５０１）の、１シン
ボルプラス１ビットであり、シンボル長が１０ビットと
すれば計１１ビットで、インタリーブ構成の場合よりも
小さい値となる。また、図１４は３インタリーブ構成の
場合に、訂正可能な、ランダムな２バーストエラーのパ
ターン例を図示しており、そのバースト長は、Ｄata
（１１７）からＤata（１１９）の先頭ビットまで（エ
ラーパターン１４０１）と、Ｄata（１２５）の最後尾
ビットからＤata（１２７）まで（エラーパターン１４
０２）の、それぞれ２シンボルと１ビットであり、シン
ボル長が８ビットの場合、計１７ビットずつの訂正が可
能である。それに対して、図１６は非インタリーブ構成
の場合に訂正可能な、ランダムな、２ビットエラーのパ
ターンを示している（非インタリーブ構成の場合、ラン
ダムな複数バーストの訂正は不可能である）。

【００１０】即ち、インタリーブ構成ならば設定した訂
正シンボル数と同値の箇所の、ランダムなある長さ（シ
ンボル長、サブコード数によって決まる）のバーストエ
ラーを訂正することができるが、非インタリーブ構成で
は、設定した訂正シンボル数と同値の箇所の、ランダム
なビットエラーを訂正することしかできない。

【００１１】磁気ディスクに取り入れられている、この
種の装置として関連するものには、米国特許明細書第
４，４９４，２３４号及び、第４，５０４，９４８号な
どが挙げられる。

【００１２】

【発明が解決しようとする課題】フラッシュメモリを代
表とする不揮発性半導体メモリを記録媒体とするファイ
ルシステムでも、高集積化に伴い増加するであろう、経
年変化によるリテンションエラー（保持していた電荷が
抜け落ちてしまう）への対策として、リード・ソロモン
符号を始めとする比較的能力の高いＥＣＣ訂正装置を搭
載する必要が生じると予測される。

【００１３】ところで、ファイルシステムとホストとの
データのやり取りを行うバス（システムデータバス）の
幅は８ビット、あるいは１６ビットと固定されているの
で、ＥＣＣ回路１０３１内のデータ転送の単位ビット数
もシステムバスの幅と同値にした方が設計を行いやす
い。そのため、先にも述べた通り、磁気ディスク装置で
はシンボル長８ビットの３インタリーブ構成リード・ソ
ロモン符号ＥＣＣ訂正手段を搭載していることが多い。
この場合、冗長ビット数は、サブコード数を、一つのサ
ブコードに付加する冗長ビット数にかけた値である。例
えば情報データが１セクタ即ち５１２バイト、シンボル
長８ビットのリード・ソロモン符号による２シンボル訂
正とすると、インタリーブ構成を採ることになり、その
サブコード数は３、冗長はサブコード一つあたり４シン
ボル即ち３２ビット必要なので、全体として９６ビット
（１２バイト）の冗長部が必要である。この値は、ＥＣ
Ｃの為の冗長部を多くは用意できない記録媒体、特に半
導体メモリを使用するファイルシステムには適用し難い
値である。それに対して、例えば、情報データ１セクタ
即ち５１２バイト、シンボル長１０ビットのリード・ソ
ロモン符号による２シンボル訂正とすると、数１より最
大符号長は１０２３シンボルとなり、インタリーブ構成
を採ることなく１セクタのデータに対してＥＣＣ訂正を
行うことができる。この場合、必要な冗長部は４シンボ
ル即ち４０ビット（５バイト）ですむため、先記の様な
記録媒体を用いたファイルシステムに対しても適用が可
能である。また、記録容量あたりのコストの削減にもつ
ながる。

【００１４】しかし、ここで問題となるのは、ファイル
システムのデータ転送が１バイト単位（必ずしも８ビッ
トとは限らない）で固定されており、許容冗長ビット数
や要求される訂正不能率から決められる、誤り訂正符号
のシンボル長、即ちＥＣＣ回路１０３１内のデータ転送
単位と必ずしも一致しないことである。

【００１５】本発明の目的は、半導体メモリを記録媒体
とするファイルシステムのＥＣＣ訂正手段で、インタリ
ーブ構成を採る必要のないように、もしくはインタリー
ブ構成を採る場合でもサブコード数が減少するように、
シンボル長の大きい符号を採用し、必要な冗長ビットを
減らす方法、装置を提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成する為
に、本発明はＥＣＣ訂正手段で、訂正不能率や許容冗長
ビットといった目標仕様によって限定される誤り訂正符
号のシンボル長と、半導体メモリ及びホストから転送さ
れてくるデータの単位ビット数が異なっている場合に、
ホストからのデータの単位ビット数を誤り訂正符号のシ
ンボル長と同値の単位ビット数に変換し、ＥＣＣ生成回
路に転送する手段、及び半導体メモリからのデータの単
位ビット数を誤り訂正符号のシンボル長と同値の単位ビ
ット数に変換し、ＥＣＣ検出回路に転送する手段を用意
する。

【００１７】本発明による装置では、ＥＣＣ訂正手段
で、ホストからの転送データ及び半導体メモリからの転
送データに手を加えて、ＥＣＣ生成回路とＥＣＣ検出回
路内のデータ転送の単位ビット数に変換することによ
り、要求される能力を持った任意のシンボル長の誤り訂
正符号を用いたＥＣＣ訂正手段を採用する自由度を与え
る。

【００１８】

【発明の実施の形態】以下、本発明のデータのエラー訂
正方法及び装置の、記録媒体としてフラッシュメモリを
用いた記録再生装置への適用を実施例として説明する。

【００１９】図１はフラッシュメモリを用いた記録再生
装置（以下、ファイルシステムと呼ぶ）の全体構成図を
示したものである。図１で、フラッシュメモリ１０２は
データの記録あるいは再生を行う記録媒体である。イン
タフェースＬＳＩ１０３はフラッシュメモリ１０２を使
用したファイルシステム１０１における、システムバス
１０６とのインタフェース制御を行うＬＳＩである。マ
イコン１０４はホストよりの命令を解釈し、解釈結果に
応じてフラッシュメモリ１０２へのデータの書き込み
と、フラッシュメモリ１０２からのデータの読み出し、
及びＤＲＡＭ１０５への読み書きを制御する中央処理装
置１０４１を備えたファイルシステム１０１のコントロ
ーラの役割を担っている。ＤＲＡＭ１０５はフラッシュ
メモリ１０２のデータを、インタフェースＬＳＩ１０３
内のＥＣＣ回路１０３１に流す際、データのバッファの
役目を担う補助メモリである。各ユニットは制御信号
線、アドレスバス、データバスによって接続されてい
る。

【００２０】次にインタフェースＬＳＩ１０３の全体構
成について、図２を用いて説明する。システムインタフ
ェース部２０１はホストとの間で取り交わされる命令及
びデータの制御を行うユニットである。マイコンインタ
フェース部２０２はマイコン１０４との間で取り交わさ
れる命令及びデータの制御を行うユニットである。ＤＲ
ＡＭ制御部２０３は、ＤＲＡＭ１０５へ送られる命令、
及びＤＲＡＭ１０５との間で取り交わされるデータの制
御を行うユニットである。フラッシュメモリ制御部２０
４は、フラッシュメモリ１０２へ送られる命令、及びフ
ラッシュメモリ１０２との間で取り交わされるデータの
制御を行うユニットである。ＥＣＣ制御部２０５は、マ
イコン１０４の命令により、システムバス１０６を通し
て入るホストからのデータや、フラッシュメモリ１０２
からのデータを、ＥＣＣ回路１０３１に流し、ＥＣＣ生
成やＥＣＣ検出及びデータの訂正といったＥＣＣ訂正手
段の制御を行うユニットである。

【００２１】ここで、ＥＣＣ訂正の目標仕様を次の様に
設定する。先ず誤り訂正符号として、リード・ソロモン
符号を採用する。ＥＣＣ処理は１セクタ（５１２バイ
ト）単位に行う。訂正能力は２シンボル訂正で、ランダ
ムなエラーに関しては、最低２ビットエラー以上の訂正
能力を持たせる。ランダムな複数バーストエラー訂正は
必ずしも必要無し。冗長データの大きさについては、５
バイト即ち４０ビット以下とする。

【００２２】２シンボル訂正を行う場合、必要な冗長デ
ータは４シンボルである。先に説明した通り、シンボル
長８ビットの３インタリーブ構成を採ると、各サブコー
ドに４シンボルずつの冗長データを付加しなければなら
ないので、目標仕様で挙げた冗長データ５バイトを超え
る冗長データを付加する必要性が生じる。従って、この
目標仕様の場合、非インタリーブ構成を採らなければな
らない。その場合、１セクタ単位でＥＣＣ処理を行うの
で、５１６シンボル（情報データに冗長データを付加し
たデータ長）以上の符号長を持つリード・ソロモン符号
を採用しなければならない。先に示した数１によると、
その条件を満たすためのシンボル長は１０ビット以上で
ある。シンボル長１０ビットの場合、冗長データ４シン
ボルの大きさは４０ビット即ち５バイトで、目標の５ビ
ットを達成できる。

【００２３】以下、ＥＣＣ回路について、シンボル長１
０ビット、２シンボル訂正のリード・ソロモン符号ＥＣ
Ｃと設定し、その機能ブロックを図３、図４、図５を用
いて説明する。

【００２４】図３で、ＥＣＣ生成回路３０１はホストか
らのデータに、誤り訂正符号としてリード・ソロモン符
号を付加するＥＣＣ生成手段を有する回路である。この
回路により、１セクタあたりに、４個のシンボルを付加
したデータ（以下、符号語と呼ぶ）をフラッシュメモリ
１０２に書き込む。ＥＣＣ生成回路３０１内の動作につ
いて、図４を用いて説明する。図４で、ホストからのデ
ータが入力されるまで、１０ビットシフトレジスタ４０
９〜４１２は、全て零にセットされている。クロックが
一回入ると、ホストからのデータを１０ビット単位で回
路に送る。ＥＯＲ４０１で、１０ビットシフトレジスタ
４０９の値との排他的論理和をとり、その値とＥＣＣ生
成多項式の係数４１３〜４１６の乗算を、それぞれ掛算
回路４０５〜４０８で行う。さらにＥＯＲ４０２で、掛
算回路４０５で得られた値と、１クロック前に１０ビッ
トシフトレジスタ４１０にセットされていたの値の、排
他的論理和をとり、その値を１０ビットシフトレジスタ
４０９にセットする。さらに、ＥＯＲ４０３で、掛算回
路４０６で得られた値と、１クロック前に１０ビットシ
フトレジスタ４１１にセットされていたの値の、排他的
論理和をとり、その値を１０ビットシフトレジスタ４１
０にセットする。さらに、ＥＯＲ４０４で、掛算回路４
０７で得られた値と、１クロック前に１０ビットシフト
レジスタ４１２にセットされていたの値の、排他的論理
和をとり、その値を１０ビットシフトレジスタ４１１に
セットする。最後に、掛算回路４０８で得られた値を１
０ビットシフトレジスタ４１２にセットし、一回クロッ
クが入った時の動作を終える。

【００２５】この動作をホストからの入力データの１セ
クタのシンボル数だけ続け、終了後に１０ビットシフト
レジスタ４０９〜４１２にセットされている値が、その
セクタに付加される誤り訂正符号（ＥＣＣ）である。以
上の動作で、データは全て１０ビット単位で動いてお
り、排他的論理和も１０ビットのベクトルとして行われ
ている。また、掛算に関しても１０ビットのベクトルの
乗算を行っている。

【００２６】図３で、ＥＣＣ検出回路３０２は、フラッ
シュメモリ１０２より読み出したデータ（符号語）に誤
り訂正符号として付加されているリード・ソロモン符号
を用いて、読み出しデータの誤りの有無を判断する為の
シンドローム３０２１（Ｓ０〜Ｓ３）を算出する、ＥＣ
Ｃ検出手段を有する回路である。

【００２７】ＥＣＣ検出回路３０２内の動作について、
図５を用いて説明する。図５で、フラッシュメモリ１０
２からのデータが入力されるまで、１０ビットシフトレ
ジスタ５０５〜５０８は、全て零にセットされている。
クロックが一回入ると、フラッシュメモリからのデータ
を１０ビット単位でＥＣＣ検出回路３０２内に送る。Ｅ
ＯＲ５０１〜５０４で、１クロック前にセットされてい
た１０ビットシフトレジスタ５０５〜５０８の値との排
他的論理和をとり、それらとα＾３，α＾２，α＾１，
α＾０（値は１なので掛ける必要はない）との乗算を、
それぞれ掛算回路５１０〜５１２で行う。その結果得ら
れた値を、１０ビットシフトレジスタ５０５〜５０８に
セットして一回クロックが入った時の動作を終える。こ
の動作をフラッシュメモリからの入力データの一つの符
号語のシンボル数（５１６個）だけ続け、終了後に１０
ビットシフトレジスタ５０５〜５０８にセットされてい
る値が、その符号語の誤りの有無をチェックするために
算出されたシンドローム３０２１である。以上の動作
で、データは全て１０ビット単位で動いており、排他的
論理和も１０ビットのベクトルとして行われている。ま
た、掛算に関しても１０ビットのベクトルの乗算を行っ
ている。

【００２８】ＥＣＣ検出手段で算出されるシンドローム
３０２１が全て零である場合は、フラッシュメモリ１０
２から読み出したデータに、エラーが発生していないこ
とを示しており、符号語から冗長データを除いた情報デ
ータのみをホストに転送する。ＥＣＣ検出手段で算出さ
れるシンドローム３０２１に零でない値が含まれる場
合、フラッシュメモリ１０２からの読み出しデータに誤
りが発生したことを示しており、当該データを訂正する
ためのＥＣＣ訂正手段を有したアルゴリズム（誤り位置
多項式係数の算出３０３、誤り値多項式係数の算出３０
４、誤り位置ｉ及び誤り値Ｅｉの算出３０５）を記憶す
るマイコン１０４に、算出されたシンドローム３０２１
を転送する。

【００２９】誤り位置多項式の係数算出アルゴリズム３
０３は、マイコン１０４内のＲＯＭ１０４２に記憶され
ており、ＥＣＣ検出回路３０２で算出されたシンドロー
ム３０２１をアルゴリズム３０３を代入し、誤り位置多
項式の係数３０３１（Δ０〜Δ２）を算出し、その値を
誤り位置ｉ及び誤り値Ｅｉ算出アルゴリズム３０５に転
送する。

【００３０】誤り評価多項式係数の算出アルゴリズム３
０４は、マイコン１０４内のＲＯＭ１０４２記憶されて
おり、ＥＣＣ検出回路３０２より転送されるシンドロー
ム３０２１をアルゴリズム３０４に代入し、誤り評価多
項式の係数３０４１（Φ０〜Φ１）を算出し、その値を
誤り位置ｉ及び誤り値Ｅｉ算出アルゴリズム３０５に転
送する。

【００３１】誤り位置ｉ及び誤り値Ｅｉの算出アルゴリ
ズム３０５は、マイコン１０４内のＲＯＭ１０４２に記
憶されており、誤り位置多項式係数の算出アルゴリズム
３０３から転送される誤り位置多項式係数３０３１、及
び誤り評価多項式係数の算出アルゴリズム３０４から転
送される誤り評価多項式係数３０４１をアルゴリズム３
０５に代入し、誤り位置ｉ及び誤り値Ｅｉ３０５１を算
出し、その値をマイコン１０４に転送し、フラッシュメ
モリ１０２より読み出したデータの訂正を行い、ホスト
に訂正されたデータを転送する。

【００３２】以上が、目標仕様を満たす、シンボル長１
０ビット、２シンボル訂正リード・ソロモン符号ＥＣＣ
の動作の説明であるが、先に記した通り、ＥＣＣ回路１
０３１内のデータ転送は全て１０ビット単位である。Ｅ
ＣＣ訂正に関しては、この場合はソフト訂正でもあり、
また元々１０ビットのシンドローム３０２１を受け取る
ので、データ転送の際のデータの単位ビット数の変換は
必要無いが、ＥＣＣ生成処理の場合、ホストからのデー
タは１６ビット単位で、またＥＣＣ検出処理の場合、フ
ラッシュメモリ１０２からのデータは８ビットで入って
くるので、それぞれ転送されたデータをＥＣＣ回路１０
３１内の転送データの単位ビット数（この場合１０ビッ
ト）に変換する機能を付加する必要がある。

【００３３】以下に、前記の機能を有するエラー訂正器
の一つの実現法を図６、図７、図８、図９、図１０を用
いて説明する。図６は本発明の機能を有する、インタフ
ェースＬＳＩ内のＥＣＣ回路周辺のデータバスを描いた
ブロック図である。図６で、１６→８変換回路６０１は
ホストからの１６ビットのデータを、８ビットのデータ
２個に変換する機能を有した回路である。

【００３４】本発明の機能に関し、先ずＥＣＣ生成処理
時について、図７を用いて説明する。１６ビット単位で
ホストより入って来るデータを、１６→８変換回路６０
１で８ビットのデータ２個に変換する。変換された８ビ
ットのデータを、ＥＣＣ生成回路３０１内のレジスタ７
０１のビット０〜ビット７に、先頭ビットから順にセッ
トする。レジスタ７０１のビット８とビット９はグラウ
ンド（ＧＮＤ７０２，ＧＮＤ７０３）に落とされてお
り、零に固定されている。すなわち、８ビットのデータ
の最後に、零に固定された２ビットのダミーデータを付
け、見掛け上１０ビットのデータとして、ＥＣＣ生成回
路内に転送される。

【００３５】次に、ＥＣＣ検出処理時について、図８、
図９、図１０を用いて説明する。図８はＥＣＣ検出時の
データ転送の様子を示している。データセレクタ８０１
によって、情報データと冗長のＥＣＣデータを切り替え
て、ＥＣＣ検出回路に転送する。情報データについて
は、ＥＣＣ生成時と全く同じダミーデータを付けなけれ
ばならないが、冗長データについては、ダミーデータを
付加せずにＥＣＣ検出回路に流さなければならない。そ
のため、情報データと冗長データは異なったルートを使
い、ＥＣＣ検出回路に転送する。詳しくは以下に説明す
る。先ず、情報データの転送について、図９を用いて説
明する。これは、先にＥＣＣ生成処理時についての動作
と全く同じで、フラッシュメモリから転送された８ビッ
トのデータを、ＥＣＣ検出回路３０２内のレジスタ９０
１のビット０〜ビット７に、先頭ビットから順にセット
する。レジスタ９０１のビット８とビット９はグラウン
ド（ＧＮＤ９０２、ＧＮＤ９０３）に落とされており、
零に固定されている。すなわち、８ビットのデータの最
後に、零に固定された２ビットのダミーデータを付け、
見掛け上１０ビットのデータとして、ＥＣＣ検出回路内
に転送される。次に、冗長のＥＣＣデータの転送につい
て、図８、図１０を用いて説明する。先にも述べたが、
ＥＣＣデータにはダミーをつけるわけにはいかないの
で、情報データとは別のルートでＥＣＣ検出回路に転送
する。フラッシュメモリのデータ転送は８ビット単位な
ので、取り敢えずＤＲＡＭ１０５を通して、マイコン１
０４にデータを転送する。マイコンからは１６ビットの
バスが出ているので、その上位１０ビットに、ＥＣＣデ
ータを先頭から載せ、ＥＣＣ検出回路３０２内のレジス
タ１００１のビット０からビット９にセットする。デー
タバスの下位６ビットについては、ＥＣＣ検出回路に入
らないので、不定値でよい。また、レジスタ１００１の
ビット８とビット９以外は、レジスタ９０１のビット０
からビット７と共用することが可能である。

【００３６】以上のような構成により、ホスト及びフラ
ッシュメモリのデータ転送ビット数と、所望するＥＣＣ
回路１０３１のデータ転送ビット数が異なっている場合
でも、ＥＣＣ回路を実現することが可能である。

【００３７】

【発明の効果】半導体メモリの高集積化に伴い、経年変
化により現れるリテンションエラーは増加すると予測さ
れる。対策としてはＥＣＣ訂正手段が有効であるが、Ｅ
ＣＣの為の冗長部を多くは取れないといった理由により
限定されるＥＣＣ回路の転送データのビット数が、半導
体メモリのそれと一致しない場合もある。本発明はその
ような場合に、ホスト及び半導体メモリのデータを、Ｅ
ＣＣ回路内の転送データビット数に変換し、所望するＥ
ＣＣ回路を設けることを可能とする。

【図面の簡単な説明】

【図１】フラッシュメモリを使用したファイルシステム
のブロック図。

【図２】インタフェースＬＳＩのブロック図。

【図３】シンボル長１０ビット、２シンボル訂正ＥＣＣ
機能のブロック図。

【図４】ＥＣＣ生成回路の説明図。

【図５】ＥＣＣ検出回路の説明図。

【図６】実施例のＥＣＣ回路に出入りするデータバスの
説明図。

【図７】実施例のＥＣＣ生成処理時のデータ転送の説明
図。

【図８】実施例のＥＣＣ検出処理時のデータ転送の説明
図。

【図９】実施例のＥＣＣ検出処理時の情報部分データの
転送の説明図。

【図１０】実施例のＥＣＣ検出処理時のＥＣＣデータの
転送の説明図。

【図１１】データの符号構成図（３インタリーブ構成）
の説明図。

【図１２】データの符号構成図（非インタリーブ構成）
の説明図。

【図１３】２シンボル訂正、３インタリーブ構成ＥＣＣ
の訂正能力（１バーストエラー訂正）の説明図。

【図１４】２シンボル訂正、３インタリーブ構成ＥＣＣ
の訂正能力（２バーストエラー訂正）の説明図。

【図１５】２シンボル訂正、非インタリーブ構成ＥＣＣ
の訂正能力（１バーストエラー訂正）の説明図。

【図１６】２シンボル訂正、非インタリーブ構成ＥＣＣ
の訂正能力（２ビットエラー訂正）の説明図。

【符号の説明】

１０２…フラッシュメモリ、１０３…インタフェースＬＳＩ、１０４…マイコン、３０１…ＥＣＣ生成回路、３０２…ＥＣＣ検出回路、６０１…１６→８変換回路、７０２…ＧＮＤ、７０３…ＧＮＤ、９０２…ＧＮＤ、９０３…ＧＮＤ、１０３１…ＥＣＣ回路、１０４１…ＣＰＵ。

フロントページの続き (72)発明者井上清東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (56)参考文献特開平４−60845（ＪＰ，Ａ) 特開平６−110792（ＪＰ，Ａ) 特開平２−19946（ＪＰ，Ａ) 特開平３−118640（ＪＰ，Ａ) 特開平７−262794（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 G06F 11/10

Claims

(57)【特許請求の範囲】

【請求項１】記録媒体と、ホストよりの命令に従って、
前記記録媒体へのデータの書き込み及び読み出しを制御
する制御回路と、前記記録媒体から読み出されたデータ
の誤りを検出するためのリード・ソロモン符号で構成さ
れる誤り訂正符号を生成するＥＣＣ生成回路とを備えた
記録装置において、前記記憶媒体から読み出されるデータの転送単位である
Ｎバイトに対して、Ｎ≦２ ^ｎ −１を満たす前記誤り訂正
符号のシンボル長ｎを算出し、前記記憶媒体から読み出されたデータに対して、単位ビ
ットが前記誤り符号信号のシンボル長となるようダミー
ビットを付加し、前記ダミービットおよび当該ダミービットが付加された
前記データのビットを前記ＥＣＣ生成回路へ出力し、前記ＥＣＣ生成回路にて、算出された前記シンボル長ｎ
のリード・ソロモン符号で構成される誤り訂正符号を生
成する記録装置。
【請求項２】前記ホストから前記ＥＣＣ生成回路へ転送
されるデータを、単位ビット数が当該データより少ない
複数のデータに変換する変換回路を備えた請求項１に記
載の記録装置。
【請求項３】前記記録媒体は、フラッシュメモリを含む
請求項１に記載の記録装置。
【請求項４】前記ＥＣＣ生成回路は、当該ＥＣＣ生成回
路で演算可能なビット数に応じた数の複数のレジスタを
有し、前記複数のレジスタの一部は、前記記憶媒体から読み出
されたデータのビットがセット可能で、前記複数のレジ
スタの他部は、グランドに接続される請求項１乃至３の
いずれかに記載の記録装置。
【請求項５】さらに、前記記録媒体から読み出されたデ
ータの誤りを、前記ＥＣＣ生成回路にて生成されるる誤
り訂正符号を用いて、検出するＥＣＣ検出回路とを備え
る請求項１乃至４のいずれかに記載の記録装置。
【請求項６】前記記録媒体から前記ＥＣＣ検出回路へ転
送される誤り訂正符号と前記記録媒体から読み出された
データとを切り替えるセレクタを備えた請求項５に記載
の記録装置。
【請求項７】前記ＥＣＣ生成回路は、当該ＥＣＣ生成回
路で演算可能なビット数に応じた数の複数の第１のレジ
スタを有し、前記複数の第１のレジスタの一部は、前記ホストからの
データのビットがセットされ、前記複数の第１のレジス
タの他部は、零がセットされ、前記ＥＣＣ検出回路は、当該ＥＣＣ生成回路で演算可能
なビット数に応じた数の複数の第２のレジスタを有し、前記複数の第２のレジスタの一部は、前記記録媒体から
読み出されたデータのビットがセットされ、前記複数の
第２のレジスタの他部は、零がセットされる請求項５ま
たは６のいずれかに記載の記録装置。
【請求項８】前記記憶媒体から読み出されるデータの転
送単位であるＮバイトは、１セクタである５１２バイト
であり、前記シンボル長は、１０ビットである請求項１乃至７の
いずれかに記載の記録装置。