JP4863681B2 - 半導体記憶装置およびメモリコントローラ - Google Patents
半導体記憶装置およびメモリコントローラ Download PDFInfo
- Publication number
- JP4863681B2 JP4863681B2 JP2005291127A JP2005291127A JP4863681B2 JP 4863681 B2 JP4863681 B2 JP 4863681B2 JP 2005291127 A JP2005291127 A JP 2005291127A JP 2005291127 A JP2005291127 A JP 2005291127A JP 4863681 B2 JP4863681 B2 JP 4863681B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- page data
- data
- buffer memory
- page
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
本発明の第3の視点においては、半導体記憶装置において、1ページ分に相当するとともに、訂正範囲ごとに区分される複数のデータから構成されるページデータ、及び、前記ページデータに含まれる前記複数のデータのそれぞれに対応する誤り訂正符号のそれぞれを含む管理情報、を記憶するメモリと、前記ページデータに含まれる前記複数のデータのそれぞれの内の一のデータ、及び、当該一のデータに対応する一の管理情報に関して、先に前記一の管理情報を前記メモリから読み出し、その後に前記一のデータを前記メモリから読み出して前記一のデータの誤りを訂正するメモリコントローラと、を備えることを特徴とする。
本発明の実施形態1に係る半導体記憶装置について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体記憶装置の構成を模式的に示したブロック図である。図2は、本発明の実施形態1に係る半導体記憶装置におけるフラッシュメモリのメモリ領域のページ単位のデータ形式を模式的に示した概略図である。
本発明の実施形態2に係る半導体記憶装置について図面を用いて説明する。図4は、本発明の実施形態2に係る半導体記憶装置の構成を模式的に示したブロック図である。
10、110 フラッシュメモリ(メモリ)
20、120 メモリコントローラ
21、121 インタフェース回路(第1インタフェース回路)
21a、121a 誤り訂正回路
22 第1バッファメモリ
23、123 外部インタフェース回路(第2インタフェース回路)
24 第2バッファメモリ
121b レジスタ
122 バッファメモリ
Claims (20)
- 1ページ分のページデータが訂正範囲ごとに区分してそれぞれ格納されるデータ領域と、前記ページデータに対応すると共に前記ページデータの誤りを訂正可能な誤り訂正符号を含む管理情報が、訂正範囲ごとに区分してそれぞれ格納される複数の冗長領域とを有するメモリと、
前記データ領域から読み出した1又は区分数より小さい個数の訂正範囲分のページデータを保持する第1バッファメモリと、
前記冗長領域から読み出した1ページ分の管理情報を保持する第2バッファメモリと、
前記1ページ分の前記ページデータの内の一の区分に対応する一のページデータ、及び、前記管理情報の内の前記一の区分に対応する一の管理情報に関して、先に前記一の管理情報を前記メモリから読み出して前記第2バッファメモリに格納し、その後に前記メモリから前記一のページデータを読み出して前記第1バッファメモリに格納する第1インタフェース回路と、
を備え、
前記インタフェース回路は、前記第2バッファメモリに保持された前記管理情報に基づいて、前記第1バッファメモリに保持されたページデータの誤りを発見し、訂正する誤り訂正回路を備えることを特徴とする半導体記憶装置。 - 外部装置と前記第1バッファメモリとのインタフェースを行う第2インタフェース回路を備えることを特徴とする請求項1記載の半導体記憶装置。
- 前記第1インタフェース回路は、前記冗長領域から1ページ分の前記管理情報の全てを読み出して前記第2バッファメモリに保持させた後、前記データ領域から1又は区分数より小さい個数の訂正範囲分のページデータを読み出して前記第1バッファメモリに保持させ、
前記第2インタフェース回路は、前記誤り訂正回路による訂正後、訂正された1訂正範囲分のページデータを前記第1バッファメモリから読み出して前記外部装置に出力することを特徴とする請求項2記載の半導体記憶装置。 - 前記第1バッファメモリは、複数の訂正範囲分のページデータを保持し、
前記第1インタフェース回路は、前記第2インタフェースにて1訂正範囲分のページデータを前記第1バッファメモリから読み出して前記外部装置に出力しているのと並行して、前記データ領域から次の1訂正範囲分のページデータを読み出して前記第1バッファメモリに保持させることを特徴とする請求項3記載の半導体記憶装置。 - 前記メモリは、読み出しの先頭に前記冗長領域が配されるとともに、前記冗長領域の後に前記データ領域が配されるように構成されることを特徴とする請求項1乃至4のいずれか一に記載の半導体記憶装置。
- 前記第2インタフェース回路は、前記第1バッファメモリから読み出した1訂正範囲分のページデータを所定のプロトコルに基づいてパケット化して前記外部装置に出力することを特徴とする請求項2乃至5のいずれか一に記載の半導体記憶装置。
- 前記訂正範囲は、前記第2インタフェース回路にてページデータをパケット化する際に、ページデータを分割せずに一つのパケットに収まる大きさに設定されていることを特徴とする請求項6記載の半導体記憶装置。
- 前記第2インタフェース回路は、USB規格に基づいて前記外部装置と転送を行うことを特徴とする請求項6又は7記載の半導体記憶装置。
- メモリのデータ領域から読み出した1又は区分数より小さい個数の訂正範囲分のページデータを保持する第1バッファメモリと、
前記メモリの冗長領域から読み出した1ページ分の管理情報であって、前記ページデータの誤りを訂正可能な誤り訂正符号を含む管理情報を保持する第2バッファメモリと、
1ページ分の前記ページデータの内の一の区分に対応する一のページデータ、及び、前記管理情報の内の前記一の区分に対応する一の管理情報に関して、先に前記一の管理情報を前記メモリから読み出して前記第2バッファメモリに格納し、その後に前記メモリから前記一のページデータを読み出して前記第1バッファメモリに格納する第1インタフェース回路と、
を備え、
前記第1インタフェース回路は、前記第2バッファメモリに保持された前記管理情報に基づいて、前記第1バッファメモリに保持されたページデータの誤りを発見し、訂正する誤り訂正回路を備えることを特徴とするメモリコントローラ。 - 外部装置と前記第1バッファメモリとのインタフェースを行う第2インタフェース回路を備えることを特徴とする請求項9記載のメモリコントローラ。
- 前記第1インタフェース回路は、前記冗長領域から1ページ分の管理情報の全てを読み出して前記第2バッファメモリに保持させた後、前記データ領域から1又は区分数より小さい個数の訂正範囲分のページデータを読み出して前記第1バッファメモリに保持させ、
前記第2インタフェース回路は、前記誤り訂正回路による訂正後、訂正された1訂正範囲分のページデータを前記第1バッファメモリから読み出して前記外部装置に出力することを特徴とする請求項10記載のメモリコントローラ。 - 前記第1バッファメモリは、複数の訂正範囲分のページデータを保持し、
前記第1インタフェース回路は、前記第2インタフェースにて1訂正範囲分のページデータを前記第1バッファメモリから読み出して前記外部装置に出力しているのと並行して、前記データ領域から次の1訂正範囲分のページデータを読み出して前記第1バッファメモリに保持させることを特徴とする請求項11記載のメモリコントローラ。 - 前記第2インタフェース回路は、前記第1バッファメモリから読み出した1訂正範囲分のページデータを所定のプロトコルに基づいてパケット化して前記外部装置に出力することを特徴とする請求項10乃至12のいずれか一に記載のメモリコントローラ。
- 前記訂正範囲は、前記第2インタフェース回路にてページデータをパケット化する際に、ページデータを分割せずに一つのパケットに収まる大きさに設定されていることを特徴とする請求項13記載のメモリコントローラ。
- 前記第2インタフェース回路は、USB規格に基づいて前記外部装置と転送を行うことを特徴とする請求項13又は14記載のメモリコントローラ。
- 1ページ分に相当するとともに、訂正範囲ごとに区分される複数のデータから構成されるページデータ、及び、前記ページデータに含まれる前記複数のデータのそれぞれに対応する誤り訂正符号のそれぞれを含む管理情報、を記憶するメモリと、
前記ページデータに含まれる前記複数のデータのそれぞれの内の一のデータ、及び、当該一のデータに対応する一の管理情報に関して、先に前記一の管理情報を前記メモリから読み出し、その後に前記一のデータを前記メモリから読み出して前記一のデータの誤りを訂正するメモリコントローラと、
を備える半導体記憶装置。 - 前記メモリコントローラは、前記管理情報のそれぞれを全て前記メモリから読み出し、その後に前記一のデータを読み出すことを特徴とする請求項16記載の半導体記憶装置。
- 前記一のデータを格納する第1のバッファメモリと、
前記一の管理情報を格納する第2のバッファメモリと、
さらに有することを特徴とする請求項17記載の半導体記憶装置。 - 前記第1のバッファメモリは、前記ページデータの1訂正範囲分を記憶することが可能な容量であり、
前記第2のバッファメモリは、前記メモリから読み出された前記管理情報のそれぞれの全てを記憶することが可能な容量であることを特徴とする請求項18記載の半導体記憶装置。 - 前記誤り訂正符号は、前記ページデータの誤りの訂正をすることが可能な誤り訂正符号であることを特徴とする請求項16記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005291127A JP4863681B2 (ja) | 2005-10-04 | 2005-10-04 | 半導体記憶装置およびメモリコントローラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005291127A JP4863681B2 (ja) | 2005-10-04 | 2005-10-04 | 半導体記憶装置およびメモリコントローラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007102460A JP2007102460A (ja) | 2007-04-19 |
JP4863681B2 true JP4863681B2 (ja) | 2012-01-25 |
Family
ID=38029350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005291127A Expired - Fee Related JP4863681B2 (ja) | 2005-10-04 | 2005-10-04 | 半導体記憶装置およびメモリコントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4863681B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4829365B1 (ja) | 2010-05-31 | 2011-12-07 | 株式会社東芝 | データ記憶装置及びデータ書き込み方法 |
JP6797727B2 (ja) * | 2017-03-21 | 2020-12-09 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5884354A (ja) * | 1981-11-16 | 1983-05-20 | Nec Corp | デ−タ処理装置 |
WO1997032253A1 (en) * | 1996-02-29 | 1997-09-04 | Hitachi, Ltd. | Semiconductor memory device having faulty cells |
JP3275697B2 (ja) * | 1996-04-05 | 2002-04-15 | 株式会社日立製作所 | 記録再生装置 |
JPH1097471A (ja) * | 1996-09-20 | 1998-04-14 | Toshiba Corp | メモリデータのエラー訂正方法、及びエラー訂正方式 |
JPH10207726A (ja) * | 1997-01-23 | 1998-08-07 | Oki Electric Ind Co Ltd | 半導体ディスク装置 |
JP2004078902A (ja) * | 2002-06-19 | 2004-03-11 | Tokyo Electron Device Ltd | 記憶装置、メモリ管理方法及びプログラム |
US7065607B2 (en) * | 2002-06-28 | 2006-06-20 | Microsoft Corporation | System and method for implementing a counter |
-
2005
- 2005-10-04 JP JP2005291127A patent/JP4863681B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007102460A (ja) | 2007-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7299399B2 (en) | Method and apparatus for parallelly processing data and error correction code in memory | |
US8438457B2 (en) | Nonvolatile memory apparatus, memory controller, and memory system | |
JP3975245B2 (ja) | 記録再生装置および半導体メモリ | |
US9424126B2 (en) | Memory controller | |
US8234539B2 (en) | Correction of errors in a memory array | |
JP5132687B2 (ja) | メモリにおけるキャッシュを利用した誤り検出及び訂正方法及び装置 | |
US20110029716A1 (en) | System and method of recovering data in a flash storage system | |
JP3272903B2 (ja) | 誤り訂正検出回路と半導体記憶装置 | |
US20080082872A1 (en) | Memory controller, memory system, and data transfer method | |
TW201227296A (en) | Data transmission device, memory control device, and memory system | |
JP2009301194A (ja) | 半導体記憶装置の制御システム | |
US7352622B2 (en) | Data arrangement and data arranging method in storage device | |
JP2010079856A (ja) | 記憶装置およびメモリ制御方法 | |
JP2009282923A (ja) | 半導体記憶装置及び不揮発性メモリ | |
JP4956230B2 (ja) | メモリコントローラ | |
JP4863681B2 (ja) | 半導体記憶装置およびメモリコントローラ | |
JP2009259113A (ja) | 不揮発性メモリ管理装置 | |
JP2009157515A (ja) | 半導体メモリコントローラおよび半導体メモリ | |
JP5363460B2 (ja) | 誤り訂正機能付きコントローラ、誤り訂正機能付き記憶装置、及び誤り訂正機能付きシステム | |
JP6479638B2 (ja) | ビデオサーバ装置およびデータ書き込み/読み出し方法 | |
JP4655034B2 (ja) | メモリコントローラ及びフラッシュメモリシステム並びにフラッシュメモリの制御方法 | |
JP2012003569A (ja) | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 | |
JP4692843B2 (ja) | メモリコントローラ及びフラッシュメモリシステム、並びにフラッシュメモリの制御方法 | |
TWI354999B (en) | Memory module and writing and reading method there | |
JPH11213692A (ja) | メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080916 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110823 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111007 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111108 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111108 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141118 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |