JP2570634B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2570634B2 JP2570634B2 JP6257814A JP25781494A JP2570634B2 JP 2570634 B2 JP2570634 B2 JP 2570634B2 JP 6257814 A JP6257814 A JP 6257814A JP 25781494 A JP25781494 A JP 25781494A JP 2570634 B2 JP2570634 B2 JP 2570634B2
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- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にビットパラレルに入出力される複数ビットのデータ
に対する誤り検出訂正機能を備えた半導体記憶装置に関
する。
特にビットパラレルに入出力される複数ビットのデータ
に対する誤り検出訂正機能を備えた半導体記憶装置に関
する。
【０００２】
【従来の技術】近年、半導体記憶装置はその大容量化に
伴ない、不良メモリセルを含む確率が高くなっており、
その救済技術が必要とされている。この救済技術の１つ
として、ビットパラレルに入出力される複数ビットのデ
ータに対する誤り検出訂正機能（以後ＥＣＣ機能と記
す）があり、実用化されている。図３にＥＣＣ機能を備
えた従来の半導体記憶装置の代表的な一例を示す（ただ
し、図３にはＥＣＣ機能のうちの読出し系のみが示され
ている）。
伴ない、不良メモリセルを含む確率が高くなっており、
その救済技術が必要とされている。この救済技術の１つ
として、ビットパラレルに入出力される複数ビットのデ
ータに対する誤り検出訂正機能（以後ＥＣＣ機能と記
す）があり、実用化されている。図３にＥＣＣ機能を備
えた従来の半導体記憶装置の代表的な一例を示す（ただ
し、図３にはＥＣＣ機能のうちの読出し系のみが示され
ている）。
【０００３】この半導体記憶装置は、ｎビットのデータ
を指定されたアドレスに記憶するメモリセルアレイ１
と、このメモリセルアレイ１に記憶されるｎビットのデ
ータそれぞれと対応するｍビット（ｍは２m −１≧ｎを
満足する整数）のチェックビットを対応するアドレスに
記憶するチェックアドレス用メモリセルアレイ２と、メ
モリセルアレイ１から読出されたデータのうちの所定の
ｎビットのデータを選択する列選択回路３ａとチェック
ビット用メモリセルアレイ２から読出されたチェックビ
ットのうちのメモリセルアレイ１からのｎビットのデー
タと対応するｍビットのチェックビットを選択する列選
択回路３ｂと、これら列選択回路３ａ，３ｂで選択され
たｎビットのデータ及び対応するｍビットのチェックビ
ットのレベルを検出，増幅して出力するセンス増幅回路
４と、メモリセルアレイ１から読出されて選択，センス
増幅されたｎビットのデータＤｒ１〜Ｄｒｎ及びチェッ
クビット用メモリセルアレイ２から読出されて選択，セ
ンス増幅されたｍビットのチェックビットＣ１〜Ｃｍに
対し所定の論理演算処理を行いこのｎビットのデータに
誤りビットが存在するときはその誤りビットと対応する
ビットのみをアクティブレベルとした誤り検出信号Ｅ１
〜Ｅｎを出力する誤り検出回路５と、ＥＸ−ＯＲ型の論
理ゲートＧ６１〜Ｇ６ｎを備え誤り検出信号Ｅ１〜Ｅｎ
に従ってｎビットのデータＤｒ１〜Ｄｒｎに対しその誤
りビットは補正し誤りビット以外のビットはそのまま出
力（Ｄｃ１〜Ｄｃｎ）する誤り訂正回路６と、対応する
データをバッファ増幅して出力するインバータＩＶ１、
及びこのインバータＩＶ１の入力端に接続された抵抗Ｒ
１をそれぞれ含み誤り訂正回路６からのｎビットのデー
タＤｃ１〜Ｄｃｎそれぞれと対応する単位回路７１ｘを
備え、このｎビットのデータＤｃ１〜Ｄｃｎをビットご
とにバッファ増幅して並列（ビットパラレル）に出力す
るデータ出力回路７ｘとを有する構成となっている。
を指定されたアドレスに記憶するメモリセルアレイ１
と、このメモリセルアレイ１に記憶されるｎビットのデ
ータそれぞれと対応するｍビット（ｍは２m −１≧ｎを
満足する整数）のチェックビットを対応するアドレスに
記憶するチェックアドレス用メモリセルアレイ２と、メ
モリセルアレイ１から読出されたデータのうちの所定の
ｎビットのデータを選択する列選択回路３ａとチェック
ビット用メモリセルアレイ２から読出されたチェックビ
ットのうちのメモリセルアレイ１からのｎビットのデー
タと対応するｍビットのチェックビットを選択する列選
択回路３ｂと、これら列選択回路３ａ，３ｂで選択され
たｎビットのデータ及び対応するｍビットのチェックビ
ットのレベルを検出，増幅して出力するセンス増幅回路
４と、メモリセルアレイ１から読出されて選択，センス
増幅されたｎビットのデータＤｒ１〜Ｄｒｎ及びチェッ
クビット用メモリセルアレイ２から読出されて選択，セ
ンス増幅されたｍビットのチェックビットＣ１〜Ｃｍに
対し所定の論理演算処理を行いこのｎビットのデータに
誤りビットが存在するときはその誤りビットと対応する
ビットのみをアクティブレベルとした誤り検出信号Ｅ１
〜Ｅｎを出力する誤り検出回路５と、ＥＸ−ＯＲ型の論
理ゲートＧ６１〜Ｇ６ｎを備え誤り検出信号Ｅ１〜Ｅｎ
に従ってｎビットのデータＤｒ１〜Ｄｒｎに対しその誤
りビットは補正し誤りビット以外のビットはそのまま出
力（Ｄｃ１〜Ｄｃｎ）する誤り訂正回路６と、対応する
データをバッファ増幅して出力するインバータＩＶ１、
及びこのインバータＩＶ１の入力端に接続された抵抗Ｒ
１をそれぞれ含み誤り訂正回路６からのｎビットのデー
タＤｃ１〜Ｄｃｎそれぞれと対応する単位回路７１ｘを
備え、このｎビットのデータＤｃ１〜Ｄｃｎをビットご
とにバッファ増幅して並列（ビットパラレル）に出力す
るデータ出力回路７ｘとを有する構成となっている。
【０００４】次にこの半導体記憶装置のデータ読出し動
作について図４に示された波形図を併せて参照し説明す
る。
作について図４に示された波形図を併せて参照し説明す
る。
【０００５】アドレス信号ＡＤのアドレス値が変化する
と、そのアドレス信号ＡＤのうちの行アドレス信号によ
ってメモリセルアレイ１及びチェックビット用メモリセ
ルアレイ２の指定行のデータが読出され、列選択回路３
ａ，３ｂによってその中から、アドレス信号ＡＤのうち
の列アドレス信号の指定列のｎビットのデータ及び対応
するｍビットのチェックビットが選択される。そしてセ
ンス増幅回路４によって各ビットのレベルが検出されそ
れぞれ所定のレベル（１レベル，０レベル）に増幅され
出力される。このセンス増幅回路４から出力されるｎビ
ットのデータＤｒ１〜Ｄｒｎは誤り検出回路５及び誤り
訂正回路６に、またｍビットのチェックビットＣ１〜Ｃ
ｍは誤り訂正回路５に入力される。
と、そのアドレス信号ＡＤのうちの行アドレス信号によ
ってメモリセルアレイ１及びチェックビット用メモリセ
ルアレイ２の指定行のデータが読出され、列選択回路３
ａ，３ｂによってその中から、アドレス信号ＡＤのうち
の列アドレス信号の指定列のｎビットのデータ及び対応
するｍビットのチェックビットが選択される。そしてセ
ンス増幅回路４によって各ビットのレベルが検出されそ
れぞれ所定のレベル（１レベル，０レベル）に増幅され
出力される。このセンス増幅回路４から出力されるｎビ
ットのデータＤｒ１〜Ｄｒｎは誤り検出回路５及び誤り
訂正回路６に、またｍビットのチェックビットＣ１〜Ｃ
ｍは誤り訂正回路５に入力される。
【０００６】誤り検出回路５は、例えばｎ＝４の場合の
一例として図５に示すような回路となっていて、ＥＸ−
ＯＲ型の論理ゲートＧ５１〜Ｇ５３によって４ビットの
データＤｒ１〜Ｄｒ４と３ビットのチェックビットＣ１
〜Ｃ３とが予め定められた特定の組合せを保っているか
否かを調べてシンドロームＳ１〜Ｓ３を出力し、このシ
ンドロームＳ１〜Ｓ３から、インバータＩＶ５１〜ＩＶ
５７及びＮＡＮＤ型の論理ゲートＧ５４〜Ｇ５７によっ
て４ビットのデータＤｒ１〜Ｄｒ４のうちに誤りビット
があるとその誤りビットのみをアクティブレベルとする
４ビットの誤り検出信号Ｅ１〜Ｅ４を出力する。
一例として図５に示すような回路となっていて、ＥＸ−
ＯＲ型の論理ゲートＧ５１〜Ｇ５３によって４ビットの
データＤｒ１〜Ｄｒ４と３ビットのチェックビットＣ１
〜Ｃ３とが予め定められた特定の組合せを保っているか
否かを調べてシンドロームＳ１〜Ｓ３を出力し、このシ
ンドロームＳ１〜Ｓ３から、インバータＩＶ５１〜ＩＶ
５７及びＮＡＮＤ型の論理ゲートＧ５４〜Ｇ５７によっ
て４ビットのデータＤｒ１〜Ｄｒ４のうちに誤りビット
があるとその誤りビットのみをアクティブレベルとする
４ビットの誤り検出信号Ｅ１〜Ｅ４を出力する。
【０００７】誤り訂正回路６は、論理ゲートＧ６１〜Ｇ
６ｎによって、ｎビットのデータＤｒ１〜Ｄｒｎに誤り
があれば（すなわち、誤り検出信号Ｅ１〜Ｅｎにアクテ
ィブレベルのビットがあれば、図４ではＥ１がアクティ
ブレベル）、その誤りビット（Ｄｒ１）を補正（レベル
反転）して出力（Ｄｃ１）し、その他のビット（元々か
ら正しいビット）はそのまま出力する。誤り訂正回路６
の出力データＤｃ１〜Ｄｃｎはそれぞれ、データ出力回
路７ｘの単位回路７１ｘを経由して外部へ出力される。
６ｎによって、ｎビットのデータＤｒ１〜Ｄｒｎに誤り
があれば（すなわち、誤り検出信号Ｅ１〜Ｅｎにアクテ
ィブレベルのビットがあれば、図４ではＥ１がアクティ
ブレベル）、その誤りビット（Ｄｒ１）を補正（レベル
反転）して出力（Ｄｃ１）し、その他のビット（元々か
ら正しいビット）はそのまま出力する。誤り訂正回路６
の出力データＤｃ１〜Ｄｃｎはそれぞれ、データ出力回
路７ｘの単位回路７１ｘを経由して外部へ出力される。
【０００８】ここで、データ出力回路７ｘの単位回路７
１ｘのインバータＩＶ１は、その負荷容量を充放電して
駆動するためインバータＩＶ１は所定の電流駆動能力を
備えており、このインバータＩＶ１がＣＭＯＳ型である
とデータのレベル変化時に貫通電流が流れ、多ビット並
列出力（ｎが大）の場合には電源線や接地線に大きな電
源電流が流れてその電位変化が生じ、半導体記憶装置内
に誤動作が発生する危険性があるので、インバータＩＶ
１の入力端に抵抗Ｒ１を接続してデータのレベル変化を
ゆるやかにし、貫通電流を抑えたりレベル変化のタイミ
ングをずらすなどして電源電流のピーク値を抑えるよう
にした電源電流低減手段が設けられている。
１ｘのインバータＩＶ１は、その負荷容量を充放電して
駆動するためインバータＩＶ１は所定の電流駆動能力を
備えており、このインバータＩＶ１がＣＭＯＳ型である
とデータのレベル変化時に貫通電流が流れ、多ビット並
列出力（ｎが大）の場合には電源線や接地線に大きな電
源電流が流れてその電位変化が生じ、半導体記憶装置内
に誤動作が発生する危険性があるので、インバータＩＶ
１の入力端に抵抗Ｒ１を接続してデータのレベル変化を
ゆるやかにし、貫通電流を抑えたりレベル変化のタイミ
ングをずらすなどして電源電流のピーク値を抑えるよう
にした電源電流低減手段が設けられている。
【０００９】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、メモリセルアレイ１から読出されたｎビット
のデータ中に誤りビットがあると、このメモリセルアレ
イ１から読出されたｎビットのデータ及びチェックビッ
ト用メモリセルアレイ２から読出されたｍビットのチェ
ックビットから生成された誤り検出信号によってその誤
りビットを補正した後、データのレベル変化をゆるやか
にする電源電流低減手段を備えたデータ出力回路を通し
て外部へ出力する構成となっているので、補正されたデ
ータが外部へ出力されるまでの時間が長くなるという欠
点がある。
装置では、メモリセルアレイ１から読出されたｎビット
のデータ中に誤りビットがあると、このメモリセルアレ
イ１から読出されたｎビットのデータ及びチェックビッ
ト用メモリセルアレイ２から読出されたｍビットのチェ
ックビットから生成された誤り検出信号によってその誤
りビットを補正した後、データのレベル変化をゆるやか
にする電源電流低減手段を備えたデータ出力回路を通し
て外部へ出力する構成となっているので、補正されたデ
ータが外部へ出力されるまでの時間が長くなるという欠
点がある。
【００１０】本発明の目的は、補正されたデータが外部
へ出力される時間を短縮することができる半導体記憶装
置を提供することにある。
へ出力される時間を短縮することができる半導体記憶装
置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、ｎビットのデータを指定されたアドレスに記憶する
メモリセルアレイと、このメモリセルアレイに記憶され
るｎビットのデータそれぞれと対応する所定ビット数の
チェックビットを対応するアドレスに記憶するチェック
ビット用メモリセルアレイと、前記メモリセルアレイ及
びチェックビット用メモリセルアレイから読出されたｎ
ビットのデータ及び対応するチェックビットに対して所
定の論理演算処理を行い、前記ｎビットのデータに誤り
ビットが存在するときにはその誤りビットと対応するビ
ットのみをアクティブレベルとした誤り検出信号を出力
する誤り検出回路と、前記メモリセルアレイから読出さ
れたｎビットのデータに対し前記誤り検出信号に従って
その誤りビットは補正し誤りビット以外のビットはその
まま出力する誤り訂正回路と、この誤り訂正回路からの
ｎビットのデータをビットごとにバッファ増幅して並列
に出力すると共にこのｎビットのデータの並列出力に伴
う電源電流の低減手段を備えたデータ出力回路とを有す
る半導体記憶装置において、前記データ出力回路に、前
記誤り検出信号のアクティブレベルのビットと対応する
電源電流の低減手段を無効化する電源電流低減無効化手
段を設けて構成される。
は、ｎビットのデータを指定されたアドレスに記憶する
メモリセルアレイと、このメモリセルアレイに記憶され
るｎビットのデータそれぞれと対応する所定ビット数の
チェックビットを対応するアドレスに記憶するチェック
ビット用メモリセルアレイと、前記メモリセルアレイ及
びチェックビット用メモリセルアレイから読出されたｎ
ビットのデータ及び対応するチェックビットに対して所
定の論理演算処理を行い、前記ｎビットのデータに誤り
ビットが存在するときにはその誤りビットと対応するビ
ットのみをアクティブレベルとした誤り検出信号を出力
する誤り検出回路と、前記メモリセルアレイから読出さ
れたｎビットのデータに対し前記誤り検出信号に従って
その誤りビットは補正し誤りビット以外のビットはその
まま出力する誤り訂正回路と、この誤り訂正回路からの
ｎビットのデータをビットごとにバッファ増幅して並列
に出力すると共にこのｎビットのデータの並列出力に伴
う電源電流の低減手段を備えたデータ出力回路とを有す
る半導体記憶装置において、前記データ出力回路に、前
記誤り検出信号のアクティブレベルのビットと対応する
電源電流の低減手段を無効化する電源電流低減無効化手
段を設けて構成される。
【００１２】また、データ出力回路にｎビットのデータ
それぞれと対応する単位回路を備え、この単位回路が、
対応するデータをバッファ増幅して出力するインバータ
回路と、このインバータ回路の入力端に接続された入力
データのレベル変化をなだらかにする電源電流の低減手
段の抵抗と、誤り検出信号の対応するビットがアクティ
ブレベルのとき前記抵抗を短絡状態とする電源電流低減
無効化手段のトランスファゲートとを備えて構成され
る。
それぞれと対応する単位回路を備え、この単位回路が、
対応するデータをバッファ増幅して出力するインバータ
回路と、このインバータ回路の入力端に接続された入力
データのレベル変化をなだらかにする電源電流の低減手
段の抵抗と、誤り検出信号の対応するビットがアクティ
ブレベルのとき前記抵抗を短絡状態とする電源電流低減
無効化手段のトランスファゲートとを備えて構成され
る。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１の実施例を示す回路図で
ある。
説明する。図１は本発明の第１の実施例を示す回路図で
ある。
【００１４】この実施例が図３に示された従来の半導体
記憶装置と相違する点は、データ出力回路７ｘの単位回
路７１ｘそれぞれに、対応する誤り検出信号（Ｅ１〜Ｅ
ｎのうちの１つ）をレベル反転するインバータＩＶ２
と、このインバータＩＶ２の出力信号及び対応する誤り
検出信号によりオン，オフ制御されこの対応する誤り検
出信号がアクティブレベルのときオン（導通）状態とな
って抵抗Ｒ１の両端間を短絡するトランスファゲートＴ
Ｇ１とを設けて単位回路７１とし、これら単位回路７１
を備えたデータ出力回路を７とし、誤り検出信号Ｅ１〜
Ｅｎのアクティブレベルのビットと対応する単位回路７
１の抵抗Ｒ１からなる電源電流の低減手段を、トランス
ファゲートＴＧ１及びインバータＩＶ２からなる電源電
流低減無効果手段によって無効果するようにした点にあ
る。
記憶装置と相違する点は、データ出力回路７ｘの単位回
路７１ｘそれぞれに、対応する誤り検出信号（Ｅ１〜Ｅ
ｎのうちの１つ）をレベル反転するインバータＩＶ２
と、このインバータＩＶ２の出力信号及び対応する誤り
検出信号によりオン，オフ制御されこの対応する誤り検
出信号がアクティブレベルのときオン（導通）状態とな
って抵抗Ｒ１の両端間を短絡するトランスファゲートＴ
Ｇ１とを設けて単位回路７１とし、これら単位回路７１
を備えたデータ出力回路を７とし、誤り検出信号Ｅ１〜
Ｅｎのアクティブレベルのビットと対応する単位回路７
１の抵抗Ｒ１からなる電源電流の低減手段を、トランス
ファゲートＴＧ１及びインバータＩＶ２からなる電源電
流低減無効果手段によって無効果するようにした点にあ
る。
【００１５】次に、この実施例の動作について図２に示
された波形図を併せて参照し説明する。
された波形図を併せて参照し説明する。
【００１６】誤り検出回路５によって誤り検出信号Ｅ１
〜Ｅｎが出力され、誤り訂正回路において、この誤り検
出信号Ｅ１〜Ｅｎに従ってｎビットのデータＤｒ１〜Ｄ
ｒｎの誤りビットが補正されるまでの動作は従来例と同
様であるので、その説明は省略する。
〜Ｅｎが出力され、誤り訂正回路において、この誤り検
出信号Ｅ１〜Ｅｎに従ってｎビットのデータＤｒ１〜Ｄ
ｒｎの誤りビットが補正されるまでの動作は従来例と同
様であるので、その説明は省略する。
【００１７】誤り訂正回路６をそのまま通過した元々か
ら正しいデータ（図２ではＤｃ２〜Ｄｃｎ）はデータ出
力回路７の対応する単位回路７１に入力され、このと
き、誤り検出信号の対応するビット（Ｅ２〜Ｅｎ）はイ
ンアクティブレベルであるのでそのトランスファゲート
ＴＧ１はオフ（開放）状態であり、電源電流低減手段の
抵抗Ｒ１を通過してインバータＩＶ１でバッファ増幅さ
れて外部へ出力される。
ら正しいデータ（図２ではＤｃ２〜Ｄｃｎ）はデータ出
力回路７の対応する単位回路７１に入力され、このと
き、誤り検出信号の対応するビット（Ｅ２〜Ｅｎ）はイ
ンアクティブレベルであるのでそのトランスファゲート
ＴＧ１はオフ（開放）状態であり、電源電流低減手段の
抵抗Ｒ１を通過してインバータＩＶ１でバッファ増幅さ
れて外部へ出力される。
【００１８】一方、誤り訂正回路６によって補正された
ビット（Ｄｃ１）もデータ出力回路７の対応する単位回
路７１に入力されるが、このとき誤り検出信号の対応す
るビット（Ｅ１）はアクティブレベルであるのでそのト
ランスファゲートＴＧ１はオン（導通）状態にあり、電
源電流低減手段の抵抗Ｒ１を通過しないでオン状態のト
ランスファゲートＧ１を通して直接インバータＩＶ１に
入力され、このインバータＩＶ１でバッファ増幅されて
外部へ出力される。従って、抵抗Ｒ１を通過しない分、
外部へのデータ出力の時間が短縮される（図２の時間
ｔ）。
ビット（Ｄｃ１）もデータ出力回路７の対応する単位回
路７１に入力されるが、このとき誤り検出信号の対応す
るビット（Ｅ１）はアクティブレベルであるのでそのト
ランスファゲートＴＧ１はオン（導通）状態にあり、電
源電流低減手段の抵抗Ｒ１を通過しないでオン状態のト
ランスファゲートＧ１を通して直接インバータＩＶ１に
入力され、このインバータＩＶ１でバッファ増幅されて
外部へ出力される。従って、抵抗Ｒ１を通過しない分、
外部へのデータ出力の時間が短縮される（図２の時間
ｔ）。
【００１９】また、電源電流低減手段の抵抗Ｒ１を通過
しなくても、誤り訂正回路６によって補正されるビット
はｎビットのうちの極めてわずか（例えば１ビット）で
あり、この補正されたビットが単位回路７１でレベル変
化するタイミングでは、その他の大多数の元々から正し
いビットは有効状態の電源電流低減手段（抵抗Ｒ１）を
備えた単位回路７１でそのレベル変化を完了しているの
で、この補正されたビットの単位回路７１におけるレベ
ル変化による電源電流の増加は極めてわずかであり、誤
動作が発生するような電源線，接地線のレベル変動が生
じることはない。
しなくても、誤り訂正回路６によって補正されるビット
はｎビットのうちの極めてわずか（例えば１ビット）で
あり、この補正されたビットが単位回路７１でレベル変
化するタイミングでは、その他の大多数の元々から正し
いビットは有効状態の電源電流低減手段（抵抗Ｒ１）を
備えた単位回路７１でそのレベル変化を完了しているの
で、この補正されたビットの単位回路７１におけるレベ
ル変化による電源電流の増加は極めてわずかであり、誤
動作が発生するような電源線，接地線のレベル変動が生
じることはない。
【００２０】
【００２１】
【００２２】この実施例においては、抵抗Ｒ１による電
源電流低減手段に対しこれを無効化する手段を設けた場
合について述べたが、その他の電源電流低減手段に対し
ても同様に本発明を適用することができる。
源電流低減手段に対しこれを無効化する手段を設けた場
合について述べたが、その他の電源電流低減手段に対し
ても同様に本発明を適用することができる。
【００２３】
【発明の効果】以上説明したように本発明は、データ出
力回路の単位回路それぞれに、誤り検出信号の対応する
ビットがアクティブレベルのときは電源電流低減手段を
無効化してこれを通さないで直接出力段のインバータに
対応するデータを伝達する電源電流低減無効化手段を設
けた構成とすることにより、補正されたデータが外部へ
出力される時間を、電源電流低減手段を通さない分、短
縮することができる効果がある。
力回路の単位回路それぞれに、誤り検出信号の対応する
ビットがアクティブレベルのときは電源電流低減手段を
無効化してこれを通さないで直接出力段のインバータに
対応するデータを伝達する電源電流低減無効化手段を設
けた構成とすることにより、補正されたデータが外部へ
出力される時間を、電源電流低減手段を通さない分、短
縮することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
【図４】図３に示された半導体記憶装置の動作を説明す
るための各部信号の波形図である。
るための各部信号の波形図である。
【図５】図３に示された半導体記憶装置の誤り検出回路
部分の回路図である。
部分の回路図である。
１ メモリセルアレイ ２ チェックビット用メモリセルアレイ ３ａ，３ｂ 列選択回路 ４ センス増幅回路 ５ 誤り検出回路 ６ 誤り訂正回路 ７，７ｘ データ出力回路 ７１ 単位回路 Ｇ５１〜Ｇ５７，Ｇ６１〜Ｇ６ｎ 論理ゲート ＩＶ１〜ＩＶ２，ＩＶ５１〜ＩＶ５７ インバータ Ｒ１ 抵抗 ＴＧ１ トランスファゲート
Claims (2)
- 【請求項１】 ｎビットのデータを指定されたアドレス
に記憶するメモリセルアレイと、このメモリセルアレイ
に記憶されるｎビットのデータそれぞれと対応する所定
ビット数のチェックビットを対応するアドレスに記憶す
るチェックビット用メモリセルアレイと、前記メモリセ
ルアレイ及びチェックビット用メモリセルアレイから読
出されたｎビットのデータ及び対応するチェックビット
に対して所定の論理演算処理を行い、前記ｎビットのデ
ータに誤りビットが存在するときにはその誤りビットと
対応するビットのみをアクティブレベルとした誤り検出
信号を出力する誤り検出回路と、前記メモリセルアレイ
から読出されたｎビットのデータに対し前記誤り検出信
号に従ってその誤りビットは補正し誤りビット以外のビ
ットはそのまま出力する誤り訂正回路と、この誤り訂正
回路からのｎビットのデータをビットごとにバッファ増
幅して並列に出力すると共にこのｎビットのデータの並
列出力に伴う電源電流の低減手段を備えたデータ出力回
路とを有する半導体記憶装置において、前記データ出力
回路に、前記誤り検出信号のアクティブレベルのビット
と対応する電源電流の低減手段を無効化する電源電流低
減無効果手段を設けたことを特徴とする半導体記憶装
置。 - 【請求項２】 データ出力回路にｎビットのデータそれ
ぞれと対応する単位回路を備え、この単位回路が、対応
するデータをバッファ増幅して出力するインバータ回路
と、このインバータ回路の入力端に接続された入力デー
タのレベル変化をなだらかにする電源電流の低減手段の
抵抗と、誤り検出信号の対応するビットがアクティブレ
ベルのとき前記抵抗を短絡状態とする電源電流低減無効
化手段のトランスファゲートとを備えて構成された請求
項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6257814A JP2570634B2 (ja) | 1994-10-24 | 1994-10-24 | 半導体記憶装置 |
| US08/546,983 US5604703A (en) | 1994-10-24 | 1995-10-23 | Semiconductor memory device with error check-correction function permitting reduced read-out time |
| KR1019950037563A KR0183379B1 (ko) | 1994-10-24 | 1995-10-24 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6257814A JP2570634B2 (ja) | 1994-10-24 | 1994-10-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08124399A JPH08124399A (ja) | 1996-05-17 |
| JP2570634B2 true JP2570634B2 (ja) | 1997-01-08 |
Family
ID=17311498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6257814A Expired - Lifetime JP2570634B2 (ja) | 1994-10-24 | 1994-10-24 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5604703A (ja) |
| JP (1) | JP2570634B2 (ja) |
| KR (1) | KR0183379B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3272903B2 (ja) * | 1995-03-16 | 2002-04-08 | 株式会社東芝 | 誤り訂正検出回路と半導体記憶装置 |
| JPH1092193A (ja) * | 1996-09-19 | 1998-04-10 | Toshiba Corp | 半導体記憶装置 |
| US6360347B1 (en) * | 1999-05-18 | 2002-03-19 | Advanced Micro Devices, Inc. | Error correction method for a memory device |
| US6957378B2 (en) * | 2001-06-04 | 2005-10-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| KR20030008863A (ko) * | 2001-07-20 | 2003-01-29 | 엘지전자 주식회사 | 넘버 세븐 신호망의 에스씨씨피 총괄명 번역 방법 |
| JP2004246754A (ja) * | 2003-02-17 | 2004-09-02 | Renesas Technology Corp | 半導体記憶装置およびその制御装置 |
| US7099221B2 (en) | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| US20060010339A1 (en) * | 2004-06-24 | 2006-01-12 | Klein Dean A | Memory system and method having selective ECC during low power refresh |
| US7340668B2 (en) * | 2004-06-25 | 2008-03-04 | Micron Technology, Inc. | Low power cost-effective ECC memory system and method |
| US7116602B2 (en) * | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| US6965537B1 (en) * | 2004-08-31 | 2005-11-15 | Micron Technology, Inc. | Memory system and method using ECC to achieve low power refresh |
| JP4547313B2 (ja) * | 2005-08-01 | 2010-09-22 | 株式会社日立製作所 | 半導体記憶装置 |
| US7894289B2 (en) * | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
| US7900120B2 (en) * | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
| US7697332B2 (en) * | 2007-12-13 | 2010-04-13 | Alcatel Lucent | Placement and routing of ECC memory devices for improved signal timing |
| US20090168573A1 (en) * | 2007-12-31 | 2009-07-02 | Ming Zhang | Adaptive memory array voltage adjustment |
| CN101930402B (zh) * | 2009-06-23 | 2012-10-24 | 北京兆易创新科技有限公司 | 具有检错/纠错电路的非挥发存储器及其读写方法 |
| US8934311B2 (en) * | 2011-09-06 | 2015-01-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of screening a weak bit and repairing the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5195099A (en) * | 1989-04-11 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having improved error correcting circuit |
| JPH0387000A (ja) * | 1989-08-30 | 1991-04-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1994
- 1994-10-24 JP JP6257814A patent/JP2570634B2/ja not_active Expired - Lifetime
-
1995
- 1995-10-23 US US08/546,983 patent/US5604703A/en not_active Expired - Fee Related
- 1995-10-24 KR KR1019950037563A patent/KR0183379B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5604703A (en) | 1997-02-18 |
| KR0183379B1 (ko) | 1999-04-15 |
| KR960015600A (ko) | 1996-05-22 |
| JPH08124399A (ja) | 1996-05-17 |
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|---|---|---|---|
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