JPH1092193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1092193A JPH1092193A JP24739796A JP24739796A JPH1092193A JP H1092193 A JPH1092193 A JP H1092193A JP 24739796 A JP24739796 A JP 24739796A JP 24739796 A JP24739796 A JP 24739796A JP H1092193 A JPH1092193 A JP H1092193A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置において、不良アド
レスを検知する信号ＨＩＴの立ち上がりが遅いため、正
常アドレスを選択した場合に比べて読み出し時間が長く
なるという問題があった。 【解決手段】 不良アドレスを検知する信号ＨＩＴの立
ち上がりをうけて、読み出し電位ノード（ＶSAノード1,
2 ）と基準電位ノード（ＶREF ノード1,2 ）のイコライ
ズを行い、冗長メモリセル読み出し時の読み出し時間の
短縮を行う。また、ＡＴＤ回路を有する不揮発性半導体
記憶装置において、読み出し電位ノードと基準電位ノー
ドとのイコライズ時間を別個に設定することにより、本
体メモリセル読み出し時の読み出し時間の短縮も行う。
レスを検知する信号ＨＩＴの立ち上がりが遅いため、正
常アドレスを選択した場合に比べて読み出し時間が長く
なるという問題があった。 【解決手段】 不良アドレスを検知する信号ＨＩＴの立
ち上がりをうけて、読み出し電位ノード（ＶSAノード1,
2 ）と基準電位ノード（ＶREF ノード1,2 ）のイコライ
ズを行い、冗長メモリセル読み出し時の読み出し時間の
短縮を行う。また、ＡＴＤ回路を有する不揮発性半導体
記憶装置において、読み出し電位ノードと基準電位ノー
ドとのイコライズ時間を別個に設定することにより、本
体メモリセル読み出し時の読み出し時間の短縮も行う。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型トランジス
タを記憶素子として用いた、データ読み出しの可能な半
導体記憶装置に関するものである。
タを記憶素子として用いた、データ読み出しの可能な半
導体記憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置のデータのアクセ
ス方法を、電気的にデータの消去、書込みを行うＥＥＰ
ＲＯＭを用いて説明する。電気的にデータの消去、書込
みを行うＥＥＰＲＯＭにおいては、データの読み出し時
にセンス増幅回路において、セルデータの“１”もしく
は、“０”に対応した読み出し電位ＶSA1 、ＶSA0 と、
基準電位ＶREF との比較判断結果により、“１”もしく
は、“０”データが読み出される。
ス方法を、電気的にデータの消去、書込みを行うＥＥＰ
ＲＯＭを用いて説明する。電気的にデータの消去、書込
みを行うＥＥＰＲＯＭにおいては、データの読み出し時
にセンス増幅回路において、セルデータの“１”もしく
は、“０”に対応した読み出し電位ＶSA1 、ＶSA0 と、
基準電位ＶREF との比較判断結果により、“１”もしく
は、“０”データが読み出される。
【０００３】電気的にデータの消去を行うＥＥＰＲＯＭ
のメモリセルとして使用される不揮発性トランジスタは
図７に示すように２層の多結晶シリコンで形成され、第
１層目の多結晶シリコン層により浮遊ゲート７０１が、
第２層目の多結晶シリコン層により制御ゲート７０２が
それぞれ構成されている。７０３はソース、７０４はド
レイン、７０５はシリコン基板、７０６はコンタクトホ
ールであり、７０７はＡｌで形成されたデータ線であ
り、コンタクトホール７０６を通して、ドレイン７０４
に接続される。このような構造のメモリセルにおけるデ
ータの書込み、読み出しおよび消去動作を以下に簡便に
説明する。
のメモリセルとして使用される不揮発性トランジスタは
図７に示すように２層の多結晶シリコンで形成され、第
１層目の多結晶シリコン層により浮遊ゲート７０１が、
第２層目の多結晶シリコン層により制御ゲート７０２が
それぞれ構成されている。７０３はソース、７０４はド
レイン、７０５はシリコン基板、７０６はコンタクトホ
ールであり、７０７はＡｌで形成されたデータ線であ
り、コンタクトホール７０６を通して、ドレイン７０４
に接続される。このような構造のメモリセルにおけるデ
ータの書込み、読み出しおよび消去動作を以下に簡便に
説明する。
【０００４】書込み動作は、ドレイン電位ＶD を８Ｖ、
制御ゲート電位ＶCGを５Ｖ、ソース電位ＶS を０Ｖにそ
れぞれ設定し、浮遊ゲートにホットエレクトロンを注入
することにより行われる。読み出し動作は、制御ゲート
電位ＶCGを５Ｖ、ドレイン電位ＶD を１Ｖ、ソース電位
ＶS を０Ｖにそれぞれ設定することにより行われる。こ
のとき、メモリセルの記憶データが“０”（書込み状
態）ではソース、ドレイン間には電流がほとんど流れ
ず、記憶データが“１”（消去状態）ではソース、ドレ
イン間に、１００μＡ程度のセル電流が流れる。
制御ゲート電位ＶCGを５Ｖ、ソース電位ＶS を０Ｖにそ
れぞれ設定し、浮遊ゲートにホットエレクトロンを注入
することにより行われる。読み出し動作は、制御ゲート
電位ＶCGを５Ｖ、ドレイン電位ＶD を１Ｖ、ソース電位
ＶS を０Ｖにそれぞれ設定することにより行われる。こ
のとき、メモリセルの記憶データが“０”（書込み状
態）ではソース、ドレイン間には電流がほとんど流れ
ず、記憶データが“１”（消去状態）ではソース、ドレ
イン間に、１００μＡ程度のセル電流が流れる。
【０００５】消去動作は、制御ゲート電位ＶCGを０Ｖ、
ドレイン電位ＶD をフローティングとし、ソースに高電
位、例えば１２Ｖを印加する。このとき、浮遊ゲート中
のエレクトロンはトンネル効果によりソースに引き抜か
れる。
ドレイン電位ＶD をフローティングとし、ソースに高電
位、例えば１２Ｖを印加する。このとき、浮遊ゲート中
のエレクトロンはトンネル効果によりソースに引き抜か
れる。
【０００６】このような不揮発性トランジスタをメモリ
セルとする不揮発性半導体記憶装置の構成を図８に示
す。図８において本体メモリセルアレイＭＡＩＮＡＲＹ
はマトリックス状に配置されたｍ×ｎ個のメモリセルＣ
Ａ11〜ＣＡmnより構成されている。各メモリセルＣＡij
（i ＝１，…ｍ、j ＝１，…ｎ）は図７に示したような
不揮発性トランジスタである。そして、同一行（例えば
k 行）に配置されたｎ個のメモリセルＣＡk1，…ＣＡkn
の制御ゲートはｍ本のワード線ＷＬ1 ，…ＷＬmのうち
の対応する１本のワード線ＷＬk に共通に接続される。
また同一列（例えばh 列）に配置されたｍ個のメモリセ
ルＣＡ1h，…ＣＡmhのドレインはｎ本のデータ線ＤＬ1
，…ＤＬn のうちの対応する１本のデータ線ＤＬh に
共通に接続される。そして、各メモリセルＣＡijのソー
スは図示しないセルソース電位供給回路から出力される
消去時は高電位、それ以外はＶSSとなるセルソース電位
ＣＥＬＳＯＵが供給されている。一方、冗長メモリセル
アレイＲＤＡＲＹはマトリックス状に配置されたｎ個の
メモリセルＣＲＤ1 〜ＣＲＤn より構成されている。各
メモリセルアレイの制御ゲートは、冗長メモリセル用ワ
ード線ＷＬＲＤに共通に接続されている。
セルとする不揮発性半導体記憶装置の構成を図８に示
す。図８において本体メモリセルアレイＭＡＩＮＡＲＹ
はマトリックス状に配置されたｍ×ｎ個のメモリセルＣ
Ａ11〜ＣＡmnより構成されている。各メモリセルＣＡij
（i ＝１，…ｍ、j ＝１，…ｎ）は図７に示したような
不揮発性トランジスタである。そして、同一行（例えば
k 行）に配置されたｎ個のメモリセルＣＡk1，…ＣＡkn
の制御ゲートはｍ本のワード線ＷＬ1 ，…ＷＬmのうち
の対応する１本のワード線ＷＬk に共通に接続される。
また同一列（例えばh 列）に配置されたｍ個のメモリセ
ルＣＡ1h，…ＣＡmhのドレインはｎ本のデータ線ＤＬ1
，…ＤＬn のうちの対応する１本のデータ線ＤＬh に
共通に接続される。そして、各メモリセルＣＡijのソー
スは図示しないセルソース電位供給回路から出力される
消去時は高電位、それ以外はＶSSとなるセルソース電位
ＣＥＬＳＯＵが供給されている。一方、冗長メモリセル
アレイＲＤＡＲＹはマトリックス状に配置されたｎ個の
メモリセルＣＲＤ1 〜ＣＲＤn より構成されている。各
メモリセルアレイの制御ゲートは、冗長メモリセル用ワ
ード線ＷＬＲＤに共通に接続されている。
【０００７】アドレスバッファ８０１は外部アドレス信
号Ａinを入力に持ち、ロウアドレスとカラムアドレスを
それぞれロウデコーダ８０２、カラムデコーダ８０３に
送出する。
号Ａinを入力に持ち、ロウアドレスとカラムアドレスを
それぞれロウデコーダ８０２、カラムデコーダ８０３に
送出する。
【０００８】なお、上記ｍ本のワード線ＷＬ1 ，…ＷＬ
m の選択は、ロウデコーダ８０２によって行われ、ロウ
アドレスに対応する１本のワード線が選択される。一
方、ｎ本のデータ線ＤＬ1 ，…ＤＬn の選択はカラムデ
コーダ８０３によって行われ、カラムアドレスに対応す
る１本のデータ線ＤＬj （j ＝１，…ｎ）に接続された
トランスファゲートＣＴj を選択することによって行
う。すなわち、カラムアドレスに対応するデータ線に接
続されたトランスファゲートのみをオンさせることによ
ってデータ線が選択される。また、各データ線ＤＬj
（j ＝１，…ｎ）は対応するトランスファゲートＣＴj
を介して読み出し電位発生回路（以下Ｓ／Ａ回路と称す
る）８０４に接続されている。このＳ／Ａ回路８０４は
データ読み出しの際には選択されたメモリセルのドレイ
ンに所定の電位（例えば図７に示すトランジスタからな
るメモリセルでは１Ｖ）を印加するとともに、選択され
たメモリセルを流れる電流に応じた読み出し電位ＶSAを
発生する。この読み出し電位ＶSAは、セルデータの値
“１”、“０”に対応した電位ＶSA1 、ＶSA0 を入力電
位としてカレントミラー型増幅回路（以下Ｃ／Ｍ増幅回
路と称する）８０５に入力される。
m の選択は、ロウデコーダ８０２によって行われ、ロウ
アドレスに対応する１本のワード線が選択される。一
方、ｎ本のデータ線ＤＬ1 ，…ＤＬn の選択はカラムデ
コーダ８０３によって行われ、カラムアドレスに対応す
る１本のデータ線ＤＬj （j ＝１，…ｎ）に接続された
トランスファゲートＣＴj を選択することによって行
う。すなわち、カラムアドレスに対応するデータ線に接
続されたトランスファゲートのみをオンさせることによ
ってデータ線が選択される。また、各データ線ＤＬj
（j ＝１，…ｎ）は対応するトランスファゲートＣＴj
を介して読み出し電位発生回路（以下Ｓ／Ａ回路と称す
る）８０４に接続されている。このＳ／Ａ回路８０４は
データ読み出しの際には選択されたメモリセルのドレイ
ンに所定の電位（例えば図７に示すトランジスタからな
るメモリセルでは１Ｖ）を印加するとともに、選択され
たメモリセルを流れる電流に応じた読み出し電位ＶSAを
発生する。この読み出し電位ＶSAは、セルデータの値
“１”、“０”に対応した電位ＶSA1 、ＶSA0 を入力電
位としてカレントミラー型増幅回路（以下Ｃ／Ｍ増幅回
路と称する）８０５に入力される。
【０００９】一方、ダミーセルアレイＶＥＲＦＡＲＹは
ｍ個のダミーセルＤＣ1 〜ＤＣm からなる。このダミー
セルＤＣi （i ＝１，…ｍ）はメモリセルＣＡijと同様
の不揮発性トランジスタであって、その制御ゲートは、
対応するワード線ＷＬi に接続され、そのドレインはダ
ミーデータ線ＶＲＥＦＢＵＳに接続され、そのソースに
は電位ＶCELSOUが接続されている。ダミーデータ線ＶＲ
ＥＦＢＵＳは基準電位発生回路８０６に接続される。こ
の基準電位発生回路８０６はデータ読み出しの際に選択
されたダミーセルのドレインにダミーデータ線ＶＲＥＦ
ＢＵＳを介して所定の電位を供給するとともに、データ
読み出し時の基準電位ＶREF をＣ／Ｍ増幅回路８０５に
送出する。出力回路８０７はＣ／Ｍ増幅回路８０５から
送出される電位に基づいて、選択されたメモリセルのデ
ータを外部に出力する。
ｍ個のダミーセルＤＣ1 〜ＤＣm からなる。このダミー
セルＤＣi （i ＝１，…ｍ）はメモリセルＣＡijと同様
の不揮発性トランジスタであって、その制御ゲートは、
対応するワード線ＷＬi に接続され、そのドレインはダ
ミーデータ線ＶＲＥＦＢＵＳに接続され、そのソースに
は電位ＶCELSOUが接続されている。ダミーデータ線ＶＲ
ＥＦＢＵＳは基準電位発生回路８０６に接続される。こ
の基準電位発生回路８０６はデータ読み出しの際に選択
されたダミーセルのドレインにダミーデータ線ＶＲＥＦ
ＢＵＳを介して所定の電位を供給するとともに、データ
読み出し時の基準電位ＶREF をＣ／Ｍ増幅回路８０５に
送出する。出力回路８０７はＣ／Ｍ増幅回路８０５から
送出される電位に基づいて、選択されたメモリセルのデ
ータを外部に出力する。
【００１０】前記本体メモリセルアレイＭＡＩＮＡＲＹ
に不良があった場合、不良セルのアドレスＲＤＡｄｄは
不良アドレス記憶回路８０８に記憶される。不良アドレ
ス比較回路８０９は前記アドレスバッファ８０１より送
出されたロウアドレスＲｏｗＡｄｄ、前記不良アドレス
記憶回路８０８に記憶されている不良セルのアドレスＲ
ＤＡｄｄを入力にもち、前記ロウアドレスＲｏｗＡｄｄ
が不良アドレスＲＤＡｄｄであった場合には、不良アド
レス検知信号ＨＩＴをＨにして、冗長ロウデコーダ８１
０とロウデコーダ８０２に送出する。不良アドレス検知
信号ＨＩＴがＨとなると、冗長ロウデコーダ８１０は冗
長メモリセル用ワード線ＷＬＲＤを選択状態とし、ロウ
デコーダ８０２は本体メモリセルのワード線ＷＬ1 〜Ｗ
Ｌm をすべて非選択状態とする。
に不良があった場合、不良セルのアドレスＲＤＡｄｄは
不良アドレス記憶回路８０８に記憶される。不良アドレ
ス比較回路８０９は前記アドレスバッファ８０１より送
出されたロウアドレスＲｏｗＡｄｄ、前記不良アドレス
記憶回路８０８に記憶されている不良セルのアドレスＲ
ＤＡｄｄを入力にもち、前記ロウアドレスＲｏｗＡｄｄ
が不良アドレスＲＤＡｄｄであった場合には、不良アド
レス検知信号ＨＩＴをＨにして、冗長ロウデコーダ８１
０とロウデコーダ８０２に送出する。不良アドレス検知
信号ＨＩＴがＨとなると、冗長ロウデコーダ８１０は冗
長メモリセル用ワード線ＷＬＲＤを選択状態とし、ロウ
デコーダ８０２は本体メモリセルのワード線ＷＬ1 〜Ｗ
Ｌm をすべて非選択状態とする。
【００１１】前記読み出し電位発生回路８０４、基準電
位発生回路８０６およびカレントミラー型増幅回路８０
５の詳細回路例を図９に示す。図９において、Ｐ1 〜Ｐ
23はＰチャネル型エンハントメントトランジスタ、Ｄ1
〜Ｄ12はＮチャネル型ディプレッショントランジスタ、
Ｎ1 〜Ｎ24はＮチャネル型エンハンストメントトランジ
スタ、Ｉ1 〜Ｉ12は零Ｖ近辺のしきい値を有するＮチャ
ネル型トランジスタである。
位発生回路８０６およびカレントミラー型増幅回路８０
５の詳細回路例を図９に示す。図９において、Ｐ1 〜Ｐ
23はＰチャネル型エンハントメントトランジスタ、Ｄ1
〜Ｄ12はＮチャネル型ディプレッショントランジスタ、
Ｎ1 〜Ｎ24はＮチャネル型エンハンストメントトランジ
スタ、Ｉ1 〜Ｉ12は零Ｖ近辺のしきい値を有するＮチャ
ネル型トランジスタである。
【００１２】まず読み出し電位発生回路８０４の動作に
ついて簡単に説明する。読み出し電位発生回路８０４の
ＶSAノード1 は読み出し電位発生回路の出力端子であ
り、その電位は読み出し電位ＶSAとしてカレントミラー
増幅回路８０５の入力端子に接続される。またトランジ
スタＮ7 を介してＶSAノード2 と接続されている。ＶSA
ノード2 はトランジスタＮ5 を介して図８に示すトラン
スファーゲートＣＴ1 〜ＣＴn に接続されている。
ついて簡単に説明する。読み出し電位発生回路８０４の
ＶSAノード1 は読み出し電位発生回路の出力端子であ
り、その電位は読み出し電位ＶSAとしてカレントミラー
増幅回路８０５の入力端子に接続される。またトランジ
スタＮ7 を介してＶSAノード2 と接続されている。ＶSA
ノード2 はトランジスタＮ5 を介して図８に示すトラン
スファーゲートＣＴ1 〜ＣＴn に接続されている。
【００１３】読み出し時、信号ＣＥＳ１Ｂは“Ｌ”、信
号ＴＣＥＬＬＢは“Ｈ”となるので、トランジスタＰ1
、Ｐ3 はＯＮし、ＶSAノード1 およびＶSAノード2 に
対する定電流源となる。いま、メモリセルアレイの選択
されたメモリセルのデータが“０”（書き込み状態）の
場合を考える。この時前述したようにメモリセルには電
流が流れず、ＶSAノード1 にはトランジスタＰ3 および
Ｐ4 を介して電位が充電され、ＶSA0 （例えば３Ｖ）と
なる。また、メモリセルアレイの選択されたメモリセル
のデータが“１”（消去状態）の場合には、前述したよ
うにメモリセルに約１００μＡの電流が流れる。このと
き、ＶSAノード１の電位は負荷トランジスタＰ4 とメモ
リセルとの分圧比により決定され、ＶSA0 （例えば１
Ｖ）となる。
号ＴＣＥＬＬＢは“Ｈ”となるので、トランジスタＰ1
、Ｐ3 はＯＮし、ＶSAノード1 およびＶSAノード2 に
対する定電流源となる。いま、メモリセルアレイの選択
されたメモリセルのデータが“０”（書き込み状態）の
場合を考える。この時前述したようにメモリセルには電
流が流れず、ＶSAノード1 にはトランジスタＰ3 および
Ｐ4 を介して電位が充電され、ＶSA0 （例えば３Ｖ）と
なる。また、メモリセルアレイの選択されたメモリセル
のデータが“１”（消去状態）の場合には、前述したよ
うにメモリセルに約１００μＡの電流が流れる。このと
き、ＶSAノード１の電位は負荷トランジスタＰ4 とメモ
リセルとの分圧比により決定され、ＶSA0 （例えば１
Ｖ）となる。
【００１４】一方、直列接続されたトランジスタＰ1 、
Ｄ1 、Ｉ1 とＰ2 、Ｄ2 、Ｉ2 はＶSAノード２の電位を
監視し、トランジスタＮ3 、Ｎ7 のゲート電位を決定す
る。読み出し動作中、ＶSAノード２はトランジスタＮ3
とトランジスタＰ3 、Ｐ4 、Ｎ7 を介して充電され、ト
ランジスタＮ3 、Ｎ7 により一定電位に保持される。ま
た、読み出し動作中、トランジスタＮ5 と図８に示す選
択されたトランスファーゲートＣＴi はＯＮするので、
選択されたメモリセルのドレイン電位ＶD には適切な電
位（例えば１Ｖ）が印加されることになる。
Ｄ1 、Ｉ1 とＰ2 、Ｄ2 、Ｉ2 はＶSAノード２の電位を
監視し、トランジスタＮ3 、Ｎ7 のゲート電位を決定す
る。読み出し動作中、ＶSAノード２はトランジスタＮ3
とトランジスタＰ3 、Ｐ4 、Ｎ7 を介して充電され、ト
ランジスタＮ3 、Ｎ7 により一定電位に保持される。ま
た、読み出し動作中、トランジスタＮ5 と図８に示す選
択されたトランスファーゲートＣＴi はＯＮするので、
選択されたメモリセルのドレイン電位ＶD には適切な電
位（例えば１Ｖ）が印加されることになる。
【００１５】次に基準電位発生回路８０６について説明
する。基準電位発生回路８０６は読み出し電位発生回路
８０４のコピー回路であり、基準電位発生回路８０６の
たとえばＰ１１は、読み出し電位発生回路８０４のトラ
ンジスタＰ１に対応する。基準電位発生回路８０６のＶ
REF ノード１は基準電位発生回路の出力端子であり、そ
の電位は基準電位ＶREF としてカレントミラー増幅回路
８０５の入力端子に接続される。またトランジスタＮ17
を介してＶREF ノード２と接続されている。ＶREF ノー
ド２はトランジスタＮ15を介して図８に示すダミーデー
タ線ＶＲＥＦＢＵＳに接続される。
する。基準電位発生回路８０６は読み出し電位発生回路
８０４のコピー回路であり、基準電位発生回路８０６の
たとえばＰ１１は、読み出し電位発生回路８０４のトラ
ンジスタＰ１に対応する。基準電位発生回路８０６のＶ
REF ノード１は基準電位発生回路の出力端子であり、そ
の電位は基準電位ＶREF としてカレントミラー増幅回路
８０５の入力端子に接続される。またトランジスタＮ17
を介してＶREF ノード２と接続されている。ＶREF ノー
ド２はトランジスタＮ15を介して図８に示すダミーデー
タ線ＶＲＥＦＢＵＳに接続される。
【００１６】読み出し動作中、ダミーデータ線ＶＲＥＦ
ＢＵＳには読み出し電位発生回路８０４同様、所定の電
位が供給される。また、ダミーセルＤＣ1 〜ＤＣm は消
去状態のセルであるため、読み出し時には約１００μの
セル電流が流れる。この時の基準電位ＶREF は負荷トラ
ンジスタＰ14と選択されたダミーセルとの分圧比により
決定される。この基準電位ＶREF は、メモリセルにデー
タ“０”が記憶されている時の読み出し電位ＶSA0 と、
データ“１”が記憶されている時の読み出し電位ＶSA1
との中間電位とする必要がある。このため、基準電位発
生回路８０６の負荷トランジスタＰ14は読み出し電位発
生回路８０４の対応するトランジスタＯ4 より電流量の
多いトランジスタを用いる。
ＢＵＳには読み出し電位発生回路８０４同様、所定の電
位が供給される。また、ダミーセルＤＣ1 〜ＤＣm は消
去状態のセルであるため、読み出し時には約１００μの
セル電流が流れる。この時の基準電位ＶREF は負荷トラ
ンジスタＰ14と選択されたダミーセルとの分圧比により
決定される。この基準電位ＶREF は、メモリセルにデー
タ“０”が記憶されている時の読み出し電位ＶSA0 と、
データ“１”が記憶されている時の読み出し電位ＶSA1
との中間電位とする必要がある。このため、基準電位発
生回路８０６の負荷トランジスタＰ14は読み出し電位発
生回路８０４の対応するトランジスタＯ4 より電流量の
多いトランジスタを用いる。
【００１７】カレントミラー増幅回路８０５はトランジ
スタＰ２１、Ｎ２２とＰ２３、Ｎ２３とからなる作動増
幅対を有し、Ｐ２２のゲート端子には読み出し電位発生
回路８０４の出力電位ＶSA、Ｐ２３のゲート端子には基
準電位発生回路８０６の出力電位ＶREF が与えられる。
トランジスタＮ２２とＮ２３はゲートとソース間の電位
が等が等しく、これらのトランジスタ特性がある程度同
じである場合はそれぞれを流れる電流が等しくなる。こ
のためカレントミラー増幅回路８０５の出力電位ＶC/MO
UTには差動ペアトランジスタＰ２２とＰ２３によりＶSA
とＶREF の差分が増幅され出力されることになる。例え
ばメモリセルアレイの選択されたメモリセルに記憶され
るデータが“０”の場合にはＶSAが１Ｖとなり、基準電
位ＶREFが２Ｖとすると、これらの電位の差分が増幅さ
れ、ＶC/MOUTにはＬレベルが出力されるようになってい
る。同様にして、メモリセルアレイの選択されたメモリ
セルに記憶されるデータが“１”の場合にはＶSAが３Ｖ
となり、基準電位ＶREF （２Ｖ）との比較によりＶC/MO
UTにはＨレベルが出力される。ＶC/MOUTはインバータＩ
ＮＶ1 〜ＩＮＶ3 によって構成されるバッファ回路を介
してメモリセルアレイの選択されたメモリセルに記憶さ
れるデータが“０”の場合はＨレベル、メモリセルアレ
イの選択されたメモリセルに記憶されるデータが“１”
の場合にはＬレベルの出力信号ＶOUT に変換され、出力
される。
スタＰ２１、Ｎ２２とＰ２３、Ｎ２３とからなる作動増
幅対を有し、Ｐ２２のゲート端子には読み出し電位発生
回路８０４の出力電位ＶSA、Ｐ２３のゲート端子には基
準電位発生回路８０６の出力電位ＶREF が与えられる。
トランジスタＮ２２とＮ２３はゲートとソース間の電位
が等が等しく、これらのトランジスタ特性がある程度同
じである場合はそれぞれを流れる電流が等しくなる。こ
のためカレントミラー増幅回路８０５の出力電位ＶC/MO
UTには差動ペアトランジスタＰ２２とＰ２３によりＶSA
とＶREF の差分が増幅され出力されることになる。例え
ばメモリセルアレイの選択されたメモリセルに記憶され
るデータが“０”の場合にはＶSAが１Ｖとなり、基準電
位ＶREFが２Ｖとすると、これらの電位の差分が増幅さ
れ、ＶC/MOUTにはＬレベルが出力されるようになってい
る。同様にして、メモリセルアレイの選択されたメモリ
セルに記憶されるデータが“１”の場合にはＶSAが３Ｖ
となり、基準電位ＶREF （２Ｖ）との比較によりＶC/MO
UTにはＨレベルが出力される。ＶC/MOUTはインバータＩ
ＮＶ1 〜ＩＮＶ3 によって構成されるバッファ回路を介
してメモリセルアレイの選択されたメモリセルに記憶さ
れるデータが“０”の場合はＨレベル、メモリセルアレ
イの選択されたメモリセルに記憶されるデータが“１”
の場合にはＬレベルの出力信号ＶOUT に変換され、出力
される。
【００１８】以上説明してきた従来のＥＥＰＲＯＭにお
いてはアドレス信号Ａinが入力されて、前記アドレス信
号Ａinが不良アドレスであった場合、不良ワード線に置
き替わる冗長ワード線が選択されその電位が十分に立ち
上がるまでには、正常なワード線が選択された場合と比
べて以下の手段が余分に必要となる。まず、入力された
ロウアドレスＲｏｗＡｄｄと不良アドレス記憶回路８０
８に記憶されている不良アドレスＲＤＡｄｄを不良アド
レス比較回路８０９において比較照合する。これらのア
ドレスが全ビット一致した場合には不良アドレス検知信
号ＨＩＴが送出され、前記不良アドレス検知信号ＨＩＴ
を受けた冗長ロウデコーダが冗長ワード線を選択状態と
する。特に、前記不良アドレス比較回路８０９は多段の
論理比較回路を有するので、不良アドレス検知信号ＨＩ
Ｔが確定するまでには比較的長い時間を要することにな
る。つまり、アドレス信号が入力されてから、冗長ワー
ド線が選択され、その読み出し電位ＶSAと基準電位ＶRE
F がカレントミラー増幅回路８０５に入力されるまでの
時間は、正規ワード線が選択される場合に比べて長い時
間を要することになる。このため、従来のＥＥＰＲＯＭ
の読み出し速度の高速化の妨げとなっていた。
いてはアドレス信号Ａinが入力されて、前記アドレス信
号Ａinが不良アドレスであった場合、不良ワード線に置
き替わる冗長ワード線が選択されその電位が十分に立ち
上がるまでには、正常なワード線が選択された場合と比
べて以下の手段が余分に必要となる。まず、入力された
ロウアドレスＲｏｗＡｄｄと不良アドレス記憶回路８０
８に記憶されている不良アドレスＲＤＡｄｄを不良アド
レス比較回路８０９において比較照合する。これらのア
ドレスが全ビット一致した場合には不良アドレス検知信
号ＨＩＴが送出され、前記不良アドレス検知信号ＨＩＴ
を受けた冗長ロウデコーダが冗長ワード線を選択状態と
する。特に、前記不良アドレス比較回路８０９は多段の
論理比較回路を有するので、不良アドレス検知信号ＨＩ
Ｔが確定するまでには比較的長い時間を要することにな
る。つまり、アドレス信号が入力されてから、冗長ワー
ド線が選択され、その読み出し電位ＶSAと基準電位ＶRE
F がカレントミラー増幅回路８０５に入力されるまでの
時間は、正規ワード線が選択される場合に比べて長い時
間を要することになる。このため、従来のＥＥＰＲＯＭ
の読み出し速度の高速化の妨げとなっていた。
【００１９】
【発明が解決しようとする課題】本発明は上記問題点を
鑑みてなされたもので、本体メモリセルアレイ内に不良
セルを有し、冗長メモリセルに置き換える場合において
読み出し時間を短縮することで、読み出し時間の高速化
を実現するものである。
鑑みてなされたもので、本体メモリセルアレイ内に不良
セルを有し、冗長メモリセルに置き換える場合において
読み出し時間を短縮することで、読み出し時間の高速化
を実現するものである。
【００２０】
【課題を解決するための手段】本発明の半導体記憶装置
は、アドレス指定されたメモリセルの読み出し電位が印
加される読み出し電位ノードと基準電位が印加される基
準電位ノードとを有し、前記読み出し電位ノードと前記
基準電位ノードの電位差を比較して前記メモリセルに記
憶されるデータが“０”であるか“１”であるかを検知
するデータ読み出し部において、指定されたメモリセル
が不良セルであり、これに替わって冗長セルが選択され
る場合には、前記読み出しノードと基準電位ノードとを
一定時間短絡して同一の電位とした後切り離し、それぞ
れが前記読み出し電位、基準電位へと遷移した時点で、
読み出しデータが“０”であるか“１”であるかを検知
することを特徴とする。一旦、前記読み出し電位ノード
と前記基準電位ノードを同電位、すなわち読み出し電位
と基準電位の中間のある電位に設定することにより、そ
の後両ノードがおのおのの電位に遷移する時間を短縮す
ることが可能となる。このため、冗長セルのデータが読
み出される際の不良ワード線の立ち上がり時間の遅れを
短縮することができる。また本発明とＡＴＤ回路とを組
み合わせることにより、アドレス遷移時の高速読み出し
にも対応することができる。
は、アドレス指定されたメモリセルの読み出し電位が印
加される読み出し電位ノードと基準電位が印加される基
準電位ノードとを有し、前記読み出し電位ノードと前記
基準電位ノードの電位差を比較して前記メモリセルに記
憶されるデータが“０”であるか“１”であるかを検知
するデータ読み出し部において、指定されたメモリセル
が不良セルであり、これに替わって冗長セルが選択され
る場合には、前記読み出しノードと基準電位ノードとを
一定時間短絡して同一の電位とした後切り離し、それぞ
れが前記読み出し電位、基準電位へと遷移した時点で、
読み出しデータが“０”であるか“１”であるかを検知
することを特徴とする。一旦、前記読み出し電位ノード
と前記基準電位ノードを同電位、すなわち読み出し電位
と基準電位の中間のある電位に設定することにより、そ
の後両ノードがおのおのの電位に遷移する時間を短縮す
ることが可能となる。このため、冗長セルのデータが読
み出される際の不良ワード線の立ち上がり時間の遅れを
短縮することができる。また本発明とＡＴＤ回路とを組
み合わせることにより、アドレス遷移時の高速読み出し
にも対応することができる。
【００２１】
【発明の実施の形態】以下に本発明の実施例を図面を用
いて説明する。本発明の第１の実施例を不揮発性トラン
ジスタをメモリセルとする不揮発性半導体記憶装置の構
成を図１に示す。アドレスバッファ１０１、ロウデコー
ダ１０２、カラムデコーダ１０３、読み出し電位発生回
路１０４、カレントミラー型増幅回路１０５、基準電位
発生回路１０６、出力回路１０７、不良アドレス記憶回
路１０８、不良アドレス比較回路１０９、冗長ロウデコ
ーダ１１０の回路構成と動作は、従来の技術の項で説明
した不揮発性半導体記憶装置と同様である。本発明の不
揮発性半導体記憶装置は従来の不揮発性半導体記憶装置
に、ＶSAノード1とＶREF ノード1 およびＶSAノード2
とＶREF ノード2 をそれぞれ接続し電位を等しくするイ
コライズ回路１１１と、このイコライズ動作を制御する
イコライズコントロール回路１１２を付加したものであ
る。
いて説明する。本発明の第１の実施例を不揮発性トラン
ジスタをメモリセルとする不揮発性半導体記憶装置の構
成を図１に示す。アドレスバッファ１０１、ロウデコー
ダ１０２、カラムデコーダ１０３、読み出し電位発生回
路１０４、カレントミラー型増幅回路１０５、基準電位
発生回路１０６、出力回路１０７、不良アドレス記憶回
路１０８、不良アドレス比較回路１０９、冗長ロウデコ
ーダ１１０の回路構成と動作は、従来の技術の項で説明
した不揮発性半導体記憶装置と同様である。本発明の不
揮発性半導体記憶装置は従来の不揮発性半導体記憶装置
に、ＶSAノード1とＶREF ノード1 およびＶSAノード2
とＶREF ノード2 をそれぞれ接続し電位を等しくするイ
コライズ回路１１１と、このイコライズ動作を制御する
イコライズコントロール回路１１２を付加したものであ
る。
【００２２】以下、第１の実施例の動作を説明する。外
部アドレスＡinをうけて、アドレスバッファ１０１は内
部アドレス信号としてカラムデコーダ１０３にカラムア
ドレスＣｏｌ Ａｄｄ、ロウデコーダ１０２にロウアド
レスＲｏｗ Ａｄｄを送出する。一方、ロウアドレスＲ
ｏｗ Ａｄｄは不良アドレス比較回路１０９にも入力さ
れる。カラムアドレスＣｏｌ Ａｄｄをうけて、カラム
デコーダ１０３はトランスファーゲートＣＴ1 〜ＣＴn
の中から１つのトランスファーゲートＣＴi を読み出し
電位発生回路１０４に接続することで、データ線ＤＬi
を選択する。ロウアドレスＲｏｗ Ａｄｄをうけて、ロ
ウデコーダ１０２はワード線ＷＬ1 ，…ＷＬm の中から
１つのワード線ＷＬj を選択する。よって、前記データ
線ＤＬiとワード線ＷＬj とに接続されるメモリセルＣ
Ａijが選択される。
部アドレスＡinをうけて、アドレスバッファ１０１は内
部アドレス信号としてカラムデコーダ１０３にカラムア
ドレスＣｏｌ Ａｄｄ、ロウデコーダ１０２にロウアド
レスＲｏｗ Ａｄｄを送出する。一方、ロウアドレスＲ
ｏｗ Ａｄｄは不良アドレス比較回路１０９にも入力さ
れる。カラムアドレスＣｏｌ Ａｄｄをうけて、カラム
デコーダ１０３はトランスファーゲートＣＴ1 〜ＣＴn
の中から１つのトランスファーゲートＣＴi を読み出し
電位発生回路１０４に接続することで、データ線ＤＬi
を選択する。ロウアドレスＲｏｗ Ａｄｄをうけて、ロ
ウデコーダ１０２はワード線ＷＬ1 ，…ＷＬm の中から
１つのワード線ＷＬj を選択する。よって、前記データ
線ＤＬiとワード線ＷＬj とに接続されるメモリセルＣ
Ａijが選択される。
【００２３】また、本体メモリセルアレイＭＡＩＮＡＲ
Ｙ中に不良があった場合は、不良メモリセルのアドレス
ＲＤ Ａｄｄが不良アドレス記憶回路１０８に記憶され
る。前記ロウアドレスＲｏｗ Ａｄｄはロウデコーダ１
０２に入力される一方で不良アドレス比較回路１０９に
入力され、前記不良アドレス記憶回路１０８の内容と比
較演算が行われる。入力されたロウアドレスＲｏｗ Ａ
ｄｄが不良メモリセルのアドレスＲＤ Ａｄｄと一致し
た場合、不良アドレス比較回路１０９は冗長ロウデコー
ダ１１０、ロウデコーダ１０２、イコライズコントロー
ル回路１１２に不良アドレス検知信号ＨＩＴを送出す
る。不良アドレス検知信号ＨＩＴをうけて、冗長ロウデ
コーダ１１０は冗長ワード線ＷＬＲＤを選択状態とし、
ロウデコーダはワード線ＷＬ1 〜ＷＬm をすべて非選択
状態とする。
Ｙ中に不良があった場合は、不良メモリセルのアドレス
ＲＤ Ａｄｄが不良アドレス記憶回路１０８に記憶され
る。前記ロウアドレスＲｏｗ Ａｄｄはロウデコーダ１
０２に入力される一方で不良アドレス比較回路１０９に
入力され、前記不良アドレス記憶回路１０８の内容と比
較演算が行われる。入力されたロウアドレスＲｏｗ Ａ
ｄｄが不良メモリセルのアドレスＲＤ Ａｄｄと一致し
た場合、不良アドレス比較回路１０９は冗長ロウデコー
ダ１１０、ロウデコーダ１０２、イコライズコントロー
ル回路１１２に不良アドレス検知信号ＨＩＴを送出す
る。不良アドレス検知信号ＨＩＴをうけて、冗長ロウデ
コーダ１１０は冗長ワード線ＷＬＲＤを選択状態とし、
ロウデコーダはワード線ＷＬ1 〜ＷＬm をすべて非選択
状態とする。
【００２４】イコライズコントロール回路１１２はパル
ス発生回路であり、前記不良アドレス検知信号ＨＩＴを
うけて一定期間Ｈレベルとなるパルス信号ＥＱＣを送出
する。
ス発生回路であり、前記不良アドレス検知信号ＨＩＴを
うけて一定期間Ｈレベルとなるパルス信号ＥＱＣを送出
する。
【００２５】読み出し電位発生回路１０４、基準電位発
生回路１０６およびカレントミラー型増幅回路１０５と
イコライズ回路１１１の詳細回路例を図２に示す。図２
において読み出し電位発生回路１０４、基準電位発生回
路１０６、カレントミラー型増幅回路１０５の回路構成
と動作は、図９に示した読み出し電位発生回路８０４、
基準電位発生回路８０６、カレントミラー型増幅回路８
０５と同様なので説明を省略する。
生回路１０６およびカレントミラー型増幅回路１０５と
イコライズ回路１１１の詳細回路例を図２に示す。図２
において読み出し電位発生回路１０４、基準電位発生回
路１０６、カレントミラー型増幅回路１０５の回路構成
と動作は、図９に示した読み出し電位発生回路８０４、
基準電位発生回路８０６、カレントミラー型増幅回路８
０５と同様なので説明を省略する。
【００２６】本発明の構成において新たに追加された、
イコライズ回路１１１は読み出し電位発生回路１０４の
ＶSAノード2 と基準電位発生回路１０６のＶRFE ノード
2 の接続をＯＮ、ＯＦＦするＮチャネルトランジスタＮ
２０と読み出し電位発生回路１０４のＶSAノード1 と、
基準電位発生回路１０６のＶRFE ノード1 の接続をＯ
Ｎ、ＯＦＦするＮチャネルトランジスタＮ２１、Ｐチャ
ネルトランジスタＰ２０とにより構成される。トランジ
スタＮ２０とＮ２１のゲートには前記イコライズコント
ロール回路１１２より送出されるパルス信号ＥＱＣが入
力され、トランジスタＰ２０のゲートには前記ＥＱＣの
反転信号／ＥＱＣが入力される。前記ＥＱＣは本体メモ
リセルアレイＭＡＩＮＡＲＹのメモリセルＣＡ11〜ＣＡ
mnを読みだす場合はＬレベルとなり、ＶSAノード1 とＶ
REF ノード1 およびＶSAノード2 とＶREF ノード2 のイ
コライズは行われない。これに対して、前記ＥＱＣは冗
長メモリセルアレイＲＤＡＲＹのメモリセルＣＲＤ1 〜
ＣＲＤn を読みだす場合はＨレベルとなり、ＶSAノード
1 とＶREF ノード1 およびＶSAノード2 とＶREF ノード
2 のイコライズを行う。
イコライズ回路１１１は読み出し電位発生回路１０４の
ＶSAノード2 と基準電位発生回路１０６のＶRFE ノード
2 の接続をＯＮ、ＯＦＦするＮチャネルトランジスタＮ
２０と読み出し電位発生回路１０４のＶSAノード1 と、
基準電位発生回路１０６のＶRFE ノード1 の接続をＯ
Ｎ、ＯＦＦするＮチャネルトランジスタＮ２１、Ｐチャ
ネルトランジスタＰ２０とにより構成される。トランジ
スタＮ２０とＮ２１のゲートには前記イコライズコント
ロール回路１１２より送出されるパルス信号ＥＱＣが入
力され、トランジスタＰ２０のゲートには前記ＥＱＣの
反転信号／ＥＱＣが入力される。前記ＥＱＣは本体メモ
リセルアレイＭＡＩＮＡＲＹのメモリセルＣＡ11〜ＣＡ
mnを読みだす場合はＬレベルとなり、ＶSAノード1 とＶ
REF ノード1 およびＶSAノード2 とＶREF ノード2 のイ
コライズは行われない。これに対して、前記ＥＱＣは冗
長メモリセルアレイＲＤＡＲＹのメモリセルＣＲＤ1 〜
ＣＲＤn を読みだす場合はＨレベルとなり、ＶSAノード
1 とＶREF ノード1 およびＶSAノード2 とＶREF ノード
2 のイコライズを行う。
【００２７】読み出し電位発生回路１０４はデータ読み
出し時に、選択されたメモリセルのドレインに所定の電
位（例えば０．８Ｖ）を印加するとともに、選択された
メモリセルを流れる電流に応じた読み出し電位ＶSAを発
生する。この読み出し電位ＶSAはセルデータの値が
“１”、“０”に対応した電位ＶSA1 、ＶSA0 としてカ
レントミラー増幅回路１０５に送出される。一方、基準
電位発生回路１０６はダミーセルＤＣ1 〜ＤＣn 、ＤＣ
RDのドレインに所定のドレイン電位（例えば０．８Ｖ）
を印加するとともに、基準電位ＶREF を発生し、カレン
トミラー増幅回路１０５に送出する。カレントミラー増
幅回路１０５は入力される電位ＶSAとＶREFとの比較を
行いその差分を増幅し出力することで、選択されたメモ
リセルに記憶されるデータに応じた出力ＤＳＯＢを外部
に出力する。
出し時に、選択されたメモリセルのドレインに所定の電
位（例えば０．８Ｖ）を印加するとともに、選択された
メモリセルを流れる電流に応じた読み出し電位ＶSAを発
生する。この読み出し電位ＶSAはセルデータの値が
“１”、“０”に対応した電位ＶSA1 、ＶSA0 としてカ
レントミラー増幅回路１０５に送出される。一方、基準
電位発生回路１０６はダミーセルＤＣ1 〜ＤＣn 、ＤＣ
RDのドレインに所定のドレイン電位（例えば０．８Ｖ）
を印加するとともに、基準電位ＶREF を発生し、カレン
トミラー増幅回路１０５に送出する。カレントミラー増
幅回路１０５は入力される電位ＶSAとＶREFとの比較を
行いその差分を増幅し出力することで、選択されたメモ
リセルに記憶されるデータに応じた出力ＤＳＯＢを外部
に出力する。
【００２８】本体メモリセル（ＣＡ11〜mn）が指定され
読み出される場合は、パルス信号ＥＱＣは“Ｌ”、／Ｅ
ＱＣは“Ｈ”となり、イコライズ回路１１１はＶSAノー
ド1とＶREF ノード1 およびＶSAノード2 とＶREF ノー
ド2 のイコライズを行わない。このとき、ＶREF ノード
1 の電位ＶREF は一定となり、ＶSAノード1 の電位ＶSA
は選択されたメモリセルを流れる電流に応じて変化す
る。
読み出される場合は、パルス信号ＥＱＣは“Ｌ”、／Ｅ
ＱＣは“Ｈ”となり、イコライズ回路１１１はＶSAノー
ド1とＶREF ノード1 およびＶSAノード2 とＶREF ノー
ド2 のイコライズを行わない。このとき、ＶREF ノード
1 の電位ＶREF は一定となり、ＶSAノード1 の電位ＶSA
は選択されたメモリセルを流れる電流に応じて変化す
る。
【００２９】一方、冗長メモリセルが読み出される場合
は、ロウアドレスＲｏｗ Ａｄｄが不良メモリセルのア
ドレスＲＤ Ａｄｄと一致し、ＨＩＴ信号が“Ｈ”とな
るのでパルス信号ＥＱＣは“Ｈ”、／ＥＱＣは“Ｌ”と
なり、イコライズ回路１１１はＶSAノード1 とＶREF ノ
ード1 およびＶSAノード2 とＶREF ノード2 のイコライ
ズを行う。パルス信号ＥＱＣが“Ｌ”となりイコライズ
を止めるタイミングは冗長ワード線ＷＬＲＤの電位が
“１”データを記憶するメモリセルのしきい値より高く
なる時間に設定する。
は、ロウアドレスＲｏｗ Ａｄｄが不良メモリセルのア
ドレスＲＤ Ａｄｄと一致し、ＨＩＴ信号が“Ｈ”とな
るのでパルス信号ＥＱＣは“Ｈ”、／ＥＱＣは“Ｌ”と
なり、イコライズ回路１１１はＶSAノード1 とＶREF ノ
ード1 およびＶSAノード2 とＶREF ノード2 のイコライ
ズを行う。パルス信号ＥＱＣが“Ｌ”となりイコライズ
を止めるタイミングは冗長ワード線ＷＬＲＤの電位が
“１”データを記憶するメモリセルのしきい値より高く
なる時間に設定する。
【００３０】本発明の第１の実施例において“０”デー
タを記憶するメモリセルを読み出した後、“１”データ
を記憶する本体メモリセルを読み出した場合の各部の電
位の変化の様子を図３に示す。図３（ａ）が本体メモリ
セルを読み出した場合、図３（ｂ）が冗長メモリセルを
読み出した場合である。
タを記憶するメモリセルを読み出した後、“１”データ
を記憶する本体メモリセルを読み出した場合の各部の電
位の変化の様子を図３に示す。図３（ａ）が本体メモリ
セルを読み出した場合、図３（ｂ）が冗長メモリセルを
読み出した場合である。
【００３１】図３（ａ）において、ロウアドレスが変化
すると選択ワード線ＷＬm が立ち上がる。選択ワード線
ＷＬm の電位がしきい値になると、選択メモリセルは電
流を流しはじめ、ＶSAノード1 の電位はＶSA0 からＶSA
1 に変化する。図３（ｂ）において、ロウアドレスが変
化すると選択されたワード線が冗長ワード線である旨を
検知し不良アドレス検知信号ＨＩＴが立ち上がり、ＨＩ
Ｔ信号を受けて冗長ワード線ＷＬＲＤが立ち上がる。こ
の不良アドレス検知信号ＨＩＴの立ち上がり時間は従来
の技術の項で述べたように、ロウアドレスを受けてから
比較的長い時間を要するので、冗長ワード線ＷＬＲＤは
図中に示すように、本体メモリセルのワード線ＷＬm に
比べて遅れて立ち上がる。また、ＨＩＴ信号を受け、イ
コライズ信号ＥＱＣは“Ｈ”となり、ＶSAノード1 とＶ
REF ノード1 はイコライズされ、前データの読み出し電
位ＶSA0 と基準電位ＶREF の中間の電位Ｖmid となる。
冗長ワード線ＷＬＲＤの電位が“１”データを記憶する
メモリセルのしきい値より高くなった時点で、ＥＱＣは
“Ｌ”となり、ＶSAノード1 とＶREF ノード1 とのイコ
ライズは終了し、ＶSAノード1 とＶREF ノード1 の電位
はそれぞれＶmid より所定の電位へと移行する。
すると選択ワード線ＷＬm が立ち上がる。選択ワード線
ＷＬm の電位がしきい値になると、選択メモリセルは電
流を流しはじめ、ＶSAノード1 の電位はＶSA0 からＶSA
1 に変化する。図３（ｂ）において、ロウアドレスが変
化すると選択されたワード線が冗長ワード線である旨を
検知し不良アドレス検知信号ＨＩＴが立ち上がり、ＨＩ
Ｔ信号を受けて冗長ワード線ＷＬＲＤが立ち上がる。こ
の不良アドレス検知信号ＨＩＴの立ち上がり時間は従来
の技術の項で述べたように、ロウアドレスを受けてから
比較的長い時間を要するので、冗長ワード線ＷＬＲＤは
図中に示すように、本体メモリセルのワード線ＷＬm に
比べて遅れて立ち上がる。また、ＨＩＴ信号を受け、イ
コライズ信号ＥＱＣは“Ｈ”となり、ＶSAノード1 とＶ
REF ノード1 はイコライズされ、前データの読み出し電
位ＶSA0 と基準電位ＶREF の中間の電位Ｖmid となる。
冗長ワード線ＷＬＲＤの電位が“１”データを記憶する
メモリセルのしきい値より高くなった時点で、ＥＱＣは
“Ｌ”となり、ＶSAノード1 とＶREF ノード1 とのイコ
ライズは終了し、ＶSAノード1 とＶREF ノード1 の電位
はそれぞれＶmid より所定の電位へと移行する。
【００３２】また、図４に図３（ｂ）と同じメモリセル
（冗長メモリセル）を選択した際、イコライズを行わな
かった場合（従来例）を示す。図３（ｂ）、図４中に選
択メモリセルが電流を流しはじめてからＶSAノード1 の
電位が確定するまでの時間をそれぞれｔ1 、ｔ2 で示
す。図３（ｂ）、図４より明らかなように、ｔ2 はＶSA
ノード1 が電位ＶSA0 からＶSA1 まで変化する時間、ｔ
1 はＶSAノード1 が電位Ｖmid からＶSA1 まで変化する
時間であり、 ｔ1 ＜ｔ2 の関係が成立する。したがってイコライズを行うことに
より、ＶSAノード1 の電位確定に要する時間をｔ2 から
ｔ1 まで短縮することが可能となる。
（冗長メモリセル）を選択した際、イコライズを行わな
かった場合（従来例）を示す。図３（ｂ）、図４中に選
択メモリセルが電流を流しはじめてからＶSAノード1 の
電位が確定するまでの時間をそれぞれｔ1 、ｔ2 で示
す。図３（ｂ）、図４より明らかなように、ｔ2 はＶSA
ノード1 が電位ＶSA0 からＶSA1 まで変化する時間、ｔ
1 はＶSAノード1 が電位Ｖmid からＶSA1 まで変化する
時間であり、 ｔ1 ＜ｔ2 の関係が成立する。したがってイコライズを行うことに
より、ＶSAノード1 の電位確定に要する時間をｔ2 から
ｔ1 まで短縮することが可能となる。
【００３３】また、図３（ｂ）の期間ｔ2 において、Ｖ
SAノード1 の電位とＶREF ノード1電位の大小関係が逆
転する。このため、ＶSAノード1 の電位とＶREF ノード
1 電位とを入力にもつカレントミラー回路１０５におい
て、その回路動作上、出力信号“Ｈ”を送出するまでの
時間に遅れが生じる。これに対して、図３（ａ）中の期
間ｔ1 においては、ＶSAノード1 の電位は常にＶREF ノ
ード1 の電位より低くすることができるので、カレント
ミラー回路１０５は出力信号“Ｈ”を速やかに送出する
ことが可能となり、読み出し信号の確定時間を短縮する
ことが可能となる。
SAノード1 の電位とＶREF ノード1電位の大小関係が逆
転する。このため、ＶSAノード1 の電位とＶREF ノード
1 電位とを入力にもつカレントミラー回路１０５におい
て、その回路動作上、出力信号“Ｈ”を送出するまでの
時間に遅れが生じる。これに対して、図３（ａ）中の期
間ｔ1 においては、ＶSAノード1 の電位は常にＶREF ノ
ード1 の電位より低くすることができるので、カレント
ミラー回路１０５は出力信号“Ｈ”を速やかに送出する
ことが可能となり、読み出し信号の確定時間を短縮する
ことが可能となる。
【００３４】以上により、冗長ワード線ＷＬＲＤが立ち
上がってから読み出し信号が送出されるまでの時間を短
縮することにより、冗長ワード線ＷＬＲＤの立ち上がり
時間の遅れをカバーすることができ、本体メモリセルア
レイ中に不良があった場合でも、半導体記憶装置全体と
しての読み出し時間の悪化を防ぐことが可能となる。
上がってから読み出し信号が送出されるまでの時間を短
縮することにより、冗長ワード線ＷＬＲＤの立ち上がり
時間の遅れをカバーすることができ、本体メモリセルア
レイ中に不良があった場合でも、半導体記憶装置全体と
しての読み出し時間の悪化を防ぐことが可能となる。
【００３５】次に本発明の第２の実施例を不揮発性トラ
ンジスタをメモリセルとする不揮発性半導体記憶装置の
構成を図５に示す。本実施例は図１に示した第１の実施
例の不揮発性半導体記憶装置の構成にアドレス遷移検知
回路５０１と冗長アドレス遷移検知回路５０２とを付加
した構造となっており、対応する構成部には図１と同じ
番号を付してある。
ンジスタをメモリセルとする不揮発性半導体記憶装置の
構成を図５に示す。本実施例は図１に示した第１の実施
例の不揮発性半導体記憶装置の構成にアドレス遷移検知
回路５０１と冗長アドレス遷移検知回路５０２とを付加
した構造となっており、対応する構成部には図１と同じ
番号を付してある。
【００３６】以下、第２の実施例の動作を説明する。ア
ドレスバッファ１０１より送出された内部アドレスＡＴ
inを受けたアドレス遷移検知回路５０１はアドレスの遷
移を検知してアドレス遷移検知信号ＡＴＤinをパルス状
にイコライズコントロール回路１１２に送出する。イコ
ライズコントロール回路１１２はアドレス遷移検知信号
ＡＴＤinの立ち上がりを受けて一定期間Ｈレベルとなる
パルス信号ＥＱＣを送出する。パルス信号ＥＱＣを受け
たイコライズ回路１１１は第１の実施例同様、パルス信
号ＱＥＣが“Ｈ”である期間ＶSAノード1 とＶREF ノー
ド1 およびＶSAノード2 とＶREF ノード2 のイコライズ
を行う。この場合の“Ｈ”の期間は、選択されたワード
線電位が“１”データを記憶するメモリセルのしきい値
電圧まで立ち上がる期間に設定されている。
ドレスバッファ１０１より送出された内部アドレスＡＴ
inを受けたアドレス遷移検知回路５０１はアドレスの遷
移を検知してアドレス遷移検知信号ＡＴＤinをパルス状
にイコライズコントロール回路１１２に送出する。イコ
ライズコントロール回路１１２はアドレス遷移検知信号
ＡＴＤinの立ち上がりを受けて一定期間Ｈレベルとなる
パルス信号ＥＱＣを送出する。パルス信号ＥＱＣを受け
たイコライズ回路１１１は第１の実施例同様、パルス信
号ＱＥＣが“Ｈ”である期間ＶSAノード1 とＶREF ノー
ド1 およびＶSAノード2 とＶREF ノード2 のイコライズ
を行う。この場合の“Ｈ”の期間は、選択されたワード
線電位が“１”データを記憶するメモリセルのしきい値
電圧まで立ち上がる期間に設定されている。
【００３７】また、イコライズ実効中に他の内部アドレ
スＡＴin信号が遷移し、他のアドレス遷移検知信号ＡＴ
Ｄinが立ち上がった場合でも、イコライズ動作は最終の
ＡＴＤinの立ち下がりから一定期間を経て終了する。
スＡＴin信号が遷移し、他のアドレス遷移検知信号ＡＴ
Ｄinが立ち上がった場合でも、イコライズ動作は最終の
ＡＴＤinの立ち下がりから一定期間を経て終了する。
【００３８】一方、不良アドレス選択時は、不良アドレ
ス検知信号ＨＩＴを受けた不良アドレス遷移検知回路５
０２は不良アドレスの遷移を検知して不良アドレス遷移
検知信号ＡＴＤＲＤをパルス状にイコライズコントロー
ル回路１１２に送出する。このとき内部アドレスＡＴin
も遷移するので、イコライズコントロール回路１１２に
は不良アドレス遷移検知信号ＡＴＤＲＤに先立ってアド
レス遷移検知信号ＡＴＤinが入力されているので、パル
ス信号ＥＱＣはＡＴＤinにより立ち上がり、ＡＴＤＲＤ
の立ち上がりより一定期間が終了すると立ち下がる。こ
のため、冗長メモリセルを読み出す場合も冗長ワード線
ＷＬＲＤが“１”データを記憶するメモリセルのしきい
値電圧まで立ち上がってからイコライズが終了すること
になる。
ス検知信号ＨＩＴを受けた不良アドレス遷移検知回路５
０２は不良アドレスの遷移を検知して不良アドレス遷移
検知信号ＡＴＤＲＤをパルス状にイコライズコントロー
ル回路１１２に送出する。このとき内部アドレスＡＴin
も遷移するので、イコライズコントロール回路１１２に
は不良アドレス遷移検知信号ＡＴＤＲＤに先立ってアド
レス遷移検知信号ＡＴＤinが入力されているので、パル
ス信号ＥＱＣはＡＴＤinにより立ち上がり、ＡＴＤＲＤ
の立ち上がりより一定期間が終了すると立ち下がる。こ
のため、冗長メモリセルを読み出す場合も冗長ワード線
ＷＬＲＤが“１”データを記憶するメモリセルのしきい
値電圧まで立ち上がってからイコライズが終了すること
になる。
【００３９】このように第２の実施例では冗長メモリセ
ル読み出し時だけでなく本体メモリセル読み出し時にお
いても、内部アドレスが遷移した場合にはイコライズを
行い高速読み出しを行うものである。
ル読み出し時だけでなく本体メモリセル読み出し時にお
いても、内部アドレスが遷移した場合にはイコライズを
行い高速読み出しを行うものである。
【００４０】本発明の第２の実施例において、“０”デ
ータを記憶するメモリセルを読み出した後、“１”デー
タを記憶する本体メモリセルを読み出した場合の各部の
電位の変化の様子を図６に示す。図６（ａ）が本体メモ
リセルを読み出した場合、図６（ｂ）が冗長メモリセル
を読み出した場合である。
ータを記憶するメモリセルを読み出した後、“１”デー
タを記憶する本体メモリセルを読み出した場合の各部の
電位の変化の様子を図６に示す。図６（ａ）が本体メモ
リセルを読み出した場合、図６（ｂ）が冗長メモリセル
を読み出した場合である。
【００４１】図６（ａ）において、ロウアドレスが変化
すると選択ワード線ＷＬm が立ち上がる。また、ロウア
ドレスの変化に先立って内部アドレス信号ＡＴinが変化
するので、これに対応してパルス信号ＡＴＤinが送出さ
れる。ＡＴＤinを受けＥＱＣが一定期間“Ｈ”となり、
ＶSAノード1 とＶREF ノード1 はイコライズされ、前デ
ータの読み出し電位ＶSA0 と基準電位ＶREF の中間の電
位Ｖmid となる。ワード線ＷＬm の電位が“１”データ
を記憶するメモリセルのしきい値より高くなった時点
で、ＥＱＣは“Ｌ”となり、ＶSAノード1 とＶREF ノー
ド1 とのイコライズは終了し、ＶSAノード1 とＶREF ノ
ード1 の電位はそれぞれＶmid より所定の電位へと移行
する。このように、本実施例では本体メモリセル読み出
し時においてもイコライズを行うので、第１の実施例
（図３（ａ）参照）における本体メモリセル読み出し時
と比較すると、読み出しデータ確定に要する時間が短縮
される。図６（ｂ）においても、ロウアドレスの変化に
先立って内部アドレス信号ＡＴinが変化するので、図６
（ａ）の場合同様、ＶSAノード1 とＶREF ノード1 はイ
コライズが開始される。一方、不良アドレス検知信号Ｈ
ＩＴの遷移を不良アドレス遷移検知回路５０２が検知し
てパルス信号ＡＴＤＲＤを送出する。このためＡＴＤＲ
Ｄを受けＥＱＣが一定期間“Ｈ”となり、ＶSAノード1
とＶREF ノード１のイコライズ動作は継続され、冗長ワ
ード線ＷＬＲＤの電位が“１”データを記憶するメモリ
セルのしきい値より高くなった時点で、ＥＱＣは“Ｌ”
となり、ＶＳＡノード1 とＶREF ノード1 とのイコライ
ズは終了する。
すると選択ワード線ＷＬm が立ち上がる。また、ロウア
ドレスの変化に先立って内部アドレス信号ＡＴinが変化
するので、これに対応してパルス信号ＡＴＤinが送出さ
れる。ＡＴＤinを受けＥＱＣが一定期間“Ｈ”となり、
ＶSAノード1 とＶREF ノード1 はイコライズされ、前デ
ータの読み出し電位ＶSA0 と基準電位ＶREF の中間の電
位Ｖmid となる。ワード線ＷＬm の電位が“１”データ
を記憶するメモリセルのしきい値より高くなった時点
で、ＥＱＣは“Ｌ”となり、ＶSAノード1 とＶREF ノー
ド1 とのイコライズは終了し、ＶSAノード1 とＶREF ノ
ード1 の電位はそれぞれＶmid より所定の電位へと移行
する。このように、本実施例では本体メモリセル読み出
し時においてもイコライズを行うので、第１の実施例
（図３（ａ）参照）における本体メモリセル読み出し時
と比較すると、読み出しデータ確定に要する時間が短縮
される。図６（ｂ）においても、ロウアドレスの変化に
先立って内部アドレス信号ＡＴinが変化するので、図６
（ａ）の場合同様、ＶSAノード1 とＶREF ノード1 はイ
コライズが開始される。一方、不良アドレス検知信号Ｈ
ＩＴの遷移を不良アドレス遷移検知回路５０２が検知し
てパルス信号ＡＴＤＲＤを送出する。このためＡＴＤＲ
Ｄを受けＥＱＣが一定期間“Ｈ”となり、ＶSAノード1
とＶREF ノード１のイコライズ動作は継続され、冗長ワ
ード線ＷＬＲＤの電位が“１”データを記憶するメモリ
セルのしきい値より高くなった時点で、ＥＱＣは“Ｌ”
となり、ＶＳＡノード1 とＶREF ノード1 とのイコライ
ズは終了する。
【００４２】冗長メモリセル読み出し時に、本体メモリ
セル読み出し時同様、ＡＴＤinの立ち上がりから一定期
間経過後にイコライズを終了させると、冗長ワード線Ｗ
ＬＲＤの電位が“１”データを記憶するメモリセルのし
きい値まで上昇していないため、ＶSAレベルがＶREF レ
ベルよりも高くなり、“０”データを読み出そうとして
誤動作してしまう。これに対して、本実施例では、冗長
メモリセルを選択する場合にはイコライズ中に不良アド
レス検知信号ＨＩＴの遷移を受け、イコライズの終了が
決定されるので、冗長ワード線ＷＬＲＤ読み出しの誤動
作が起こらない。また、所謂ＡＴＤ回路を有する不揮発
性半導体装置は図６（ａ）に示すように内部アドレスの
遷移に応じてイコライズを行うものであるが、上述した
冗長ワード線の読み出し誤動作を防ぐために、イコライ
ズ時間を長くしてある。しかし、本体メモリセルを読み
出す場合にはイコライズ時間を不必要に長くすることに
なるので、読み出し時間の高速化の妨げとなっていた。
しかし、本発明の第２の実施例は、読み出すメモリセル
が不良であるか否かの判断によりイコライズ時間を設定
するこにより、本体メモリセルの読み出し時のイコライ
ズ時間と冗長メモリセルの読み出し時のイコライズ時間
との切り分けを行うことができるので、本体メモリセル
読み出し時間を短縮することが可能となり。不揮発性半
導体記憶装置全体の読み出し時間も短縮されることにな
る。
セル読み出し時同様、ＡＴＤinの立ち上がりから一定期
間経過後にイコライズを終了させると、冗長ワード線Ｗ
ＬＲＤの電位が“１”データを記憶するメモリセルのし
きい値まで上昇していないため、ＶSAレベルがＶREF レ
ベルよりも高くなり、“０”データを読み出そうとして
誤動作してしまう。これに対して、本実施例では、冗長
メモリセルを選択する場合にはイコライズ中に不良アド
レス検知信号ＨＩＴの遷移を受け、イコライズの終了が
決定されるので、冗長ワード線ＷＬＲＤ読み出しの誤動
作が起こらない。また、所謂ＡＴＤ回路を有する不揮発
性半導体装置は図６（ａ）に示すように内部アドレスの
遷移に応じてイコライズを行うものであるが、上述した
冗長ワード線の読み出し誤動作を防ぐために、イコライ
ズ時間を長くしてある。しかし、本体メモリセルを読み
出す場合にはイコライズ時間を不必要に長くすることに
なるので、読み出し時間の高速化の妨げとなっていた。
しかし、本発明の第２の実施例は、読み出すメモリセル
が不良であるか否かの判断によりイコライズ時間を設定
するこにより、本体メモリセルの読み出し時のイコライ
ズ時間と冗長メモリセルの読み出し時のイコライズ時間
との切り分けを行うことができるので、本体メモリセル
読み出し時間を短縮することが可能となり。不揮発性半
導体記憶装置全体の読み出し時間も短縮されることにな
る。
【００４３】また、オートベリファイ機能を備えた不揮
発性半導体記憶装置においては、データの書き換え／ベ
リファイをチップ内で行うため、この間の時間的制約は
ない。このため、ベリファイ動作時にイコライズという
複雑な動作をさせなくてもよい。
発性半導体記憶装置においては、データの書き換え／ベ
リファイをチップ内で行うため、この間の時間的制約は
ない。このため、ベリファイ動作時にイコライズという
複雑な動作をさせなくてもよい。
【００４４】
【発明の効果】本発明の不揮発性半導体記憶装置におい
て、冗長メモリセルの読み出し時間を短縮することによ
り、読み出し時間の高速化が可能となる。さらに、ＡＴ
Ｄ回路を有する不揮発性半導体記憶装置においては、本
体メモリセルの読み出し時間と冗長メモリセルの読み出
し時間の切り分けを行い、それぞれの読み出し時間を短
縮することにより、読み出し時間の高速化が可能とな
る。
て、冗長メモリセルの読み出し時間を短縮することによ
り、読み出し時間の高速化が可能となる。さらに、ＡＴ
Ｄ回路を有する不揮発性半導体記憶装置においては、本
体メモリセルの読み出し時間と冗長メモリセルの読み出
し時間の切り分けを行い、それぞれの読み出し時間を短
縮することにより、読み出し時間の高速化が可能とな
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例の不揮発性半導体記憶装
置の構成を表わす図である。
置の構成を表わす図である。
【図２】図１中の読み出し電位発生回路１０４、基準電
位発生回路１０６、カレントミラー型増幅回路１０５、
イコライズ回路１１１を詳細な回路例を示した図であ
る。
位発生回路１０６、カレントミラー型増幅回路１０５、
イコライズ回路１１１を詳細な回路例を示した図であ
る。
【図３】第１の実施例の不揮発性半導体記憶装置におい
て読み出し時の各部の電位の変化を示した図である。
て読み出し時の各部の電位の変化を示した図である。
【図４】従来の不揮発性半導体記憶装置において読み出
し時の各部の各部の電位変化を示した図である。
し時の各部の各部の電位変化を示した図である。
【図５】本発明の第２の実施例の不揮発性半導体記憶装
置の構成を示した図である。
置の構成を示した図である。
【図６】第１の実施例の不揮発性半導体記憶装置におい
て読み出し時の各部の電位の変化を示した図である。
て読み出し時の各部の電位の変化を示した図である。
【図７】不揮発性半導体メモリセルの構造を示す図であ
る。
る。
【図８】従来の不揮発性半導体記憶装置の構成を示した
図である。
図である。
【図９】図８中の読み出し電位発生回路８０４、基準電
位発生回路８０６、カレントミラー型増幅回路８０５、
イコライズ回路８１１を詳細な回路例を示した図であ
る。
位発生回路８０６、カレントミラー型増幅回路８０５、
イコライズ回路８１１を詳細な回路例を示した図であ
る。
Ａin 内部アドレス ＣｏｌＡｄｄ カラムアドレス ＲｏｗＡｄｄ ロウアドレス ＨＩＴ 不良アドレス検知信号 ＷＬ1 、・・・m ワード線 ＷＬＲＤ 冗長ワード線 ＭＡＩＮＡＲＹ 本体メモリセルアレイ ＲＤＡＲＹ 冗長メモリセルアレイ ＶＲＥＦＡＲＹ ダミーセルアレイ ＤＬ1 、・・・n ビット線
Claims (9)
- 【請求項１】 行列状に配置されたメモリセルよりなる
第１のメモリセルアレイと、 前記メモリセルに不良が生じた場合に選択的に割り当て
られるメモリセルよりなる第２のメモリセルアレイと、 前記第１および第２のメモリセルアレイの任意のメモリ
セルを指定するアドレス指定部と、 前記指定されたメモリセルに記憶されるデータに基づき
電位が決定される読み出し電位ノードと、基準となる電
位を有する基準電位ノードの電位とを比較し、読み出し
データを決定するデータ読み出し部とを具備し、前記デ
ータ読み出し部は前記第２のメモリセルアレイのメモリ
セルが指定されたとき、前記読み出し電位ノードと基準
電位ノードとを短絡し同電位にすることを特徴とする半
導体記憶装置。 - 【請求項２】 前記読み出し電位ノードは前記第１及び
第２のメモリセルアレイ中の選択されたメモリセルに接
続されており、その電位は前記メモリセルを流れる電流
によって決定され、前記基準電位ノードは前記第１及び
第２のメモリセルアレイ中のダミーセルに接続されてお
り、その電位は前記ダミーセルを流れる電流によって決
定されることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 ベリファイ読み込み動作時に、前記読み
出し電位ノードと基準電位ノードとのイコライズを行わ
ないことを特徴とする請求項１または２記載の半導体記
憶装置。 - 【請求項４】 ワード線と、不良が検出された不良ワー
ド線に対して選択的に割り当てられる冗長ワード線と、
これらワード線及び冗長ワード線と直行するビット線及
びダミーセルが接続されるダミービット線とを含むメモ
リセルアレイと、 アドレス信号により前記不良ワード線が指定された場
合、不良アドレス検知信号を出力し、対応する上記冗長
ワード線を選択状態にする冗長選択制御部と、 前記ビット線中の選択されたビット線に接続され、メモ
リセルに記憶されるデータに基づく読み出し電位（ＶS
A）を送出する読み出し電位発生回路と、 前記ダミービット線に接続され、基準電位（ＶREF ）送
出する基準電位発生部と、 前記読み出し電位（ＶSA）と基準電位（ＶREF ）との大
小を比較を行い、その結果を増幅して０、１のデータと
して出力することにより、メモリセルに記憶されるデー
タを特定する比較増幅部とを有する半導体記憶装置にお
いて、 前記不良アドレス検知信号が出力されたときのみ、前記
比較増幅部の読み出し電位（ＶSA）ノードと基準電位
（ＶREF ）ノードをイコライズするイコライズ部を有す
ることを特徴とする半導体記憶装置。 - 【請求項５】 前記イコライズ部は前記冗長ワード線が
立ち上がるまでイコライズを行うことを特徴とする請求
項４記載の半導体記憶装置。 - 【請求項６】 ワード線と、不良が検出された不良ワー
ド線に対して選択的に割り当てられる冗長ワード線と、
これらワード線及び不良ワード線と直行するビット線及
びダミーセルに接続されたダミービット線とを含むメモ
リセルアレイと、 入力アドレス信号の変化を検知しアドレス遷移検知信号
を送出するアドレス遷移検知部と、 入力アドレス信号により前記不良ワード線が指定された
場合、不良アドレス検知信号を出力し、対応する上記冗
長ワード線を選択状態にする冗長選択制御部と、 前記ビット線中の選択されたビット線に接続され、メモ
リセルに記憶されるデータに基づく読み出し電位（ＶS
A）を送出する読み出し電位発生回路と、 前記ダミービット線に接続され、基準電位（ＶREF ）送
出する基準電位発生部と、 前記読み出し電位（ＶSA）と基準電位（ＶREF ）との大
小を比較を行い、その結果を増幅して０、１のデータと
して出力することにより、メモリセルに記憶されるデー
タを特定する比較増幅部とを有する半導体記憶装置にお
いて、 前記アドレス遷移信号が出力された場合と、前記不良ア
ドレス検知信号が出力された場合は前記比較増幅部の読
み出し電位（ＶSA）ノードと基準電位（ＶREF）ノード
をイコライズするイコライズ部を有することを特徴とす
る半導体記憶装置。 - 【請求項７】 前記イコライズ部は、前記アドレス遷移
信号を受けた場合は前記ワード線が立ち上がるまで、前
記不良アドレス検知信号を受けた場合は前記冗長ワード
線が立ち上がるまでイコライズを行うことを特徴とする
請求項４記載の半導体記憶装置。 - 【請求項８】 前記イコライズ部はベリファイ読み出し
時にイコライズを行わないことを特徴とする請求項４乃
至７記載の半導体記憶装置。 - 【請求項９】 一方の入力部は選択されたメモリセルの
ビット線に接続され、他方の入力部はダミーセルのビッ
ト線に接続される差動型増幅器を有する半導体記憶装置
のセンスアンプ回路において、 前記差動型増幅器の両入力端子に接続されるデータが安
定するまでの間、両入力端子をを短絡するイコライズ部
を設けることにより、差動増幅器の出力データの遷移時
間を短縮し、高速にデータの読み出しを行うことを特徴
とする半導体記憶装置のセンスアンプ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24739796A JPH1092193A (ja) | 1996-09-19 | 1996-09-19 | 半導体記憶装置 |
| US08/929,574 US5815449A (en) | 1996-09-19 | 1997-09-15 | Semiconductor memory device |
| KR1019970047667A KR100264027B1 (ko) | 1996-09-19 | 1997-09-19 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24739796A JPH1092193A (ja) | 1996-09-19 | 1996-09-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092193A true JPH1092193A (ja) | 1998-04-10 |
Family
ID=17162828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24739796A Pending JPH1092193A (ja) | 1996-09-19 | 1996-09-19 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5815449A (ja) |
| JP (1) | JPH1092193A (ja) |
| KR (1) | KR100264027B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304931B1 (ko) * | 1998-11-28 | 2001-10-20 | 서평원 | 에이티엠 셀의 인터리빙 방법 |
| US20010014036A1 (en) * | 1998-12-21 | 2001-08-16 | Karl Rapp | Lock bit for an electrically erasable memory word |
| JP2001351399A (ja) * | 2000-06-09 | 2001-12-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100362702B1 (ko) * | 2001-01-15 | 2002-11-29 | 삼성전자 주식회사 | 리던던트 디코더 회로 |
| US6532176B1 (en) * | 2001-09-25 | 2003-03-11 | Tower Semiconductor Ltd. | Non-volatile memory array with equalized bit line potentials |
| US6909645B2 (en) * | 2002-07-16 | 2005-06-21 | Intel Corporation | Cluster based redundancy scheme for semiconductor memories |
| JP2004062922A (ja) * | 2002-07-25 | 2004-02-26 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP4245317B2 (ja) * | 2002-08-28 | 2009-03-25 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| US7692960B2 (en) * | 2006-12-20 | 2010-04-06 | Macronix International Co., Ltd. | Scheme of semiconductor memory and method for operating same |
| JP5119795B2 (ja) * | 2007-08-08 | 2013-01-16 | 富士通セミコンダクター株式会社 | 半導体メモリ、半導体メモリのテスト方法およびシステム |
| US9087613B2 (en) * | 2012-02-29 | 2015-07-21 | Samsung Electronics Co., Ltd. | Device and method for repairing memory cell and memory system including the device |
| US9953725B2 (en) | 2012-02-29 | 2018-04-24 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of operating the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01109599A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | 書込み・消去可能な半導体記憶装置 |
| JPH01224999A (ja) * | 1988-03-04 | 1989-09-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2570634B2 (ja) * | 1994-10-24 | 1997-01-08 | 日本電気株式会社 | 半導体記憶装置 |
-
1996
- 1996-09-19 JP JP24739796A patent/JPH1092193A/ja active Pending
-
1997
- 1997-09-15 US US08/929,574 patent/US5815449A/en not_active Expired - Fee Related
- 1997-09-19 KR KR1019970047667A patent/KR100264027B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100264027B1 (ko) | 2000-08-16 |
| US5815449A (en) | 1998-09-29 |
| KR19980024739A (ko) | 1998-07-06 |
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