JP4413944B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に関する。例えば、電荷蓄積層と制御ゲートとを有するＭＯＳトランジスタを含む半導体メモリに関する。

従来から、電気的にデータの書き換えが可能な不揮発性半導体メモリとして、フラッシュメモリが知られている。また近年では、個々のメモリセルが２ビット以上のデータを保持可能なフラッシュメモリ（以下、多値フラッシュメモリと呼ぶことがある）が知られている。

多値フラッシュメモリのデータ読み出し方法には、大まかにはワード線電圧変動方式、リファレンス線変動方式、アンプ多重方式の３つの方法が知られている（例えば特許文献１参照）。

しかしながら上記従来の方法であると、読み出し速度の向上と小面積化とを両立することが困難であった。
特開平１０−２８９５８９号公報

この発明は、チップサイズの増加を抑制しつつ動作速度を向上出来る半導体記憶装置を提供する。

この発明の一態様に係る半導体記憶装置は、各々が電荷蓄積層と制御ゲートとを有するＭＯＳトランジスタを備え、且つｎビット（ｎは２以上の自然数）の第１データを保持可能な複数の第１メモリセルと、前記第１データの判別の基準となる第２データを保持する第２メモリセルと、前記第２メモリセルから読み出された前記第２データを基準にして得られる第１基準レベルと、前記第１基準レベルを基にして内部で生成した第２基準レベルとを用いて、前記第１メモリセルから読み出された前記第１データを判別して増幅するセンスアンプとを具備し、前記センスアンプは、第１センス動作において、前記第１基準レベルに基づいて、前記第１データの前記ｎビットのうちのいずれかのビットにつき、“０”であるか“１”であるかを判別し、前記第１センス動作に引き続く第２センス動作において、前記第１センス動作時における判別結果に応じて前記センスアンプの動作点を変化させることにより、前記第１基準レベルを増減させた前記第２基準レベルに基づいて、前記第１センス動作で読み出されたビットと異なるいずれかのビットにつき、“０”であるか“１”であるかを判別する。

本発明によれば、チップサイズの増加を抑制しつつ動作速度を向上出来る半導体記憶装置を提供出来る。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。なお以下では、電荷蓄積層に電荷が蓄えられた状態を「書き込み状態（“０”データ）」、電荷が抜けた状態を「消去状態（“１”データ）」と定義する。

［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置について、図１を用いて説明する。図１は、本実施形態に係るＮＯＲ型フラッシュメモリのブロック図である。図示するようにフラッシュメモリ１０は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、カラムゲート１４、ソース線ドライバ１５、書き込み回路１６、及び読み出し回路１７を備えている。

メモリセルアレイ１１は、マトリクス状に配置された複数のＮＯＲ型フラッシュメモリセル（以下、単にメモリセルＭＣと呼ぶ）を備えている。各メモリセルＭＣは、ビット線ＢＬ、ワード線ＷＬ、及びソース線ＳＬに接続されている。ロウデコーダ１２は、メモリセルアレイ１１のロウ方向を選択する。すなわち、ワード線ＷＬを選択する。カラムデコーダ１３は、メモリセルアレイ１１のカラム方向を選択する。カラムゲート１４は、カラムデコーダ１３の選択動作に基づいてビット線ＢＬを選択し、ビット線ＢＬをデータ線に接続する。ソース線ドライバ１５はソース線ＳＬに電圧を与える。書き込み回路１６は、データ線に対して書き込みデータに応じた電圧を印加する。読み出し回路１７は、データ線に読み出されたデータをセンスして増幅する。

次に図２を用いてメモリセルアレイ１１及びカラムゲート１４の構成について説明する。図２はメモリセルアレイ１１及びカラムゲート１４の回路図である。
まずメモリセルアレイ１１について説明する。図示するように、メモリセルアレイ１１は（（ｍ＋１）×（ｎ＋１））個（ｍ、ｎは自然数）のメモリセルＭＣを備えている。メモリセルＭＣは、電荷蓄積層（例えば浮遊ゲート）と制御ゲートとを含む積層ゲートを備えたＭＯＳトランジスタである。電荷蓄積層は、半導体基板上にゲート絶縁膜を介在して、例えば多結晶シリコンを材料に用いて形成される。また制御ゲートは、電荷蓄積層上にゲート間絶縁膜を介在して、例えば多結晶シリコン、金属、またはそれらの多層膜を材料に用いて形成される。そして、同一行にあるメモリセルＭＣの制御ゲートは、同一のワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また同一列にあるメモリセルＭＣのドレインは、同一のビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。更にメモリセルＭＣのソースは、同一のソース線ＳＬに共通接続される。なお以下では説明の便宜上、ワード線ＷＬ０〜ＷＬｍをワード線ＷＬ、ビット線ＢＬ０〜ＢＬｎをビット線ＢＬと一括して呼ぶことがある。

またメモリセルアレイ１１は、ビット線ＢＬ毎に設けられたリセットトランジスタ２０を備えている。リセットトランジスタ２０は、ドレインが各ビット線ＢＬに接続され、ソースに電圧ＶＳＳ（例えば０Ｖ）が印加されたｎチャネルＭＯＳトランジスタである。リセットトランジスタ２０のゲートには、信号ＢＬＲＳＴが例えば図示せぬ制御回路によって与えられる。リセットトランジスタ２０は、ビット線ＢＬの電位を０Ｖにリセットするために設けられ、信号ＢＬＲＳＴはリセット時に“Ｈ”レベルとされる。

次にカラムゲート１４について説明する。図示するようにカラムゲート１４は、ビット線ＢＬ０〜ＢＬｎ毎に設けられたｎチャネルＭＯＳトランジスタ２１を備えている。ＭＯＳトランジスタ２１の電流経路の一端はそれぞれビット線ＢＬ０〜ＢＬｎに接続され、他端はデータ線ＤＬに共通接続されている。またゲートはカラム選択線ＣＳＬに接続されている。データの書き込み時及び読み出し時において、カラムデコーダによっていずれかのカラム選択線ＣＳＬが選択されて、いずれかのビット線ＢＬがデータ線ＤＬに接続される。なお図２ではデータ線ＤＬを１本のみ図示しているが、勿論、複数のデータ線ＤＬが設けられていても良い。

次に読み出し回路１７について、図３を用いて説明する。図示するように読み出し回路１７は、大まかには参照電位発生回路３０、ｎチャネルＭＯＳトランジスタ４０、及びセンスアンプ５０を備えている。

参照電位発生回路３０は、参照セル３１、及びリセットトランジスタ３２を備えている。参照セル３１は、データの読み出し時において、メモリセルＭＣから読み出したデータを判別する際の基準となる参照データを保持する。参照セル３１は、メモリセルＭＣと同一の構造を有する例えば直列接続された２つのＭＯＳトランジスタを含んでいる。参照セルのソースにはＶＳＳが与えられ、ドレインは参照ビット線ＢＬＲに接続され、ゲートは参照ワード線ＷＬＲに接続される。参照ワード線ＷＬＲは、読み出し時においてワード線ＷＬと同一のタイミングで選択される。リセットトランジスタ３２は、ドレインが参照ビット線ＢＬＲに接続され、ソースに電圧ＶＳＳが印加されたｎチャネルＭＯＳトランジスタである。リセットトランジスタ３２のゲートには信号ＢＬＲＳＴが与えられる。リセットトランジスタ３２は、参照ビット線ＢＬＲの電位を０Ｖにリセットするために設けられている。

ＭＯＳトランジスタ４０は、参照ビット線ＢＬＲを参照データ線ＤＬＲに接続する。すなわち、ＭＯＳトランジスタ４０の電流経路の一端は参照ビット線ＢＬＲに接続され、他端は参照データ線ＤＬＲに接続されている。そして、ゲートにはカラム選択線ＣＳＬＲが接続されている。カラム選択線ＣＳＬＲはデータの読み出し時において選択され、これにより参照セル３１から読み出された参照データが参照データ線ＤＬＲに転送される。

センスアンプ５０は、大まかにはプリチャージ回路５１、差動増幅部５２、出力部５３、及び制御部５４を備えている。
プリチャージ回路５１は、ｐチャネルＭＯＳトランジスタ６０、６１を備えている。ＭＯＳトランジスタ６０のソースは電源電位ＶＤＤに接続され、ゲート及びドレインはデータ線ＤＬに接続されている。ＭＯＳトランジスタ６１のソースは電源電位ＶＤＤに接続され、ゲート及びドレインは参照データ線ＤＬＲに接続されている。ＭＯＳトランジスタ６０、６１はそれぞれ、データの読み出し時においてビット線ＢＬ（及びデータ線ＤＬ）及び参照ビット線ＢＬＲ（及び参照データ線ＤＬＲ）をプリチャージするために設けられている。

差動増幅部５２は、参照セル３１から参照データ線ＤＬＲに読み出された参照データを基にして得られる基準レベルを用いて、メモリセルＭＣからデータ線ＤＬに読み出されたデータを判別・増幅する。出力部５３は、差動増幅部５２で判別・増幅されたデータを外部へ出力する。制御部５４は、信号Ｓ１、Ｓ２を生成することにより、差動増幅部５２における基準レベルを制御する。

以下、差動増幅部５２、出力部５３、及び制御部５４の構成について説明する。まず差動増幅部５２について説明する。
図示するように差動増幅部５２は、ｐチャネルＭＯＳトランジスタ７０〜７４及びｎチャネルＭＯＳトランジスタ７５〜８３を備えている。ＭＯＳトランジスタ７０、７１は、ソースが共にＶＤＤに接続され、図示せぬ制御回路から与えられるセンスアンプイネーブル信号ＳＥＮがゲートに共に入力され、ドレインがそれぞれノードＮ１、Ｎ２に接続されている。以下、ノードＮ１、Ｎ２の電位をそれぞれＶＬ、ＶＲと呼ぶ。

ＭＯＳトランジスタ７２は、ソースがＶＤＤに接続され、ドレインがノードＮ１に接続され、ゲートがＭＯＳトランジスタ７３のドレインに接続されている。ＭＯＳトランジスタ７３は、ソースがＶＤＤに接続され、ドレインがノードＮ２に接続され、ゲートがＭＯＳトランジスタ７２のドレインに接続されている。ＭＯＳトランジスタ７５は、ドレインがＭＯＳトランジスタ７２のドレイン、すなわちＭＯＳトランジスタ７３のゲートに接続され、ゲートがＭＯＳトランジスタ７２のゲート、すなわちＭＯＳトランジスタ７３のドレインに接続されている。ＭＯＳトランジスタ７６は、ドレインがＭＯＳトランジスタ７３のドレイン、すなわちＭＯＳトランジスタ７２のゲートに接続され、ゲートがＭＯＳトランジスタ７３のゲート、すなわちＭＯＳトランジスタ７２のドレインに接続されている。ＭＯＳトランジスタ７４は、ゲートに信号ＳＥＮが入力され、ソースまたはドレインのいずれか一方がＭＯＳトランジスタ７５のゲートに接続され、いずれか他方がＭＯＳトランジスタ７６のゲートに接続されている。

ＭＯＳトランジスタ７７は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ７５のソースに接続されている。ＭＯＳトランジスタ７８は、ゲートに信号Ｓ１が入力され、ドレインがＭＯＳトランジスタ７５のソースに接続されている。ＭＯＳトランジスタ７９は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ７８のソースに接続されている。ＭＯＳトランジスタ８０は、ゲートが参照データ線ＤＬＲに接続され、ドレインがＭＯＳトランジスタ７６のソースに接続されている。ＭＯＳトランジスタ８１は、ゲートに信号Ｓ２が入力され、ドレインがＭＯＳトランジスタ７６のソースに接続されている。ＭＯＳトランジスタ８２は、ゲートが参照データ線ＤＬＲに接続され、ドレインがＭＯＳトランジスタ８１のソースに接続されている。ＭＯＳトランジスタ８３は、ゲートに信号ＳＥＮが入力され、ドレインがＭＯＳトランジスタ７７、７９、８０、８２のソースに接続され、ソースがＶＳＳに接続されている。

すなわち、本実施形態に係る差動増幅部５２は、第１ゲート（ＭＯＳトランジスタ７７、７９のゲート）にメモリセルＭＣから読み出されたデータが入力され、第２ゲート（ＭＯＳトランジスタ８０、８２のゲート）に参照セル３１から読み出された参照データが入力されるラッチ型差動アンプである。そして、第１ゲートの電位によって制御される電流経路の数と、第２ゲートの電位によって制御される電流経路の数とが、信号Ｓ１、Ｓ２によって制御される。つまり、ＭＯＳトランジスタ７７、８０の電流経路に対して、ＭＯＳトランジスタ７８、７９によって形成される電流経路とＭＯＳトランジスタ８１、８２によって形成される電流経路とがオフセット用の電流経路として機能する。なお図中において「ＯＦＬ」なる符号と共に破線で示した箇所がメモリセル側のオフセットを示し、「ＯＦＲ」なる符号と共に破線で示した箇所が参照セル側のオフセットを示している。

次に出力部５３について説明する。出力部５３は、ＮＡＮＤゲート９０、９１、インバータ９２〜９７、及びｎチャネルＭＯＳトランジスタ９８〜１０１を備えている。ＮＡＮＤゲート９０は、ノードＮ１の電位（ＶＬ）と、ＮＡＮＤゲート９１の出力とのＮＡＮＤ演算を行う。ＮＡＮＤゲート９１は、ノードＮ２の電位（ＶＲ）と、ＮＡＮＤゲート９０の出力とのＮＡＮＤ演算を行う。インバータ９２、９３はそれぞれ、ＮＡＮＤゲート９０、９１の出力を反転させる。インバータ９６は、インバータ９３の出力を反転させ、反転結果を信号ＳＯＵＴ２として出力する。

インバータ９７は、図示せぬ制御回路から与えられる信号／ＳＥＮ１ｓｔを反転させる。信号／ＳＥＮ１ｓｔは、第１センス動作において“Ｌ”レベルとされ、第２センス動作において“Ｈ”レベルとされる信号である。第１センス動作及び第２センス動作については後述する。

ＭＯＳトランジスタ９８、１００は、それぞれゲートがインバータ９２、９３の出力ノードに接続され、それぞれソースがＭＯＳトランジスタ９９、１０１のドレインに接続されている。ＭＯＳトランジスタ９９、１０１は、ゲートがインバータ９７の出力ノードに接続され、ソースがＶＳＳに接続されている。インバータ９４は、入力ノードがＭＯＳトランジスタ９８のドレインに接続され、出力ノードがＭＯＳトランジスタ１００のドレインに接続されている。インバータ９５は、入力ノードがＭＯＳトランジスタ１００のドレイン、すなわちインバータ９４の出力ノードに接続され、出力ノードがＭＯＳトランジスタ９８のドレイン、すなわちインバータ９４の入力ノードに接続されている。そして、インバータ９４の出力ノードとインバータ９５の入力ノードにおけるレベルが、信号ＳＯＵＴ１として出力される。

次に制御部５４について説明する。制御部５４は、２つのＮＡＮＤゲート１１０、１１１を備えている。ＮＡＮＤゲート１１０は、信号／ＳＥＮ１ｓｔと、インバータ９４の入力ノードとインバータ９５の出力ノードとの接続ノードにおける信号とのＮＡＮＤ演算を行う。そして、ＮＡＮＤゲート１１０における演算結果が、信号Ｓ１として差動増幅部５２へ与えられる。ＮＡＮＤゲート１１１は、信号／ＳＥＮ１ｓｔと、インバータ９５の入力ノードとインバータ９４の出力ノードとの接続ノードにおける信号（すなわち信号ＳＯＵＴ１）とのＮＡＮＤ演算を行う。そして、ＮＡＮＤゲート１１１における演算結果が、信号Ｓ２として差動増幅部５２へ与えられる。

次に、上記構成のフラッシュメモリ１０におけるメモリセルＭＣ及び参照セル３１について説明する。
メモリセルＭＣの各々は、４種のデータ（２進数２ビットデータ）を保持出来る。図４はメモリセルの閾値分布を示すグラフであり、横軸が閾値電圧Ｖthを示し、縦軸がメモリセルの存在確率を示す。図示するようにメモリセルは、閾値電圧Ｖthの低い順に“１１”、“１０”、“０１”、“００”の４つのデータを保持出来る。“１１”データを保持するメモリセルＭＣの閾値電圧Ｖthは、Ｖth＜Ｖth０である。“１０”データを保持するメモリセルＭＣの閾値電圧Ｖthは、Ｖth０＜Ｖth＜Ｖth１である。“０１”データを保持するメモリセルＭＣの閾値電圧Ｖthは、Ｖth１＜Ｖth＜Ｖth２である。“００”データを保持するメモリセルＭＣの閾値電圧Ｖthは、Ｖth２＜Ｖth＜Ｖth３である。以下、“１０”データを保持するメモリセルＭＣの閾値分布の中央の値となる電圧を、Ｖth（１０）と呼び、“０１”データを保持するメモリセルＭＣの閾値分布の中央の値となる電圧を、Ｖth（０１）と呼ぶ。

図５は、参照セル３１の閾値分布を示すグラフであり、横軸が閾値電圧Ｖthを示し、縦軸がメモリセルの存在確率を示す。図示するように参照セル３１の閾値電圧Ｖthは、Ｖth（１０）＜Ｖth＜Ｖth（０１）とされる。より好ましくは、“１０”データを保持するメモリセルＭＣの閾値分布の最大値より高く、“０１”データを保持するメモリセルＭＣの閾値分布の最小値より低い値である。

図６は、メモリセルＭＣから４種のデータをビット線ＢＬに読み出した際にビット線ＢＬに流れる電流と、参照セル３１から参照データを参照ビット線ＢＬＲに読み出した際に参照ビット線ＢＬＲに流れる電流を示すグラフである。縦軸が電流を示し、横軸が時間を示し、電流値はメモリセルＭＣが保持する４種のデータと対応づけて示してある。

図示するように、“００”、“０１”、“１０”、“１１”データが読み出された際にビット線ＢＬに流れる電流をそれぞれＩcell（００）、Ｉcell（０１）、Ｉcell（１０）、Ｉcell（１１）とすると、Ｉcell（００）＜Ｉcell（０１）＜Ｉcell（１０）＜Ｉcell（１１）である。また、参照データが読み出された際に参照ビット線ＢＬＲに流れる電流は、Ｉrcell＝Ｉcell（１１）／２である。但し、Ｉcell（００）〜Ｉcell（１１）及びＩrcellは閾値電圧Ｖthと同様にある一定の分布を有する。従ってＩrcellは、Ｉcell（０１）の分布の中央の値と、Ｉcell（１０）の分布の中央の値との間の値であれば良い。より好ましくは、Ｉcell（０１）の分布の最大値より高く、Ｉcell（１０）の分布の最小値より低い値である。

上記の２ビットデータがメモリセルＭＣから読み出されると、その上位ビット及び下位ビットがそれぞれ、信号ＳＯＵＴ１、ＳＯＵＴ２としてセンスアンプ５０から出力される。

図７は、メモリセルＭＣから４種のデータをビット線ＢＬに読み出した際にデータ線ＤＬに発生する電圧と、参照セル３１から参照データを参照ビット線ＢＬＲに読み出した際に参照データ線ＤＬＲに発生する電圧とを示すグラフである。縦軸が電圧電流を示し、横軸が時間を示し、電圧値はメモリセルＭＣが保持する４種のデータと対応づけて示してある。

図示するように、“００”、“０１”、“１０”、“１１”データが読み出された際にデータ線ＤＬに発生する電圧をそれぞれＶＤＬ（００）、ＶＤＬ（０１）、ＶＤＬ（１０）、ＶＤＬ（１１）とすると、ＶＤＬ（００）＞ＶＤＬ（０１）＞ＶＤＬ（１０）＞ＶＤＬ（１１）である。また、参照データが読み出された際に参照データ線ＤＬＲに発生する電圧は、ＶＤＬＲ＝ＶＤＬ（００）／２である。但し、ＶＤＬ（００）〜ＶＤＬ（１１）、ＶＤＬＲは閾値電圧Ｖthと同様にある一定の分布を有する。従ってＶＤＬＲは、ＶＤＬ（０１）の分布の中央の値と、ＶＤＬ（１０）の分布の中央の値との間の値であれば良い。より好ましくは、ＶＤＬ（１０）の分布の最大値より高く、ＶＤＬ（０１）の分布の最小値より低い値である。

次に、本実施形態に係るフラッシュメモリ１０における、データの読み出し方法について、特に読み出し回路１７における動作に着目して、図３、図８、及び図９を用いて説明する。図８は、データの読み出し時における読み出し回路１７のフローチャートであり、図９はカラム選択線ＣＳＬ、ＣＳＬＲ、信号ＢＬＲＳＴ、ワード線ＷＬ、ＷＬＲ、信号／ＳＥＮ１ｓｔ、及び信号ＳＥＮの電位変化、ビット線ＢＬ及び参照ビット線ＢＬＲにおける電流の変化、並びにデータ線ＤＬ及び参照データ線ＤＬＲの電位変化を示すタイミングチャートである。

まず読み出しにあたって、ＭＯＳトランジスタ６０、６１によってデータ線ＤＬ及び参照データ線ＤＬＲが、所定のプリチャージ電位にプリチャージされる。前述のＶＤＬ（００）はプリチャージ電位に等しい。また、時刻ｔ０においてカラム選択線ＣＳＬ、ＣＳＬＲに“Ｈ”レベルが与えられ、ビット線ＢＬ及び参照ビット線ＢＬＲが、それぞれデータ線ＤＬ及び参照データ線ＤＬＲに接続される。更に時刻ｔ１において信号ＢＬＲＳＴが“Ｌ”レベルとされ、リセットトランジスタ２０、３２はオフ状態となる。また、信号／ＳＥＮ１ｓｔが“Ｌ”レベルとされる。

そして、メモリセルＭＣからビット線ＢＬにデータが読み出され、参照セル３１から参照ビット線ＢＬＲに参照データが読み出される（図８のステップＳ１０、時刻ｔ２）。すなわち、ロウデコーダ１２によってワード線ＷＬ、ＷＬＲに“Ｈ”レベルが与えられる。その結果、ビット線ＢＬには選択メモリセルＭＣが保持するデータに応じて、電流Ｉcell（００）〜Ｉcell（１１）のいずれかが流れ、データ線ＤＬの電位はＶＤＬ（００）〜ＶＤＬ（１１）のいずれかとなる。また参照ビット線ＢＬＲには、電流Ｉrcellが流れ、これにより参照データ線ＤＬＲの電位はＶＤＬＲとなる。

その後、データ線ＤＬの電位が安定するのを待つ（ステップＳ１１、時刻ｔ２〜ｔ３）。そして、データ線ＤＬ安定化期間が経過した後、制御回路が信号／ＳＥＮ１ｓｔを“Ｌ”レベルとして、第１センス動作を行う。第１センス動作とは、メモリセルＭＣから読み出したデータの上位ビットにつき、“０”であるか“１”であるかを判別する動作のことである。第１センス動作にあたって、／ＳＥＮ１ｓｔが“Ｌ”レベルとされるため、信号Ｓ１、Ｓ２が共に“Ｈ”レベルとされる。そのため、メモリセルＭＣ側のオフセット用の電流経路（ＭＯＳトランジスタ７８、７９によって形成される電流経路）がオンされ、また参照セル３１側のオフセット用の電流経路（ＭＯＳトランジスタ８１、８２によって形成される電流経路）がオンされる。これにより、差動増幅部５２は第１基準レベルを得る（ステップＳ１２）。そして、差動増幅部５２は第１基準レベルを基準にして、データの上位ビットを判定する（ステップＳ１３、時刻ｔ３〜ｔ４）。すなわち、図７で説明したように、データ線ＤＬの電位が、ＶＤＬ（０１）とＶＤＬ（１０）との間の電位（ＶＤＬＲ）よりも高ければ“０”データと判定し、低ければ“１”データと判定する。

第１センス動作が終了すると、制御回路は信号／ＳＥＮ１ｓｔを“Ｈ”レベルとする（時刻ｔ５）。そして、ステップＳ１３の結果、上位ビットが“０”データであった場合（ステップＳ１４、ＹＥＳ）、差動増幅部５２においてＭＯＳトランジスタ８１がオン状態とされ、ＭＯＳトランジスタ７８がオフ状態とされる。つまり、メモリセルＭＣ側のオフセット用の電流経路がオフされ、参照セル３１側のオフセット用の電流経路がオンされる。これにより、差動増幅部５２は第１基準レベルよりも高いレベルの第２基準レベルを得る（ステップＳ１６）。この第２基準レベルは、図７においてＶＤＬ（００）とＶＤＬ（０１）との間の電位である。そして、差動増幅部５２は第２基準レベルを基準にして、データの上位ビットを判定する（ステップＳ１７、時刻ｔ６〜ｔ７）。

ステップＳ１４の結果、上位ビットが“１”データであった場合（ステップＳ１４、ＮＯ）、差動増幅部５２においてＭＯＳトランジスタ８１がオフ状態とされ、ＭＯＳトランジスタ７８がオン状態とされる。つまり、メモリセルＭＣ側のオフセット用の電流経路がオンされ、参照セル３１側のオフセット用の電流経路がオフされる（ステップＳ１８）。これにより、差動増幅部５２は第１基準レベルよりも低いレベルの第２基準レベルを得る（ステップＳ１９）。この第２基準レベルは、図７においてＶＤＬ（１１）とＶＤＬ（１０）との間の電位である。そして、差動増幅部５２は第２基準レベルを基準にして、データの上位ビットを判定する（ステップＳ１７、時刻ｔ６〜ｔ７）。

その後、カラム選択線ＣＳＬ、ＣＳＬＲが“Ｌ”レベルとされて、データの読み出し動作が終了する。

上記読み出し動作時の読み出し回路１７の動作の具体例について、以下説明する。まず、“００”データを読み出す場合について説明する。
＜“００”データ読み出し＞
図１０は読み出し回路１７の回路図であり、“００”データを読み出す際の第１センス動作時の様子を示している。図示するように、ビット線ＢＬには電流Ｉcell（００）が流れ、データ線ＤＬの電位はＶＤＬ（００）である。また参照ビット線ＢＬＲには電流Ｉrcell＝Ｉcell（１１）／２が流れ、参照データ線ＤＬＲの電位はＶＤＬＲ＝ＶＤＬ（００）／２である。更に、信号ＳＥＮ＝“Ｈ”レベル、信号／ＳＥＮ１ｓｔ＝“Ｌ”レベルである。

従って、制御部５４におけるＮＡＮＤゲート１１０、１１１の出力（信号Ｓ１、Ｓ２）は共に“Ｈ”レベルとなるため、差動増幅部５２におけるＭＯＳトランジスタ７８、７９、８１、８２はオン状態となる。すなわち、差動増幅部５２は第１基準レベルを得る。第１基準レベルは、ＶＤＬ（１１）＜ＶＤＬ（１０）＜第１基準レベル＜ＶＤＬ（０１）＜ＶＤＬ（００）である。すると、ＶＤＬ（００）＞＞ＶＤＬＲ、すなわちＶＤＬ（００）＞第１基準レベルであるから、ノードＮ１における電位ＶＬは“Ｌ”レベルとなり、ノードＮ２における電位ＶＲは“Ｈ”レベルとなる。

よって、出力部５３においてＮＡＮＤゲート９０、９１の出力はそれぞれ“Ｈ”レベル及び“Ｌ”レベルとなる。すると、ＭＯＳトランジスタ１００がオン状態となり、インバータ９５の入力ノード及びインバータ９４の出力ノードの電位は“Ｌ”レベルとなる。その結果、信号ＳＯＵＴ１＝“Ｌ”レベルとなり、上位ビット＝“０”が出力される。

次に第２センス動作を行って下位ビットの判定を行う。図１１は読み出し回路１７の回路図であり、“００”データを読み出す際の第２センス動作時の様子を示している。図示するように、第２センス動作を行うにあたって信号／ＳＥＮ１ｓｔは“Ｈ”レベルとされる。また、インバータ９４の入力ノード及び出力ノードは“Ｈ”レベル及び“Ｌ”レベルである。

そのため、制御部５４においてＮＡＮＤゲート１１０、１１１の出力はそれぞれ“Ｌ”レベル及び“Ｈ”レベルとなる。よって、差動増幅部５２においてはＭＯＳトランジスタ８１がオン状態となり、ＭＯＳトランジスタ７８がオフ状態となる。すなわち、差動増幅部５２は第１基準レベルよりも高い第２基準レベルを得る。第２基準レベルは、ＶＤＬ（１１）＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜第２基準レベル＜ＶＤＬ（００）である。すると、ＶＤＬ（００）＞＞ＶＤＬＲでありＶＤＬ（００）＞第２基準レベルであるから、ＭＯＳトランジスタ７７に流れる電流は、ＭＯＳトランジスタ８０に流れる電流とＭＯＳトランジスタ８１、８２に流れる電流との総和よりも大きい。よって、電位ＶＬ、ＶＲは依然として“Ｌ”レベル及び“Ｈ”レベルのままである。

従って、出力部５３におけるＮＡＮＤゲート９０、９１の出力も依然として“Ｈ”レベル及び“Ｌ”レベルのままである。その結果、信号ＳＯＵＴ２＝“Ｌ”レベルとなり、下位ビット＝“０”が読み出される。なお第２センス動作時には信号／ＳＥＮ１ｓｔ＝“Ｈ”レベルであるので、ＭＯＳトランジスタ９９、１０１はオフ状態とされる。従って、インバータ９４、９５は、第１センス動作時にラッチした上位ビットデータを、第２センス動作時においても保持する。
以上の動作によって、上位ビット＝“０”、下位ビット＝“０”が判別される。

＜“０１”データ読み出し＞
次に“０１”データを読み出す場合について説明する。“０１”データを読み出す際の第１センス動作は、上記した“００”データ読み出し時と同じであるので説明は省略する。但し、ビット線ＢＬに流れる電流は電流Ｉcell（０１）であり、データ線ＤＬの電位はＶＤＬ（０１）である。そして、ＶＤＬ（０１）＞ＶＤＬＲである。

図１２は読み出し回路１７の回路図であり、“０１”データを読み出す際の第２センス動作時の様子を示している。

図１０の場合と同様に、ＮＡＮＤゲート１１０、１１１の出力はそれぞれ“Ｌ”レベル及び“Ｈ”レベルとなる。よって、差動増幅部５２においてはＭＯＳトランジスタ８１がオン状態となり、ＭＯＳトランジスタ７８がオフ状態となる。すなわち、差動増幅部５２は第１基準レベルよりも高い第２基準レベルを得る。第２基準レベルは、ＶＤＬ（１１）＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜第２基準レベル＜ＶＤＬ（００）である。すると、ＶＤＬ（０１）＞ＶＤＲＬであるがＶＤＬ（０１）＜第２基準レベルであるから、図１０の場合とは逆に、ＭＯＳトランジスタ７７に流れる電流は、ＭＯＳトランジスタ８０に流れる電流とＭＯＳトランジスタ８１、８２に流れる電流との総和よりも小さい。従って、電位ＶＬ、ＶＲはそれぞれ “Ｈ”レベル及び“Ｌ”レベルに変化する。

従って、出力部５３におけるＮＡＮＤゲート９０、９１の出力はそれぞれ“Ｌ”レベル及び“Ｈ”レベルに変化する。その結果、信号ＳＯＵＴ２＝“Ｈ”レベルとなり、下位ビット＝“１”が読み出される。
以上の動作によって、上位ビット＝“０”、下位ビット＝“１”が判別される。

＜“１０”データ読み出し＞
図１３は読み出し回路１７の回路図であり、“１０”データを読み出す際の第１センス動作時の様子を示している。図示するように、ビット線ＢＬには電流Ｉcell（１０）が流れ、データ線ＤＬの電位はＶＤＬ（１０）である。

第１センス動作時には、図１０の場合と同様にＮＡＮＤゲート１１０、１１１の出力（信号Ｓ１、Ｓ２）は共に“Ｈ”レベルとなる。よって、差動増幅部５２におけるＭＯＳトランジスタ７８、８１はオン状態となる。すなわち、差動増幅部５２は第１基準レベルを得る。第１基準レベルは、ＶＤＬ（１１）＜ＶＤＬ（１０）＜第１基準レベル＜ＶＤＬ（０１）＜ＶＤＬ（００）である。すると、ＶＤＬ（１０）＜ＶＤＬＲ、すなわちＶＤＬ（１０）＜第１基準レベルであるから、電位ＶＬは“Ｈ”レベルとなり、電位ＶＲは“Ｌ”レベルとなる。

よって、出力部５３においてＮＡＮＤゲート９０、９１の出力はそれぞれ“Ｌ”レベル及び“Ｈ”レベルとなる。すると、ＭＯＳトランジスタ９８がオン状態となり、インバータ９５の出力ノード及びインバータ９４の入力ノードの電位は“Ｌ”レベルとなる。その結果、信号ＳＯＵＴ１＝“Ｈ”レベルとなり、上位ビット＝“１”が出力される。

次に第２センス動作を行って下位ビットの判定を行う。図１４は読み出し回路１７の回路図であり、“１０”データを読み出す際の第２センス動作時の様子を示している。図示するように、第２センス動作を行うにあたって信号／ＳＥＮ１ｓｔは“Ｈ”レベルとされる。また、インバータ９４の入力ノード及び出力ノードは“Ｌ”レベル及び“Ｈ”レベルである。

そのため、制御部５４においてＮＡＮＤゲート１１０、１１１の出力はそれぞれ“Ｈ”レベル及び“Ｌ”レベルとなる。よって、差動増幅部５２においてはＭＯＳトランジスタ７８がオン状態となり、ＭＯＳトランジスタ８１がオフ状態となる。すなわち、差動増幅部５２は第１基準レベルよりも低い第２基準レベルを得る。第２基準レベルは、ＶＤＬ（１１）＜第２基準レベル＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜ＶＤＬ（００）である。すると、ＶＤＬ（１０）＜ＶＤＬＲであるが、ＶＤＬ（１０）＞第２基準レベルであるから、ＭＯＳトランジスタ８０に流れる電流は、ＭＯＳトランジスタ７７に流れる電流とＭＯＳトランジスタ７８、７９に流れる電流との総和よりも小さい。従って、電位ＶＬ、ＶＲはそれぞれ“Ｌ”レベル及び“Ｈ”レベルとなる。

従って、出力部５３におけるＮＡＮＤゲート９０、９１の出力は、それぞれ“Ｈ”レベル及び“Ｌ”レベルに変化する。その結果、信号ＳＯＵＴ２＝“Ｌ”レベルとなり、下位ビット＝“０”が読み出される。
以上の動作によって、上位ビット＝“１”、下位ビット＝“０”が判別される。

＜“１１”データ読み出し＞
次に“１１”データを読み出す場合について説明する。“１１”データを読み出す際の第１センス動作は、上記した“１０”データ読み出し時と同じであるので説明は省略する。但し、ビット線ＢＬに流れる電流は電流Ｉcell（１１）であり、データ線ＤＬの電位はＶＤＬ（１１）である。そして、ＶＤＬ（１１）＞＞ＶＤＬＲである。
図１５は読み出し回路１７の回路図であり、“１１”データを読み出す際の第２センス動作時の様子を示している。

図１４の場合と同様に、ＮＡＮＤゲート１１０、１１１の出力はそれぞれ“Ｈ”レベル及び“Ｌ”レベルとなる。よって、差動増幅部５２においてはＭＯＳトランジスタ７８がオン状態となり、ＭＯＳトランジスタ８１がオフ状態となる。すなわち、差動増幅部５２は第１基準レベルよりも低い第２基準レベルを得る。第２基準レベルは、ＶＤＬ（１１）＜第２基準レベル＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜ＶＤＬ（００）である。すると、ＶＤＬ（１１）＜＜ＶＤＬＲでありＶＤＬ（１１）＜第２基準レベルであるから、図１４の場合とは逆に、ＭＯＳトランジスタ８０に流れる電流は、ＭＯＳトランジスタ７７に流れる電流とＭＯＳトランジスタ７８、７９に流れる電流との総和よりも大きい。従って、電位ＶＬ、ＶＲはそれぞれ“Ｈ”レベル及び“Ｌ”レベルに変化する。

従って、出力部５３におけるＮＡＮＤゲート９０、９１の出力はそれぞれ“Ｌ”レベル及び“Ｈ”レベルに変化する。その結果、信号ＳＯＵＴ２＝“Ｈ”レベルとなり、下位ビット＝“１”が読み出される。
以上の動作によって、上位ビット＝“０”、下位ビット＝“１”が判別される。

上記のように、この発明の第１の実施形態に係る半導体記憶装置であると、下記（１）の効果が得られる。
（１）チップサイズの増加を抑制しつつ動作速度を向上出来る。
本実施形態に係る構成であると、上位ビットの値に応じて、下位ビット判別時におけるセンスアンプ５０の動作点を変えている。そして動作点の変更を、センスアンプ５０内の差動増幅部５２における電流経路のオフセット量を変えることによって行っている。従って、チップサイズの大型化を招くことなく、フラッシュメモリの読み出し速度を向上出来る。以下、本効果について説明する。

背景技術で説明したように、多値フラッシュメモリのデータ読み出し方法には、ワード線電圧変動方式、リファレンス線変動方式、アンプ多重方式の３つの方法が知られている。ワード線電圧方式は、複数の値の電圧をワード線に印加してメモリセルがオンするかオフするかを見ることによってデータを判別する。従って、センスアンプの構成は、メモリセルが１ビット（２値）データを保持する場合と同様で良く、小さい面積で実現可能である。しかし、ワード線の電圧を遷移しなければならず、またビット線の電圧が十分にスイングするまでの待ち時間が必要である。従って、動作速度はμ秒オーダーと非常に遅く、特にランダムアクセスには向いていない。

次にリファレンス線変動方式は、参照セルを複数用意し、これらの組み合わせによって参照データ線に流れる電流を複数種類に変化させる。そして、これらの電流と、データ線に流れる電流とを比較することによってデータを判別する。本手法であると、ワード線電圧方式に比べれば比較的高速動作が可能である。しかし、参照データ線に流れる電流を変える度に、データ線の電位が安定するのを待たなければならず、例えば２ビットデータを判別する場合には、参照データ線の電流を３度、変えなければならない。従って、やはり動作速度の点で十分ではなかった。

アンプ多重方式は、各データの判別用に参照データ線及びアンプを用意する方法である。この場合、データ線の安定待ち及びセンス動作が１回で済むため、非常に高速な読み出しが可能となる。しかし、アンプを多重化しているため、チップ面積が大きくなる。また、参照セルを複数有することから、テスト時に参照セルの調整に時間を要し、スループットの低下を招くという問題があった。

しかし、本実施形態に係る構成であると、同一のセンスアンプ（差動増幅部５２）５０によって、データの判別を行っている。そのために、まず差動増幅部５２は第１基準レベルを用いて上位ビットの判別を行う。次に、第１基準レベルを上下させた第２基準レベルを用いて下位ビットの判別を行う。この第２基準レベルは、差動増幅部５２自身がその内部において、第１基準レベルを基にして生成する。より具体的には、データ線ＤＬの電位に応じて電流を流す電流経路のオフセット量と、参照データ線ＤＬＲの電位に応じて電流を流す電流経路のオフセット量とを変える。

従って、ワード線やデータ線及び参照データ線の電位または電流を変動させる必要が無く、これらの安定化待ちの時間が不要である。また、ワード線やデータ線及び参照データ線を変動させるためには数十ｎｓオーダーの時間が必要であるが、本実施形態ではこの必要が無く、且つ、オフセット量を変化させる時間は数ｎｓオーダーで終了する。従って、１ビットデータを保持するメモリセルからデータを読み出す際と同等の速度で、多値フラッシュメモリの読み出しが可能となる。

更に、センスアンプの構成は、オフセット用の電流経路と制御部５４を追加するのみで良く、また参照セルもメモリセルが１ビットデータを保持する場合と同じである。従って、チップサイズの増加を極めて少なく抑えることが出来る。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、参照データ線ＤＬＲの電位によって制御される電流経路を一定とし、データ線ＤＬの電位によって制御される電流経路のオフセット量を変えることによって第２基準レベルを得るものである。その他の構成は第１の実施形態と同様であるので、以下では第１の実施形態と異なる点についてのみ説明する。図１６は、本実施形態に係るＮＯＲ型フラッシュメモリの備えるセンスアンプ５０の構成の一部を示す回路図である。

図示するようにセンスアンプ５０の差動増幅部５２は、第１の実施形態で説明した図３の構成において、次の変形を行ったものである。まず、差動増幅部５２におけるＭＯＳトランジスタ８１のゲートがＶＤＤに接続される。従って、第１センス動作時及び第２センス動作時において、ＭＯＳトランジスタ８１は常時オン状態とされる。

更に、ｎチャネルＭＯＳトランジスタ８４、８５が追加される。ＭＯＳトランジスタ８４は、ドレインがＭＯＳトランジスタ７５のソースに接続され、ソースがＭＯＳトランジスタ８５のドレインに接続され、ゲートに信号Ｓ２が入力される。ＭＯＳトランジスタ８５は、ソースがＭＯＳトランジスタ８３のドレインに接続され、ゲートがデータ線ＤＬに接続される。すなわち、データ線ＤＬの電位に応じて電流を流す電流経路のオフセットとして、ＭＯＳトランジスタ８４、８５の電流経路が追加されている。

また制御部５４は、図１７に示す通りに信号Ｓ１、Ｓ２を発生する。図１７は、第１、第２センス動作時における信号Ｓ１、Ｓ２を示す表である。図示するように制御部５４は、第１センス動作時には信号Ｓ１を“Ｈ”レベル、信号Ｓ２を“Ｌ”レベルとする。第２センス動作時には、上位ビットが“０”であった場合には信号Ｓ１、Ｓ２を共に“Ｌ”レベルとし、下位ビットが“１”であった場合には信号Ｓ１、Ｓ２を共に“Ｈ”レベルとする。

次に、本実施形態に係るフラッシュメモリ１０における、データの読み出し方法について、特に読み出し回路１７のセンスアンプ５０における動作に着目して、図１８を用いて説明する。図１８は、データの読み出し時における読み出し回路１７のフローチャートである。

まず第１の実施形態と同様にステップＳ１１までの処理を行う。引き続き、制御部５４が信号Ｓ１、Ｓ２をそれぞれ“Ｈ”レベル及び“Ｌ”レベルとする。これにより、ＭＯＳトランジスタ７８がオン状態、ＭＯＳトランジスタ８４がオフ状態となる。その結果、データ線ＤＬの電位によって制御される電流経路は２本（ＭＯＳトランジスタ７７による電流経路とＭＯＳトランジスタ７８、７９による電流経路）となり、参照データ線ＤＬＲの電位によって制御される電流経路も２本（ＭＯＳトランジスタ８０による電流経路とＭＯＳトランジスタ８１、８２による電流経路）である。これにより、第１基準レベルが得られる（ステップＳ２０）。第１基準レベルは、第１の実施形態で説明したとおりＶＤＬ（１１）＜ＶＤＬ（１０）＜第１基準レベル＜ＶＤＬ（０１）＜ＶＤＬ（００）である。そして、第１基準レベルを用いてデータの上位ビットが判別される（ステップＳ１３）。

ステップＳ１３の結果、上位ビットが“０”データであった場合（ステップＳ１４、ＹＥＳ）、制御部５４は信号Ｓ１、Ｓ２を共に“Ｌ”レベルとする。これにより、ＭＯＳトランジスタ７８、８４はオフ状態となる（ステップＳ２１）。すなわち、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は１：２となる。これにより、第２基準レベルが得られる（ステップＳ１６）。この第２基準レベルは、第１基準レベルを上昇させたレベルであり、ＶＤＬ（１１）＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜第２基準レベル＜ＶＤＬ（００）なる関係がある。そして、この第２基準レベルを用いて下位ビットが判別される（ステップＳ１７）。

ステップＳ１３の結果、上位ビットが“１”データであった場合（ステップＳ１４、ＮＯ）、制御部５４は信号Ｓ１、Ｓ２を共に“Ｈ”レベルとする。これにより、ＭＯＳトランジスタ７８、８４はオン状態となる（ステップＳ２２）。すなわち、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は３：２となる。これにより、第２基準レベルが得られる（ステップＳ１９）。この第２基準レベルは、第１基準レベルを低下させたレベルであり、ＶＤＬ（１１）＜第２基準レベル＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜ＶＤＬ（００）なる関係がある。そして、この第２基準レベルを用いて下位ビットが判別される（ステップＳ１７）。

本実施形態に係る構成であっても、上記第１の実施形態と同様の効果が得られる。

［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、データ線ＤＬの電位によって制御される電流経路を一定とし、参照データ線ＤＬＲの電位によって制御される電流経路のオフセット量を変えることによって第２基準レベルを得るものである。その他の構成は第１の実施形態と同様であるので、以下では第１の実施形態と異なる点についてのみ説明する。図１９は、本実施形態に係るＮＯＲ型フラッシュメモリの備えるセンスアンプ５０の構成の一部を示す回路図である。

図示するようにセンスアンプ５０の差動増幅部５２は、第１の実施形態で説明した図３の構成において、次の変形を行ったものである。まず、差動増幅部５２におけるＭＯＳトランジスタ７８のゲートがＶＤＤに接続される。従って、第１センス動作時及び第２センス動作時において、ＭＯＳトランジスタ７８は常時オン状態とされる。

更に、ｎチャネルＭＯＳトランジスタ８６、８７が追加される。ＭＯＳトランジスタ８６は、ドレインがＭＯＳトランジスタ７６のソースに接続され、ソースがＭＯＳトランジスタ８７のドレインに接続され、ゲートに信号Ｓ１が入力される。ＭＯＳトランジスタ８７は、ソースがＭＯＳトランジスタ８３のドレインに接続され、ゲートがデータ線ＤＬＲに接続される。すなわち、参照データ線ＤＬＲの電位に応じて電流を流す電流経路のオフセットとして、ＭＯＳトランジスタ８６、８７の電流経路が追加されている。

また制御部５４は、図２０に示す通りに信号Ｓ１、Ｓ２を発生する。図２０は、第１、第２センス動作時における信号Ｓ１、Ｓ２を示す表である。図示するように制御部５４は、第１センス動作時には信号Ｓ１を“Ｈ”レベル、信号Ｓ２を“Ｌ”レベルとする。第２センス動作時には、上位ビットが“０”であった場合には信号Ｓ１、Ｓ２を共に“Ｈ”レベルとし、下位ビットが“１”であった場合には信号Ｓ１、Ｓ２を共に“Ｌ”レベルとする。

データの読み出し時におけるセンスアンプ５０の動作は、第２の実施形態で説明した図１８とほぼ同様であり、制御部５４における制御方法が異なるのみである。すなわち、ステップＳ１１の後、制御部５４が信号Ｓ１、Ｓ２をそれぞれ“Ｈ”レベル及び“Ｌ”レベルとする。これにより、ＭＯＳトランジスタ８６がオン状態、ＭＯＳトランジスタ８１がオフ状態となる。その結果、データ線ＤＬの電位によって制御される電流経路は２本（ＭＯＳトランジスタ７７による電流経路とＭＯＳトランジスタ７８、７９による電流経路）であり、参照データ線ＤＬＲの電位によって制御される電流経路も２本（ＭＯＳトランジスタ８０による電流経路とＭＯＳトランジスタ８６、８７による電流経路）である。これにより、第１基準レベルが得られる（ステップＳ２０）。そして、第１基準レベルを用いてデータの上位ビットが判別される（ステップＳ１３）。

ステップＳ１３の結果、上位ビットが“０”データであった場合（ステップＳ１４、ＹＥＳ）、制御部５４は信号Ｓ１、Ｓ２を共に“Ｈ”レベルとする。これにより、ＭＯＳトランジスタ８１、８６はオン状態となる。すなわち、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は２：３となる。これにより、第２基準レベルが得られる（ステップＳ１６）。この第２基準レベルは、第１基準レベルを上昇させたレベルであり、ＶＤＬ（１１）＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜第２基準レベル＜ＶＤＬ（００）なる関係がある。そして、この第２基準レベルを用いて下位ビットが判別される（ステップＳ１７）。

ステップＳ１３の結果、上位ビットが“１”データであった場合（ステップＳ１４、ＮＯ）、制御部５４は信号Ｓ１、Ｓ２を共に“Ｌ”レベルとする。これにより、ＭＯＳトランジスタ８１、８６はオフ状態となる。すなわち、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は２：１となる。これにより、第２基準レベルが得られる（ステップＳ１９）。この第２基準レベルは、第１基準レベルを低下させたレベルであり、ＶＤＬ（１１）＜第２基準レベル＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜ＶＤＬ（００）なる関係がある。そして、この第２基準レベルを用いて下位ビットが判別される（ステップＳ１７）。

本実施形態に係る構成であっても、上記第１の実施形態と同様の効果が得られる。

［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態で説明したセンスアンプ５０における差動増幅部５２のゲート入力を、ｎチャネルＭＯＳトランジスタからｐチャネルＭＯＳに置き換えたものである。その他の構成は第１の実施形態と同様であるので説明は省略する。図２１は、本実施形態に係るＮＯＲ型フラッシュメモリの備えるセンスアンプ５０の一部領域の回路図である。

図示するようにセンスアンプ５０の差動増幅部５２は、ｎチャネルＭＯＳトランジスタ１２０〜１２４、ｐチャネルＭＯＳトランジスタ１２５〜１３３、及びインバータ１３４〜１３６を備えている。インバータ１３４は、制御回路から与えられる信号ＳＥＮを反転する。ＭＯＳトランジスタ１２０、１２１は、ソースが共にＶＳＳに接続され、ゲートにインバータ１３４の出力（／ＳＥＮ）が入力され、ドレインがそれぞれノードＮ３、Ｎ４に接続されている。以下、ノードＮ３、Ｎ４の電位をそれぞれＶＬ、ＶＲとする。

ＭＯＳトランジスタ１２２は、ソースがＶＳＳに接続され、ドレインがノードＮ３に接続され、ゲートがＭＯＳトランジスタ１２３のドレインに接続されている。ＭＯＳトランジスタ１２３は、ソースがＶＳＳに接続され、ドレインがノードＮ４に接続され、ゲートがＭＯＳトランジスタ１２２のドレインに接続されている。ＭＯＳトランジスタ１２５は、ドレインがＭＯＳトランジスタ１２２のドレイン、すなわちＭＯＳトランジスタ１２３のゲートに接続され、ゲートがＭＯＳトランジスタ１２２のゲート、すなわちＭＯＳトランジスタ１２３のドレインに接続されている。ＭＯＳトランジスタ１２６は、ドレインがＭＯＳトランジスタ１２３のドレイン、すなわちＭＯＳトランジスタ１２２のゲートに接続され、ゲートがＭＯＳトランジスタ１２３のゲート、すなわちＭＯＳトランジスタ１２２のドレインに接続されている。ＭＯＳトランジスタ１２４は、ゲートにインバータ１３４の出力が入力され、ソースまたはドレインのいずれか一方がＭＯＳトランジスタ１２５のゲートに接続され、いずれか他方がＭＯＳトランジスタ１２６のゲートに接続されている。

ＭＯＳトランジスタ１２７は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ１２５のソースに接続されている。ＭＯＳトランジスタ１２８は、ゲートに信号Ｓ１が入力され、ドレインがＭＯＳトランジスタ１２５のソースに接続されている。ＭＯＳトランジスタ１２９は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ１２８のソースに接続されている。ＭＯＳトランジスタ１３０は、ゲートが参照データ線ＤＬＲに接続され、ドレインがＭＯＳトランジスタ１２６のソースに接続されている。ＭＯＳトランジスタ１３１は、ゲートに信号Ｓ２が入力され、ドレインがＭＯＳトランジスタ１２６のソースに接続されている。ＭＯＳトランジスタ１３２は、ゲートが参照データ線ＤＬＲに接続され、ドレインがＭＯＳトランジスタ１３１のソースに接続されている。ＭＯＳトランジスタ１３３は、ゲートにインバータ１３４の出力が入力され、ドレインがＭＯＳトランジスタ１２７、１２９、１３０、１３２のソースに接続され、ソースがＶＤＤに接続されている。

インバータ１３５、１３６はそれぞれ、ノードＮ３、Ｎ４における電位ＶＬ、ＶＲを反転させる。そしてインバータ１３５、１３６の出力が、出力部５３におけるＮＡＮＤゲート９０、９１にそれぞれ入力される。出力部５３の構成は第１の実施形態と同様である。

すなわち、本実施形態に係る差動増幅部５２は、第１ゲート（ＭＯＳトランジスタ１２７、１２９のゲート）にメモリセルＭＣから読み出されたデータが入力され、第２ゲート（ＭＯＳトランジスタ１３０、１３２のゲート）に参照セルから読み出された参照データが入力されるラッチ型差動アンプである。そして、第１ゲートの電位によって制御される電流経路の数と、第２ゲートの電位によって制御される電流経路の数とが、信号Ｓ１、Ｓ２によって制御される。つまり、ＭＯＳトランジスタ１２７、１３０の電流経路のそれぞれに対して、ＭＯＳトランジスタ１２８、１２９によって形成される電流経路とＭＯＳトランジスタ１３１、１３２によって形成される電流経路とがオフセット用の電流経路として機能する。

また制御部５４は、図２２に示す通りに信号Ｓ１、Ｓ２を発生する。図２２は、第１、第２センス動作時における信号Ｓ１、Ｓ２を示す表である。図示するように制御部５４は、第１センス動作時には信号Ｓ１、Ｓ２を共に“Ｈ”レベルとする。第２センス動作時には、上位ビットが“０”であった場合には信号Ｓ１、Ｓ２をそれぞれ“Ｌ”レベル及び“Ｈ”レベルとし、下位ビットが“１”であった場合には信号Ｓ１、Ｓ２をそれぞれ“Ｈ”レベル及び“Ｌ”レベルとする。
その他の構成は第１の実施形態と同様であるので説明は省略する。

データの読み出し時におけるセンスアンプ５０の動作は、第２の実施形態で説明した図１８とほぼ同様であり、制御部５４における制御方法が異なるのみである。すなわち、ステップＳ１１の後、制御部５４が信号Ｓ１、Ｓ２を共に“Ｈ”レベルとする。これにより、ＭＯＳトランジスタ１２８、１３１がオフ状態となる。その結果、データ線ＤＬの電位によって制御される電流経路は１本（ＭＯＳトランジスタ１２７による電流経路）であり、参照データ線ＤＬＲの電位によって制御される電流経路も１本（ＭＯＳトランジスタ１３０による電流経路）である。これにより、第１基準レベルが得られる（ステップＳ２０）。そして、第１基準レベルを用いてデータの上位ビットが判別される（ステップＳ１３）。

ステップＳ１３の結果、上位ビットが“０”データであった場合（ステップＳ１４、ＹＥＳ）、制御部５４は信号Ｓ１、Ｓ２をそれぞれ“Ｌ”レベル及び“Ｈ”レベルとする。これにより、ＭＯＳトランジスタ１２８がオン状態とされ、ＭＯＳトランジスタ１３１はオフ状態とされる。すなわち、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は２：１となる。これにより、第２基準レベルが得られる（ステップＳ１６）。この第２基準レベルは、第１基準レベルを上昇させたレベルであり、ＶＤＬ（１１）＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜第２基準レベル＜ＶＤＬ（００）なる関係がある。そして、この第２基準レベルを用いて下位ビットが判別される（ステップＳ１７）。

ステップＳ１３の結果、上位ビットが“１”データであった場合（ステップＳ１４、ＮＯ）、制御部５４は信号Ｓ１、Ｓ２をそれぞれ“Ｈ”レベル及び“Ｌ”レベルとする。これにより、ＭＯＳトランジスタ１２８はオフ状態となり、ＭＯＳトランジスタ１３１はオン状態となる。すなわち、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は１：２となる。これにより、第２基準レベルが得られる（ステップＳ１９）。この第２基準レベルは、第１基準レベルを低下させたレベルであり、ＶＤＬ（１１）＜第２基準レベル＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜ＶＤＬ（００）なる関係がある。そして、この第２基準レベルを用いて下位ビットが判別される（ステップＳ１７）。

本実施形態に係る構成であっても、上記第１の実施形態と同様の効果が得られる。
なお、制御部５４は、図２２の代わりに図２３に示すようにして信号Ｓ１、Ｓ２を制御しても良い。図２３は、第１、第２センス動作時における信号Ｓ１、Ｓ２を示す表である。図示するように制御部５４は、第１センス動作時には信号Ｓ１、Ｓ２を共に“Ｌ”レベルとする。第２センス動作時には、上位ビットが“０”であった場合には信号Ｓ１、Ｓ２をそれぞれ“Ｌ”レベル及び“Ｈ”レベルとし、下位ビットが“１”であった場合には信号Ｓ１、Ｓ２をそれぞれ“Ｈ”レベル及び“Ｌ”レベルとする。

この方法によっても、第２センス動作時における、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率を、上位ビット＝“０”の場合には２：１に、上位ビット＝“１”の場合には１：２に出来る。

［第５の実施形態］
次に、この発明の第５の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第４の実施形態において、参照データ線ＤＬＲの電位によって制御される電流経路を一定とし、データ線ＤＬの電位によって制御される電流経路のオフセット量を変えることによって第２基準レベルを得るものである。その他の構成は第４の実施形態と同様である。換言すれば、本実施形態は上記第２の実施形態において、差動増幅部５２のゲート入力部を、ｎチャネルＭＯＳトランジスタからｐチャネルＭＯＳトランジスタに置き換えたものである。図２４は、本実施形態に係るＮＯＲ型フラッシュメモリの備えるセンスアンプ５０の構成の一部を示す回路図である。

図示するようにセンスアンプ５０の差動増幅部５２は、第４の実施形態で説明した図２１の構成において、次の変形を行ったものである。まず、差動増幅部５２におけるＭＯＳトランジスタ１３１のゲートがＶＳＳに接続される。従って、第１センス動作時及び第２センス動作時において、ＭＯＳトランジスタ１３１は常時オン状態とされる。

更に、ｐチャネルＭＯＳトランジスタ１３７、１３８が追加される。ＭＯＳトランジスタ１３７は、ドレインがＭＯＳトランジスタ１２５のソースに接続され、ソースがＭＯＳトランジスタ１３８のドレインに接続され、ゲートに信号Ｓ２が入力される。ＭＯＳトランジスタ１３８は、ソースがＭＯＳトランジスタ１３３のドレインに接続され、ゲートがデータ線ＤＬに接続される。すなわち、データ線ＤＬの電位に応じて電流を流す電流経路のオフセットとして、ＭＯＳトランジスタ１３７、１３８の電流経路が追加されている。

また制御部５４は、第２の実施形態で説明した図１７に示す通りに信号Ｓ１、Ｓ２を発生する。すなわち制御部５４は、第１センス動作時には信号Ｓ１を“Ｈ”レベル、信号Ｓ２を“Ｌ”レベルとする。第２センス動作時には、上位ビットが“０”であった場合には信号Ｓ１、Ｓ２を共に“Ｌ”レベルとし、下位ビットが“１”であった場合には信号Ｓ１、Ｓ２を共に“Ｈ”レベルとする。

データの読み出し時におけるセンスアンプ５０の動作は、第２の実施形態で説明した図１８とほぼ同様であり、制御部５４における制御方法が異なるのみである。すなわち、ステップＳ１１の後、制御部５４が信号Ｓ１、Ｓ２をそれぞれ“Ｈ”レベル及び“Ｌ”レベルとする。これにより、ＭＯＳトランジスタ１２８がオフ状態となり、ＭＯＳトランジスタ１３７がオン状態となる。その結果、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は２：２となり、第１基準レベルが得られる（ステップＳ２０）。そして、第１基準レベルを用いてデータの上位ビットが判別される（ステップＳ１３）。

ステップＳ１３の結果、上位ビットが“０”データであった場合（ステップＳ１４、ＹＥＳ）、制御部５４は信号Ｓ１、Ｓ２を共に“Ｌ”レベルとする。これにより、ＭＯＳトランジスタ１２８、１３７がオン状態とされる。すなわち、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は３：２となる。これにより、第２基準レベルが得られる（ステップＳ１６）。この第２基準レベルは、第１基準レベルを上昇させたレベルであり、ＶＤＬ（１１）＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜第２基準レベル＜ＶＤＬ（００）なる関係がある。そして、この第２基準レベルを用いて下位ビットが判別される（ステップＳ１７）。

ステップＳ１３の結果、上位ビットが“１”データであった場合（ステップＳ１４、ＮＯ）、制御部５４は信号Ｓ１、Ｓ２を共に“Ｈ”レベルとする。これにより、ＭＯＳトランジスタ１２８、１３７はオフ状態となる。すなわち、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は１：２となる。これにより、第２基準レベルが得られる（ステップＳ１９）。この第２基準レベルは、第１基準レベルを低下させたレベルであり、ＶＤＬ（１１）＜第２基準レベル＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜ＶＤＬ（００）なる関係がある。そして、この第２基準レベルを用いて下位ビットが判別される（ステップＳ１７）。

本実施形態に係る構成であっても、上記第１の実施形態と同様の効果が得られる。

［第６の実施形態］
次に、この発明の第６の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第４の実施形態において、データ線ＤＬの電位によって制御される電流経路を一定とし、参照データ線ＤＬＲの電位によって制御される電流経路のオフセット量を変えることによって第２基準レベルを得るものである。その他の構成は第４の実施形態と同様である。換言すれば、本実施形態は上記第３の実施形態において、差動増幅部５２のゲート入力部を、ｎチャネルＭＯＳトランジスタからｐチャネルＭＯＳトランジスタに置き換えたものである。図２５は、本実施形態に係るＮＯＲ型フラッシュメモリの備えるセンスアンプ５０の構成の一部を示す回路図である。

図示するようにセンスアンプ５０の差動増幅部５２は、第４の実施形態で説明した図２１の構成において、次の変形を行ったものである。まず、差動増幅部５２におけるＭＯＳトランジスタ１２８のゲートがＶＳＳに接続される。従って、第１センス動作時及び第２センス動作時において、ＭＯＳトランジスタ１２８は常時オン状態とされる。

更に、ｐチャネルＭＯＳトランジスタ１３９、１４０が追加される。ＭＯＳトランジスタ１３９は、ドレインがＭＯＳトランジスタ１２６のソースに接続され、ソースがＭＯＳトランジスタ１４０のドレインに接続され、ゲートに信号Ｓ１が入力される。ＭＯＳトランジスタ１４０は、ソースがＭＯＳトランジスタ１３３のドレインに接続され、ゲートが参照データ線ＤＬＲに接続される。すなわち、参照データ線ＤＬＲの電位に応じて電流を流す電流経路のオフセットとして、ＭＯＳトランジスタ１３９、１４０の電流経路が追加されている。

また制御部５４は、第３の実施形態で説明した図２０に示す通りに信号Ｓ１、Ｓ２を発生する。すなわち制御部５４は、第１センス動作時には信号Ｓ１を“Ｈ”レベル、信号Ｓ２を“Ｌ”レベルとする。第２センス動作時には、上位ビットが“０”であった場合には信号Ｓ１、Ｓ２を共に“Ｈ”レベルとし、下位ビットが“１”であった場合には信号Ｓ１、Ｓ２を共に“Ｌ”レベルとする。

データの読み出し時におけるセンスアンプ５０の動作は、第２の実施形態で説明した図１８とほぼ同様であり、制御部５４における制御方法が異なるのみである。すなわち、ステップＳ１１の後、制御部５４が信号Ｓ１、Ｓ２をそれぞれ“Ｈ”レベル及び“Ｌ”レベルとする。これにより、ＭＯＳトランジスタ１３９がオフ状態となり、ＭＯＳトランジスタ１３１がオン状態となる。その結果、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は２：２となり、第１基準レベルが得られる（ステップＳ２０）。そして、第１基準レベルを用いてデータの上位ビットが判別される（ステップＳ１３）。

ステップＳ１３の結果、上位ビットが“０”データであった場合（ステップＳ１４、ＹＥＳ）、制御部５４は信号Ｓ１、Ｓ２を共に“Ｈ”レベルとする。これにより、ＭＯＳトランジスタ１３９、１３１がオフ状態とされる。すなわち、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は２：１となる。これにより、第２基準レベルが得られる（ステップＳ１６）。この第２基準レベルは、第１基準レベルを上昇させたレベルであり、ＶＤＬ（１１）＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜第２基準レベル＜ＶＤＬ（００）なる関係がある。そして、この第２基準レベルを用いて下位ビットが判別される（ステップＳ１７）。

ステップＳ１３の結果、上位ビットが“１”データであった場合（ステップＳ１４、ＮＯ）、制御部５４は信号Ｓ１、Ｓ２を共に“Ｌ”レベルとする。これにより、ＭＯＳトランジスタ１３９、１３１はオン状態となる。すなわち、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は２：３となる。これにより、第２基準レベルが得られる（ステップＳ１９）。この第２基準レベルは、第１基準レベルを低下させたレベルであり、ＶＤＬ（１１）＜第２基準レベル＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜ＶＤＬ（００）なる関係がある。そして、この第２基準レベルを用いて下位ビットが判別される（ステップＳ１７）。

本実施形態に係る構成であっても、上記第１の実施形態と同様の効果が得られる。

［第７の実施形態］
次に、この発明の第７の実施形態に係る半導体記憶装置について説明する。本実施形態は上記第１の実施形態において、センスアンプ５０にカレントミラー型差動アンプを適用したものである。従って、センスアンプ５０以外の構成については第１の実施形態と同様であるので、その説明は省略する。図２６は、本実施形態に係るＮＯＲ型フラッシュメモリの備えるセンスアンプ５０の回路図である。

図示するようにセンスアンプ５０は、プリチャージ回路５１、差動増幅部５２、出力部５３、及び制御部５４を備えている。プリチャージ回路５１は、第１の実施形態で説明した図３と同様である。

差動増幅部５２は、ｐチャネルＭＯＳトランジスタ１５０〜１５２、ｎチャネルＭＯＳトランジスタ１５３〜１６５、及びインバータ１６６〜１６８を備えている。インバータ１６６は、図示せぬ制御回路から与えられるセンスアンプイネーブル信号ＳＥＮを反転する。ＭＯＳトランジスタ１５０は、ソースがＶＤＤに接続され、ゲートにインバータ１６６の出力が入力される。ＭＯＳトランジスタ１５１は、ソースがＭＯＳトランジスタ１５０のドレインに接続され、ゲートがＭＯＳトランジスタ１５２のゲートに接続されている。ＭＯＳトランジスタ１５２は、ソースがＭＯＳトランジスタ１５０のドレインに接続され、ゲートとドレインが共通接続されている。

ＭＯＳトランジスタ１５３は、ゲートにＶＤＤが与えられ、ドレインがＭＯＳトランジスタ１５１のドレインに接続される。ＭＯＳトランジスタ１５４は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ１５３のソースに接続される。ＭＯＳトランジスタ１５５は、ゲートに制御部５４から与えられる信号Ｓ３が入力され、ドレインがＭＯＳトランジスタ１５１のドレインに接続される。ＭＯＳトランジスタ１５６は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ１５５のソースに接続される。ＭＯＳトランジスタ１５７は、ゲートに制御部５４から与えられる信号Ｓ４が入力され、ドレインがＭＯＳトランジスタ１５１のドレインに接続される。ＭＯＳトランジスタ１５８は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ１５７のソースに接続される。以下、ＭＯＳトランジスタ１５１のドレインと、ＭＯＳトランジスタ１５３、１５５、１５７のドレインとの接続ノードをノードＮ５と呼ぶ。

ＭＯＳトランジスタ１５９、１６１は、ゲートにＶＤＤが与えられ、ドレインがＭＯＳトランジスタ１５２のドレインに接続される。ＭＯＳトランジスタ１６０、１６２は、ゲートが参照データ線ＤＬＲに接続され、ドレインがそれぞれＭＯＳトランジスタ１５９、１６１のソースに接続される。ＭＯＳトランジスタ１６３は、ゲートにＶＳＳが与えられ、ドレインがＭＯＳトランジスタ１５２のドレインに接続される。ＭＯＳトランジスタ１６４は、ゲートが参照データ線ＤＬＲに接続され、ドレインがＭＯＳトランジスタ１６３のソースに接続される。

ＭＯＳトランジスタ１６５は、ゲートに信号ＳＥＮが入力され、ドレインがＭＯＳトランジスタ１５４、１５６、１５８、１６０、１６２、１６４のソースに接続され、ソースにＶＳＳが与えられる。インバータ１６７は、ノードＮ５の電位を反転し、インバータ１６８はインバータ１６７の出力を反転させる。

すなわち、本実施形態に係る差動増幅部５２は、第１ゲート（ＭＯＳトランジスタ１５４、１５６、１５８のゲート）にメモリセルＭＣから読み出されたデータが入力され、第２ゲート（ＭＯＳトランジスタ１６０、１６２のゲート）に参照セルから読み出された参照データが入力されるカレントミラー型差動アンプである。そして、第１ゲートの電位によって制御される電流経路の数が、信号Ｓ３、Ｓ４によって制御される。つまり、ＭＯＳトランジスタ１５３、１５４の電流経路に対して、ＭＯＳトランジスタ１５５、１５６によって形成される電流経路とＭＯＳトランジスタ１５７、１５８によって形成される電流経路とがオフセット用の電流経路として機能する。

出力部５３は、インバータ１６９〜１７６、ＮＯＲゲート１７８、１７９、及びｎチャネルＭＯＳトランジスタ１８０〜１８７を備えている。

インバータ１６９は、信号ＳＥＮを反転させる。インバータ１７０は、図示せぬ制御回路から与えられる信号ＳＥＮ１ｓｔを反転させる。信号ＳＥＮ１ｓｔは、第１センス動作時に“Ｈ”レベルとされ、第２センス動作時に“Ｌ”レベルとされる信号である。ＮＯＲゲート１７８は、インバータ１６９の出力とインバータ１７０の出力とのＮＯＲ演算を行う。ＮＯＲゲート１７９は、インバータ１６９の出力と信号ＳＥＮ１ｓｔとのＮＯＲ演算を行う。

ＭＯＳトランジスタ１８０、１８２は、それぞれゲートがインバータ１６７、１６８の出力ノードに接続され、それぞれソースがＭＯＳトランジスタ１８１、１８３のドレインに接続されている。ＭＯＳトランジスタ１８１、１８３は、ゲートがＮＯＲゲート１７８の出力ノードに接続され、ソースがＶＳＳに接続されている。インバータ１７１は、入力ノードがＭＯＳトランジスタ１８２のドレインに接続され、出力ノードがＭＯＳトランジスタ１８０のドレインに接続されている。インバータ１７２は、入力ノードがＭＯＳトランジスタ１８０のドレイン、すなわちインバータ１７１の出力ノードに接続され、出力ノードがＭＯＳトランジスタ１８２のドレイン、すなわちインバータ１７１の入力ノードに接続されている。

インバータ１７５は、インバータ１７２の出力ノードとインバータ１７１の入力ノードとの接続ノードにおけるレベルを反転させて、反転結果を信号ＳＯＵＴ１（上位ビットデータ）として出力する。

ＭＯＳトランジスタ１８４、１８６は、それぞれゲートがインバータ１６７、１６８の出力ノードに接続され、それぞれソースがＭＯＳトランジスタ１８５、１８７のドレインに接続されている。ＭＯＳトランジスタ１８５、１８７は、ゲートがＮＯＲゲート１７９の出力ノードに接続され、ソースがＶＳＳに接続されている。インバータ１７３は、入力ノードがＭＯＳトランジスタ１８６のドレインに接続され、出力ノードがＭＯＳトランジスタ１８４のドレインに接続されている。インバータ１７４は、入力ノードがＭＯＳトランジスタ１８４のドレイン、すなわちインバータ１７３の出力ノードに接続され、出力ノードがＭＯＳトランジスタ１８６のドレイン、すなわちインバータ１７３の入力ノードに接続されている。

インバータ１７６は、インバータ１７４の出力ノードとインバータ１７３の入力ノードとの接続ノードにおけるレベルを反転させて、反転結果を信号ＳＯＵＴ２（下位ビットデータ）として出力する。

次に制御部５４について説明する。制御部５４は、インバータ１８８、ＮＡＮＤゲート１８９、ＮＯＲゲート１９０を備えている。インバータ１８８は、信号ＳＥＮ１ｓｔを反転させる。ＮＡＮＤゲート１８９は、インバータ１８８の出力と、出力部５３におけるインバータ１７２の出力とのＮＡＮＤ演算を行い、演算結果を信号Ｓ３として差動増幅部５２へ出力する。ＮＯＲゲート１９０は、信号ＳＥＮ１ｓｔと、出力部５３におけるインバータ１７２の出力とのＮＡＮＤ演算を行い、演算結果を信号Ｓ４として差動増幅部５２へ出力する。

次に、本実施形態に係るフラッシュメモリ１０における、データの読み出し方法について、特に読み出し回路１７における動作に着目して、図２７及び図２８を用いて説明する。図２７は、データの読み出し時における読み出し回路１７のフローチャートであり、図２８はカラム選択線ＣＳＬ、ＣＳＬＲ、信号ＢＬＲＳＴ、ワード線ＷＬ、ＷＬＲ、信号ＳＥＮ１ｓｔ、及び信号ＳＥＮの電位変化、ビット線ＢＬ及び参照ビット線ＢＬＲにおける電流の変化、並びにデータ線ＤＬ及び参照データ線ＤＬＲの電位変化を示すタイミングチャートである。

まず読み出しにあたって、データ線ＤＬ及び参照データ線ＤＬＲが、所定のプリチャージ電位にプリチャージされる。また、時刻ｔ０においてカラム選択線ＣＳＬ、ＣＳＬＲに“Ｈ”レベルが与えられ、信号ＳＥＮが“Ｈ”レベルとされる。更に時刻ｔ１において、信号ＢＬＲＳＴが“Ｌ”レベルとされ、信号ＳＥＮ１ｓｔが“Ｈ”レベルとされる。

そして、メモリセルＭＣからビット線ＢＬにデータが読み出され、参照セル３１から参照ビット線ＢＬＲに参照データが読み出される（ステップＳ１０、時刻ｔ２）。

その後、データ線ＤＬの電位が安定するのを待つ（ステップＳ１１、時刻ｔ２〜ｔ３）。また差動増幅部５２は、メモリセル側のオフセット用の電流経路を１つだけオンさせて、第１基準レベルを得る（ステップＳ３０）。すなわち、信号ＳＥＮ１ｓｔが“Ｈ”レベルとされているため、信号Ｓ３、Ｓ４がそれぞれ“Ｈ”レベル及び“Ｌ”レベルとなる。これにより、ＭＯＳトランジスタ１５５がオン状態、ＭＯＳトランジスタ１５７がオフ状態となる。つまり、オフセット用の２本の電流経路（ＭＯＳトランジスタ１５５、１５６による電流経路と、ＭＯＳトランジスタ１５７、１５８による電流経路）のうちの、１本のみが有効とされる。この結果、データ線ＤＬによって制御される電流経路の数と、参照データ線ＤＬＲによって制御される電流経路の数との比率は２：２となる。そして、データ線ＤＬ安定化期間が経過した後、第１センス動作が行われる。

第１センス動作が終了すると、制御回路は信号ＳＥＮ１ｓｔを“Ｌ”レベルとする。そして、ステップＳ１３の結果、上位ビットが“０”データであった場合（ステップＳ１４、ＹＥＳ）、制御部５４は信号Ｓ３、Ｓ４を共に“Ｌ”レベルとする。これにより、オフセット用の２つの電流経路が共に無効とされ、データ線ＤＬによって制御される電流経路の数と、参照データ線ＤＬＲによって制御される電流経路の数との比率は１：２となる（ステップＳ３１）。その結果、差動増幅部５２は第１基準レベルよりも高いレベルの第２基準レベルを得る（ステップＳ１６）。この第２基準レベルは、図７においてＶＤＬ（００）とＶＤＬ（０１）との間の電位である。そして、差動増幅部５２は第２基準レベルを基準にして、データの上位ビットを判定する（ステップＳ１７、時刻ｔ５〜ｔ６）。

ステップＳ１４の結果、上位ビットが“１”データであった場合（ステップＳ１４、ＮＯ）、制御部５４は信号Ｓ３、Ｓ４を共に“Ｈ”レベルとする。これにより、オフセット用の２つの電流経路が共に有効とされ、データ線ＤＬによって制御される電流経路の数と、参照データ線ＤＬＲによって制御される電流経路の数との比率は３：２となる（ステップＳ３２）。その結果、差動増幅部５２は第１基準レベルよりも低いレベルの第２基準レベルを得る（ステップＳ１９）。この第２基準レベルは、図７においてＶＤＬ（１１）とＶＤＬ（１０）との間の電位である。そして、差動増幅部５２は第２基準レベルを基準にして、データの上位ビットを判定する（ステップＳ１７、時刻ｔ５〜ｔ６）。

上記読み出し動作時の読み出し回路１７の動作の具体例について、以下説明する。
＜“００”データ読み出し＞
図２９は読み出し回路１７の回路図であり、“００”データを読み出す際の第１センス動作時の様子を示している。図示するように、ビット線ＢＬには電流Ｉcell（００）が流れ、データ線ＤＬの電位はＶＤＬ（００）である。また参照ビット線ＢＬＲには電流Ｉrcell＝Ｉcell（１１）／２が流れ、参照データ線ＤＬＲの電位はＶＤＬＲ＝ＶＤＬ（００）／２である。更に、信号ＳＥＮ＝“Ｈ”レベル、信号ＳＥＮ１ｓｔ＝“Ｈ”レベルである。

従って、制御部５４におけるＮＡＮＤゲート１８９及びＮＯＲゲート１９０の出力（信号Ｓ１、Ｓ２）はそれぞれ“Ｈ”レベル及び“Ｌ”レベルとなる。よって、ＭＯＳトランジスタ１５５、１５７はそれぞれオン状態及びオフ状態となる。すなわち、差動増幅部５２は第１基準レベルを得る。第１基準レベルは、ＶＤＬ（１１）＜ＶＤＬ（１０）＜第１基準レベル＜ＶＤＬ（０１）＜ＶＤＬ（００）である。すると、ＶＤＬ（００）＞＞ＶＤＬＲ、すなわちＶＤＬ（００）＞第１基準レベルであるから、ノードＮ５は“Ｌ”レベルとなる。

出力部５３においては、ＮＯＲゲート１７８、１７９の出力が、それぞれ“Ｈ”レベル及び“Ｌ”レベルとなる。そのため、ＭＯＳトランジスタ１８１、１８３はオン状態となり、ＭＯＳトランジスタ１８５、１８７はオフ状態となる。つまり、インバータ１７１、１７２の形成するラッチ回路が、データ取り込み可能な状態とされる。

そしてインバータ１６７、１６８の出力がそれぞれ“Ｈ”レベル及び“Ｌ”レベルであるので、ＭＯＳトランジスタ１８０がオン状態となり、ＭＯＳトランジスタ１８２がオフ状態となる。その結果、インバータ１７１の入力ノード及びインバータ１７２の出力ノードの電位は“Ｈ”レベルとなる。その結果、信号ＳＯＵＴ１＝“Ｌ”レベルとなり、上位ビット＝“０”が出力される。

次に第２センス動作を行って下位ビットの判定を行う。図３０は読み出し回路１７の回路図であり、“００”データを読み出す際の第２センス動作時の様子を示している。図示するように、第２センス動作を行うにあたって信号ＳＥＮ１ｓｔは“Ｌ”レベルとされる。また、インバータ１７２の出力ノードは“Ｈ”レベルである。

そのため、制御部５４においてＮＡＮＤゲート１８９及びＮＯＲゲート１９０の出力は共に“Ｌ”レベルとされる。よって、差動増幅部５２においてＭＯＳトランジスタ１５６、１５８はオフ状態となる。すなわち、差動増幅部５２は第１基準レベルよりも高い第２基準レベルを得る。第２基準レベルは、ＶＤＬ（１１）＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜第２基準レベル＜ＶＤＬ（００）である。すると、ＶＤＬ（００）＞＞ＶＤＬＲでありＶＤＬ（００）＞第２基準レベルであるから、ＭＯＳトランジスタ１５３、１５４に流れる電流は、ＭＯＳトランジスタ１５９、１６０に流れる電流とＭＯＳトランジスタ１６１、１６２に流れる電流との総和よりも大きい。従って、ノードＮ５は“Ｌ”レベルを維持する。

出力部５３においては、ＮＯＲゲート１７８、１７９の出力が、それぞれ“Ｌ”レベル及び“Ｈ”レベルとなる。そのため、ＭＯＳトランジスタ１８１、１８３はオフ状態となり、ＭＯＳトランジスタ１８５、１８７はオン状態となる。つまり、インバータ１７３、１７４の形成するラッチ回路が、データ取り込み可能な状態とされる。

そしてインバータ１６７、１６８の出力がそれぞれ“Ｈ”レベル及び“Ｌ”レベルであるので、ＭＯＳトランジスタ１８４がオン状態となり、ＭＯＳトランジスタ１８６がオフ状態となる。その結果、インバータ１７３の入力ノード及びインバータ１７４の出力ノードの電位は“Ｈ”レベルとなる。その結果、信号ＳＯＵＴ２＝“Ｌ”レベルとなり、上位ビット＝“０”が出力される。
以上の動作によって、上位ビット＝“０”、下位ビット＝“０”が判別される。

＜“１１”データ読み出し＞
図３１は読み出し回路１７の回路図であり、“１１”データを読み出す際の第１センス動作時の様子を示している。図示するように、ビット線ＢＬには電流Ｉcell（１１）が流れ、データ線ＤＬの電位はＶＤＬ（１１）である。

第１センス動作時には、図２９の場合と同様にＮＡＮＤゲート１８９及びＮＯＲゲート１９０の出力（信号Ｓ３、Ｓ４）はそれぞれ“Ｈ”レベル及び“Ｌ”レベルとなる。よって、差動増幅部５２は第１基準レベルを得る。第１基準レベルは、ＶＤＬ（１１）＜ＶＤＬ（１０）＜第１基準レベル＜ＶＤＬ（０１）＜ＶＤＬ（００）である。すると、ＶＤＬ（１１）＜＜ＶＤＬＲ、すなわちＶＤＬ（１１）＜＜第１基準レベルであるから、ノードＮ５は“Ｈ”レベルとなる。

出力部５３においては、ＮＯＲゲート１７８、１７９の出力が、それぞれ“Ｈ”レベル及び“Ｌ”レベルとなる。そのため、インバータ１７１、１７２の形成するラッチ回路が、データ取り込み可能な状態とされる。そしてインバータ１６７、１６８の出力がそれぞれ“Ｌ”レベル及び“Ｈ”レベルであるので、ＭＯＳトランジスタ１８２がオン状態となり、ＭＯＳトランジスタ１８０がオフ状態となる。その結果、インバータ１７１の入力ノード及びインバータ１７２の出力ノードの電位は“Ｌ”レベルとなる。その結果、信号ＳＯＵＴ１＝“Ｈ”レベルとなり、上位ビット＝“１”が出力される。

次に第２センス動作を行って下位ビットの判定を行う。図３２は読み出し回路１７の回路図であり、“１１”データを読み出す際の第２センス動作時の様子を示している。図示するように、第２センス動作を行うにあたって信号ＳＥＮ１ｓｔは“Ｌ”レベルとされる。また、インバータ１７２の出力ノードは“Ｌ”レベルである。

そのため、制御部５４においてＮＡＮＤゲート１８９及びＮＯＲゲート１９０の出力は共に“Ｈ”レベルとされる。よって、差動増幅部５２においてＭＯＳトランジスタ１５６、１５８は共にオン状態となる。すなわち、差動増幅部５２は第１基準レベルよりも低い第２基準レベルを得る。第２基準レベルは、ＶＤＬ（１１）＜第２基準レベル＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜ＶＤＬ（００）である。すると、ＶＤＬ（１１）＜＜ＶＤＬＲでありＶＤＬ（１１）＜第２基準レベルであるから、ノードＮ５は“Ｈ”レベルを維持する。

出力部５３においては、ＮＯＲゲート１７８、１７９の出力が、それぞれ“Ｌ”レベル及び“Ｈ”レベルとなる。よって、インバータ１７３、１７４の形成するラッチ回路が、データ取り込み可能な状態とされる。そしてインバータ１６７、１６８の出力がそれぞれ“Ｌ”レベル及び“Ｈ”レベルであるので、ＭＯＳトランジスタ１８６がオン状態となり、ＭＯＳトランジスタ１８４がオフ状態となる。その結果、インバータ１７３の入力ノード及びインバータ１７４の出力ノードの電位は“Ｌ”レベルとなる。よって、信号ＳＯＵＴ２＝“Ｈ”レベルとなり、上位ビット＝“１”が出力される。
以上の動作によって、上位ビット＝“１”、下位ビット＝“１”が判別される。

本実施形態に係る構成であっても、上記第１の実施形態と同様の効果が得られる。

［第８の実施形態］
次に、この発明の第８の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第７の実施形態で説明したセンスアンプ５０における差動増幅部５２のゲート入力を、ｎチャネルＭＯＳトランジスタからｐチャネルＭＯＳに置き換えたものである。その他の構成は第７の実施形態と同様であるので説明は省略する。図３３は、本実施形態に係るＮＯＲ型フラッシュメモリの備えるセンスアンプ５０の一部領域の回路図である。

図示するように差動増幅部５２は、ｎチャネルＭＯＳトランジスタ２００〜２０２、ｐチャネルＭＯＳトランジスタ２０３〜２１０、及びインバータ２１２〜２１４を備えている。インバータ２１２は信号ＳＥＮを反転する。ＭＯＳトランジスタ２００は、ソースがＶＳＳに接続され、ゲートに信号ＳＥＮが入力される。ＭＯＳトランジスタ２０１は、ソースがＭＯＳトランジスタ２００のドレインに接続され、ゲートがＭＯＳトランジスタ２０２のゲートに接続されている。ＭＯＳトランジスタ２０２は、ソースがＭＯＳトランジスタ２００のドレインに接続され、ゲートとドレインが共通接続されている。

ＭＯＳトランジスタ２０３は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ２０１のドレインに接続される。ＭＯＳトランジスタ２０４は、ゲートに制御部５４から与えられる信号Ｓ３が入力され、ドレインがＭＯＳトランジスタ２０１のドレインに接続される。ＭＯＳトランジスタ２０５は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ２０４のソースに接続される。ＭＯＳトランジスタ２０６は、ゲートに制御部５４から与えられる信号Ｓ４が入力され、ドレインがＭＯＳトランジスタ２０１のドレインに接続される。ＭＯＳトランジスタ２０７は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ２０６のソースに接続される。以下、ＭＯＳトランジスタ２０１のドレインと、ＭＯＳトランジスタ２０３、２０４、２０６のドレインとの接続ノードをノードＮ６と呼ぶ。

ＭＯＳトランジスタ２０８は、ゲートに参照データ線ＤＬＲが接続され、ドレインがＭＯＳトランジスタ２０２のドレインに接続される。ＭＯＳトランジスタ２０９は、ゲートがＶＳＳに接続され、ドレインがＭＯＳトランジスタ２０２のドレインに接続される。ＭＯＳトランジスタ２１０は、ゲートに参照データ線ＤＬＲが接続され、ドレインがＭＯＳトランジスタ２０９のソースに接続される。

ＭＯＳトランジスタ２１１は、ゲートにインバータ２１２の出力が入力され、ドレインがＭＯＳトランジスタ２０３、２０５、２０７、２０８、２１０のソースに接続され、ソースにＶＤＤが与えられる。インバータ２１３は、ノードＮ６の電位を反転し、インバータ２１４はインバータ２１３の出力を反転させる。そして、インバータ２１３の出力は、ＭＯＳトランジスタ１８０、１８４のゲートに入力され、インバータ２１４の出力は、ＭＯＳトランジスタ１８２、１８６のゲートに入力される。

すなわち、本実施形態に係る差動増幅部５２は、第１ゲート（ＭＯＳトランジスタ２０３、２０５、２０７のゲート）にメモリセルＭＣから読み出されたデータが入力され、第２ゲート（ＭＯＳトランジスタ２０８、２１０のゲート）に参照セルから読み出された参照データが入力されるカレントミラー型差動アンプである。そして、第１ゲートの電位によって制御される電流経路の数が、信号Ｓ３、Ｓ４によって制御される。つまり、ＭＯＳトランジスタ２０３の電流経路に対して、ＭＯＳトランジスタ２０４、２０５によって形成される電流経路とＭＯＳトランジスタ２０６、２０７によって形成される電流経路とがオフセット用の電流経路として機能する。

その他の構成は第１の実施形態と同様であるので説明は省略する。

データの読み出し時におけるセンスアンプ５０の動作は、第６の実施形態で説明した図２７とほぼ同様であり、制御部５４における制御方法が異なるのみである。すなわち、ステップＳ１１の後、制御部５４が信号Ｓ３、Ｓ４をそれぞれ“Ｈ”レベル及び“Ｌ”レベルとする。これにより、ＭＯＳトランジスタ２０４がオフ状態となり、ＭＯＳトランジスタ２０６がオン状態となる。これにより、第１基準レベルが得られる（ステップＳ２０）。そして、第１基準レベルを用いてデータの上位ビットが判別される（ステップＳ１３）。

ステップＳ１３の結果、上位ビットが“０”データであった場合（ステップＳ１４、ＹＥＳ）、制御部５４は信号Ｓ３、Ｓ４を共に“Ｌ”レベルとする。これにより、ＭＯＳトランジスタ２０４、２０６がオン状態とされる。すなわち、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は３：２となる。これにより、第２基準レベルが得られる（ステップＳ１６）。この第２基準レベルは、第１基準レベルを上昇させたレベルであり、ＶＤＬ（１１）＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜第２基準レベル＜ＶＤＬ（００）なる関係がある。そして、この第２基準レベルを用いて下位ビットが判別される（ステップＳ１７）。

ステップＳ１３の結果、上位ビットが“１”データであった場合（ステップＳ１４、ＮＯ）、制御部５４は信号Ｓ３、Ｓ４を共に“Ｈ”レベルとする。これにより、ＭＯＳトランジスタ２０４、２０６はオフ状態となる。すなわち、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は１：２となる。これにより、第２基準レベルが得られる（ステップＳ１９）。この第２基準レベルは、第１基準レベルを低下させたレベルであり、ＶＤＬ（１１）＜第２基準レベル＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜ＶＤＬ（００）なる関係がある。そして、この第２基準レベルを用いて下位ビットが判別される（ステップＳ１７）。

本実施形態に係る構成であっても、上記第１の実施形態と同様の効果が得られる。
［第９の実施形態］
次に、この発明の第９の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、参照セル３１の閾値を変更すると共に、それに伴ってセンスアンプ５０の差動増幅部５２の構成を変更したものである。その他の構成は第１の実施形態と同様であるので説明は省略する。図３４は、本実施形態に係る参照セル３１の閾値分布を示すグラフである。

図示するように、本実施形態に係る参照セル３１の保持する参照データは“１１”データに等しく、参照セル３１の閾値電圧は、“１１”データを保持するメモリセルＭＣの閾値電圧に等しい。つまり、参照セル３１の閾値電圧Ｖthは、０Ｖ＜Ｖth＜Ｖth０である。従って、参照データが読み出された際に参照ビット線ＢＬＲに流れる電流は、Ｉrcell＝Ｉcell（１１）である。但しＩrcellは、Ｉcell（１０）の分布の中央の値より小さい値であれば良い。より好ましくは、Ｉcell（０１）の分布の最小値より低い値である。または、ＩrcellはＩcell（１１）の分布内に含まれる値である。

また、参照データが読み出された際に参照データ線ＤＬＲに発生する電圧は、ＶＤＬＲ＝ＶＤＬ（１１）である。但しＶＤＬＲは、ＶＤＬ（１０）の分布の中央の値より小さい値であれば良い。より好ましくは、ＶＤＬ（０１）の分布の最小値より低い値である。または、ＶＤＬＲはＶＤＬ（１１）の分布内に含まれる値である。

図３５は、本実施形態に係るセンスアンプ５０の備える差動増幅部５２の回路図である。図示するように差動増幅部５２は、第１の実施形態で説明した図３の構成において、ＭＯＳトランジスタ２２０〜２２３を更に備えている。

ＭＯＳトランジスタ２２０は、ゲートにＶＤＤが与えられ、ドレインがＭＯＳトランジスタ７５のドレインに接続されている。ＭＯＳトランジスタ２２１は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ２２０のソースに接続され、ソースがＭＯＳトランジスタ８３のドレインに接続されている。ＭＯＳトランジスタ２２２は、ゲートに信号Ｓ２が与えられ、ドレインがＭＯＳトランジスタ７５のドレインに接続されている。ＭＯＳトランジスタ２２３は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ２２２のソースに接続され、ソースがＭＯＳトランジスタ８３のドレインに接続されている。また、ＭＯＳトランジスタ８１のゲートには、制御部５４から与えられる信号Ｓ３が入力される。

制御部５４は、図３６に示す通りに信号Ｓ１〜Ｓ３を発生する。図３６は、第１、第２センス動作時における信号Ｓ１〜Ｓ３を示す表である。図示するように制御部５４は、第１センス動作時には信号Ｓ１〜Ｓ３を全て“Ｈ”レベルとする。第２センス動作時には、上位ビットが“０”であった場合には信号Ｓ１、Ｓ２を共に“Ｈ”レベルとし、信号Ｓ３を“Ｌ”レベルとする。下位ビットが“１”であった場合には信号Ｓ１、Ｓ３を共に“Ｈ”レベルとし、信号Ｓ２を“Ｌ”レベルとする。

従って、第１センス動作時にはＭＯＳトランジスタ７８、２２２、８１がオン状態となる。すなわち、データ線ＤＬの電位によって制御される電流経路は、ＭＯＳトランジスタ７７による電流経路、ＭＯＳトランジスタ７８、７９による電流経路、ＭＯＳトランジスタ２２０、２２１による電流経路、及びＭＯＳトランジスタ２２２、２２３による電流経路の４つである。他方、参照データ線ＤＬＲの電位によって制御される電流経路は、ＭＯＳトランジスタ８０による電流経路と、ＭＯＳトランジスタ８１、８２による電流経路の２つである。つまり、電流経路の比率は４：２となる。これにより、ＶＤＬＲ＝ＶＤＬ（１１）であるが、差動増幅部５２の第１基準レベルはＶＤＬ（１１）＜ＶＤＬ（１０）＜第１基準レベル＜ＶＤＬ（０１）＜ＶＤＬ（００）となる。つまり、第１の実施形態の場合に比べて本実施形態のＩrcellは２倍であるから、参照セル側の電流経路をメモリセル側の電流経路の１／２とすることで、第１基準レベルが得られる。

第２センス動作時には、上位ビットが“０”である場合、ＭＯＳトランジスタ７８、２２２がオン状態とされ、ＭＯＳトランジスタ８１がオフ状態とされる。すなわち、第１センス動作時に比べて、参照データ線ＤＬＲの電位によって制御される電流経路が１本減少するから、その比率は４：１となる。これにより、差動増幅部５２の第２基準レベルは、ＶＤＬ（１１）＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜第２基準レベル＜ＶＤＬ（００）となる。

第２センス動作時には、上位ビットが“１”である場合、ＭＯＳトランジスタ７８、８１がオン状態とされ、ＭＯＳトランジスタ２２２がオフ状態とされる。すなわち、第１センス動作時に比べて、データ線ＤＬの電位によって制御される電流経路が１本減少するから、その比率は３：２となる。これにより、差動増幅部５２の第２基準レベルは、ＶＤＬ（１１）＜第２基準レベル＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜ＶＤＬ（００）となる。

本実施形態に係る構成であると、上記第１の実施形態で説明した（１）の効果に加えて、下記（２）の効果を併せて得られる。
（２）読み出し動作信頼性を向上出来る。
参照セル３１は、そのサイズが縮小されるに従って、駆動可能な電流量も減少する。つまり、Ｉrcellの絶対値が小さくなる。そして、Ｉrcellが小さくなると、データの誤判定が起こりやすくなる。しかし本実施形態であると、上記第１の実施形態に比べて２倍の大きさのＩrcellを参照データ線ＤＬＲに流すことが出来る。従って、データの誤判定の発生を抑制し、読み出し動作の信頼性を向上出来る。

なお、本実施形態では上記第１の実施形態で説明した構成において、ＩrcellをＩrcell（１１）にした場合について説明したが、勿論、第２乃至第８の実施形態に係る構成についても適用可能である。図３７は、一例として第２の実施形態に適用した場合の、センスアンプ５０の差動増幅部５２の回路図である。

図示するように差動増幅部５２は、第２の実施形態で説明した図１６の構成において、ＭＯＳトランジスタ２２０、２２１、２２４、２２５を更に備えている。ＭＯＳトランジスタ２２０は、ゲートにＶＤＤが与えられ、ドレインがＭＯＳトランジスタ７５のドレインに接続されている。ＭＯＳトランジスタ２２１は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ２２０のソースに接続され、ソースがＭＯＳトランジスタ８３のドレインに接続されている。ＭＯＳトランジスタ２２４は、ゲートにＶＤＤが与えられ、ドレインがＭＯＳトランジスタ７５のドレインに接続されている。ＭＯＳトランジスタ２２５は、ゲートがデータ線ＤＬに接続され、ドレインがＭＯＳトランジスタ２２４のソースに接続され、ソースがＭＯＳトランジスタ８３のドレインに接続されている。制御部５４は、第３の実施形態で説明した図２０に示す通りに信号Ｓ１、Ｓ２を発生する。

従って、第１センス動作時には、データ線ＤＬの電位によって制御される電流経路と、参照データ線ＤＬＲの電位によって制御される電流経路との比率は４：２となる。これにより、差動増幅部５２の第１基準レベルはＶＤＬ（１１）＜ＶＤＬ（１０）＜第１基準レベル＜ＶＤＬ（０１）＜ＶＤＬ（００）となる。

第２センス動作時には、上位ビットが“０”である場合、電流経路の比率は５：２となる。これにより、差動増幅部５２の第２基準レベルは、ＶＤＬ（１１）＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜第２基準レベル＜ＶＤＬ（００）となる。第２センス動作時には、上位ビットが“１”である場合、電流経路の比率は３：２となる。これにより、差動増幅部５２の第２基準レベルは、ＶＤＬ（１１）＜第２基準レベル＜ＶＤＬ（１０）＜ＶＤＬ（０１）＜ＶＤＬ（００）となる。

以上のように、この発明の第１乃至第９の実施形態に係るフラッシュメモリであると、差動増幅部５２は、参照セル３１から読み出された参照データを基準にして得られる第１基準レベルと、この第１基準レベルを内部において上昇または下降させて得た第２基準レベルとを用いて、データの判別を行っている。より具体的には、第１基準レベルを用いて２ビットデータのうちの上位ビットを判別し、第２基準レベルを用いて下位ビットを判別している。

また参照セル３１の閾値電圧は、“１０”データを保持するメモリセルＭＣの閾値電圧と“０１”データを有するメモリセルＭＣの閾値電圧との間の値であっても良いし、“１１”データを保持するメモリセルＭＣの閾値電圧と同じであっても良い。

そして、第２基準レベルを得る方法としては、例えば以下の手法が挙げられる。つまり、センスアンプは、第１ゲートにデータが入力され、第２ゲートに参照データが入力されるラッチ型差動アンプを備え、且つ第１ゲートの電位によって制御される電流経路と、第２ゲートによって制御される電流経路との少なくともいずれか一方を増減させる。または、センスアンプは、第１ゲートにデータが入力され、第２ゲートに参照データが入力されるカレントミラー型アンプを備え、且つ第１ゲートの電位によって制御される電流経路を増減させる。

上記構成とすることで、参照データ線ＤＬＲの電位を変更することなく、２ビット以上のデータを判別することが出来、フラッシュメモリの動作速度を向上出来る。

なお、上記実施形態ではメモリセルの各々が２ビットデータを保持する場合について説明した。しかし、３ビット以上のデータを保持する場合にも適用出来ることは言うまでもない。図３８は、メモリセルＭＣの閾値分布を示すグラフである。

図示するようにメモリセルＭＣは、閾値電圧の低い順に“１１１”、“１１０”、“１０１”、“１００”、“０１１”、“０１０”、“００１”、“０００”の８値のデータを保持可能である。この際、まず第１センス動作において最上位ビットを判別し、第２センス動作において中位ビットを判別し、第３センス動作において最下位ビットを判別する。そして、第１センス動作時には第１基準レベルをＶth３に設定して、最上位ビットが“０”であるか“１”であるかを判別する。第２センス動作は、最上位ビットが“０”である場合には第２基準レベルをＶth５に設定し、最上位ビットが“１”である場合には第２基準レベルをＶth１に設定して行う。第３センス動作は、最上位ビット及び中位ビットが“０”である場合には第３基準レベルをＶth６に設定し、最上位ビットが“０”で中位ビットが“１”である場合には第３基準レベルをＶth４に設定して行う。また最上位ビット及び中位ビットが“１”である場合には第３基準レベルをＶth０に設定し、最上位ビットが“１”で中位ビットが“０”である場合には第３基準レベルをＶth２に設定して行う。

参照セル３１の閾値電圧は、“１００”データを保持するメモリセルＭＣの閾値分布の中央値と、“０１１”データを保持するメモリセルＭＣの閾値分布の中央値との間の値（Ｖth３付近）とされる。すなわち、メモリセルＭＣがｍ値（ｍは４以上の自然数）のデータを保持可能な場合、参照データを読み出すことによって参照データ線ＤＬＲに発生する電位は、閾値電圧が最も低いデータ（８値の場合には“１１１”）から（ｍ／２）番目に高いデータ（８値の場合には“１００”）を読み出した際にデータ線ＤＬに発生する電位分布の中央値と、（（ｍ／２）＋１）番目に高いデータ（８値の場合には“０１１”）を読み出した際にデータ線ＤＬに発生する電位分布の中央値との間の値とされる。

また、上記実施形態ではＮＯＲ型フラッシュメモリを例に挙げて説明したが、例えばＮＡＮＤ型フラッシュメモリや、ＮＡＮＤ型フラッシュメモリの構成においてメモリセルトランジスタの数を１個とした３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、また３Ｔｒ−ＮＡＮＤ型フラッシュメモリの構成においてビット線側の選択トランジスタを廃した２Ｔｒフラッシュメモリ等にも適用出来る。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリのブロック図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるメモリセルアレイ及びカラムゲートの回路図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備えるメモリセルの閾値分布を示すグラフ。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備える参照セルの閾値分布を示すグラフ。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリにおいて、メモリセル及び参照セルに流れる電流を示すグラフ。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリにおいて、データ線及び参照データ線の電位変化を示すグラフ。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの読み出し動作のフローチャート。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの読み出し時における各種信号のタイミングチャート。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの読み出し時における各種信号のタイミングチャート。 この発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第２の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第２の実施形態に係るＮＯＲ型フラッシュメモリの備える制御部の制御方法を示すダイアグラム。 この発明の第２の実施形態に係るＮＯＲ型フラッシュメモリの読み出し動作のフローチャート。 この発明の第３の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第３の実施形態に係るＮＯＲ型フラッシュメモリの備える制御部の制御方法を示すダイアグラム。 この発明の第４の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第４の実施形態に係るＮＯＲ型フラッシュメモリの備える制御部の制御方法を示すダイアグラム。 この発明の第４の実施形態に係るＮＯＲ型フラッシュメモリの備える制御部の制御方法を示すダイアグラム。 この発明の第５の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第６の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第７の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第７の実施形態に係るＮＯＲ型フラッシュメモリの読み出し動作のフローチャート。 この発明の第７の実施形態に係るＮＯＲ型フラッシュメモリの読み出し時における各種信号のタイミングチャート。 この発明の第７の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第７の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第７の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第７の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第８の実施形態に係るＮＯＲ型フラッシュメモリの備える読み出し回路の回路図。 この発明の第９の実施形態に係るＮＯＲ型フラッシュメモリの備える参照セルの閾値分布を示すグラフ。 この発明の第９の実施形態に係るＮＯＲ型フラッシュメモリの備える差動増幅部の回路図。 この発明の第９の実施形態に係るＮＯＲ型フラッシュメモリの備える制御部の制御方法を示すダイアグラム。 この発明の第９の実施形態に係るＮＯＲ型フラッシュメモリの備える差動増幅部の回路図。 この発明の第１乃至第９の実施形態の変形例に係るＮＯＲ型フラッシュメモリの備えるメモリセルの閾値分布を示すグラフ。

符号の説明

１０…フラッシュメモリ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…カラムゲート、１５…ソース線ドライバ、１６…書き込み回路、１７…読み出し回路、２０、２１、３２、４０、７５〜８７、９８〜１０１、１２０〜１２４、１５３〜１６５、１８０〜１８７、２００〜２０２、２２０〜２２５…ｎチャネルＭＯＳトランジスタ、３０…参照電位発生回路、３１…参照セル、５０…センスアンプ、５１…プリチャージ回路、５２…差動増幅部、５３…出力部、５４…制御部、６０、６１、７０〜７４、１２７〜１３３、１５０〜１５２、２０３〜２１１…ｐチャネルＭＯＳトランジスタ、９０、９１、１１０、１１１、１８９…ＮＡＮＤゲート、９２〜９７、１３４〜１４０、１６６〜１７６、１８８、２１２〜２１４…インバータ、１７８、１７９、１９０…ＮＯＲゲート

Claims (5)

1. 各々が電荷蓄積層と制御ゲートとを有するＭＯＳトランジスタを備え、且つｎビット（ｎは２以上の自然数）の第１データを保持可能な複数の第１メモリセルと、
   前記第１データの判別の基準となる第２データを保持する第２メモリセルと、
   前記第２メモリセルから読み出された前記第２データを基準にして得られる第１基準レベルと、前記第１基準レベルを基にして内部で生成した第２基準レベルとを用いて、前記第１メモリセルから読み出された前記第１データを判別して増幅するセンスアンプと
   を具備し、前記センスアンプは、第１センス動作において、前記第１基準レベルに基づいて、前記第１データの前記ｎビットのうちのいずれかのビットにつき、“０”であるか“１”であるかを判別し、
   前記第１センス動作に引き続く第２センス動作において、前記第１センス動作時における判別結果に応じて前記センスアンプの動作点を変化させることにより、前記第１基準レベルを増減させた前記第２基準レベルに基づいて、前記第１センス動作で読み出されたビットと異なるいずれかのビットにつき、“０”であるか“１”であるかを判別する
   ことを特徴とする半導体記憶装置。
2. 前記第１メモリセルと前記センスアンプとを接続し、前記第１データが読み出される第１データ線と、
   前記第２メモリセルと前記センスアンプとを接続し、前記第２データが読み出される第２データ線と
   を更に備え、前記メモリセルは、前記ＭＯＳトランジスタの閾値電圧によって区別されるｍ（ｍ＝２^ｎ）種の第１データを保持可能であり、
   前記第２データを読み出すことによって前記第２データ線に発生する電位は、前記閾値電圧が（ｍ／２）番目に高い前記第１データを読み出した際に前記第１データ線に発生する電位分布の中央値と、（（ｍ／２）＋１）番目に高い前記第１データを読み出した際に前記第１データ線に発生する電位分布の中央値との間の値である
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記センスアンプは、第１ゲートに前記第１データが入力され、第２ゲートに前記第２データが入力されるラッチ型差動アンプを備え、且つ
   前記第１ゲートの電位によって制御される電流経路と、前記第２ゲートによって制御される電流経路との少なくともいずれか一方を増減させることによって、前記第２基準レベルを得る
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記センスアンプは、第１ゲートに前記第１データが入力され、第２ゲートに前記第２データが入力されるカレントミラー型アンプを備え、且つ
   前記第１ゲートの電位によって制御される電流経路を増減させることによって、前記第２基準レベルを得る
   ことを特徴とする請求項２記載の半導体記憶装置。
5. 前記第１メモリセルと前記センスアンプとを接続し、前記第１データが読み出される第１データ線と、
   前記第２メモリセルと前記センスアンプとを接続し、前記第２データが読み出される第２データ線と
   を更に備え、前記メモリセルは、前記ＭＯＳトランジスタの閾値電圧によって区別されるｍ（ｍ＝２^ｎ）種の第１データを保持可能であり、
   前記第２データを読み出すことによって前記第２データ線に発生する電位は、前記閾値電圧が最も低い第１データを読み出した際に前記第１データ線に発生する電位分布内の値であり、
   前記センスアンプは、第１ゲートに前記第１データが入力され、第２ゲートに前記第２データが入力されるラッチ型差動アンプを備え、且つ
   前記第１センス動作時において、前記第２ゲートの電位によって制御される電流経路は、前記第１ゲートの電位によって制御される電流経路の１／２である
   ことを特徴とする請求項１記載の半導体記憶装置。

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