JP4702572B2 - 低電力多ビットセンス増幅器 - Google Patents

Description

本発明は、一般的にはメモリデバイスに関し、特に、本発明はフラッシュメモリデバイスにおけるセンス増幅器に関する。

[関連する出願]
本出願は、一般に指定された、“低電力多ビットセンス増幅器”と題され、２００５年７月４日に提出されたイタリアの特許出願番号ＲＭ２００５Ａ０００３５３に対する優先権を主張する。

メモリデバイスは、典型的には、コンピュータ或いは他の電子デバイスにおいて、内部の、半導体、集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）及びフラッシュメモリを含む、多くの異なるタイプのメモリが存在する。

フラッシュメモリは、一度に１バイトの代わりにブロックで消去され、再プログラムされうるタイプのメモリである。典型的なフラッシュメモリは、多数のメモリセルを含んでいるメモリアレイを含む。それぞれのメモリセルは、電荷を保持することのできる、浮遊ゲート電界効果トランジスタを含んでいる。セルは、一般的にブロックにグループ化される。ブロック内のそれぞれのセルは、浮遊ゲートを帯電させることによって電気的にランダムにプログラムされうる。セル内のデータは、浮遊ゲート内の電荷の存在或いは欠如によって決定される。電荷は、ブロックの消去動作によって浮遊ゲートから除去されうる。

フラッシュメモリデバイスは、メモリアレイ内のメモリセルの状態を読み出す或いはベリファイするため、多様なセンス増幅器を使用する。不揮発性メモリセルのベリファイは、ベリファイされるべきセルの制御ゲートに電圧を印加し、続いて、参照セルからの既知の電流と、セルによって発生する電流とを比較するセンス増幅器を使用することによって達成される。この参照セルは、既知のゲート電圧に応じて特定の参照電流を発生するようにメモリの製造者によって設置され、或いは設定された、あらかじめ定義された電荷を有する、不揮発性のメモリセル或いはビットである。センス増幅器は、ベリファイされるべきメモリセルが、参照電流より多い或いは少ない電流を流すかどうかを判定する。センス増幅器は、このようにしてメモリセルがプログラム状態か或いは消去状態かを決定する。

センス増幅器は、様々な問題を経験しうる。例えば、フラッシュメモリデバイスをバッテリーで動作するデバイスとより互換性のあるものにするため、メモリデバイスの製造者は、フラッシュメモリデバイスの供給電圧を減少させている。このことは、より低い供給電圧において、アナログ回路が適切に動作しないことから、センス増幅回路における問題を引き起こしうる。センス増幅器は、典型的には、２０から５０μＡの直流バイアス電流を必要でもある。このことによって、特に多数のセンス増幅器（典型的には６４或いは１２８）が同時に動作可能にされた場合には、読み出し及びベリファイ動作の間に相当の電力を消費する結果になりうる。このことは、ページ、及び／或いはバースト読み出しアクセスを使用するメモリデバイスにおいての事例であろう。

更に、多値セル（ＭＬＣ）メモリにおいては、それぞれのセンス増幅器は、関連する回路と３つ以上の参照セルの組を必要とする。このことは、回路に必要なダイのシリコン面積と同様に、システム全体の電力消費も増加させうる。多数の参照セルは、製造時のプログラミングのために更なる時間も必要とし、より長いテスト時間及び製造コストの追加という結果をもたらす。

他の問題が、多値セルの最近の導入とともに発生している。それぞれのセルは、多ビットの情報の格納が可能である。それぞれのメモリセルに格納されたＮビットのそれぞれの読み出し動作は、Ｎ回続くメモリアクセスを必要とする。したがって、メモリアクセス時間は、セル毎のビットの数に比例して増加する。

上述された理由のため、及び、本明細書を読み、理解することで、当業者にとって明らかになるであろう、以下に記述された他の理由のために、より高い性能のメモリデバイスにおける使用のため、改良されたセンス増幅回路のための技術が必要である。

不揮発性メモリデバイスの消去に伴う上述された問題及び他の問題は、本発明によって扱われ、以下の明細書を読み、考慮することによって理解されるであろう。
本発明は、それぞれが多ビットを格納することができるメモリセルのアレイのプログラム状態を検知する、センス増幅回路を包含している。センス増幅器は、ランプ電圧信号を発生させる電圧ランプ発生器を含む。参照センス増幅器は、ランプ電圧信号から発生するランプ電流と入力参照電流とを比較する。ランプ電圧信号が参照電流よりも大きいとき、出力ラッチ信号がトグルされる。センス増幅器は、閾値と入力ビット線電流とを比較し、ビット線電流が閾値を上回るとき、論理的なロウを出力する。センス増幅器の出力は、ラッチ信号によって決定される時間に、３つのデジタルラッチのうちの１つにラッチされる。エンコーダは、３つのデジタルラッチからのデータを、２ビットの出力データへとエンコードする。
本発明に係る更なる実施形態は、変化する範囲の方法及び装置を含んでいる。

以下の本発明に係る詳細な説明においては、言及は本明細書の一部を構成する添付図面に対してなされ、例示によってそこに示され、本発明が実施される、特定の実施形態に対してなされる。図面においては、同一の符号は、幾つかの図面を通じて、ほぼ類似した構成要素を説明する。これらの実施形態は、当業者が本発明を実施するうえで十分詳細に記述される。他の実施形態が使用され、本発明の範囲から離れることなく、構造的、論理的、及び電気的な変更がなされてもよい。したがって、以下の詳細な説明は、限定する意図でなされるのではなく、本発明の範囲は付随する請求項及びその均等物によってのみ定義される。

図１は、本発明に係るＮＡＮＤフラッシュメモリアレイの一実施形態の簡略化された概要図を示している。この図は説明の目的のためであって、本発明はいかなるアレイ構造にも限定されない。例えば、本発明に係るセンス増幅器の実施形態を使用しうる、可能性のある他のアレイ構造は、ＮＯＲ及びＡＮＤ構造を含んでいる。

図１のメモリアレイは、簡略化するため、メモリアレイにおいて典型的に必要とされる全ての構成要素を示してはいない。例えば、実際に必要とされるビット線の数はメモリ密度に依存するが、３つのビット線のみ（ＢＬ１、ＢＬ２及びＢＬ３）が示されている。それぞれのメモリブロックは、何千ものビット線を有しうる。

アレイは、連続した列１０３、１０４、１０５に配列された浮遊ゲートセルのアレイ１０１を含む。それぞれの浮遊ゲートセル１０１は、それぞれの連続ストリング１０３、１０４、１０５に、ドレインからソースへと接続されている。多数の連続ストリング１０３、１０４、１０５を横切るワード線（ＷＬ０−ＷＬ３１）はその動作を制御するため、行においてそれぞれの浮遊ゲートセルの制御ゲートに接続されている。ビット線（ＢＬ１−ＢＬ３）は、それぞれのセルの状態を検知する（示されていない）センス増幅器にやがては接続される。

動作において、ワード線（ＷＬ０−ＷＬ３１）は、書き込まれる或いは読み出されるべき連続ストリング１０３、１０４、１０５において個々の浮遊ゲートメモリセルを選択し、それぞれの連続ストリング１０３、１０４、１０５の残りの浮遊ゲートメモリセルをパススルーモードにおいて動作させる。浮遊ゲートメモリセルのそれぞれの連続ストリング１０３、１０４、１０５は、ソース選択ゲート１１５、１１６、１１７によってソース線１０６へと接続され、ドレイン選択ゲート１１１、１１２、１１３によって個々のビット線（ＢＬ１−ＢＬ３）へと接続される。ソース選択ゲート１１５、１１６、１１７はその制御ゲートに接続されたソース選択ゲート制御線ＳＧ（Ｓ）４１８によって制御される。ドレイン選択ゲート１１１、１１２、１１３は、ドレイン選択ゲート制御線ＳＧ（Ｄ）１１４によって制御される。

それぞれのセルは、１セルにつき単一のビット（すなわち、二値（単一レベル）セルーＳＬＣ）として、或いは１セルにつき、多ビット（すなわち多値（多レベル）セルーＭＬＣ）として、プログラムされうる。それぞれのセルの閾値電圧（Ｖｔ）はセル内に格納されたデータを決定する。例えば、１セルにつき単一のビットにおいて、０．５ＶのＶｔはプログラムされたセルを示し、一方で−０．５ＶのＶｔは消去されたセルを示す。多値セルは、それぞれが異なる状態を示す多数のＶｔウインドウを有してもよい。多値セルは、セルに格納される特定の電圧範囲へビットパターンを割り当てることによって、従来のフラッシュセルのアナログ特性を利用する。この技術は、セルに割り当てられた電圧範囲の数に依存して、セルにつき二つ以上のビットを格納することを許容する。

従来技術の典型的なプログラミング動作の間、プログラムされるべきフラッシュメモリセルのため選択されたワード線は、所定の電圧（例えば、約１６Ｖ）で開始し、セルがプログラムされるか或いは最大のプログラム電圧に到達するまで増加する一連のプログラミングパルスによってバイアスされる。

図２は、本発明に係るセンス増幅回路の一実施形態を示している。回路は、センス増幅器へと時間によって変化する電圧を発生させる電圧ランプ発生器を使用する。
センス増幅回路は、Ｎ個のセンス増幅器ＳＡ［０］−ＳＡ［Ｎ−１］２０１、２２０を含む。センス増幅器２０１、２２０はそれぞれ、メモリアレイ２００のビット線ＢＬ［０］−ＢＬ［Ｎ−１］に接続された入力を有する。アレイのそれぞれのビット線はセンス増幅器に接続されるため、必要とされるセンス増幅器の数は、メモリアレイ密度に依存する。したがって、Ｎ本のビット線はＮ個のセンス増幅器を必要とする。センス増幅器は、以下に図３に関して、より詳細に説明される。

一実施形態においては、センス増幅器回路は３個の参照センス増幅器２０９−２１１を含んでいる。他の実施形態は、他の多数の参照増幅器２０９−２１１を使用してもよい。参照浮遊ゲートなだれ降伏注入金属酸化膜半導体（ＦＡＭＯＳ）セル２２０−２２２は、ビット線デコーディング構造ＢＬ＿ＲＥＦ０からＢＬ＿ＲＥＦ２を介して、それぞれ参照増幅器２０９−２１１へと接続される。参照セル２２０−２２２は、専用の参照ワード線ＷＬＲＥＦ及び、メモリアレイ２００で使用されるものとほぼ類似した行デコーディング回路へと接続される。

電圧ランプ発生器回路２０７は、参照センス増幅器２０９−２１１及びセンス増幅器２０１，２２０へと接続される。電圧ランプ発生器２０７は、時間によって変化する参照電流を発生するために参照センス増幅器２０９−２１１によって使用される、時間によって変化する電圧を発生させる。時間によって変化する参照電流は、それぞれのセルに格納されたデータ値を決定するため、メモリセルの電流が属する電流範囲を決定するために使用される。センス増幅器はメモリセル電流が参照電流より小さいか大きいかの識別のみをしなければならないため、典型的な従来技術のセンス増幅器は、一定の電流のみを利用する。電圧ランプ発生器２０７は、以下に図６に関してより詳細に説明される。

それぞれのセンス増幅器２０１、２２０の出力は、多数のＤ型ラッチＤＬ０−ＤＬ２、２０２−２０４へと接続される。参照センス増幅器２０９−２１１からの出力信号ＳＬ０−ＳＬ２は、それぞれＤＬ０−ＤＬ３、２０２−２０４の動作を制御するために使用される。Ｄラッチの数は、参照センス増幅器の数に依存する。ＤＬ０−ＤＬ２の構成及び動作は、図３に関して以下に記述される。

エンコーダ回路２０５は、ＤＬ０−ＤＬ２、２０２−２０４の出力に接続される。それぞれのエンコーダ２０５はメモリデバイスのＤＱ出力へとデータビットを出力する。この実施形態においては、ＤＱ０［０］及びその補数ＤＱ０[１]が出力される。なお、ＤＱ０[０]及びＤＱ０[１]は論理的な補数ではなく、以下の表によるセンス増幅器のデジタル出力であることに注意されたい。他のデータビットのためにセンス増幅器に接続された他のエンコーダは、ＤＱ１−ＤＱＮを出力する。エンコーダ２０５の構成及び動作は、図３に関して以下に記述される。

動作において、選択されたビット線からの電流Ｉ_{ｃｅｌｌ[０]}−Ｉ_{ｃｅｌｌ[Ｎ−１]}は、それぞれのセンス増幅器ＳＡ[０]−ＳＡ[Ｎ−１]へと入力される。参照センス増幅器２０９−２１１は、参照セル２２０−２２２からの参照電流Ｉ０−Ｉ２を、ランプ発生器２０７からのランプ電流と比較する。ランプ電流が参照電流と等しいか或いは高くなると、対応する参照増幅器出力Ｓ１[ｉ]がトグルする。

デジタルラッチ２０２−２０４は参照センス増幅器２０９−２１１によって決定される時点において、センス増幅器２０１の出力値をサンプリングする。サンプリング時間は、ラッチ２０２−２０４へのＳＬ０−ＳＬ２信号のトグルによって決定される。

ラッチ２０２−２０４からの出力ＤＬ０−ＤＬ２は、エンコーダ回路２０５へと入力される。これらの値は続いて、以下に記述される表を利用して、デジタル出力信号ＤＱ[ｉ]へとエンコードされる。

図３は、図２のセンス増幅器ＳＡ[０]２０１、ＤＬ０−ＤＬ２データラッチ２０２−２０４、及びエンコーダ２０５の一実施形態の概要図を示している。残りのＳＡ［１］−ＳＡ[Ｎ−１]センス増幅器及び周辺回路は、図３に示された回路にほぼ類似している。

センス増幅器２０１は、列選択信号ＧＢＬ及びＬＢＬによって動作可能にされる列デコーダ３００を含んでいる。列選択信号は、２個のｎチャネルトランジスタ３０１、３０２の制御ゲートへと接続される。これらの信号の両方における論理的にハイの信号は、ほぼ同時にそれらをオン状態にし、センス増幅器２０１を選択されたＦＡＭＯＳセルのドレインへと接続する。

カスコードｎチャネルトランジスタ３０３は、センス動作の間、最大のビット線電圧を制御する。センス増幅器の入力ノードＩＮがＶｃｃにプレチャージされるとき、カスコードトランジスタ３０３はビット線及び、したがって、セルドレイン電圧をＶＢＬ_{ｓｅｎｓｅ}＝Ｖ_{ＳＡＢＩＡＳ}−Ｖｇｓ_ＮＣＡＳへと制限する。ここで、Ｖ_{ＳＡＢＩＡＳ}はゲートバイアスであり、Ｖｇｓ_ＮＣＡＳはトランジスタ３０３のゲートからソースへの電圧である。

センス増幅器を動作可能にする信号ＳＡＥＮＢは、スタンバイモードの間、ＰＣＨＧ＝ＧＢＬ＝ＬＢＬ＝０Ｖのとき、センス増幅器を使用不可にするために使用される。ＳＡＥＮＢ及びプレチャージを可能にする信号ＰＣＨＧは、一実施形態においては、図６に関して後に説明されるメモリデバイスにおけるメモリコントローラによって発生する。

センス動作は、２つの段階：プレチャージ段階及びディスチャージ段階において実施される。プレチャージトランジスタ３０５は、ＰＣＨＧ信号によって活性化される。この信号は、読み出しサイクルのプレチャージ段階の間、Ｖｃｃに設定される。プレチャージ段階の間の論理的なハイは、インバータ３０６によってロウに反転され、トランジスタ３０５をオン状態にする。この段階の間、センス増幅器の入力及び選択されたビット線はそれぞれ、Ｖｃｃ及びＶＢＬ_{ｓｅｎｓｅ}へと充電される。

図５において以下に説明され、図２の電圧ランプ発生器２０７によって発生する、電圧ランプ信号ＶＲＡＭＰは、ディスチャージ段階の間、ランプ回路トランジスタ３０８のゲートに印加される。ｐチャネルトランジスタ３１０のソースに接続されたＲＣ回路３０９は、センス増幅器インバータ３１２の動作を妨げうる電源ノイズを取り除く。このインバータは、ｐチャネルトランジスタ３１０及びｎチャネルトランジスタ３１１を含んでいる。

いったん回路が動作可能（すなわちＳＡＥＮＢ＝０）となり、扱われるメモリセルが選択される（ＧＢＬ＝ＬＢＬ＝４．５Ｖ）と、ビット線のプレチャージ段階を開始するため、プレチャージ信号ＰＣＨＧは、Ｖｃｃに設定される。結果として、センス増幅器の入力ＩＮ及びビット線ＢＬは、Ｖｃｃ及びＶＢＬ_{ｓｅｎｓｅ}へとそれぞれ前述されたようにプレチャージされる。プレチャージ段階の間、トランジスタ３０８が一定電流Ｉ_Ｒ０を供給するため、ランプ回路トランジスタ３０８のゲートは、一定電圧ＶＲＡＭＰ_ｍｉｎへとバイアスされる。この電流は、ＦＡＭＯＳ参照セル電流Ｉ_０の最大レベルよりも約３０％高い。

いったん、ＢＬの容量がＶＢＬｓｅｎｓｅへと完全にプレチャージされると、ＶＲＡＭＰがその初期固定値ＶＲＡＭＰｍｉｎから上昇し始める一方で、プレチャージ信号ＰＣＨＧは０Ｖへ設定される。この状態は、センス増幅器の入力ノードＩＮ及びビット線ＢＬの電圧がランプ回路トランジスタ３０８の電流によって上昇し、ほぼ同時にＦＡＭＯＳセルの電流によってディスチャージされる、センス段階を開始する。

センス段階の開始において、センス増幅器の入力ＩＮがＶｃｃを維持するよう、電圧を上昇させる電流はセル電流よりも高い。電圧を上昇させる電流がセル電流よりも小さくなると、後者はＢＬ容量、結果としてセンス増幅器の入力ノードのディスチャージを開始する。センス増幅器の入力電圧がセンス増幅器インバータ３１２の閾値より低くなるとすぐに、センス増幅器の出力ノードＳＡＯＵＴＢはＶｃｃから接地状態へトグルする。

０オーダーの近似として、ランプ回路トランジスタ３０８によって流れる電流Ｉ_ｒａｍｐはスルーレートＳＲで時間ｔとともに線形に変化すると仮定される。その場合、Ｉ_ｒａｍｐ＝Ｉ_ｒｍａｘ−ＳＲ・ｔである。このことは、この時点で当業者にとってよく知られており、センス増幅器の出力ノードＳＡＯＵＴＢをＶｃｃから接地状態に切替えるためにかかるΔＴは、次のように与えられる。

ここで、Ｉ_ｃｅｌｌはＦＡＭＯＳセル電流、Ｃは、入力ノードＩＮの容量、及びＶ_ｔｒｉｐはセンシングインバータ３１２の切替え閾値電圧である。結果として、センス増幅器は、ＦＡＭＯＳセル電流を持続時間ΔＴの電圧パルスへと変換する、電流―時間変換回路として動作する。

動作の一例として、それぞれの参照センス増幅器に接続された３個の参照セルは、以下の電流レベルを有すると仮定する。Ｉ_０＝３０μＡ、Ｉ_１＝２０μＡ、及びＩ_２＝１０μＡで、ＳＲ＝１μＡ／ｎｓ、Ｖｃｃ＝１．８Ｖ、Ｉ_ｍａｘ＝４０μＡ、Ｃ＝１０ｆＦ及びＶ_ｔｒｉｐ＝０．８Ｖと仮定すると、ΔＴ_０＝１４ｎｓ、ΔＴ_１＝２４ｎｓ、及びΔＴ_２＝３４ｎｓである。したがって、本発明に係るセンス回路は等しく間隔を置かれた入力電流に応じて、等しく間隔を置かれた時間パルスを提供する。

図２の３個の参照センス増幅器２２０−２２２は、３個のデータラッチ信号ＳＬ０、ＳＬ１及びＳＬ２を発生させる。これらの信号は、それぞれのセンス増幅器の出力に接続された３個のデータラッチＤＬ０、ＤＬ１、及びＤＬ２を制御する。通常のセンス増幅器の出力は電圧パルスΔＴ_ｃｅｌｌである。その持続時間は、上記のΔＴの式によるとセル電流Ｉ_ｃｅｌｌに依存する。したがって、センス動作の終了において、３個のラッチＤＬ２−ＤＬ０に格納されたデータＤ[２，０]は以下の表のように示される。

３個のビットＤ[２]、Ｄ[１]、及びＤ[０]は、続いて、図２のエンコーダ２０５によって、２ビットの出力データＤＱ[１，０]に変換される。本発明に係るそれぞれの物理的なメモリセルは、したがって、４個のアナログ値を表す２デジタルビットを格納しうる。

図４は、図２の電圧ランプ発生器２０７のための一実施形態の概要図を示している。この回路は、前述されたようにＶＲＡＭＰ信号を発生させる。

電源及び温度に依存しない電圧Ｖ_ｒｅｆは、演算トランスコンダクタンス増幅器（ＯＴＡ）４０１の非反転入力に供給される。ＯＴＡ４０１の出力はｎチャネルトランジスタ４０３、ＭＮ１のゲートを駆動する。ＭＮ１のソースは、抵抗ネットワークＲ_ｒｅｆ４０５を介して回路の接地へと接続される。

Ｒ_ｒｅｆネットワーク４０５は、制御トランジスタ４０７−４０９のゲートを駆動するデジタル信号の組ＴＲ_ｒｅｆ０、ＴＲ_ｒｅｆ１及びＴＲ_ｒｅｆ２を介して調節可能である。デジタル信号は、電流Ｉ_ｒｅｆを調整するためにそれぞれのトランジスタ４０７−４０９をオン状態にする。３個の抵抗及びその制御トランジスタがＲ_ｒｅｆネットワーク４０５に示されているが、実際の抵抗及び制御トランジスタの数は、所望の調整可能範囲及び粗さによって他の実施形態において変化しうる。一実施形態においては、調整デジタル信号ＴＲ_ｒｅｆ０、ＴＲ_ｒｅｆ１、ＴＲ_ｒｅｆ２は、専用のオンチップ不揮発性ラッチに格納され回路に書き込まれうる。

ＯＴＡ４０１は、トランジスタＭＮ１、４０３のソース電圧をＶ_ｒｅｆと等しくさせ、したがって、Ｉ_ｒｅｆはＩ_ｒｅｆ＝Ｖ_ｒｅｆ／Ｒ_ｒｅｆによって与えられる。ノードＳＡＢＩＡＳの電圧は、その場合Ｖ_{ＳＡＢＩＡＳ}＝Ｖ_ｒｅｆ＋Ｖ_{ｇｓＭＮ１}となり、ここで、Ｖ_{ｇｓＭＮ１}はドレイン電流がＩ_ｒｅｆと等しいときのトランジスタＭＮ１、４０３のゲートからソースへの電圧である。回路ノードＳＡＢＩＡＳは、トランジスタＭＮ２、４１０のゲートに接続される。

トランジスタＭＮ２、４１０のソースは抵抗ネットワークＲ_ｉｍａｘ４１１及びトランジスタＭＮ１１、４１３を介して接地状態に接続される。トランジスタＭＮ１１、４１３はＳＡＥＮがハイレベルにアサートされるとき、オン状態になる。Ｒ_ｉｍａｘの値は、前述されたものとほぼ類似した方法によってＲ_ｒｅｆへ調節可能である。デジタル信号Ｔ_{ｉｒｍａｘ０}、Ｔ_{ｉｒｍａｘ２}、及びＴ_{ｉｒｍａｘ２}は電流Ｉ_{ｓａｂｉａｓ}を調整するために制御トランジスタ４２０−４２２のゲートへ入力される。３個の抵抗及びその制御トランジスタがＲ_ｉｍａｘネットワーク４１１に示されているが、実際の抵抗及び制御トランジスタの数は、所望の調整可能範囲及び粗さによって他の実施形態において変化しうる。一実施形態においては、調整デジタル信号Ｔ_{ｉｒｍａｘ０}、Ｔ_{ｉｒｍａｘ１}、Ｔ_{ｉｒｍａｘ２}は、専用のオンチップ不揮発性ラッチに格納され回路に書き込まれうる。

トランジスタＭＮ２、４１０は、Ｉ_{ｓａｂｉａｓ}＝（Ｖ_{ＳＡＢＩＡＳ}−Ｖ_{ｇｓＭＮ２}）／Ｒ_ｉｍａｘによって与えられる、ドレイン電流Ｉ_{ｓａｂｉａｓ}を媒介する。上記からＶ_{ＳＡＢＩＡＳ}を代入することによって、Ｉ_{ｓａｂｉａｓ}＝（Ｖ_ｒｅｆ＋Ｖ_{ｇｓＭＮ１}−Ｖ_{ｇｓＭＮ２}）／Ｒ_ｉｍａｘである。トランジスタＭＮ１、４０３がトランジスタＭＮ２、４１０と同一の寸法及び形状で製造されるとすると、及び、Ｒ_ｒｅｆ及びＲ_ｉｍａｘの調整信号を適切に設定することによって、Ｉ_ｒｅｆがＩ_{ｓａｂｉａｓ}に等しくなるようにすると、その場合、Ｖ_{ｇｓＭＮ１}＝Ｖ_{ｇｓＭＮ２}となり、Ｉ_{ｓａｂｉａｓ}＝Ｖ_ｒｅｆ／Ｒ_ｉｍａｘとなる。ＯＴＡの反転入力がトランジスタＭＮ２、４１０のソースに接続されるとすると、ネットワークＲ_ｒｅｆ４０５及びトランジスタＭＮ１、４０３の必要なく、同じ結果が得られうる。この回路は、フラッシュメモリデバイスの出力データの妥当な仕様に合わせるために使用される。

典型的なフラッシュメモリデバイスは、１００ｎｓ以下のアクセスタイム以内で出力データを妥当にするべきである。アクセスされないとき、メモリチップは、供給電流の消費が５０μＡ以下であることによって特徴づけられるスタンバイモードにある。センス回路がこのような短い時間で応答するために、ＯＴＡ４０１はメモリアクセス時間内に準備されないため、電圧ＳＡＢＩＡＳは，チップの始動から永遠に存在しなければならない。一方、ＯＴＡ４０１の電力消費は、スタンバイでの電力特性を損なわないよう小さくなければならない。したがって、トランジスタＭＮ１、４０３及び抵抗ネットワークＲ_ｒｅｆ４０５を加えることによって、メモリへのアクセスが求められるとき、ＳＡＢＩＡＳが既に存在することを確実にするために、ＯＴＡ４０１及びＩ_ｒｅｆを常にオン状態に維持しておくことが可能となる。スタンバイでの電力要求を保証するため、Ｒ_ｒｅｆはＲ_ｉｍａｘよりも非常に大きくされうる。上記の式を真に維持するため必要とされるＶ_{ｇｓＭＮ１}＝Ｖ_{ｇｓＭＮ２}という状態は、トランジスタＭＮ１、４０３及びトランジスタＭＮ２、４１０が同じチャネル電流密度を有しているとき、トランジスタＭＮ２、４１０の長さに対する幅の比率がＭＮ１の比率のＫ倍大きくされるという条件で、Ｒ_ｒｅｆ＝ＫｘＲ_ｉｍａｘのときに満足される。Ｒ_ｉｍａｘは、メモリアクセスがＳＡＥＮ信号によって開始されるとき、所望の素早い応答時間を保証するため、このように十分に小さくされうる。

再び図４に関して、電流Ｉ_{ｓａｂｉａｓ}は、トランジスタＭＰ１、４３０及びＭＰ２、４３１によって形成されるカレントミラーに供給される。トランジスタＭＰ２、４３１のドレイン電流、Ｉ_ｒｍａｘはトランジスタＭＮ３、４３２、トランジスタＭＮ４、４３４、トランジスタＭＮ５、４３５、及びトランジスタＭＮ９、４３６を含むカレントミラー回路に供給される。トランジスタＭＮ４、４３４のドレイン電流は、Ｉ_ｒｍａｘにほぼ等しい。トランジスタＭＮ５のドレイン電流Ｉｒ１は、トランジスタＭＮ５、４３５及びＭＮ３、４３２の長さに対する幅の比率（Ｗ／Ｌ）を適切に選択することによって、Ｉ_ｒｍａｘの比とほぼ等しくされる。一実施形態においては、Ｉ_ｒ１／Ｉ_ｒｍａｘ＝２／３が、深いサブミクロン技術ノードにおけるＮＯＲ型メモリデバイス技術の状態で必要とされるタイミングの一例である。トランジスタＭＮ９、４３６のドレイン電流は、Ｉ_ｒｍａｘそれ自体にほぼ等しい。

トランジスタＭＰ１、４３０のゲートは、バイナリで付加された電流の組であるＩｓｒ０、２・Ｉｓｒ０及び４・Ｉｓｒ０を発生させるために、トランジスタＭＰ３、４４０、ＭＰ４、４４１、及びＭＰ５、４４２のゲートにも接続される。これらの電流は、トランジスタＭＰ３、４４３、ＭＰ４ａ、４４４、及びＭＰ５ａ、４４５のゲートにそれぞれ適用される３ビットのデジタルワードＴ_ｓｒｉ（Ｉ＝２、１、０）に従って結合される。以下で分かるように、これが、電圧ランプスルーレートＳＲを決定する電流Ｉ_ｓｒを決定する。ここで、

である。調整ビットＴ_ｓｒｉの量は、所望の調整可能範囲及び粗さに依存して変更されうる。

図４の電圧ランプ発生器回路のタイミングは、図５に示されている。時刻Ｔ０において、動作可能にする信号ＳＡＥＮはハイにアサ−トされる。短い遅延の後、時刻Ｔ１において、プレチャージ段階が信号ＰＣＨＧのアサートによって開始される。時刻Ｔ１において、ノードＶＲＡＭＰの電圧は、ＶＣＣの電圧に近い値である。Ｔ１において、図４のトランジスタＭＰ７、４５５及びＭＰ８、４５６のドレイン電流はほぼ０であり、ＰＣＨＧが論理的にハイであり、ＰＣＨＧＢが論理的にロウであるため、トランジスタＭＮ８、４５７及びＭＰ１０、４５９はオン状態である。トランジスタＭＮ９、４５８は、ノードＶＲＡＭＰの容量Ｃ_{Ｖｒａｍｐ}のディスチャージを開始する。トランジスタＭＰ７、４５５及びＭＰ８、４５６のドレイン電流は０に近いため、インバータＩＮＶ１、４５１及びＩＮＶ２、４５０の入力はそれぞれトランジスタＭＮ５、４３５及びＭＮ４、４３４によって接地状態（論理的０）へとされる。したがって、トランタジスＭＮ６、４５２及びＭＮ７、４５３はオン状態となり、それらのドレイン電流は、素早くＣ_{Ｖｒａｍｐ}を接地状態までディスチャージする一因となる。Ｉ_ｒｍａｘだけでは、所望のＰＣＨＧパルス持続時間ＴＷ_ＰＣＨＧ（例えば、数十ナノ秒）以内に、ＶＲＡＭＰノードの電圧が所望のＶ_{ＲＡＭＰＭＩＮ}値に到達するのに十分ではないため、このことが必要とされる。ＶＲＡＭＰの電圧が降下すると、トランジスタＭＰ７、４５５及びＭＰ８、４５６のドレイン電流は徐々に増加する。時刻Ｔ２において、これらの電流がＩ_ｒ１＜Ｉ_ｒｍａｘとなると、ＩＮＶ１、４５１の入力はハイとなり、ＭＮ６、４５２がオフ状態となり、Ｃ_{ＶＲＡＭＰ}のディスチャージ速度は減少する。このことはＶＲＡＭＰの電圧がＶ_{ＶＲＡＭＰＭＩＮ}の値以下にアンダーシュートするのを防ぐのに有用である。ＶＲＡＭＰの電圧は、トランジスタＭＰ７、４５５及びＭＰ８、４５６のドレイン電流がほぼＩ_ｒｍａｘに等しくなるまで、より低い速度で減少し続ける。この時刻（例えば図５における時刻Ｔ３）において、インバータＩＮＶ２、４５０の入力はハイとなり、トランジスタＭＮ７、４５３はオフ状態となり、ＶＲＡＭＰの電圧はＶ_{ＲＡＭＰＭＩＮ}値を維持する。ここで、Ｖ_{ＶＲＡＭＰＭＩＮ}＝Ｖｃｃ−Ｉ_ｒｍａｘ・ＲＳ−Ｖ_{ｇｓＭＰ９}で与えられ、Ｖ_{ｇｓＭＰ９}はトランジスタＭＰ９、４５４のソースからゲートへの電圧を示している。

ＶＲＡＭＰの電圧は、信号ＰＣＨＧが図５の時刻Ｔ４において、逆にアサートされるまでＶ_{ＲＡＭＰＭＩＮ}を維持している。時刻Ｔ４において、ＰＣＨＧがロウとなりＰＣＨＧＢがハイとなるため、トランジスタＭＰ１０、４５９及びＭＮ８、４５７はオフ状態となり、トランジスタＭＰ６，４６０はオン状態となる。このことは、上述した式で示された電流Ｉ_ｓｒがＶＲＡＭＰノードの容量を再び充電し始めることを許容する。ＶＲＡＭＰの電圧は、Ｖ_{ＲＡＭＰＭＡＸ}値に到達するまで、時間とともに線形に増加する。ここで、Ｖ_{ＲＡＭＰＭＡＸ}＝Ｖｃｃ−Ｖ_{ｇｓＭＰ９}で与えられる。なお、ＶＲＡＭＰの電圧が増加し、その結果として、トランジスタＭＰ７、４５５及びＭＰ８、４５６のドレイン電流が減少し、トランジスタＭＮ１０、４６１がＰＣＨＧの逆のアサートによってオフ状態にされ、このようにして、トランジスタＭＮ６、４５２及びＭＮ７、４５３からのドレイン電流がＶＲＡＭＰのスルーレート（ＳＲ）を変化させるのを防いでいる。ＳＲは、したがって、Ｉ_ｓｒ及びＣ_{ＶＲＡＭＰ}にのみ依存する。次の式は図５の時刻Ｔ４からＴ５の間の時間の電圧ランプに適用される。Ｃ_{ＶＲＡＭＰ}＝Ｉ_ｓｒ・ΔＴ／ΔＶ 電圧ランプスルーレートは、したがって、ＳＲ＝ΔＶ／ΔＴ＝Ｉ_ｓｒ／Ｃ_{ＶＲＡＭＰ}によって与えられる。

信号ＶＲＡＭＰは、電流発生器のゲートに与えられるとき、それぞれＲ_ｓに一致する一連の抵抗及びＭＰ９に一致するトランジスタによって形成され、それらにＩ_ｒｍａｘから０へと線形に変化する電流を供給させる。ソース電流は、前述されたように、メモリセルアレイから情報を読み出すため、センス増幅器バンクにおいて使用される。

図６は、プロセッサ６１０に接続された、本発明に係る一実施形態のメモリデバイス６００の機能的ブロック図を示している。プロセッサ６１０は、マイクロプロセッサ、プロセッサ、或いは他のタイプの制御回路でもよい。メモリデバイス６００及びプロセッサ６１０は、電子的システム６２０の一部を形成している。メモリデバイス６００は、本発明を理解する上で役立つような、メモリの特徴に焦点を当てるために簡略化されている。

メモリデバイスは、メモリセルのアレイ６３０を含んでいる。一実施形態においては、メモリセルは、不揮発性浮遊ゲートメモリセルであり、メモリアレイ６３０は、行及び列のバンクで配列されている。

アドレスバッファ回路６４０は、アドレス入力接続Ａ０−Ａｘ、６４２に供給されるアドレス信号をラッチするために提供される。アドレス信号は、メモリアレイ６３０にアクセスするため、受信されて、行デコーダ６４４及び列デコーダ６４６によってデコードされる。当業者にとって、本発明に係る利益とともに、アドレス入力接続の数は、メモリアレイ６３０の密度及び構造に依存することが理解されるであろう。すなわち、メモリセルの数が増加するとともに、及び、バンク及びブロックの数が増加するとともにアドレスの数は増加する。

上述された実施形態は、ＮＡＮＤ構造のメモリアレイに焦点を合わせられている。しかしながら、本発明はこの構造に限定されるものではない。本発明に係るメモリブロックの消去方法の実施形態は、メモリデバイスのいかなる構造（例えば、ＮＡＮＤ、ＮＯＲ、ＡＮＤ）においても利用されうる。

メモリデバイス６００は、センス／ラッチ回路６５０を使用して、メモリアレイ列における電圧或いは電流の変化を検知することによって、メモリアレイ６３０内のデータを読み出す。センス／ラッチ回路は、一実施形態においては、メモリアレイ６３０からデータの列を読み出してラッチするために接続されている。データ入力及び出力バッファ回路６６０は、複数のデータ接続６６２によってコントローラ６１０と双方向のデータ通信を行うために含まれている。書き込み回路６５５は、メモリアレイへデータを書き込むために提供される。

制御回路６７０はプロセッサ６１０から制御接続６７２に提供される信号をデコードする。これらの信号は、データ読み出し、データ書き込み、及び消去動作を含む、メモリアレイ６３０の動作を制御するために利用される。一実施形態においては、制御回路６７０は、本発明に係るセンス機構の実施形態の動作を制御する。制御回路６７０は、ステートマシン、シーケンサ、或いは他のタイプのコントローラでもよい。

図６に示されたフラッシュメモリデバイスは、メモリの特徴の基本的な理解を容易にするために簡略化されている。フラッシュメモリの内部回路及び機能のより詳細な理解は、当業者にとって、周知である。
［結論］

要約すると、本発明に係るセンス増幅器回路は、低電力消費とともに低電圧動作を提供する。さらに、ＩＣダイに必要とされるシリコンの面積は従来のセンス増幅器よりも減少する。多ビット読み出し動作のためのアクセス時間は増加するが、参照セルプログラミング時間は、有意に減少する。

本明細書においては、特定の実施形態が説明され、記述されてきたが、当業者にとって、同一の目的を達成するためになされるいかなる変更でも示された特定の実施形態の代用とされてもよいことが理解されるであろう。本発明に係る多くの適用は、当業者にとって明らかであろう。したがって、本出願は、本発明に係るいかなる適用或いは変更をも含むよう意図される。本発明は付随する請求項及びその均等物によってのみ限定されることを明確に意図される。

図１は、本発明に係るＮＡＮＤフラッシュメモリアレイの一実施形態の簡略化された概要図を示す。 図２は、本発明に係るセンス増幅回路の一実施形態の概要図を示す。 図３は、図２の回路どおりのセンス増幅器の一実施形態の概要図を示す。 図４は、図２の回路どおりの電圧ランプ発生器回路の一実施形態の概要図を示す。 図５は、図４どおりの電圧ランプ発生器回路のタイミング図を示す。 図６は、本発明に係る電子的システムの一実施形態のブロック図を示す。

Claims (11)

1. 複数のメモリセルのプログラム状態を検知するためのセンス増幅器回路であって、前記センス増幅器回路は、
   時間によって変化する信号を発生させるためのランプ発生器回路と、
   前記複数のメモリセルの異なる組からの電流信号にそれぞれ接続された複数のセンス増幅器であって、前記電流信号に応じて、デジタル出力信号を発生させるそれぞれの前記複数のセンス増幅器と、
   複数のラッチであって、前記複数のセンス増幅器のデジタル出力信号に接続されたそれぞれのラッチであり、前記時間によって変化する信号のレベルに応じてトグルするラッチ信号に応じて前記デジタル出力信号をラッチするラッチと、
   それぞれが、複数の前記異なる入力参照信号を発生させる複数の参照メモリセル、を含み、
   それぞれの参照信号はメモリセル参照電流であり、
   前記時間によって変化する信号は、ランプ電流信号であり、複数の第一の参照センス増幅器からの前記ラッチ信号は、前記ランプ電流信号が前記第一の参照センス増幅器に入力される前記メモリセル参照電流を超えるとき、トグルする、
   ことを特徴とするセンス増幅器回路。
2. 前記複数のメモリセルは、ＮＡＮＤ構造で配列されている、
   ことを特徴とする請求項１に記載のセンス増幅器回路。
3. 前記時間によって変化する信号はランプ電圧に応じて発生するランプ電流である、
   ことを特徴とする請求項１に記載のセンス増幅器回路。
4. 前記デジタル出力信号は、前記電流信号が所定の閾値電流を超えて増加するとき、論理的なハイから論理的なロウへとトグルする、
   ことを特徴とする請求項１に記載のセンス増幅器回路。
5. それぞれが前記複数のラッチの一組に接続される複数のエンコーダ回路を更に含み、それぞれのエンコーダ回路は複数のラッチ信号に応じて所定のデータ信号を出力する、
   ことを特徴とする請求項１に記載のセンス増幅器回路。
6. 複数の前記ラッチ信号が、異なる複数の時刻において、前記複数の参照電流のうちの一つにほぼ等しい、或いはそれよりも大きい前記ランプ電流信号に応じて、前記センス増幅器の出力をラッチするように、それぞれのセンス増幅器は複数のラッチに接続される、
   ことを特徴とする請求項１に記載のセンス増幅器回路。
7. フラッシュメモリデバイスであって、
   複数の列及び複数の行で配列されるフラッシュメモリアレイであって、それぞれの列はビット線に接続された一連の複数の多値メモリセルを含み、それぞれのビット線はビット線電流を有する、フラッシュメモリアレイと、
   前記複数の多値メモリセルの複数のプログラム状態を検知するためのセンス増幅器回路と、を含み、前記回路は、
   複数の参照電流を発生させるための参照電流発生回路と、
   時間によって変化する電圧を発生させるためのランプ発生器回路と、
   前記複数の参照電流のうちの異なる参照電流と前記ランプ発生器回路とにそれぞれ接続される複数の参照センス増幅器であって、それぞれの参照センス増幅器は、前記時間によって変化する電圧から発生する、時間によって変化する電流信号と、それぞれの入力参照電流とを比較し、前記時間によって変化する電流信号が前記入力参照電流より大きいとき、ラッチ信号をトグルする、複数の参照センス増幅器と、
   それぞれが異なるビット線電流に接続された複数のセンス増幅器であって、それぞれの前記複数のセンス増幅器は、所定の閾値と前記ビット線電流との比較に応じて、デジタル出力信号を発生させる、複数のセンス増幅器と、
   複数のラッチの複数の集合であって、それぞれの集合は異なるデジタル出力信号に接続され、前記ラッチは前記ラッチ信号の前記トグルに応じて、前記デジタル出力信号の状態を格納する、複数のラッチの複数の集合、を含む、
   ことを特徴とするデバイス。
8. 前記時間によって変化する電流信号は、期間にわたっての振幅とともに増加する、
   ことを特徴とする請求項７に記載のフラッシュメモリデバイス。
9. 前記参照電流発生回路は、それぞれが異なる参照電流を発生させる、複数の参照フラッシュメモリセルを含む、
   ことを特徴とする請求項７に記載のフラッシュメモリデバイス。
10. ビット線電流を有するビット線によって接続される、複数の多値メモリセルを検知するための方法であって、前記方法は、
    複数の参照電流を発生させるステップと、
    時間によって変化する電流信号を発生させるステップと、
    前記時間によって変化する信号と、前記時間によって変化する信号と入力参照信号とを比較する複数の参照センス増幅器によって発生する前記複数の参照信号との比較に応じて、所定の閾値と前記ビット線電流との比較によって発生する複数のデジタル信号を、前記時間によって変化する信号のレベルに応じてトグルするラッチ信号に応じてラッチするステップと、
    を含む、
    ことを特徴とする方法。
11. 前記ラッチされた複数のデジタル信号を所定のデータへエンコードするステップを更に含む、
    ことを特徴とする請求項１０に記載の方法。