KR100282707B1 - 멀티-비트 데이터를 저장하는 반도체 메모리 장치 (semiconductor memory device for storing a multi-bit data) - Google Patents

멀티-비트 데이터를 저장하는 반도체 메모리 장치 (semiconductor memory device for storing a multi-bit data) Download PDF

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Abstract

본 발명에 따른 멀티-비트 데이터를 저장하기 위한 메모리 셀들을 구비한 반도체 메모리 장치는 기준 셀 어레이, 기준 셀 감지 증폭부 및 감지 시간 제어부를 제공한다. 상기 기준 셀 감지 증폭부는 기준 셀 어레이의 기준 메모리 셀의 데이터 상태를 감지하고, 상기 감지 시간 제어부는 상기 기준 셀 감지 증폭부에 의해서 감지 증폭된 기준 메모리 셀의 데이터 상태에 동기된 데이터 상태 플래그 신호 및 감지 종료 신호를 발생한다. 그리고, 메모리 셀의 각 감지 구간을 설정하기 위한 구간 설정 신호들을 순차적으로 발생하는 감지 증폭 제어부는 상기 데이터 상태 플래그 신호 및 상기 감지 종료 신호에 의해서 초기화된다. 이로써, 각 감지 구간의 설정 시간은 내부적으로 각 감지 구간에 대응하는 드레솔드 전압을 가지는 기준 메모리 셀들에 감지 동작에 따라서 자동적으로 설정될 수 있다. 결과적으로, 멀티-비트 데이터를 저장하는 반도체 메모리 장치의 고속 데이터 액세스를 구현할 수 있을 뿐만 아니라, 각 데이터 상태의 감지 마진을 충분히 확보하고 전체적인 전류 소모를 줄일 수 있다.

Description

멀티-비트 데이터를 저장하는 반도체 메모리 장치 (SEMICONDUCTOR MEMORY DEVICE FOR STORING A MULTI-BIT DATA)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 멀티-레벨(비트) 데이터를 저장하는 메모리 셀에 대한 고속 데이터 액세스 (high speed data access)가 가능한 반도체 메모리 장치에 관한 것이다.
점차적으로 반도체 메모리 장치가 고집적화됨에 따라 수율 향상과 생산 단가를 낮추기 위해서, 하나의 메모리 셀에 적어도 2비트의 정보를 나타내는 멀티-비트 데이터 (multi-bit data) 또는 멀티-레벨 데이터 (multi-level data)를 저장할 수 있는 반도체 메모리 장치에 대한 연구가 반도체 메이커들에 의해서 활발히 진행되고 있다.
도 1은 멀티-비트 데이터 (예컨대, 2 비트)를 하나의 메모리 셀에 저장할 경우 각 멀티-비트 데이터 상태 (multi-bit data state), 그에 대응하는 드레솔드 전압 (threshold voltage)들의 분포, 그리고 독출 동작시 인가되는 워드 라인 전압의 관계를 보여주는 도면이다. 그리고, 도 2는 데이터 독출 동작 동안에 각 감지 구간에서 변화되는 워드 라인 전압들의 레벨 변화 및 상기 각 감지 구간에 대응하는 감지 시점들 (sensing points)를 보여주는 도면이다.
도 1에서, 드레솔드 전압 (Vth0)은 2비트 데이터 중 "00"의 상태에 대응하고, 드레솔드 전압 (Vth1)은 "01"의 상태에 대응하고, 드레솔드 전압 (Vth3)은 "10"의 상태에 대응하고, 그리고 드레솔드 전압 (Vth4)는 "11"의 상태에 대응한다. 임의의 메모리 셀에 저장된 데이터를 독출하는 경우, 도 2에 도시된 바와 같이, 먼저 상기 임의의 메모리 셀에 연결된 워드 라인이 제 1 워드 라인 전압 (VWL0)으로 구동된 후 상기 임의의 메모리 셀을 통해서 전류가 흐르는지 여부가 감지 증폭 회로(도 5 참조)에 의해서 감지 증폭된다.
그 다음에 앞서 언급된 방법과 같이, 제 2 워드 라인 전압 (VWL1) 및 제 3 워드 라인 전압 (VWL2)로 동일 워드 라인을 순차적으로 구동하고 그리고 상기 임의의 메모리 셀을 통해서 전류 (이하, 셀 전류라 칭함)이 흐르는지 여부를 각각 감지 증폭하게 된다. 최종적으로, 3번에 걸쳐 감지 증폭된 결과들을 논리적으로 조합하여서 상기 임의의 메모리 셀에 저장된 멀티-비트 데이터를 독출하게 된다. 도 3은 관련 기술에 따른 멀티-비트 데이터의 가능한 상태들에 따른 셀 전류를 보여주는 도면이다. 그리고, 도 4는 관련 기술에 따른 동작 타이밍도이다.
메모리 셀은 멀티-비트 데이터 (예컨대, 2비트)의 가능한 상태들을 나타내는 적어도 4 개의 드레솔드 전압들 (Vth1)-(Vth4) 중 하나의 드레솔드 전압을 가지게 된다. 앞서 언급된 바와 같이, 다른 워드 라인 전압들 (different word line voltages)로 메모리 셀에 연결된 워드 라인을 순차적으로 구동함으로써 상기 메모리 셀을 통해서 셀 전류 (Icell)이 흐르는지 여부를 감지 증폭 회로 (도 5 참조)에서 감지 증폭하게 된다.
도 3에서, 참조 기호 (Icell00)은 임의의 워드 라인이 제 1 워드 라인 전압 (WL0)일 때 "0" 상태의 메모리 셀을 통해서 흐르는 전류를 나타내고, 참조 기호 (Icell01)은 상기 임의의 워드 라인이 제 2 워드 라인 전압 (WL1)일 때 "01" 상태의 메모리 셀을 통해서 흐르는 전류를 나타내고, 그리고 참조 기호 (Icell10)은 상기 임의의 워드 라인이 제 3 워드 라인 전압 (WL2)일 때 "10" 상태의 메모리 셀을 통해서 흐르는 전류를 나타낸다. 도 3에서 알 수 있듯이, 메모리 셀을 통해서 흐르는 각 셀 전류 (Icell)은, 메모리 셀의 게이트-소오스 전압 (Vgs)에 해당하는 워드 라인 전압을 동일한 레벨로 유지하더라도, 각 데이터 상태에 따라서 다르다.
일반적으로, 공정 상에서 메모리 셀의 드레솔드 전압을 요구되는 상태의 드레솔드 전압으로 맞추기 위해서 메모리 셀의 채널에 드레솔드 전압 조정을 위한 이온들을 주입하게 된다. 이러한 이온 주입에 의하면 드레솔드 전압뿐만 아니라, 이동도 (mobility) 등 여러 가지 다른 환경이 메모리 셀에 제공되기 때문에, 도 3에 도시된 바와 같이, 각 데이터 상태에 따라서 셀 전류가 다르다. 예컨대, "00" 상태의 메모리 셀을 통해서 흐르는 셀 전류 (Icell00)은 동일한 시간에 "01" 및 "10" 상태들의 메모리 셀을 통해서 흐르는 셀 전류들 (Icell01 및 Icell10)에 비해서 상대적으로 많이 흐른다.
그러한 경우, "0" 상태가 충분히 감지될 수 있는 감지 시간 (sensing time)으로 다른 상태들 ("01" 및 "10")에 대응하는 감지 시간들이 결정되었다고 가정하면, 도 4에서 알 수 있듯이, "01" 상태의 데이터 감지 마진 (data sensing margin)은 "00" 상태에 비해서 적고 그리고 "10" 상태의 데이터 감지 마진은 거의 없다. 최악의 경우, "10" 상태의 데이터 감지 마진이 없어서 그것의 상태를 감지할 수 없는 경우가 발생될 수 있다.
이와 반대로, "10" 상태가 충분히 감지될 수 있는 감지 시간으로 다른 상태들 ("0" 및 "1")에 대응하는 감지 시간들이 결정되는 경우, "0" 및 "1" 상태들에 대한 데이터 감지 마진들은 좋다. 하지만, 전체적인 데이터 감지 시간이 길어지고, 그 결과 고속 데이터 액세스에 불리함과 아울러 전류 소모가 커지게 된다. 즉, 동일한 게이트-소오스 전압 (Vgs) 하에서 각 데이터 상태에 따라 각 셀 전류 (Icell00, Icell01 및 Icell10)이 다른 경우, 고속 데이터 센싱 (high speed data sensing)이 어렵고 전류 소모가 커지거나 데이터 센싱 마진이 없는 경우가 초래될 수 있다.
따라서 본 발명의 목적은 멀티-비트(레벨) 데이터를 저장하는 메모리 셀들을 구비하며, 향상된 데이터 감지 마진을 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 멀티-비트(레벨) 데이터를 저장하는 메모리 셀들을 구비하며, 고속 데이터 감지 동작이 가능한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 멀티-비트(레벨) 데이터를 저장하는 메모리 셀들을 구비하며, 독출 동작 동안에 소모되는 전류를 줄일 수 있는 반도체 메모리 장치를 제공하는 것이다.
제1도는 멀티-비트 데이터를 저장하는 메모리 셀의 드레솔드 전압 분포를 보여주는 도면;
제2도는 데이터 독출 동작시 워드 라인 전압의 레벨 변화 및 감지 시점을 보여주는 도면;
제3도는 멀티-비트 데이터 (2비트)의 가능한 상태들에 따른 셀 전류를 보여주는 도면;
제4도는 관련 기술에 따른 동작 타이밍도;
제5도는 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블록도;
제6도는 본 발명의 바람직한 실시예에 따른 감지 증폭 및 데이터 저장부의 구성을 보여주는 블록도;
제7도는 본 발명의 바람직한 실시예에 따른 감지 시간 제어부의 구성을 보여주는 블록도;
제8도는 본 발명의 바람직한 실시예에 따른 감지 증폭 제어부의 구성을 보여주는 블록도;
제9도는 본 발명에 따른 동작 타이밍도,
* 도면의 주요부분에 대한 부호 설명
100 : 메모리 셀 어레이 120 : 워드 라인 전압 발생부
140 : 행 디코더 160 : 열 디코더
180 : 감지 증폭 및 데이터 저장부 200 : 데이터 출력부
220 : 기준 셀 어레이 240 : 기준 셀 감지 증폭부
260 : 감지 시간 제어부 280 : 감지 증폭 제어부
[구성]
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 메모리 셀들을 구비한 반도체 메모리 장치는 감지 구간 신호에 응답하여 선택된 메모리 셀에 워드 라인 전압을 인가하도록 동작하는 워드 라인 전압 발생기와; 상기 워드 라인 전아 발생기에 연결된 기준 메모리 셀 및; 상기 워드 라인 전압이 상기 기준 메모리 셀에 인가되고, 상기 기준 메모리 셀은 문턱 전압을 가지며; 상기 기준 메모리 셀에 연결되며, 상기 기준 메모리 셀에서 생성되는 전류에 응답하여 상기 감지 구간 신호 (STGi)를 생성하는 감지 구간이 제어기를 포함한다.
이 실시예에 있어서, 상기 감지 구간 제어기는 상기 기준 메모리 셀에 연결되며, 상기 기준 메모리 셀을 통해 흐르는 전류에 응답하여 기준 셀 데이터 신호를 생성하는 기준 셀 감지 증폭부와; 상기 기준 메모리 셀에 연결되며, 상기 기준 셀 감지 증폭부로부터 출력되는 기준 셀 데이터 신호의 천이에 응답하여 감지 시간 제어 신호를 생성하는 감지 시간 제어부 및; 상기 감지 시간 제어부에 연결되며, 상기 감지 시간 제어 신호에 응답하여 상기 감지 구간 신호를 발생하는 감지 증폭 제어부를 포함한다.
이 실시예에 있어서, 상기 감지 시간 제어부는 상기 기준 셀 감지 증폭부에 연결되며, 상기 기준 셀 감지 증폭부로부터 출력되는 상기 기준 셀 데이터 신호를 받아들여 동작하고 상기 감지 구간 신호에 응답하여 데이터 상태 플래그 신호를 생성하는 데이터 저장부 및; 상기 데이터 저장부에 연결되며, 상기 기준 셀 데이터 신호의 천이에 응답하여 상기 감지 시간 제어 신호를 생성하는 펄스 발생기를 포함한다.
이 실시예에 있어서, 상기 감지 시간 제어부는 상기 데이터 저장부와 상기 펄스 발생기 사이에 연결된 지연부를 부가적으로 포함한다.
이 실시예에 있어서, 상기 지연부는 조절 가능한 지연 회로를 포함한다.
이 실시예에 있어서, 상기 감지 증폭 제어부는 발진기를 포함하며, 상기 발진기는 클락 신호를 발생하고 상기 감지 시간 제어 신호 및 초기화 신호 중 적어도 하나에 응답하여 초기화되며, 상기 감지 증폭 제어부는 상기 발진기와 상기 데이터 저장부에 연결되고, 상기 클락 신호, 상기 기준 셀 데이터 신호, 그리고 상기 초기화 신호에 응답하여 상기 감지 구간 신호를 발생한다.
이 실시예에 있어서, 상기 감지 증폭 제어부는 상기 초기화 신호에 응답하여 상기 감지 구간 신호를 제 1 상태로 초기화하고, 상기 클락 신호에 응답하여 상기 가지 구간 신호를 제 2 상태로 설정하며, 상기 기준 셀 데이터 신호에 응답하여 상기 감지 구간 신호를 상기 제 1 상태로 초기화한다.
이 실시예에 있어서, 상기 기준 셀 감지 증폭부는 감지 증폭 활성화 신호에 응답하여 상기 기준 메모리 셀을 통해 흐르는 전류를 감지하며, 상기 초기화 신호 및 상기 클락 신호에 응답하여 상기 감지 증폭 활성화 신호를 발생하는 감지 증폭 활성화 신호 발생부를 부가적으로 포함한다.
[작용]
이와같은 장치에 의해서, 데이터 상태에 따라서 흐르는 셀 전류가 다른 경우에도 기준 메모리 셀을 이용하여서 각 감지 구간의 시간을 결정함으로써 각 데이터 상태에 따른 최적의 감지 구간을 결정할 수 있다.
[실시예]
이하 본 발명의 실시예에 따른 참조도면 도 5 내지 도 9에 의거하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
도 5를 참조하면, 본 발명의 신규한, 멀티-비트 데이터를 저장하기 위한 메모리 셀들을 구비한, 반도체 메모리 장치는 기준 셀 어레이 (220), 기준 셀 감지 증폭부 (240) 및 감지 시간 제어부 (260)을 제공한다. 상기 기준 셀 감지 증폭부 (240)은 기준 셀 어레이 (220)을 구성하는 기준 메모리 셀의 데이터 상태를 감지하고, 상기 감지 시간 제어부 (260)은 상기 기준 셀 감지 증폭부 (240)에 의해서 감지 증폭된 기준 메모리 셀의 데이터 상태에 동기된 데이터 상태 플래그 신호 (F00)/(F01) 및 감지 종료 신호 (Fg00)/(Fg01)을 발생한다. 그리고, 메모리 셀의 각 감지 구간을 설정하기 위한 구간 설정 신호들 (STG1)-(STG3)을 순차적으로 발생하는 감지 증폭 제어부 (280)은 상기 신호들 (F00)/(F01) 및 (Fg00)/(Fg01)에 의해서 초기화된다.
이로써, 각 감지 구간의 설정 시간은, 내부적으로, 각 감지 구간에 대응하는 드레솔드 전압을 가지는 기준 메모리 셀들의 감지 동작에 따라서 자동적으로 설정될 수 있다. 결과적으로, 멀티-비트 데이터를 저장하는 반도체 메모리 장치의 고속 데이터 액세스를 구현할 수 있을 뿐만 아니라, 각 데이터 상태의 감지 마진을 충분히 확보하고 전체적인 전류 소모를 줄일 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다. 도 6은 본 발명의 바람직한 실시예에 따른 감지 증폭 및 데이터 저장부의 구성을 보여주는 블록도이고, 도 7은 본 발명의 바람직한 실시예에 따른 감지 시간 제어부의 구성을 보여주는 블록도이다. 그리고, 도 8은 본 발명의 바람직한 실시예에 따른 감지 증폭 제어부의 구성을 보여주는 블록도이다.
다시 도 5를 참조하면, 본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이 (memory cell array) (100)을 포함하며, 상기 메모리 셀 어레이 (100)은, 도면에는 도시되지 않았지만, 행들과 열들의 매트릭스로 배열된 복수 개의 메모리 셀들로 구성됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 상기 각 메모리 셀은 멀티-비트 또는 멀티-레벨 데이터를 저장하며, 상기 멀티-레벨 데이터의 복수 개의 가능한 상태들에 각각 대응하는 복수 개의 다른 드레솔드 전압들 중 하나의 드레솔드 전압으로 설정된다. 본 발명의 실시예에서, 상기 멀티-비트 데이터는 2 비트 데이터라 가정하면, 상기 멀티-비트 데이터의 가능한 상태들은 "00", "01", "10" 및 "11"이고 그리고 상기 다른 드레솔드 전압들 (the different threshold voltages)는 기호들 (Vth1), (Vth2), (Vth3) 및 (Vth4)로 표기된다.
워드 라인 전압 발생부 (word line voltage generating section) (120)은 감지 증폭 제어부 (280)으로부터 순차적으로 제공되는 구간 설정 신호들 (STGi) (여기서, i=1-3)에 응답하여서 다른 워드 라인 전압들 (VWLi)를 발생한다. 그리고, 행 디코더 (row decoder) (140)은 상기 메모리 셀 어레이 (100)의 행들 중 하나의 행을 선택하고, 독출 동작 동안에 상기 워드 라인 전압 발생부 (120)으로부터 순차적으로 제공되는 상기 다른 워드 라인 전압들 (VWLi)로 상기 선택된 행을 구동한다.
열 디코더 (column decoder) (160)은 상기 메모리 셀 어레이 (100)의 열들 중 하나의 열을 선택하고, 상기 선택된 열을 감지 증폭 및 데이터 저장부 (sense amplifier and data storing section) (180)에 연결시킨다. 그리고, 상기 감지 증폭 및 데이터 저장부 (180)은 상기 구간 설정 신호들 (STGi) 및 그에 대응하는 감지 증폭 활성화 신호 (SAen)에 응답하여서 선택된 행 및 열에 관련된 메모리 셀의 데이터 상태를 감지 증폭한다. 그리고, 상기 감지 증폭된 데이터는 상기 감지 증폭 및 데이터 저장부 (180)에 순차적으로 저장되고 그리고 상기 저장된 데이터 상태를 조합하여서 2 비트 데이터를 대응하는 입력출 라인을 통해서 데이터 출력부 (data output section) (200)으로 출력한다.
도 6에 도시된 바와 같이, 감지 증폭 및 데이터 저장부 (180)은 감지 증폭부 (182), 3 개의 데이터 저장부들 (184)-(188) 및 하나의 멀티플렉서 (multiplexer) (190)으로 이루어져 있다. 상기 감지 증폭부 (182)는 n 개의 데이터 라인들 (DLj) (j=0, 1, 2, …, k)에 대응하는 복수 개의 감지 증폭기들 (미도시된)으로 구성되고, 상기 감지 증폭기들 중 상기 열 디코더 (160)에 의해서 선택된 하나의 열에 연결되는 감지 증폭기는 감지 증폭 활성화 신호 (SAen)에 의해서 활성화되고, 그리고 상기 선택된 하나의 행 및 열에 관련된 메모리 셀의 데이터 상태를 감지 증폭하게 된다.
그리고, 상기 데이터 저장부들 (184)-(188)은 대응하는 구간 설정 신호들 (STG1), (STG2) 및 (STG3)에 응답하여서 상기 감지 증폭기에 의해서 감지 증폭된 데이터 (Sout)을 받아들인다. 예컨대, 도 1 및 도 2에서 알 수 있듯이, 2 비트 데이터를 판별하기 위해 상기 구간 설정 신호들 (STG1), (ST2) 및 (STG3)에 따라서 3번의 감지 동작이 순차적으로 수행된다. 이때, 첫 번째 구간 설정 신호 (STG1)이 활성화되는 동안에 첫 번째 데이터 저장부 (184)에 첫 번째 감지 구간에서 감지 증폭된 데이터 (Sout)가 저장된다. 이와 같은 방법에 따라서 이후 계속해서 수행되는 감지 동작에 의해서 감지 증폭된 데이터가 대응하는 데이터 저장부들 (186) 및 (188)에 순차적으로 각각 저장된다.
이후, 멀티플렉서 (190)은 상기 데이터 저장부들 (184)-(188)로부터 제공되는 각 데이터 (D1)-(D3)에 따라서 2 비트 데이터 (DL) 및 (DM)를 출력하게 된다. 예컨대, 각 데이터 (D1)-(D3)가 "000"이면 상기 멀티플렉서 (190)의 출력들 (DL) 및 (DM)은 "00"이고, "001"이면 그것의 출력은 "01"이 출력된다. 이러한 코딩에 의해서 각 데이터 (D1)-(D3)에 따라서 2 비트 데이터가 출력된다.
다시 도 5를 참조하면, 기준 셀 어레이 (220)은 적어도 2 개의 기준 메모리 셀들로 구성될 수 있다. 즉, 상기 행 디코더 (140)에 의해서 행들이 선택될 때마다 상기 2 개의 기준 메모리 셀들이 선택된다. 이와 다른 방법으로, 상기 메모리 셀 어레이의 행들에 각각 대응하는 2 개의 기준 메모리 셀들로 구성될 수 있다. 앞서 설명된 2 가지의 경우 모두 하나의 행에 관련된 기준 메모리 셀들은 멀티-비트 데이터가 2 비트 데이터일 경우 항상 2 개의 기준 메모리 셀들로 구성된다.
상기 각 기준 메모리 셀은 메모리 셀의 가능한 상태들 중 첫 번째 감지 구간과 두 번째 감지 구간에 대응하는 드레솔드 전압들 (예컨대, Vth1 및 Vth2)를 가진다. 만약 드레솔드 전압이 높은 것부터 감지되도록 메모리 장치가 구현되면, 본 발명에 따른 기준 메모리 셀들은 그에 대응하는 드레솔드 전압들 (예컨대, Vth4 및 Vth3)을 가짐은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
기준 셀 감지 증폭부 (240)은 하나의 행에 관련된 기준 메모리 셀들 예컨대, 2 개의 기준 메모리 셀들에 대응하는 감지 증폭기들 (미도시된)으로 구성될 수 있다. 이때, 상기 각 기준 메모리 셀에 대응하는 감지 증폭기들은 대응하는 구간 설정 신호들 (STG1) 및 (STG2)에 의해서 활성화된다. 이하, 첫 번째 감지 구간에 관련된 동작을 기준하여 본 실시예에 대한 구성 및 그 동작이 설명된다. 하지만, 나머지 감지 구간들에 관련된 동작 역시 동일하게 수행된다.
상기 활성화되는 감지 증폭기는 대응하는 구간 설정 신호 (예컨대, STG1)에 대응하는 감지 증폭 활성화 신호 (SAen)에 응답하여서 대응하는 기준 메모리 셀의 데이터 상태를 감지하고 증폭하게 된다. 이때, 기준 셀 감지 증폭부 (240)은 상기 감지 증폭 및 데이터 저장부 (180)과 동시에 대응하는 관련된 셀의 데이터 상태를 감지 증폭하게 된다.
다시 도 5를 참조하면, 감지 시간 제어부 (260)은 상기 기준 셀 감지 증폭부 (240)에 의해서 감지 증폭된 데이터 (예컨대, S00)을 받아들여서, 상기 기준 셀 감지 증폭부 (240)에 의해서 감지 증폭된 데이터 상태를 나타내는 데이터 상태 플래그 신호 (F00)과 상기 기준 메모리 셀의 감지 동작이 종료되었음을 나타내는 감지 종료 신호 (Fg00)을 발생한다. 그리고, 상기 데이터 상태 플래그 신호 (F00) 및 감지 종료 신호 (Fg00)은 감지 증폭 제어부 (280)에 인가됨에 따라서 상기 감지 증폭 제어부 (280)에 의해서 발생되는, 첫 번째 감지 구간에 대응하는, 구간 설정 신호 (STG1)은 리셋되고, 두 번째 감지 구간에 대응하는 구간 설정 신호 (STG2)가 활성화된다. 이에 따라서, 첫 번째 감지 구간에 관련된 감지 동작이 종료되고, 두 번째 감지 구간에 대응하는 감지 동작이 시작된다. 그 결과 각 구간 설정 신호 (STG1), (STG2) 및 (STG3)의 활성화 시간은 기준 메모리 셀의 데이터 상태 감지 동작에 의해서 자동적으로 제어된다. 이에 관련된 동작은 이하 상세히 설명된다.
도 7을 참조하면, 감지 시간 제어부 (260)은 2 개의 데이터 저장부들 (262) 및 (264), 2 개의 지연부들 (266) 및 (268), 그리고 2 개의 펄스 발생부들 (270) 및 (272)로 이루어져 있다. 데이터 저장부들 (262) 및 (264)는 초기화 신호 (RST)에 의해서 초기화된다. 그리고, 첫 번째 구간 설정 신호 (STG1)이 활성화되는 동안에 "00" 상태에 대응하는 드레솔드 전압 (Vth1)로 설정된 기준 메모리 셀의 데이터 상태를 감지 증폭한 데이터 (S00)을 저장한다. 동일한 방법으로, 두 번째 구간 설정 신호 (STG2)가 활성화되는 동안에 "01" 상태에 대응하는 드레솔드 전압 (Vth2)로 설정된 기준 메모리 셀의 데이터 상태를 감지 증폭한 데이터 (S01)을 저장한다. 이때, 데이터 저장부 (262)에 저장된 데이터 (S00)은 대응하는 구간 설정 신호 (STG1)이 비활성화 되더라도 그대로 유지된다.
계속해서, 첫 번째 감지 구간 동안에 감지 증폭된 데이터 (S00)은 데이터 저장부 (262)와 대응하는 지연부 (266)을 통해서 데이터 상태 플래그 신호 (F00)을 출력하고, 그리고 대응하는 펄스 발생부 (270)은, 데이터 상태 플래그 신호 (F00)이 인가될 때, 드레솔드 전압 (Vth1)을 가지는 기준 메모리 셀의 감지 동작이 종료되었음을 알리는 감지 시간 제어 신호 (Fg00)을 펄스로서 발생한다. 마찬가지로, 두 번째 감지 구간 동안에 감지 증폭된 데이터 (S01)은 데이터 저장부 (264)와 대응하는 지연부 (268)을 통해서 데이터 상태 플래그 신호 (F01)을 출력하고, 그리고 대응하는 펄스 발생부 (272)는, 데이터 상태 플래그 신호 (F01)이 인가될 때, 드레솔드 전압 (Vth2)를 가지는 기준 메모리 셀의 감지 동작이 종료되었음을 알리는 감지 시간 제어 신호 (Fg01)을 펄스로서 발생한다. 도 1에 도시된 바와 같이, 각 데이터 상태에 대응하는 드레솔드 전압은 소정 분포에 따라서 원하는 레벨에서 다소 벗어나게 된다. 이러한 드레솔드 전압 분포에 따른 셀의 데이터 감지 시간을 보장하기 위해서 상기 지연부들 (266) 및 (268)이 구성되었지만, 상기 지연부들 (266) 및 (268)은 보다 타이트한 드레솔드 전압 분포를 얻을 경우 선택적으로 구성된다.
도 8을 참조하면, 감지 증폭 제어부 (sense amplifier control section) (280)은 하나의 발진기 (oscillator) (282), m개 (m=0, 1, 2, …, z)의 카운터들 (counters) (284), (286), …, (288), 3 개의 구간 설정 신호 발생부들 (period setting signal generating sections) (290), (292) 및 (294), 그리고 하나의 감지 증폭 활성화 신호 발생부 (sense amplifier enable signal generating section) (296)으로 이루어져 있다. 상기 발진기 (282)는 잘 알려진 링 발진기 (ring oscillator)로 구성되며, 독출 동작이 시작되면 발진 활성화 신호 (OSCen)에 응답하여서 클락 신호 (CLK)을 발생한다. 상기 카운터들 (284), (286), …, (288) 중 첫 번째 카운터 (284)는 상기 발진기 (282)에 의해서 발생된 클락 신호 (CLK)을 받아들여서 그것의 배주기에 해당하는 신호 (P0)을 발생한다.
그리고, 나머지 카운터들 (286), …, (288) 역시 전단의 출력을 받아들여서 그것의 배 주기에 해당하는 신호들 (P1), (P2), …, (Pm)을 각각 발생한다. 상기 카운터들 (284), (286), …, (288)은 기준 메모리 셀들에 대응하는 감지 종료 신호들 (Fg00) 및 (Fg01)과 초기화 신호 (RST)을 조합한 노어 게이트 (283)의 출력에 의해서 초기화된다. 예컨대, 하이 펄스 (high pulse)로서 인가되는 신호들 (Fg00), (Fg01) 및 (RST)에 의해서 노어 게이트 (283)의 출력은 항상 하이 레벨로 유지되고, 상기 신호들 중 하나라도 활성화되면 그에 대응하는 듀레이션 (duration)을 가지는 펄스를 출력하여서 카운터들 (284), (286), …, (288)을 초기화시킨다.
상기 구간 설정 신호 발생부들 (290)-(294)는 상기 초기화 신호 (RST)에 의해서 초기화되고, 상기 카운터들 (284), (286), …, (288)의 출력들 (P0), (P1), …, (Pm)을 동시에 받아들이고, 이를 조합하여서 각각 대응하는 구간 설정 신호들 (STG1), (STG2) 및 (STG3)을 발생하게 된다.
상기 제 1 구간 설정 신호 발생부 (290)으로부터 발생된 제 1 구간 설정 신호 (STG1)은 상기 감지 시간 제어부 (260)에서 출력된, 드레솔드 전압 (Vth1)을 가지는 기준 메모리 셀의 데이터 상태를 나타내는, 데이터 상태 플래그 신호 (F00)에 의해서 비활성화된다. 그리고, 상기 드레솔드 전압 (Vth1)을 가지는 기준 메모리 셀에 관련된 감지 동작이 완료될 때 발생되는 감지 종료 신호 (Fg00)에 의해서 카운터들 (284), (286), …, (288)은 초기화된다. 이에 따라서, 제 1 구간 설정 신호 (STG1)은 비활성화된다. 아울러, 다음 감지 구간을 나타내는 구간 설정 신호 (STG2)가 활성화되어서 다음 감지 구간에 관련된 감지 동작이 수행된다. 즉, "00" 상태에 관련된 메모리 셀의 감지 동작이 완료되고, 제 2 감지 구간에 관련된 감지 동작이 수행된다.
이때, 제 1 구간 설정 신호 (STG1)이 활성화되는 동안에 제 2 및 제 3 구간 설정 신호들 (STG2) 및 (STG3)은 비활성화된다. 즉, 제 2 구간 설정 신호 발생부 (292)의 출력 (STG2)는 제 1 구간 설정 신호 (STG1)에 의해서 비활성화 상태로 유지되고, 제 3 구간 설정 신호 발생부 (294)의 출력 (STG3)은 제 1 구간 설정 신호 (STG1) 및 제 2 구간 설정 신호 (STG2)에 의해서 비활성화 상태로 유지된다. 마지막으로, 상기 감지 증폭 활성화 신호 발생부 (296)은 초기화 신호 (RST)에 의해서 초기화되고, 상기 카운터들 (284), (286), …, (288)의 출력들 (P0), (P1), …, (Pm)을 동시에 받아들여서 각 감지 구간에 대응하는 각 감지 시점에서 동일하게 활성화되는 감지 증폭 활성화 신호 (SAen)을 발생한다.
도 9는 본 발명에 따른 동작 타이밍도이다. 이하, 본 발명에 따른 동작이 도 5 내지 도 9에 의거하여서 상세히 설명된다.
멀티-비트 데이터를 독출하기 위한 동작이 시작되면, 먼저 도 9에 도시된 바와 같이 초기화 신호 (RST)가 펄스로서 활성화된다. 이에 따라서, 감지 증폭 및 데이터 저장부 (180), 감지 시간 제어부 (260)의 데이터 저장부들, 감지 증폭 제어부 (280)의 카운터들 및 구간 설정 신호 발생부들은 모두 초기화된다. 그 다음에, 발진 활성화 신호 (OSCen)이 로우 레벨에서 하이 레벨로 천이됨에 따라서, 도 9에 도시된 바와 같이, 제 1 구간 설정 신호 (STG1)이 로우 레벨에서 하이 레벨로 천이된다.
그리고, 상기 제 1 구간 설정 신호 (STG1)에 응답하여서 워드 라인 전압 발생부 (120)은 제 1 감지 구간에 대응하는 제 1 워드 라인 전압 (VWL0)을 발생하고, 그리고 행 디코더 (140)은 하나의 행을 선택하고 그리고 상기 제 1 워드 라인 전압 (VWL0)으로 선택된 행의 워드 라인을 구동한다. 그리고, 열 디코더 (160)은 메모리 셀 어레이 (100)의 열들 중 하나의 열을 선택하여서 감지 증폭 및 데이터 저장부 (180)에 연결시킨다.
계속해서, 상기 감지 증폭 및 데이터 저장부 (180)은, 감지 증폭 제어부 (280)으로부터 발생된, 감지 증폭 활성화 신호 (SAen)에 응답하여서 선택된 메모리 셀의 데이터 상태를 감지하고, 상기 제 1 구간 설정 신호 (STG1)에 응답하여서 상기 감지 증폭된 데이터를, 제 1 감지 구간에 대응하는, 데이터 저장부 (184)에 저장하게 된다.
이와 동시에, 기준 셀 어레이 (220)의 기준 메모리 셀들 중 상기 제 1 감지 구간에 대응하는, 드레솔드 전압 (Vth1)을 가지는, 기준 메모리 셀에 대한 감지 동작이 기준 셀 감지 증폭부 (240)에 의해서 수행된다. 여기서, 상기 기준 셀 감지 증폭부 (240)은 상기 감지 증폭 활성화 신호 (SAen)에 응답하여서 상기 기준 메모리 셀의 데이터를 감지 증폭한다. 계속해서, 감지 시간 제어부 (260)은, 상기 기준 셀 감지 증폭부 (240)으로부터 상기 제 1 감지 구간에 대응하는 기준 메모리 셀의 데이터가 인가될 때, 기준 메모리 셀의 데이터 상태를 나타내는 데이터 상태 플래그 신호 (F00)과 상기 기준 메모리 셀에 관련된 감지 동작이 완료되었음을 나타내는 감지 종료 신호 (Fg00)을 발생한다. 이때, 메모리 셀에 대한 감지 동작은 계속해서 수행되고 있다.
계속해서, 감지 증폭 제어부 (280)의 카운터들 (284), (286), …, (288)은 상기 감지 종료 신호 (Fg00)에 의해서 초기화된다. 이에 따라서, 상기 카운터들 (284), (286), …, (288)의 출력들 (P0), (P1), …, (Pm)을 조합하여서 제 1 구간 설정 신호 (STG1)을 발생하는 제 1 구간 설정 신호 발생부 (290) 역시 초기화된다. 그리고, 제 2 감지 구간에 대응하는 제 2 구간 설정 신호 (STG2)가 활성화되어서 상기 선택된 메모리 셀에 대한 감지 동작이 앞서 설명된 과정과 동일하게 수행된다. 결국, 제 1 감지 구간에 대응하는 드레솔드 전압 (Vth1)을 가지는 기준 메모리 셀에 관련된 감지 동작이 완료될 때, 상기 선택된 메모리 셀에 대한 감지 동작 즉, 구간 설정 신호 (STG1)이 활성화되는 구간은 상기 감지 시간 제어부 (260)에서 발생된 감지 종료 신호 (Fg00)에 의해서 자동적으로 제어(초기화)된다. 제 3 감지 구간에 대응하는 동작 역시 동일한 과정을 통해서 이루어지기 때문에, 상기 제 2 및 제 3 감지 구간에 대한 동작은 설명의 중복을 피하기 위해서 생략된다.
메모리 셀의 데이터 상태에 따라서 그것을 통해서 흐르는 셀 전류가 다르기 때문에 유발될 수 있는 고속 데이터 액세스 동작의 어려움, 전류 소모, 그리고 데이터 독출 마진의 저하 등은 본 발명에 따른 독출 구조에 의해서 해결될 수 있다. 즉, 선택된 메모리 셀의 데이터 상태에 관계없이 2 비트의 멀티-비트 데이터를 판별하기 위해서 적어도 3번에 걸쳐 감지 동작이 수행되어야 한다. 이때, 앞서 설명된 관련 기술에 의하면, 각 감지 구간은 임의의 드레솔드 전압을 가지는 메모리 셀을 통해서 흐르는 셀 전류에 따라 동일하게 (t1=t2=t3, 도 2 및 도 4 참조) 설정된다.
이러한 경우, 만약 동일한 게이트-소오스 전압 하에서 임의의 시간 내에 많은 셀 전류가 흐르는 데이터 상태 (예컨대, "00")을 기준하여 다른 데이터 상태들 (예컨대, "01" 및 "10")의 감지 구간들이 결정되면, 다른 데이터 상태들에 대한 감지 마진을 확보하기 어렵다. 반면에, 동일한 시간 내에 가장 적은 셀 전류가 흐르는 데이터 상태 (예컨대, "10")을 기준하여 다른 데이터 상태들 (예컨대, "00" 및 "01")의 감지 구간들이 결정되면, 앞서의 경우에서 유발될 수 있는 감지 마진을 확보할 수 있는 반면에 전체적인 데이터 액세스 시간이 길어지고 그에 따른 전류 소모가 증가된다.
하지만, 본 발명에 따른 독출 구조에 의하면, 첫 번째 감지 구간에서 메모리 셀의 데이터 상태를 감지하는 동안에 그에 대응하는 기준 메모리 셀의 데이터 상태를 동시에 감지하게 된다. 이후, 기준 메모리 셀의 데이터 상태에 대한 감지 동작이 완료되면 감지 시간 제어부 (260)에서 발생되는 신호들 (F00) 및 (Fg00)에 의해서, 감지 증폭 제어부 (280)으로부터 발생되는, 제 1 구간 설정 신호 (STG1)은 비활성화되고, 두 번째 감지 구간에 대응하는 제 2 구간 설정 신호 (STG2)가 활성화된다. 즉, 각 구간 설정 신호 (STG1), (STG2) 및 (STG3)이 활성화되는 시간은 각 감지 구간에 대응하는 드레솔드 전압을 가지는 기준 메모리 셀들의 감지 동작에 따라서 결정된다. 따라서, 각 감지 구간은 각 데이터 상태에 따라서 자동적으로 결정되기 때문에, 메모리 셀의 데이터 상태에 따라 그것을 통해서 흐르는 셀 전류가 다르더라도 각 감지 구간은 데이터 상태에 따라서 최적 조건으로 설정될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와같이, 멀티-비트 데이터를 저장하는 반도체 메모리 장치의 고속 데이터 액세스를 구현할 수 있을 뿐만 아니라, 각 데이터 상태의 감지 마진을 충분히 확보하고 전체적인 전류 소모를 줄일 수 있다.

Claims (21)

  1. 메모리 셀들을 구비한 반도체 메모리 장치에 있어서;
    감지 구간 신호 (STGi)에 응답하여 선택된 메모리 셀에 워드 라인 전압으 이가하도록 동작하는 워드 라인 전압 발생기 (120)와;
    상기 워드 라인 전압 발생기에 연결된 기준 메모리 셀 및;
    상기 워드 라인 전압이 상기 기준 메모리 셀에 인가되고, 상기 기준 메모리 셀은 문턱 전압을 갖며;
    상기 기준 메모리 셀을 연결되며, 상기 기준 메모리 셀에서 생성되는 전류에 응답하여 상기 감지 구간 신호 (STGi)를 생성하는 감지 구간 제어기 (240, 260, 280)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 감지 구간 제어기 (240, 260, 280)는
    상기 기준 메모리 셀에 연결되며, 상기 기준 메모리 셀을 통해 흐르는 전류에 응답하여 기준 셀 데이터 신호 (S00/S01)를 생성하는 기준 셀 감지 증폭부(240)와;
    상기 기준 메모리 셀에 연결되며, 상기 기준 셀 감지 증폭부 (240)로부터 출력되는 기준 셀 데이터 신호 (S00/S01)의 천이에 응답하여 감지 시간 제어 신호(Fg00/Fg01)를 생성하는 감지 시간 제어부(260) 및;
    상기 감지 시간 제어부 (260)에 연결되며, 상기 감지 시간 제어 신호(Fg00/Fg01)에 응답하여 상기 가지 구간 신호 (STGi)를 발생하는 감지 증폭 제어부(280)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 감지 시간 제어부 (260)는
    상기 기준 셀 감지 증폭부 (240)에 연결되며, 상기 기준에 셀 감지 증폭부(240)로부터 출력되는 상기 기준 셀 데이터 신호를 받아들여 동작하고 상기 감지 구간 신호에 응답하여 데이터 상태 플래그 신호를 생성하는 데이터 저장부 및;
    상기 데이터 저장부에 연결되며, 상기 기준 셀 데이터 신호의 천이에 응답하여 상기 감지 시간 제어 신호를 생성하는 펄스 발생기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 감지 시간 제어부 (260)는 상기 데이터 저장부와 상기 펄스 발생기 사이에 연결된 지연부를 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 지연부는 조절 가능한 지연 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 감지 증폭 제어부 (280)는 발진기 (282)를 포함하며, 상기 발진기 (282)는 클락 신호 (CLK)를 발생하고 상기 감지 시간 제어 신호 및 초기화 신호 중 적어도 하나에 응답하여 초기화되며, 상기 감지 증폭 제어부 (280)는 상기 발진기 (282)와 상기 데이터 저장부에 연결되고, 상기 클락 신호, 상기 기준 셀 데이터 신호, 그리고 상기 초기화 신호에 응답하여 상기 감지 구간 신호를 발생하는 것을 트징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 감지 증폭 제어부 (280)는 상기 초기화 신호에 응답하여 상기 감지 구간 신호를 제 1 상태로 초기화하고, 상기 클락 신호에 응답하여 상기 감지 구간 신호를 제 2 상태로 설정하며, 상기 기준 셀 데이터 신호에 응답하여 상기 감지 구간 신호를 상기 제 1 상태로 초기화하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 기준 셀 감지 증폭부 (240)는 감지 증폭 활성화 신호 (SAen)에 응답하여 상기 기준 메모리 셀을 통해 흐르는 전류를 감지하며, 상기 초기화 신호 및 상기 클락 신호에 응답하여 상기 감지 증폭 활성화 신호를 발생하는 감지 증폭 활성화 신호 발생부 (269)를 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 복수 개의 메모리 셀들을 구비한 멀티-레벨 메모리 장치에 있어서;
    감지 구간 신호들 (STGi)에 응답하여 상기 메모리 셀들 중 선택된 메모리 셀에 워드 라인 전압들을 인가하도록 동작하는 워드 라인 전압 발생기 (120)와;
    상기 워드 라인 전압 발생기 (120)는 제 1 감지 구간 신호에 응답하여 제 1 워드 라인 전압을 인가하고, 제 2 감지 구간 신호에 응답하여 제 2 워드 라인 전압을 인가하며;
    상기 워드 라인 전압 발생기에 연결된 복수 개의 기준 메모리 셀들 및;
    상기 제 1 및 제 2 워드 라인 전압들이 제 1 및 제 2 감지 구간들 동안에 사기 복수 개의 기준 메모리 셀들에 인가되고, 상기 기준 메모리 셀들은 제 1 상기 제 1 워드 라인 전압에서 상기 제 2 워드 라인 전압까지의 범위를 벗어난 제 1 문턱 전압을 갖는 제 1 기준 메모리 셀과 상기 제 1 워드 라인 전압과 상기 제 2 워드 라인 전압가지의 범위 내에 속하는 제 2 문턱 전압을 갖는 제 2 기준 메모리 셀을 가지며;
    상기 복수 개의 기준 메모리 셀들에 연결되며, 상기 제 1 및 제 2 기준 메모리 셀들에서 생성되는 전류들에 응답하여 상기 제 1 및 제 2 감지 구간 신호들 (STGi)을 생성하는 감지 구간 제어기 (240, 260, 280)를 포함하는 것을 특징으로 하는 멀티-레벨 메모리 장치.
  10. 제 9 항에 있어서,
    상기 감지 구간 제어기 (240, 260, 280)는
    상기 제 1 및 제 2 기준 메모리 셀들에 연결되며, 상기 제 1 및 제 2 기준 메모리 셀들을 통해 흐르는 전류들에 응답하여 기준 셀 데이터 신호들 (S00, S01)을 생성하는 기준 셀 감지 증폭부(240)와;
    상기 기준 메모리 셀에 연결되며, 상기 기준 셀 감지 증폭부 (240)로부터 출력되는 기준 셀 데이터 신호들 (S00, S01) 각각의 천이에 응답하여 제 1 및 제 2 감지 시간 제어 신호들 (Fg00, Fg01)를 생성하는 감지 시간 제어부 (260) 및;
    상기 감지 시간 제어부 (260)에 연결되며, 상기 제 1 및 제 2 감지 시간 제어 신호들 (Fg00, Fg01) 각각에 응답하여 상기 제 1 및 제 2 감지 구간 신호들 (STGi)을 발생하는 감지 증폭 제어부 (280)를 포함하는 것을 특징으로 하는 멀티-레벨 메모리 장치.
  11. 제 10 항에 있어서,
    상기 기준 셀 감지 증폭부 (240)는
    상기 제 1 기준 메모리 실에 연결되며, 상기 제 1 기준 셀 데이터 신호를 발생하는 제 1 기준 셀 감지 증폭기 및;
    상기 제 2 기준 메모리 셀에 연결되며, 상기 제 2 기준 셀 데이터 신호를 발생하는 제 2 기준 셀 감지 증폭기를 포함하는 것을 특징으로 하는 멀티-레벨 메모리 장치.
  12. 제 10 항에 있어서,
    상기 감지 시간 제어부 (260)는
    상기 기준 셀 감지 증폭부 (240)에 연결되며, 상기 기준 셀 감지 증폭부 (240)로부터 출력되는 상기 제 1 기준 셀 데이터 신호 (S00)를 받아들여 동작하고 상기 제 1 감지 구간 신호 (STG1)에 응답하여 제 1 데이터 상태 플래그 신호 (F00)를 생서하는 제 1 데이터 저장부 (262)와;
    상기 제 1 데이터 저장부 (262)에 연결되며, 상기 제 1 기준 셀 데이터 신호 (S00)의 천이에 응답하여 상기 제 1 감지 시간 제어 신호 (Fg00)를 생성하는 제 1 펄스 발생기 (270)와;
    상기 기준 셀 감지 증폭부 (240)에 연결되며, 상기 기준 셀 감지 증폭부(240)로부터 출력되는 상기 제 2 기준 셀 데이터 신호 (S01)를 받아들여 동작하고 상기 제 2 감지 구간 신호 (STG2)에 응답하여 제 2 데이터 상태 플래그 신호 (F01)를 생성하는 제 2 데이터 저장부 (264) 및;
    상기 제 2 데이터 저장부 (264)에 연결되며, 상기 제 2 기준 셀 데이터 신호 (S01)의 천이에 응답하여 상기 제 2 가지 시간 제어 신호 (Fg01)를 생성하는 제 2 펄스 발생기 (272)를 포함하는 것을 특징으로 하는 멀티-레벨 메모리 장치.
  13. 제 12 항에 있어서,
    상기 감지 시간 제어부 (260)는
    상기 제 1 데이터 저장부 (262)와 상기 제 1 펄스 발생기 (27) 사이에 연결된 제 1 지연부 (266) 및;
    상기 제 2 데이터 저장부 (264)와 상기 제 2 펄스 발생기 (272) 사이에 연결된 제 2 지연부 (268)를 부가적으로 포함하는 것을 특징으로 하는 멀티-레벨 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 지연부들 (266, 268)은 조절 가능한 지연 회로를 포함하는 것을 특징으로 하는 멀티-레벨 메모리 장치.
  15. 제 12 항에 있어서,
    상기 감지 증폭 제어부 (280)는
    발진 인에이블 신호 (OSCen)에 응답하여 클락 신호 (CLK)를 생성하는 발진기 (282)와;
    상기 발진기 (282)에 연결되며, 상기 클락 신호 (CLK)로부터 분주된 클락 신호들 (P0-Pm)을 생성하는 일련의 카운ㅌ들 (284, 286, …, 288)과;
    상기 제 1 및 제 2 펄스 발생기들에 연결되며, 상기 제 1 및 제 2 감지 시간 제어 신호들 (Fg00, Fg01)과 초기화 신호 (RST)에 응답하여 상기 일련의 카운터들 (284, 286, …, 288)을 초기화하는 초기화 회로 (283)와;
    상기 일련의 카운터들 (284, 286, …, 288) 및 상기 제 1 데이터 저장부에 연결되며, 상기 복수 개의 분주 클락 신호들 (P0-Pm), 상기 제 1 기준 셀 데이터 신호 (F00), 그리고 상기 초기화 신호에 응답하여 상기 제 1 감지 구간 신호 (STG1)를 발생하는 제 1 감지 구간 신호 발생기 (290) 및;
    상기 일련의 카운터들 (284, 286, …, 288), 상기 제 2 데이터 저장부, 그리고 상기 제 1 감지 구간 신호 발생기에 연결되며, 상기 복수 개의 분주 클락 신호들 (P0-Pm), 상기 제 2 기준 셀 데이터 신호 (F01), 그리고 상기 초기화 신호에 응답하여 상기 제 2 감지 구간 신호 (STG2)를 발생하는 제 2 감지 구간 신호 발생기 (292)를 포함하는 것을 특징으로 하는 멀티-레벨 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 감지 구간 신호 발생기는 상기 초기화 신호에 응답하여 상기 제 1 감지 구간 신호를 제 1 상태로 초기화하고, 상기 복수 개의 분주 클락 신호들에 응답하여 상기 제 1 감지 구간 신호를 제 2 상태로 설정하며, 상기 제 1 기준 셀 데이터 신호에 응답하여 상기 제 1 감지 구간 신호를 상기 제 1 상태로 초기화하며;
    상기 제 2 가지 구간 신호 발생기는 상기 초기화 신홍 응답하여 상기 제 2 감지 구간 신호를 상기 제 1 상태로 초기화하고, 상기 복수 개의 분주 클락 신호들 및 상기 제 1 감지 구간 신호에 응답하여 상기 제 2 감지 구간 신호를 제 2 상태로 설정하며, 상기 제 2 기준 셀 데이터 신호에 응답하여 상기 제 2 감지 구간 신호를 상기 제 1 상태로 초기화하는 것을 특징으로 하는 멀티-레벨 메모리 장치.
  17. 제 16 항에 있어서,
    상기 워드 라인 전압 발생기 (120)는 제 3 감지 구간 신호 (STG3)에 응답하여 제 3 워드 라인 전압을 발생하며; 상기 감지 증폭 제어부 (280)는 상기 일련의 카운터들 (284, 286, …, 288), 상기 제 1 감지 구간 신호 발생기 (290), 그리고 상기 제 2 감지 구간 신호 발생기 (292)에 연결된 제 3 감지 구간 신호 발생기 (294)를 부가적으로 포함하며; 상기 제 3 감지 구간 신호 발새기 (294)는 상기 복수 개의 분주된 클락 신호들 (P0-Pm), 상기 제 1 감지 구간 신호 (STG1), 상기 제 2 감지 구간 신호 (STG2), 그리고 상기 초기화 신호 (RST)에 응답하여 상기 제 3 감지 구간 신호 (STG3)를 발생하는 것을 특징으로 하는 멀티-레벨 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 3 감지 구간 신호 발생기 (294)는 상기 초기화 신호에 응답하여 상기 제 3 감지 구간 신호를 초기화하고, 상기 분주된 클락 신호를 (P0-Pm) 및 상기 초기화 신호 (RST)에 응답하여 상기 제 3 감지 구간 신호 (STG3)를 상기 제 2 상태로 설정하는 것을 특징으로 하는 멀티-레벨 메모리 장치.
  19. 제 9 항에 있어서,
    상기 제 1 워드 라인 전압은 상기 제 2 워드 라인 전압보다 낮고; 상기 제 1 문턱 전압은 상기 제 1 워드 라인 전압보다 낮으며; 상기 제 2 문턱 전압은 상기 제 1 워드 라인 전압보다 높고 상기 제 2 워드 라인 전압보다 낮은 것을 특징으로 하는 멀티-레벨 메모리 장치.
  20. 제 9 항에 있어서,
    상기 제 1 워드 라인 전압은 상기 제 2 워드 라인 전압보다 높고; 상기 제 1 문턱 전압은 상기 제 1 워드 라인 전압보다 높으며; 상기 제 2 문턱 전압은 상기 제 2 워드 라인 전압보다 높고 상기 제 1 워드 라인 전압보다 낮은 것을 특징으로 하는 멀티-레벨 메모리 장치.
  21. 제 15 항에 있어서,
    상기 기준 셀 감지 증폭부 (240)는 감지 증폭 활성화 신호 (SAen)에 응답하여 상기 제 1 및 제 2 기준 메모리 셀들에 흐르는 전류들을 감지하며; 상기 초기화 신호 및 상기 복수 개의 분주 클락 신호들에 응답하여 상기 감지 증폭 활성화 신호를 발생하는 감지 증폭 활성화 신호 발생부 (296)를 부가적으로 포함하는 것을 특징으로 하는 멀티-레벨 메모리 장치.
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