JP4593668B2 - 不揮発性メモリにおける補償感知のための基準センス増幅器および方法 - Google Patents

Description

本発明は、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭのような不揮発性半導体メモリに関し、特に低電圧供給で動作する改良された感知回路を有するものに関する。

特に小形形状のファクタカードとしてパッケージ化されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形の、電荷を不揮発性に蓄積することのできる固体メモリは、近ごろ、いろいろなモバイル装置およびハンドヘルド装置、特に情報装置および民生用電子機器において、一般的に好まれる記憶装置となっている。同じく個体メモリであるＲＡＭ（ランダムアクセスメモリ）とは異なって、フラッシュメモリは不揮発性であって、電源がオフに切り替えられた後にもその蓄積されているデータを維持する。コストが高いにもかかわらず、フラッシュメモリは大容量記憶アプリケーションでますます使われるようになっている。ハードディスクおよびフロッピーディスクのような回転する磁性媒体に基づく在来の大容量記憶装置は、モバイルおよびハンドヘルド環境には適しない。それは、ディスクドライバがかさばりがちで、機械的故障を起こしやすく、長い待ち時間と大電力要件とを有するからである。これらの望ましくない属性があるためにディスクをベースとする記憶装置は大抵のモバイルおよび携帯用アプリケーションにおいて実用的でない。一方、フラッシュメモリは、埋め込み形でも取り外し可能なカードの形でも、サイズが小さく、電力消費量が少なく、高速で信頼性が高いので、モバイルおよびハンドヘルド環境に理想的に適している。

ＥＥＰＲＯＭおよび電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去することができるとともに新しいデータをそのメモリセルに書き込むすなわち「プログラム」することができる不揮発性メモリである。両方が、ソース領域およびドレイン領域の間で半導体基板のチャネル領域の上に配置された、電界効果トランジスタ構造におけるフローティング（非結合）導電性ゲートを利用する。フローティングゲートの上にコントロールゲートが設けられる。トランジスタのしきい値電圧特性は、フローティングゲートに保持されている電荷量によって制御される。すなわち、フローティングゲート上の所与のレベルの電荷について、そのソース領域とドレイン領域との間の導通を許すようにトランジスタが「オン」に転換される前にコントロールゲートに印加されなければならない対応する電圧（しきい値）がある。

フローティングゲートは、ある範囲の電荷を保持することができ、従って１つのしきい値電圧ウィンドウの中の任意のしきい値電圧レベルにプログラムされ得る。しきい値電圧ウィンドウのサイズはデバイスの最高しきい値レベルと最低しきい値レベルとにより画定され、フローティングゲートにプログラムされ得る電荷の範囲に対応する。しきい値ウィンドウは、一般に、メモリ素子の特性、動作条件および履歴に依存する。ウィンドウ内の各々の識別可能で、分解可能なしきい値電圧レベル範囲は、原則として、セルの一定のメモリ状態を指定するために使用され得る。

メモリセルとして作用するトランジスタは、通常、２つのメカニズムの一方によって「プログラムされた」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加された高電圧が基板チャネル領域を横断して電子を加速する。同時に、コントロールゲートに印加された高電圧が薄いゲート誘電体を通してホットエレクトロンをフローティングゲートへ引っ張る。「トンネリング注入」では、基板に関して高い電圧がコントロールゲートに印加される。このようにして、電子が基板から、介在するフローティングゲートへ引っ張られる。

メモリ素子は、数個のメカニズムによって消去され得る。ＥＰＲＯＭに関して、メモリは、紫外線照射によってフローティングゲートから電荷を除去することによりバルク消去可能である。ＥＥＰＲＯＭに関して、薄い酸化物を通って基板チャネル領域へトンネリングするようにフローティングゲート内の電子を誘導するために（すなわち、ファウラー−ノルトハイムのトンネリング）コントロールゲートに関して高い電圧を基板に印加することにより、メモリセルは電気的に消去可能である。通常、ＥＥＰＲＯＭは１バイトずつ消去可能である。フラッシュＥＥＰＲＯＭに関して、メモリは一度に全体がまたは一度に１ブロックまたは数ブロックずつ電気的に消去可能であり、ここで１ブロックは５１２バイト以上のメモリから成る。

不揮発性メモリセルの例
メモリ素子は、通常、カードに搭載され得る１つ以上のメモリチップを含む。各メモリチップは、デコーダおよび消去回路、書き込み回路および読み出し回路のような周辺回路によりサポートされるメモリセルのアレイを含む。精巧なメモリ素子は、インテリジェントで高レベルのメモリ操作およびインターフェイス操作を実行するコントローラをも伴う。多くの商業的に成功した不揮発性個体メモリ素子が今日使用されている。これらのメモリ素子はいろいろなタイプのメモリセルを採用することができ、その各々のタイプが１つ以上の電荷蓄積素子を有する。

図１Ａ〜１Ｅは、不揮発性メモリセルのいろいろな例を概略的に示す。

図１Ａは、電荷を蓄積するためのフローティングゲートを有するＥＥＰＲＯＭセルの形の不揮発性メモリを概略的に示す。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）は、ＥＰＲＯＭに似ている構造を有するけれども、ＵＶ照射への露出を必要とせずに適切な電圧の印加時にそのフローティングゲートに電荷を電気的にロードし除去するためのメカニズムを付加的に提供する。このようなセルとその製造方法との例が、米国特許第５，５９５，９２４号（特許文献１）において示されている。

図１Ｂは、選択ゲートとコントロールゲートまたはステアリングゲートとの両方を有するフラッシュＥＥＰＲＯＭを概略的に示す。メモリセル１０はソース拡散１４とドレイン拡散１６との間に「分割チャネル」１２を有する。セルは実際上２つの直列のトランジスタＴ１およびＴ２で形成される。Ｔ１は、フローティングゲート２０とコントロールゲート３０とを有するメモリトランジスタとして作用する。フローティングゲートは、選択可能な量の電荷を蓄積することができる。チャネルのＴ１の部分を流れることのできる電流量は、コントロールゲート３０の電圧と、介在するフローティングゲート２０に存在する電荷量とに依存する。Ｔ２は、選択ゲート４０を有する選択トランジスタとして作用する。Ｔ２は、選択ゲート４０の電圧によってオンに転換されたとき、チャネルのＴ１の部分に存する電流がソースとドレインとの間を通ることを可能にする。選択トランジスタは、コントロールゲートの電圧から独立した、ソース−ドレインチャネルに沿ったスイッチを提供する。１つの利点は、それが、そのフローティングゲートでの電荷空乏（正）に起因してゼロのコントロールゲート電圧において依然として導通しているセルをオフに転換させるために使用され得ることである。他方の利点は、それがソース側注入プログラミングをより実行しやすくすることである。

分割チャネルメモリセルの一つの簡単な実施形態では、図１Ｂに示されている点線で概略的に示されているように、選択ゲートとコントロールゲートとが同じワード線に接続される。これは、電荷蓄積素子（フローティングゲート）をチャネルの一部分の上に配置し、コントロールゲート構造（これはワード線の一部である）を他方のチャネル部分の上かつ電荷蓄積素子の上に配置することによって達成される。これは実際上直列の２つのトランジスタを有するセルを形成し、一方（メモリトランジスタ）は、電荷蓄積素子に存する電荷量と、チャネルのその部分を通って流れることのできる電流の量を制御するワード線上の電圧との組み合わせを有し、他方（選択トランジスタ）は、そのゲートとして作用するワード線だけを有する。このようなセルの例と、メモリシステムにおけるその使用と、これを製造する方法との例が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、および第５，６６１，０５３号（特許文献６）において示されている。

図１Ｂに示されている分割チャネルセルのより洗練された実施形態では、選択ゲートとコントロールゲートとは独立であって、それらの間の点線で接続されない。１つの実施例では、セルのアレイ内の一列のコントロールゲートがワード線に垂直な制御（あるいはステアリング）線に接続される。その効果は、選択されたセルを読み出すかあるいはプログラムするときに同時に２つの機能を果たさなければならないというワード線の負担を軽減することである。この２つの機能とは、（１）選択トランジスタのゲートとして作用し、従って選択トランジスタをオン／オフに転換するために適切な電圧を要求すること、および（２）ワード線と電荷蓄積素子との電界（容量）結合を通して電荷蓄積素子の電圧を所望のレベルへ駆動させること、である。これらの機能の両方を単一の電圧で最適に実行することはしばしば難しい。コントロールゲートと選択ゲートとを別々に制御する場合には、ワード線は機能（１）を実行するだけでよく、付加された制御線は機能（２）を実行する。この能力は、プログラミング電圧が目標とするデータに適合させられる高性能プログラミングの設計に配慮している。フラッシュＥＥＰＲＯＭアレイにおける独立のコントロール（またはステアリング）ゲートの使用が、例えば米国特許第５，３１３，４２１号（特許文献７）および第６，２２２，７６２号（特許文献８）に記載されている。

図１Ｃは、二重のフローティングゲートと独立の選択ゲートおよびコントロールゲートを有する他のフラッシュＥＥＰＲＯＭセルを概略的に示す。メモリセル１０は、実際上３つの直列のトランジスタを有することを除いて、図１Ｂのものと同様である。このタイプのセルでは、２つの記憶素子（すなわち、Ｔ１−左のものとＴ１−右のもの）がソース拡散とドレイン拡散との間でそのチャネルの上に含まれ、それらの間に選択トランジスタＴ１がある。メモリトランジスタはフローティングゲート２０’および２０”と、コントロールゲート３０’および３０”とをそれぞれ有する。選択トランジスタＴ２は選択ゲート４０’により制御される。任意の時点で、メモリトランジスタの対のうちの一方だけが読み出しまたは書き込みのためにアクセスされる。記憶ユニットＴ１−左がアクセスされているとき、チャネルのＴ１−左の部分の電流がソースとドレインとの間を通過できるようにＴ２およびＴ１−右の両方がオンに転換されている。同様に、記憶ユニットＴ１−右がアクセスされているときには、Ｔ２およびＴ１−左はオンに転換されている。消去は、選択ゲートのポリシリコンの一部分をフローティングゲートの近傍に持ち、またフローティングゲート内に蓄積されている電子が選択ゲートのポリシリコンへトンネリングできるように相当の正の電圧（例えば、２０Ｖ）を選択ゲートに印加することによって、行われる。

図１Ｄは、ＮＡＮＤセルに組織されたメモリセルのストリングを概略的に示す。ＮＡＮＤセル５０は、そのソースおよびドレインによってデイジーチェーン接続された一連のメモリトランジスタＭ１，Ｍ２・・・Ｍｎ（ｎ＝４，８，１６またはそれ以上）から成る。１対の選択トランジスタＳ１，Ｓ２は、メモリトランジスタチェーンの、ＮＡＮＤセルのソース端子５４およびドレイン端子５６を介しての外部との接続を制御する。メモリアレイでは、ソース選択トランジスタＳ１がオンに転換されると、ソース端子がソース線に結合される。同様に、ドレイン選択トランジスタＳ２がオンに転換されると、ＮＡＮＤセルのドレイン端子がメモリアレイのビット線に結合される。チェーン内の各メモリトランジスタは、意図されたメモリ状態を表すように所与の量の電荷を蓄積する電荷蓄積素子を有する。各メモリトランジスタは、読み出し操作および書込み操作を制御するためのコントロールゲートを有する。選択トランジスタＳ１，Ｓ２の各々のコントロールゲートは、ＮＡＮＤセルへの制御アクセスを、それぞれそのソース端子５４およびドレイン端子５６を介して、提供する。

ＮＡＮＤセル内のアドレス指定されたメモリトランジスタがプログラミング中に読み出されてベリファイされるとき、そのコントロールゲートに適切な電圧が供給される。同時に、ＮＡＮＤセル５０内のアドレス指定されていないメモリトランジスタの残りは、そのコントロールゲートに充分な電圧を印加することにより完全にオンに転換される。このようにして、個々のメモリトランジスタのソースからＮＡＮＤセルのソース端子５４への伝導経路が実際上作られ、また同様に個々のメモリトランジスタのドレインのためにセルのドレイン端子５６への伝導経路が実際上作られる。このようなＮＡＮＤセル構造を有するメモリ素子が、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）および第６，０４６，９３５号（特許文献１１）に記載されている。

図１Ｅは、電荷を蓄積するための誘電体層を有する不揮発性メモリを概略的に示す。前述した導電性フローティングゲート素子の代わりに、誘電体層が用いられている。誘電体記憶素子を利用するこのようなメモリ素子が、エイタンらによる「ＮＲＯＭ：新しい局所トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイスレターズ，第２１巻，第１１号，２０００年１１月，５４３〜５４５ページ (Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545) （非特許文献１）に記載されている。ＯＮＯ誘電体層が、ソース拡散およびドレイン拡散の間のチャネルを横断して広がる。１つのデータビットのための電荷はドレインに隣接して誘電体層内に局所化され、他方のデータビットのための電荷はソースに隣接して誘電体層内に局所化される。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化ケイ素層の間に挟まれたトラッピング誘電体を有する不揮発性メモリセルを開示している。多状態データ記憶が、誘電体内の空間的に離れている複数の電荷蓄積領域のバイナリ状態を別々に読み出すことにより実現される。

メモリアレイ
メモリ素子は、通常、行および列を成すように配列されてワード線およびビット線によりアドレス指定できるメモリセルの２次元アレイから構成される。アレイは、ＮＯＲタイプまたはＮＡＮＤタイプのアーキテクチャに従って形成され得る。

ＮＯＲアレイ
図２は、メモリセルのＮＯＲアレイの例を示す。ＮＯＲタイプのアーキテクチャを有するメモリ素子は、図１Ｂまたは図１Ｃに例示されているタイプのセルで実現されている。メモリセルの各行は、そのソースおよびドレインによりデイジーチェーン式に接続される。この設計は、時には仮想接地設計と称される。各メモリセル１０は、ソース１４と、ドレイン１６と、コントロールゲート３０と、選択ゲート４０とを有する。１つの行内のセルの選択ゲートはワード線４２に接続される。１つの列内のセルのソースおよびドレインは、選択されたビット線３４および３６にそれぞれ接続される。メモリセルのコントロールゲートと選択ゲートとが独立して制御される実施形態では、１つのステアリング線３６も１つの列内のセルのコントロールゲート同士を接続する。

多くのフラッシュＥＥＰＲＯＭデバイスは、各メモリセルのコントロールゲートと選択ゲートとが互いに接続されているメモリセルで実現される。この場合、ステアリング線の必要はなくて、１つのワード線が各行に沿うセルの全てのコントロールゲートと選択ゲートとを単に接続させる。これらの設計の例が、米国特許第５，１７２，３３８号（特許文献１４）および第５，４１８，７５２号（特許文献１５）において開示されている。これらの設計では、ワード線は本質的に２つの機能、すなわち、行選択と、その行内の全セルに読み出しまたはプログラミングのためにコントロールゲート電圧を供給することとを実行する。

ＮＡＮＤアレイ
図３は、図１Ｄに示されているもののようなメモリセルのＮＡＮＤアレイの例を示す。ＮＡＮＤセルの各列に沿って、ビット線が各ＮＡＮＤセルのドレイン端子５６に結合されている。ＮＡＮＤセルの各行に沿って、ソース線がその全てのソース端子５４を接続することができる。また、１つの行に沿うＮＡＮＤセルのコントロールゲートが一連の対応するワード線に接続されている。ＮＡＮＤセルの１つの行全体が、選択トランジスタの対（図１Ｄを参照）を、接続されているワード線を介してそのコントロールゲートに加わる適切な電圧でオンに転換させることによって、アドレス指定され得る。１つのＮＡＮＤセルのチェーンの中の１つのメモリトランジスタが読み出されるとき、そのチェーンを通って流れる電流がその読み出されているセルに蓄積されている電荷のレベルに本質的に依存するように、そのチェーンの中の残りのメモリトランジスタはそれに関連付けられているワード線を介してしっかりオンに転換される。ＮＡＮＤアーキテクチャのアレイおよびメモリシステムの一部としてのその動作の例が、米国特許第５，５７０，３１５号（特許文献９）、第５，７７４，３９７号（特許文献１６）および第６，０４６，９３５号（特許文献１１）において見出される。

ブロック消去
電荷蓄積メモリ素子のプログラミングは、より多くの電荷をその電荷蓄積素子に付け加えるという結果をもたらし得るにすぎない。従って、プログラミング操作の前に、電荷蓄積素子内に存在する電荷が除去（あるいは消去）されなければならない。メモリセルの１つ以上のブロックを消去するために消去回路（図示せず）が設けられる。ＥＥＰＲＯＭのような不揮発性メモリは、セルのアレイ全体、あるいはアレイに属するセルのかなりのグループが一緒に電気的に（すなわち、１フラッシュのうちに）消去されるときに「フラッシュ」ＥＥＰＲＯＭと称される。消去後、そのセルのグループは再プログラムされ得る。一緒に消去可能なセルのグループは、１つ以上のアドレス指定可能な消去ユニットから成り得る。消去ユニットまたはブロックは通常１ページ以上のデータを記憶し、ページはプログラミングおよび読み出しの単位であるが、１操作で２ページ以上がプログラムされあるいは読み出され得る。各ページは通常１セクタ以上のデータを記憶し、セクタのサイズはホストシステムにより定められる。一例は、磁気ディスクドライブに対して確立された標準規格に従う５１２バイトのユーザデータと、そのユーザデータおよび／またはそれが格納されているブロックに関する数バイトのオーバーヘッド情報とから成るセクタである。

読み出し／書き込み回路
普通の２状態ＥＥＰＲＯＭセルでは、伝導ウィンドウを２つの領域に分割するために少なくとも１つの電流ブレークポイントレベルが確立される。所定の固定された電圧を印加することによってセルが読み出されるとき、そのソース／ドレイン電流は、ブレークポイントレベル（あるいは基準電流Ｉ_REF ）との比較によって１つのメモリ状態に分解される。読み出された電流がブレークポイントレベルあるいはＩ_REF のそれより大きければ、そのセルは１つの論理状態（例えば、「ゼロ」状態）にあると判定される。一方、電流がブレークポイントレベルのそれより少なければ、そのセルは他方の論理状態（例えば、「１」状態）にあると判定される。従って、このような２状態セルは１ビットのデジタル情報を記憶する。ブレークポイントレベル電流を生成するために、外部からプログラム可能であり得る基準電流源がメモリシステムの一部としてしばしば設けられる。

メモリ容量を増やすために、フラッシュＥＥＰＲＯＭデバイスは、半導体技術が進歩するに連れてますます高まる密度で製造されている。記憶容量を増やす他の方法は、各メモリセルに３以上の状態を記憶させることである。

多状態あるいはマルチレベルのＥＥＰＲＯＭメモリセルの場合には、各セルが１ビットより多いデータを記憶できるように、伝導ウィンドウは２つ以上のブレークポイントによって３つ以上の領域に分割される。従って、所与のＥＥＰＲＯＭアレイが記憶できる情報は、各セルが記憶できる状態の数とともに増える。多状態あるいはマルチレベルのメモリセルを有するＥＥＰＲＯＭあるいはフラッシュＥＥＰＲＯＭが、米国特許第５，１７２，３３８号（特許文献１４）に記載されている。

実際には、セルのメモリ状態は、普通、コントロールゲートに基準電圧が印加されたときにセルのソース電極とドレイン電極とを横断する伝導電流を感知することによって読み出される。従って、セルのフローティングゲート上の各々の所与の電荷について、固定された基準コントロールゲート電圧に関して対応する伝導電流が検出され得る。同様に、フローティングゲートにプログラムすることのできる電荷の範囲は、対応するしきい値電圧ウィンドウあるいは対応する伝導電流ウィンドウを画定する。

あるいは、分割された電流ウィンドウの中の伝導電流を検出する代わりに、試験される所与のメモリ状態についてコントロールゲートでしきい値電圧をセットして伝導電流がしきい値電流より少ないかあるいは多いかを検出することが可能である。１つの実施例では、しきい値電流に関しての伝導電流の検出は、ビット線容量を通して伝導電流が放電する速度を調べることにより達成される。

図４は、任意の時点でフローティングゲートが選択的に蓄積することのできる４つの異なる電荷Ｑ１〜Ｑ４についてソース−ドレイン電流Ｉ_D とコントロールゲート電圧Ｖ_CGとの間の関係を示す。４つの実線のＩ_D 対Ｖ_CG曲線は、メモリセルのフローティングゲートにプログラムされ得る、４つの可能なメモリ状態にそれぞれ対応する４つの可能な電荷レベルを表す。一例として、セルの１群のしきい値電圧ウィンドウは０．５Ｖから３．５Ｖにおよび得る。しきい値ウィンドウをそれぞれ０．５Ｖの間隔で５つの領域に分割することによって６つのメモリ状態が画定され得る。例えば、図に示されているように２μＡの基準電流Ｉ_REF が用いられたならば、Ｑ１でプログラムされているセルは、その曲線がＶ_CG＝０．５Ｖおよび１．０Ｖにより画定されるしきい値ウィンドウの領域でＩ_REF と交差するので、メモリ状態「１」にあると考えられ得る。同様に、Ｑ４はメモリ状態「５」にある。

前の説明から分かるように、メモリセルがより多くの状態を記憶させられるほど、そのしきい値ウィンドウはより細かく分割される。これは、必要とされる分解能を達成し得るためにプログラミング操作および読み出し操作により高い精度を必要とする。

米国特許第４，３５７，６８５号（特許文献１７）は、２状態ＥＰＲＯＭをプログラムする方法を開示し、その方法では、セルが所与の状態にプログラムされるとき、連続するプログラミング電圧パルスにさらされ、そのたびに増分の電荷をフローティングゲートに付け加える。パルスとパルスの間に、ブレークポイントレベルに関してそのソース−ドレイン電流を判定するためにセルは読み返される、すなわち、ベリファイされる。プログラミングは、電流状態が所望の状態に達したとベリファイされたときに、終わる。使用されるプログラミングパルス列は、増大する期間または振幅を持つことができる。

従来技術のプログラミング回路は、消去済みの状態あるいは接地状態から目標状態に達するまでしきい値ウィンドウを通って進むようにプログラミングパルスを印加する。実際には、充分な分解能を考慮して、各々の分割あるいは画定された領域は、横断するために少なくとも約５個のプログラミングステップを必要とする。その性能は、２状態メモリセルのためには容認できる。しかし、多状態セルについて、必要とされるステップの数はパーティションの数とともに増えるので、プログラミングの精度あるいは分解能が高められなければならない。例えば、１６状態セルは、目標状態までプログラムするために平均で少なくとも約４０個のプログラミングパルスをおそらく必要とする。

図５は、行デコーダ１３０および列デコーダ１６０を介して読み出し／書き込み回路１７０によりアクセス可能なメモリアレイ１００の代表的な配置を有するメモリ素子を概略的に示す。図２および３に関して記載されたように、メモリアレイ１００内のメモリセルのメモリトランジスタは、選択されたワード線およびビット線のセットを介してアドレス指定可能である。アドレス指定されたメモリトランジスタのそれぞれのゲートに適切な電圧を印加するために、行デコーダ１３０は１つ以上のワード線を選択し、列デコーダ１６０は１つ以上のビット線を選択する。読み出し／書き込み回路１７０は、アドレス指定されたメモリトランジスタのメモリ状態を読み出しあるいは書き込む（プログラムする）ために設けられる。読み出し／書き込み回路１７０は、ビット線を介してアレイ内のメモリ素子に接続可能ないくつかの読み出し／書き込みモジュールを含む。

読み出し／書き込み性能および精度に影響を及ぼす因子
読み出しおよびプログラミングの性能を改善するために、アレイ内の複数の電荷蓄積素子またはメモリトランジスタが並行して読み出されるかまたはプログラムされる。従って、メモリ素子の１つの論理「ページ」が一緒に読み出されるかまたはプログラムされる。現存するメモリアーキテクチャでは、１つの行は通常数個のインターリーブされたページを含む。１ページのメモリ素子の全てが一緒に読み出されるかまたはプログラムされる。列デコーダは、インターリーブされたページの各々を対応する数の読み出し／書き込みモジュールに選択的に接続する。例えば、１つの実施例では、メモリアレイは５３２バイト（５１２バイトと２０バイトのオーバーヘッド）のページサイズを持つように設計される。各列が１つのドレインビット線を含み、行あたりに２つのインターリーブされたページがあるならば、８，５１２列があって、各ページが４，２５６列と関連付けられることになる。全ての偶数ビット線または奇数ビット線を並行して読み出しまたは書き込むために４，２５６個のセンスモジュールが接続可能である。このようにして、並行な、１ページの４，２５６ビット（すなわち、５３２バイト）のデータが、メモリ素子のページから読み出されるかまたはそれにプログラムされる。読み出し／書き込み回路１７０を形成する読み出し／書き込みモジュールは、種々のアーキテクチャに配列され得る。

前述したように、在来のメモリ素子は、大規模に並行に動作することによって読み出し／書き込み操作を改善する。このアプローチは、性能を改善するけれども、読み出し操作および書込み操作の精度に影響を及ぼす。

１つの問題はソース線バイアスエラーである。これは多数のメモリセルのソースが接地への１つのソース線で結びつくメモリアーキテクチャのためには特に重大である。共通ソースを有するこれらのメモリセルの並行感知は、ソース線を相当の電流が流れるという結果をもたらす。その結果として、ソース線に有限の抵抗があるために、真の接地と各メモリセルのソース電極との間にかなりの電位差が生じる。感知の間、各メモリセルのコントロールゲートに供給されるしきい値電圧はそのソース電極に関してのものであるが、システム電源は真の接地に関してのものである。従って、ソース線バイアスエラーが存在するために感知が不正確となることがある。

他の問題は、ビット線同士のカップリングあるいはクロストークと関連する。この問題は、互いに接近しているビット線の並行感知に関して重大となる。ビット線間クロストークを回避する在来の１つの解決策は、全ての偶数ビット線または全ての奇数ビット線を一度に感知し、その間他方のビット線を接地にしておくことである。２つのインターリーブされたページから成る行のこのアーキテクチャは、ビット線クロストークを回避し、また読み出し／書き込み回路のページを密に設けるという問題を緩和するのに役立つ。読み出し／書き込みモジュールのセットを偶数ページまたは奇数ページに対して多重化するためにページデコーダが使用される。このようにして、１セットのビット線が読み出されまたはプログラムされているとき、インターリービングセットは、奇数ビット線間あるいは偶数ビット線間ではなくて奇数ビット線と偶数ビット線の間のクロストークをなくすために接地にされ得る。

しかし、インターリービングなページアーキテクチャは、少なくとも３つの点で不利である。第１に、それは追加の多重化回路を必要とする。第２に、それは動作が低速である。１つのワード線により接続されているあるいは１つの行の中のメモリセルの読み出しまたはプログラミングを終えるために、２つの読み出し操作あるいは２つのプログラミング操作が必要である。第３に、隣接する２つ、例えば奇数ページおよび偶数ページで別々に、異なる時点でプログラムされるときのフローティングゲートレベルでの隣接する電荷蓄積素子の間の電界結合のような、他のかく乱効果に対処する上でも、それは最適ではない。

隣接する電界結合の問題は、メモリトランジスタ同士の間の間隔がますます小さくなるにつれて、より顕著になってくる。メモリトランジスタにおいて、電荷蓄積素子はチャネル領域とコントロールゲートとの間に挟まれている。チャネル領域において流れる電流は、コントロールゲートおよび電荷蓄積素子における電界により与えられる合成電界の関数である。密度がますます高まるに連れて、メモリトランジスタ同士はますます接近して形成される。隣接する電荷素子からの電界は、そのとき、影響を受けるセルの合成電界に著しく寄与するようになる。隣接する電界は、近隣のものの電荷蓄積素子にプログラムされている電荷に依存する。このかく乱電界は、近隣のもののプログラミング状態とともに変化するので、本質的に動的である。従って、影響を受けるセルは、近隣のものの変化する状態に依存して異なる時点で異なって読み出されることがある。

インターリービングなページの在来のアーキテクチャは、隣接するフローティングゲート結合に起因するエラーを悪化させる。偶数ページと奇数ページとは互いに無関係にプログラムされ読み出されるので、ページは１セットの条件でプログラムされ得るけれども、インターリービングなページに何がその間に起こったのかによって全く異なるセットの条件のもとで読み返されることがある。読み出しエラーは密度が高まるとより深刻になって、多状態の実施のために、より正確な読み出し操作と、しきい値ウィンドウのより粗い分割とを必要とする。性能は悪くなり、多状態の実施における可能な容量は限定される。

従って、高性能で大容量の不揮発性メモリに対する一般的なニーズが存在する。特に、前述した問題を効果的に処理する改善された読み出しおよびプログラミング性能を有する大容量不揮発性メモリを得るというニーズがある。
米国特許第５，５９５，９２４号 米国特許第５，０７０，０３２号 米国特許第５，０９５，３４４号 米国特許第５，３１５，５４１号 米国特許第５，３４３，０６３号 米国特許第５，６６１，０５３号 米国特許第５，３１３，４２１号 米国特許第６，２２２，７６２号 米国特許第５，５７０，３１５号 米国特許第５，９０３，４９５号 米国特許第６，０４６，９３５号 米国特許第５，７６８，１９２号 米国特許第６，０１１，７２５号 米国特許第５，１７２，３３８号 米国特許第５，４１８，７５２号 米国特許第５，７７４，３９７号 米国特許第４，３５７，６８５号 米国特許出願第１０／２５４，４８３号 エイタンらによる「ＮＲＯＭ：新しい局所トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイスレターズ，第２１巻，第１１号，２０００年１１月，５４３〜５４５ページ

大容量で高性能の不揮発性メモリ素子に対するこれらのニーズは、メモリセルの対応するページを並行して読み出し、またそれに書き込むために読み出し／書き込み回路の大きなページを持つことによって満たされる。特に、読み出しおよびプログラミングにエラーを導入することのある、高密度チップ集積に固有のかく乱効果がなくされるかあるいは最小にされる。

ソース線バイアスは、読み出し／書き込み回路の接地ループにおいてゼロでない抵抗により導入されるエラーである。エラーは、電流が流れるときの抵抗における電圧降下に起因する。本発明の１つの態様に従って、ソース線バイアスを減少させる方法は、マルチパス感知のための特徴および技術を有する読み出し／書き込み回路により達成される。１ページのメモリセルが並行して感知されているとき、各パスは所与の境界電流値より大きな伝導電流を有するメモリセルを特定してシャットダウンするのに役立つ。特定されたメモリセルは、それらの関連するビット線を接地に引くことによってシャットダウンされる。

１つの実施例では、所与の境界電流値は、在来のシングルパス感知のためのブレークポイント電流値より大きい。あるいは、所与の境界電流値は、在来のシングルパス感知と関連付けられたブレークポイント電流値に次第に収斂する。このようにして、より大きな電流のセルからの寄与をなくすことによって電流の総量が著しく減らされるので、後のパスにおける感知はソース線バイアスからの影響を余り受けなくなる。

１つの好ましい実施形態では、電流状態は、その伝導電流の各々を所与の境界電流値と比較することによって第１のパスにおいて特定される。

他の１つの好ましい実施形態では、より大きな電流状態は、各ビット線を被制御電流源でプリチャージすることによって第１のパスにおいて特定される。これは被制御電流源として作用するプリチャージ回路により達成され、供給される電流は境界電流値に制限される。このようにして、境界電流値を上回る伝導電流を有するメモリセルは、プリチャージ回路がそれらに関連するビット線を充電しつくすことができるより速く電流を排出しつくす。従って、これらの大電流メモリセルは、それらのビット線が充電されつくさなかったので特定され、その後に、後のパスに参加できなくされる。

さらに他の１つの好ましい実施形態では、より大きな電流状態は、所与の境界電流値との比較と、被制御プリチャージとを含む複数のパスにより特定される。

さらに他の１つの好ましい実施形態では、所定の境界レベルより大きな電流を有して検出されたメモリセルのビット線は必ずしも検出直後に接地にされない。その代わりに、それは接地されるようにマークされるかあるいは使用可能にされる。検出または感知がページの全てのメモリセルについて完了された後に初めて、すべのマークあるいは使用可能にされたビット線が接地にラッチされる。このようにして、接地にラッチされるビット線に関連する可能な大電圧変動は、感知操作の外側の期間に限定される。これは、接地にラッチするビット線の、ページ中の依然として感知および検出を受けているメモリセルに対するかく乱効果を最小にする。

他のエラーは、ビット線同士の容量結合により引き起こされる。本発明の他の一つの態様により、メモリ素子とその方法とは、ビット線同士の結合あるいはクロストークに起因するエラーを最小にしながら複数のメモリセルを並行して感知することを可能にする。本質的に、各々の隣接する対をなすビット線の間の電圧差が、それらの伝導電流が感知されている間、実質的に時間とは無関係であるように、並行して感知される複数のビット線のビット線電圧が制御される。この条件が課されたとき、種々のビット線容量に起因する全ての変位電流は、全て時間変化する電圧差に依存するので、消える。

好ましい実施形態では、これは、接続されているビット線のどの隣接する対における電位差も時間独立であることをも保証する並行感知回路によって成し遂げられる。

従来技術の感知は、ビット線容量に起因する等価コンデンサを放電させる伝導電流のレートを判定することを含む。これは、クランプされているビット線電圧で感知を行うという本発明の特徴とは相反する。

本発明の他の１つの態様によれば、感知回路と方法は、メモリセルの伝導電流を、ビット線とは無関係の所与のコンデンサをそれが放電または充電させるレートに留意することによって、判定することを可能にする。これは最適な感知回路および方法を使用することを可能にし、それらはメモリアレイのアーキテクチャとは無関係である（すなわち、ビット線容量とは無関係である）。いっそう重要なことに、ビット線クロストークを回避するために感知中にビット線電圧をクランプすることを可能にする。

高密度集積回路として形成された不揮発性メモリに固有の１つのエラーは、隣接する電荷蓄積素子からの電界の結合に起因する。個々のメモリセルは、それら自身の蓄積素子からの電界だけではなくて隣接するセルのそれからも影響を受ける。本発明の他の一つの態様によれば、外来の隣接する電界に起因するエラーは、プログラミングと読み出しとの間の各セルの電界環境の変化を最小にすることによって、最小にされる。これは、１ページの中の全ての隣接するメモリセルを一緒にプログラムすることにより成し遂げられる。個々のメモリセルと、それらに隣接するメモリセルとが一緒にプログラムされるので、個々のセルがプログラムされるときからそれらが読み出されるときまで個々のセルにより見られる電界環境の最小の変化を保証する。このようにして、プログラムベリファイ中に招来されるエラーは読み出し中の同様のエラーによって相殺され、エラーが減ぜられてデータ依存性が低下する。

本発明のさらに他の１つの態様によれば、並行して動作するセンス増幅器の群を代表する特性を有する基準センス増幅器が、環境全体の変動を追跡してセンス増幅器の群をそれらがこの変動から独立しているように制御するために使用される。群に属する各センス増幅器は、共通パラメータのセットと制御信号のセットとに依存する所定の特性を有する。センス増幅器の群と共通の環境を共有する基準回路は、共通パラメータのセットを共通の環境に関して較正し、それに応じて、群に属する各センス増幅器がその所定の特性を強いられるように制御されることとなるように制御信号のセットを生成するために、実現される。

本発明のさらに他の１つの態様によれば、メモリセルの伝導電流は、２Ｖより低い供給電圧で動作することのできるセンス増幅器においてそれが専用コンデンサを放電させるレートにより測定される。

好ましい実施例では、そのレートは、所定期間後のコンデンサにおける電圧降下の変化により与えられる。しかし、相互接続するビット線に関する電圧条件が所定の最低電圧限界を超える電圧降下を妨げる場合には、電圧降下のダイナミックレンジは減ぜられて、通常は供給電圧Ｖ_ddである放電開始時の電圧と最低電圧限界Ｖ_LIMIT とにより画定される。比較のための基準電流に対応する基準電圧は、このダイナミックレンジの中でセットされる。基準電圧比較は、そのゲートのターンオン電圧が基準電圧として作用するトランジスタを設けることにより成し遂げられる。ｐ形トランジスタの場合には、ターンオン電圧はＶ_dd−｜Ｖ_TP｜により与えられるので、放電電圧がこのレベルあるいはそれより下に下がったとき、ｐ形トランジスタはオンに転換される、すなわち「トリップ」させられる。このターンオン電圧がダイナミックレンジの中に存在するためには、（Ｖ_dd−｜Ｖ_TP｜）＞Ｖ_LIMIT という条件が満たされなければならない。しかし、供給電圧Ｖ_ddが減ぜられるとき、２つの問題が生じ得る。第１に、そのとき基準電圧比較は、同様に減ぜられたダイナミックレンジの中で行われなければならない。第２に、好ましいトリップ点電圧は、この減ぜられたダイナミックレンジの外に存在し得る。例えば、Ｖ_ddが（Ｖ_dd−｜Ｖ_TP｜）＜Ｖ_LIMIT であるほどに低いときには、ターンオン電圧はＶ_LIMIT より低いのでｐ形トランジスタは決してトリップできない。

本発明は、基準伝導電流に対応する基準電圧と比較するときに充分な分解能を提供するように電圧降下において充分なダイナミックレンジを持つために、ダイナミックレンジの上限をΔＶ高めるべく放電コンデンサの電圧を所定量上昇させる電圧シフト装置を提供する。所定期間後、Ｖ_LIMIT 制約を除去するためにコンデンサはメモリセルから減結合され、電圧降下は、基準電圧（これはＶ_LIMIT より低くなり得る）と比較される前に同じ所定量ΔＶ減ぜられる。このようにして、（Ｖ_dd−｜Ｖ_TP｜）のような基準電圧がＶ_LIMIT より低いときでもセンス増幅器は低い供給電圧で動作することができる。

他の１つの実施形態では、充分な供給電圧の場合にもメモリセルの伝導電流を感知するためにその中で電圧比較を行える増大されたダイナミックレンジを提供するように電圧シフト装置が実現され得る。

さらに他の１つの実施形態では、供給電圧が所定のレベルより下がっているか否かを判定するために供給電圧が検出され、その場合には低供給電圧条件下でセンス増幅器の適切な動作を可能にするために電圧シフト装置が活性化される。

センス増幅器のグループのために制御信号を作るための基準センス増幅器の他の態様と好ましい実施形態
不揮発性メモリの伝導電流を感知するための１つ以上のセンス増幅器は、同様の特性および動作条件を有する基準センス増幅器により時間を定められる信号により制御される。１つの態様によれば、感知期間は、基準電流を感知する基準センス増幅器が期待された状態を検出したときにより決定される。定義により、基準センス増幅器が基準電流を感知しているとき、期待された状態が期待され、それが感知期間後に現れたならば、その期間は、１つ以上のセンス増幅器により使用され得る充分な感知期間であり得る。

好ましいセンス増幅器では、コンデンサを放電させるレートで電流が感知される場合、所定の感知期間の終わりにおける電圧降下が、ｐ形トランジスタのゲートを駆動するために使用される。その電圧がｐ形トランジスタのしきい値電圧より低ければ、ｐ形トランジスタはオンに転換されて、例えばＨＩＧＨ（高位）としての増幅された出力を持つことになる。本質的に、感知は、感知される電流と、感知期間により定められる基準電流との比較である。逆に、基準電流を感知する基準センス増幅器は、必要とされる感知期間を生じさせる。これは、基準アンプの出力がＨＩＧＨに変化するときを決定することにより成し遂げられる。この決定された感知期間は、センス増幅器の感知期間を定めるために使われる。基準センス増幅器は、電源、チップ、温度など、センス増幅器と同様の特性および動作条件を共有するので、これらの因子に起因するいかなる変動も補償される。

他の１つの態様によれば、１つ以上のセンス増幅器は、感知される電流が基準電流より大きいか小さいかによりそれぞれ第１の電圧レベルまたは第２の電圧レベルを有する内部ノードを有し、所定の積分期間にわたって内部ノードの電圧レベルを増幅した後に第１の信号または第２の信号をそれぞれ出力する。そのような積分期間は、基準電流を感知するセンス増幅器と、１つの信号から他の信号へ変化する出力を得るために内部ノード電圧レベルを増幅するために必要とされる時間とから決定される。

１つ以上のセンス増幅器を制御するためにこれらの決定されたタイミングが使用されるときには、環境全体の変動が追跡され、感知はこれらの変動に対して割合に不感となる。

本発明の付加的な特徴および利点は、添付図面と関連して検討されるべきであるその好ましい実施形態についての以下の記述から理解される。

図６Ａは、本発明の一実施形態に従う、１ページのメモリセルを並行して読み出しプログラムするための読み出し／書き込み回路を有するメモリ素子を概略的に示す。メモリ素子は、メモリセルの２次元アレイ３００と、制御回路３１０と、読み出し／書き込み回路３７０とを含む。メモリアレイ３００は、行デコーダ３３０を介してワード線により、また列デコーダ３６０を介してビット線によりアドレス指定可能である。読み出し／書き込み回路３７０は、複数のセンスモジュール３８０を含み、１ページのメモリセルを並行して読み出しあるいはプログラムすることを可能にする。メモリセルの１行が複数のページに分割される１つの実施形態では、読み出し／書き込み回路３７０を個々のページに多重化するためにページマルチプレクサ３５０が設けられる。

制御回路３１０は、読み出し／書き込み回路３７０と協動してメモリアレイ３００に対してメモリ操作を行う。制御回路３１０は、状態マシン３１２と、オンチップアドレスデコーダ３１４と、電源制御モジュール３１６とを含む。状態マシン３１２は、メモリ操作のチップレベル制御を提供する。オンチップアドレスデコーダ３１４は、ホストまたはメモリコントローラにより使用されるものと、デコーダ３３０および３７０により使用されるハードウェアアドレスとの間のアドレスインターフェイスを提供する。電源制御モジュール３１６は、メモリ操作中にワード線およびビット線に供給される電力および電圧を制御する。

図６Ｂは、図６Ａに示されているコンパクトなメモリ素子の好ましい配置を示す。種々の周辺回路によるメモリアレイ３００へのアクセスは、各々の側におけるアクセス線および回路の密度が半分に減るように、アレイの両側で対称的に実行される。従って、行デコーダは行デコーダ３３０Ａおよび３３０Ｂに分割され、列デコーダは列デコーダ３６０Ａおよび３６０Ｂに分割されている。メモリセルの１つの行が複数のページに分割される実施形態では、ページマルチプレクサ３５０はページマルチプレクサ３５０Ａおよび３５０Ｂに分割される。同様に、読み出し／書き込み回路は、下からビット線と接続する読み出し／書き込み回路３７０Ａとアレイ３００の上からビット線と接続する読み出し／書き込み回路３７０Ｂとに分割される。このようにして、読み出し／書き込みモジュールの密度、従ってセンスモジュール３８０の密度は、本質的に半分減らされる。

ソース線エラー管理
メモリセルを感知することに伴う１つの潜在的な問題はソース線バイアスである。多数のメモリセルが並行して感知されるとき、それらの結合電流が有限の抵抗を有する接地ループにおいて相当の電圧効果を生じさせることがあり得る。それは、しきい値電圧感知を使用する読み出し操作においてエラーを引き起こすソース線バイアスをもたらす。

図７Ａは、接地までの有限の抵抗を有するソース線に流れる電流に起因するソース電圧エラーの問題を示す。読み出し／書き込み回路３７０は、１ページのメモリセルを同時に操作する。読み出し／書き込み回路内の各センスモジュール３８０は、ビット線３６を介して対応するセルに結合される。例えば、センスモジュール３８０はメモリセル１０の伝導電流ｉ₁ （ソース−ドレイン電流）を感知する。伝導電流は、ソース線３４を通って接地へ行く前に、センスモジュールからビット線３６を通ってメモリセル１０のドレインに流入し、ソース１４から出る。集積回路チップでは、１つのメモリアレイ中のセルのソースは、そのメモリチップの何らかの外部接地パッド（例えば、Ｖｓｓパッド）に接続されたソース線３４の複数のブランチとして全て一緒に結び合わされる。ソース線の抵抗を減らすために金属ストラップが使用される場合にも、メモリセルのソース電極と接地パッドとの間には有限の抵抗Ｒが残る。通常、接地ループ抵抗Ｒはおよそ５０Ωである。

並行して感知されるメモリのページ全体について、ソース線３４を通って流れる総電流は全ての伝導電流の合計、すなわち、ｉ_TOT ＝ｉ₁ ＋ｉ₂ ＋・・・＋ｉ_p である。一般に各メモリセルは、その電荷蓄積素子にプログラムされた電荷量に依存する伝導電流を有する。メモリセルの所与のコントロールゲート電圧について、少量の電荷は比較的に大きな伝導電流を生じさせる（図４を参照）。メモリセルのソース電極と接地パッドとの間に有限の抵抗が存在するとき、その抵抗における電圧降下はＶ_drop＝ｉ_TOT Ｒである。

例えば、１μＡの電流を各々有する４，２５６本のビット線が同時に放電すれば、ソース線電圧降下は４，０００線×１μＡ／線×５０Ω〜０．２ボルトに等しくなる。このソース線バイアスは、メモリセルのしきい値電圧が感知されるとき、０．２ボルトの感知エラーの原因となる。

図７Ｂは、ソース線電圧降下に起因するメモリセルのしきい値電圧レベルにおけるエラーを示す。メモリセル１０のコントロールゲート３０に供給される（被供給）しきい値電圧Ｖ_T は、ＧＮＤに関するものである。しかし、メモリセルにより見られる実効Ｖ_T はそのコントロールゲート３０とソース１４との間の電圧差である。被供給Ｖ_T と実効Ｖ_T との間にはおよそＶ_dropの差がある（ソース１４からソース線までの電圧降下の小さな寄与は無視する）。このＶ_dropすなわちソース線バイアスは、メモリセルのしきい値電圧が感知されるときに例えば０．２ボルトの感知エラーの原因となる。このバイアスは、データ依存であるので、すなわちそのページのメモリセルのメモリ状態に依存するので、容易に除去され得ない。

本発明の一態様により、マルチパス感知のための特徴および技術を有する読み出し／書き込み回路によって、ソース線バイアスを減らす方法が達成される。各パスは、所与の境界電流値より大きな伝導電流を有するメモリセルを特定してシャットダウンするのに役立つ。通常各パスで、所与の境界電流値は、在来のシングルパス感知のためのブレークポイント電流値に次第に収斂する。このようにして、その後のパスは、より大きな電流のセルがシャットダウンされているので、ソース線バイアスによる影響をより少なく受けるようになってゆく。

図８は、４状態メモリについて１ページのメモリセルの例としての個数分布を示す。メモリ状態の各クラスタは、互いに明確に分離された伝導電流Ｉ_SDの１つの範囲の中にプログラムされている。例えば、ブレークポイント３８１は、「１」および「２」メモリ状態をそれぞれ表す２つのクラスタの間の境界電流値である。在来のシングルパス感知では、「２」メモリ状態のための必要条件は、それがブレークポイント３８１より小さい伝導電流を有することである。図８において、ソース線バイアスがなければ、被供給しきい値電圧Ｖ_T に関しての個数分布は実線の曲線により与えられる。しかし、ソース線バイアスエラーがあるために、各メモリセルのコントロールゲートのしきい値電圧はソース線バイアスだけ高められる。これは、バイアスを補償するために、より高いコントロールゲート電圧が印加されなければならないことを意味する。図８において、ソース線バイアスは、分布がより高い被供給Ｖ_T の方へシフトするという結果（破線）をもたらしている。シフトは、より高い（より少ない電流）メモリ状態のものについてのほうが大きい。ブレークポイント３８１がソース線エラーなしの場合のために設計されているならば、ソース線エラーが存在するために、伝導電流を有する「１」状態の末尾のいくつかが無伝導の領域において出現することになり、それはブレークポイント３８１より高いことを意味する。これは、「１」状態（より多く伝導する）のいくつかが誤って「２」状態（より少なく伝導する）として区別されるという結果をもたらす。

例えば、このマルチパス感知は、２パス（ｊ＝１から２まで）で実行され得る。第１のパス後、ブレークポイント３８１より大きい伝導電流を有するメモリセルが特定されて、その伝導電流をオフに転換することによって除去される。その伝導電流をオフに転換する１つの好ましい方法は、そのビット線上のドレイン電圧を接地にセットすることである。図７Ａも参照すると、これは、実際上、ブレークポイント３８１により区別された全ての大電流状態を除去し、その結果として大いに減ぜられたｉ_TOT 、従って大いに減ぜられたＶ_dropをもたらす。第２のパス（ｊ＝２）では、ソース線バイアスの原因となっていた大電流状態が除去されているので、破線の分布は実線のものに近づく。従って、ブレークポイント３８１を境界電流値として用いる感知は、「１」状態を「２」状態と間違えるという結果とはならない。

在来の１パスアプローチと比べて、この２パス方法は「１」セルの一部を「２」あるいはそれより高いセルと誤認する可能性を顕著に減ずる。３パス以上も考えられるけれども、パスの数が多くなると報いは減ってゆく。さらに、各パスは同じ境界電流を持つことができ、あるいは各々の連続するパスで、使用される境界電流は、在来のシングルパス感知で通常使用されるブレークポイントのものに収斂する。

図９は、本発明の一実施形態に従う、ソース線バイアスを減少させるマルチパス感知方法を示す流れ図である。
ステップ４００：メモリセルの１ページについて、初めにメモリセルの操作セットをメモリセルのページに等しくセットする。
ステップ４１０：マルチパスｊ＝１からＮまでを開始する。
ステップ４２０：境界電流値Ｉ₀ （ｊ）をセットし、ここで第１のパス後、ｊ＞１、Ｉ₀ （ｊ）は前のパスｊ−１のものより少ないかまたは等しい、すなわち、Ｉ₀ （ｊ）＜＝Ｉ₀ （ｊ−１）である。
ステップ４３０：操作セットの中の、境界電流値Ｉ₀ （ｊ）より大きな伝導電流を有するメモリセルを判定する。
ステップ４４０：境界電流値Ｉ₀ （ｊ）より大きな伝導電流を有するそれらのメモリセルにおけるさらなる電流の流れを抑える。
ステップ４５０：メモリセルの操作セットを、その伝導電流が抑えられていない残りのメモリセルに等しくセットする。ｊ＜Ｎならば、ステップ４１０に戻り、そうでなければステップ４６０に進む。
ステップ４６０：そのページのメモリセルの状態を読み出す。
ステップ４７０：終了

図１０は、本発明の好ましい実施形態に従う、マルチパスセンスモジュールを示す略図である。マルチパスセンスモジュール３８０は、結合されたビット線３６を介してメモリセル１０の伝導電流を感知する。それは、いくつかのコンポーネントに選択的に接続され得る感知ノード４８１を有する。最初に、絶縁トランジスタ４８２は、信号ＢＬＳによって使用可能にされたときに、ビット線３６を感知ノード３８１に接続する。プリチャージ回路４８４は感知ノード４８１に結合されている。プリチャージ回路４８４が使用可能にされたとき、ビット線電圧を感知に適する所定のドレイン電圧にする。同時に、メモリセルのコントロールゲートは、考察される所与のメモリ状態のための所定のしきい値電圧Ｖ_T （ｉ）にセットされる。これはメモリセル１０においてソース−ドレイン伝導電流を流れさせ、それは結合されたビット線３６から感知され得る。伝導電流は、メモリセルのソースとドレインとの間に公称電圧差が存在するとき、メモリセル内にプログラムされている電荷と印加されたＶ_T （ｉ）との関数である。

センス増幅器３９０は、メモリセル１０における伝導電流を感知するために感知ノードに接続されている。セル電流識別器３９４は、電流レベルの識別器または比較器として役立つ。これは、伝導電流が所与の境界電流値Ｉ₀ （ｊ）より大きいかあるいは小さいかを判定する。より大きければ、ラッチ３９６は所定の状態にセットされる。プルダウン回路４８６は、ラッチ３９６が所定の状態にセットされたことに応答して、例えばＩＮＶがＨＩＧＨであることで、起動される。これは感知ノード４８１を、従って接続されているビット線３６を、接地電圧まで引き下げる。これは、メモリセルのソースとドレインとの間に電圧差がないので、メモリセル１０における伝導電流の流れをコントロールゲート電圧に関わらず抑える。

一般に、対応する数のマルチパスセンスモジュール３８０により操作される１ページのメモリセルがある。ページコントローラ４９８は、これらのセンスモジュールの各々に制御信号とタイミング信号とを供給する。一実施形態では、ページコントローラ４９８は、図６Ａに示されている制御回路３１０中の状態マシン３１２の一部として実現される。他の１つの実施形態では、ページコントローラは読み出し／書き込み回路３７０の一部である。ページコントローラ４９８は、マルチパスセンスジュール３８０の各々を所定数のパス（ｊ＝１からＮまで）を通して循環させ、各パスのために所定の境界電流値Ｉ₀ （ｊ）を供給する。後に図１３と関連して見られるように、境界電流値は感知のための期間としても実現され得る。最後のパスの後、ページコントローラ４９８は、読み出しバス４９９への感知されたデータとしての感知ノード４８１の状態を伝達ゲート４８８が読み出すことを信号ＮＣＯで可能にする。全体で、１ページの感知データが全てのマルチパスモジュール３８０から読み出される。

図１１は、図１０のマルチパスセンスモジュールの動作を示す流れ図である。
ステップ４００：それぞれに結合されたビット線を有する１ページのメモリセルについて、初めにメモリセルの操作セットをそのメモリセルのページに等しくセットする。
ステップ４０２：メモリセルの操作セットの個々のビット線を所定の電圧範囲内に充電する。
ステップ４１０：マルチパスｊ＝１からＮまでを開始する。
ステップ４１２：メモリセルの操作セットの個々のビット線に関して所定の電圧範囲内の電圧から開始する。
ステップ４２０：境界電流値Ｉ₀ （ｊ）をセットし、ここで第１のパス後、ｊ＞１、Ｉ₀ （ｊ）は前のパスｊ−１のものより少ないかまたは等しい、すなわち、Ｉ₀ （ｊ）＜＝Ｉ₀ （ｊ−１）である。
ステップ４３０：操作セット中の、境界電流値Ｉ₀ （ｊ）より大きな伝導電流を有するメモリセルを判定する。
ステップ４４０：境界電流値Ｉ₀ （ｊ）より大きな伝導電流を有するメモリセルにおけるさらなる電流の流れを抑える。
ステップ４５２：メモリセルの操作セットを、そのビット線がラッチされて接地に引かれていない残りのメモリセルに等しくセットする。ｊ＜Ｎならば、ステップ４１０に戻り、そうでなければステップ４６０に進む。
ステップ４６０：そのページのメモリセルの状態を読み出す。
ステップ４７０：終了。

ビット線間結合の制御を伴う感知
図１２は、３つの隣接するビット線と、それらの間の容量結合の効果とを示す。メモリセル１０−０には２つの隣接するメモリセル１０−１および１０−２がある。同様に、３つのメモリセルに３つの隣接するビット線３６−０，３６−１および３６−２がそれぞれ結合されている。ビット線の各々はそれ自身の自己容量Ｃ_BL0 ，Ｃ_BL1 およびＣ_BL2 をそれぞれ有する。隣接するビット線３６−０および３６−１の対は相互容量Ｃ_BL01を有する。隣接するビット線３６−０および３６−２の対は相互容量Ｃ_BL02を有する。

種々の容量に起因して電流の種々のブランチがあり得ることが分かる。特に、各ビット線の自己容量に起因する電流は以下の結果をもたらす。
ｉ_BLC0＝Ｃ_BL0 ｄ／ｄｔＶ_BL0
ｉ_BLC1＝Ｃ_BL1 ｄ／ｄｔＶ_BL1
ｉ_BLC2＝Ｃ_BL2 ｄ／ｄｔＶ_BL2

同様に、隣接するビット線３６−０および３６−１の対に起因する横流は以下のとおりである。
ｉ_BLC01 ＝Ｃ_BL01ｄ／ｄｔ（Ｖ_BL0 −Ｖ_BL1 ）
ｉ_BLC02 ＝Ｃ_BL02ｄ／ｄｔ（Ｖ_BL0 −Ｖ_BL2 ）

メモリセル１０−０に関して、セルの伝導電流は以下のとおりである。
ｉ_CELL〜ｉ_BL0 ＋［ｉ_BLC00 ＋ｉ_BLC01 ＋ｉ_BLC02 ］

前述したセル電流は、隣接するビット線からの寄与を含んでいるだけなので、近似である。一般的に、ビット線ＢＬ０については、左側の隣接しないビット線に起因する容量Ｃ_BL03と、右側の隣接しないビット線に起因する容量Ｃ_BL04もある。同様に、隣接しないビット線ＢＬ１とＢＬ２の間には相互容量Ｃ_BL12がある。これら容量は、各コンデンサにおける変化する電圧に依存して変位電流に寄与する。隣接しないビット線からの寄与は隣接するビット線からの寄与の約１０％に達すると見積もられている。

また、センスモジュール３８０はビット線に結合されているので（図１０を参照）、それが検出した電流はｉ_BL0 であるが、これは、種々のビット線容量からの電流寄与があるためにｉ_CELLと同一ではない。

１つの従来技術の解決策は、１つのメモリセルを、隣接するセルのビット線を接地している間に感知することである。そのメモリセルにおける伝導電流は、結合されているビット線容量を通しての放電のレートに留意することによって感知される。従って、伝導電流は、ビット線電圧の変化率から導出され得る。図１２を参照すると、これは、ビット線ＢＬ０ ３６−０上の伝導電流が感知されている間、隣接するビット線ＢＬ１ ３６−１上の電圧Ｖ_BL1 と隣接するビット線ＢＬ２ ３６−２上のＶ_BL2 とがゼロにセットされるということを意味する。隣接するビット線内の電流をシャットダウンすることにより、隣接するビット線間のクロストークがなくされる。しかし、この従来技術の感知は時間変化するＶ_BL0 ＝Ｖ_BL0 （ｔ）という結果をもたらすので、また前述した方程式により、接地に関しての自己容量はＣ_BL00＋Ｃ_BL01＋Ｃ_BL02になる。この従来技術の感知は、Ｃ_BL03，Ｃ_BL04およびＣ_BL12に関連するもののような隣接しないビット線から与えられる変位電流をなくさない。これらの電流の大きさは小さいけれども、感知できるほどの大きさである。

本発明の他の１つの態様に従って、メモリ素子とその方法とは、ビット線間結合に起因するエラーを最小にしながら複数のメモリセルを並行して感知することを提供する。本質的に、複数のメモリセルに結合されている複数のビット線のビット線電圧は、各々の隣接する対の線間の電圧差が、それらの伝導電流が感知されている時間とは実質的に無関係であるように、制御される。この条件が課されたときには、種々のビット線容量に起因する全ての電流が脱落する。というのは、それらは全て時間変化する電圧差に依存するからである。従って、前述した方程式から、［ｉ_BLC00 ＋ｉ_BLC01 ＋ｉ_BLC02 ］＝０であるので、ビット線から感知される電流はセルの電流と同一であり、例えばｉ_BL0 ＝ｉ_CELLである。

図１３Ａは、ビット線間結合を減じている間に感知を行う方法を示す流れ図である。
ステップ５００：１ページのメモリセルの各々に、それらの伝導電流を感知するために、ビット線を結合する。
ステップ５１０：各ビット線を所定の電圧範囲内のビット線電圧に充電する。
ステップ５２０：各ビット線のビット線電圧を、各々の隣接する対のビット線の間の電圧差が時間とは実質的に無関係であるように、制御する。
ステップ５３０：ビット線が制御されている間に、各ビット線を通る伝導電流を感知する。
ステップ５４０：終了。

本発明の他の１つの態様によれば、定電圧条件にもかかわらず、感知回路および方法は、所与のコンデンサの電圧変化率に留意することによってメモリセルの伝導電流の測定を可能にする。

図１３Ｂは、図１３Ａに示されている感知ステップ５３０のより詳しい実施形態を示す。
ステップ５３２：ビット線が制御されている間に、各ビット線を通る伝導電流を、それを用いて所与のコンデンサの両端間の電圧を変化させることにより、感知する。
ステップ５３４：その所与のコンデンサの両端間の電圧の変化率により伝導電流を判定する。

図１４は、本発明の種々の態様を実現する好ましいセンスモジュールを示す。センスモジュール４８０は、ビット線絶縁トランジスタ４８２と、ビット線プルダウン回路４８６と、ビット線電圧クランプ６１０と、読み出しバス伝達ゲート４８８と、センス増幅器６００とを含む。

センスモジュール４８０は、ビット線絶縁トランジスタ４８２が信号ＢＬＳにより使用可能にされたときにメモリセル１０のビット線３６に接続可能である。センスモジュール４８０は、センス増幅器６００によりメモリセル１０の伝導電流を感知し、読み出し結果を感知ノード４８１におけるデジタル電圧レベルＳＥＮ２としてラッチし、それを読み出しバス４９９に出力する。

センス増幅器６００は、本質的に、第２の電圧クランプ６２０と、プリチャージ回路６４０と、識別器あるいは比較回路６５０とラッチ６６０とを含む。識別回路６５０は専用コンデンサ６５２を含む。

センスモジュール４８０は、図１０に示されているマルチパスセンスモジュール３８０に類似している。しかし、図１４では、プリチャージ回路６４０は、後述されるように弱い引き上げ特徴で実現されている。これは、大電流を伴うセルを特定してソース線バイアスエラーを減ずる目的でそれらをオフに転換させるための他の１つの方法として役立つ。

センスモジュール４８０は、ビット線間結合を減ずるための付加的な特徴も持っている。これは、感知中にビット線電圧を時間と無関係に保つことによって実現される。これはビット線電圧クランプ６１０により成し遂げられる。後述されるように、第２の電圧クランプ６２０は、あらゆる感知条件下でビット線電圧クランプ６１０の適切な働きを保証する。また、感知は、伝導電流によるビット線容量の放電のレートに留意する従来技術の方法によって行われるのではなくて、センス増幅器６００により提供される専用コンデンサ６５２の放電のレートに留意することによって行われる。

センスモジュール４８０の１つの特徴は、ビット線間結合を避けるために感知中にビット線への定電圧供給を組み込んだことである。これは、好ましくはビット線電圧クランプ６１０により実現される。ビット線電圧クランプ６１０は、ビット線３６と直列のトランジスタ６１２でダイオードクランプのように動作する。そのゲートは、そのしきい値電圧Ｖ_T より所望のビット線電圧Ｖ_BLだけ高い電圧に等しい定電圧ＢＬＣにバイアスされる。このようにして、ビット線を感知ノード４８１から絶縁させ、所望のＶ_BL＝０．５から０．７ボルトなど、ビット線のための一定電圧レベルをセットする。一般に、ビット線電圧レベルは、長いプリチャージ時間を避けるために充分に低いけれども接地ノイズおよび他のファクタを避けるためになお充分に高いレベルにセットされる。

センス増幅器６００は、感知ノード４８１を通る伝導電流を感知し、その伝導電流が所定値より上か下かを判定する。センス増幅器は、感知された結果を感知ノード４８１における信号ＳＥＮ２としてデジタル形で読み出しバス４９９に出力する。

本質的に信号ＳＥＮ２の反転した状態であるデジタル制御信号ＩＮＶも、プルダウン回路４８６を制御するために出力される。感知された伝導電流が所定値より大きいとき、ＩＮＶはＨＩＧＨであり、ＳＥＮ２はＬＯＷである。この結果は、プルダウン回路４８６により強化される。プルダウン回路４８６は、制御信号ＩＮＶにより制御されるｎ形トランジスタ４８７を含む。

図１４とタイミング図１５（Ａ）〜１５（Ｋ）の両方を参照してセンスモジュール４０の動作およびタイミングが記述される。図１５（Ａ）〜１５（Ｋ）は、フェーズ（１）〜（９）に区分される。

フェーズ（０）：セットアップ
センスモジュール４８０が使用可能な信号ＢＬＳを介してビット線３６に接続される（図１５（Ａ）（０））。電圧クランプがＢＬＣで使用可能にされる（図１５（Ｂ）（０））。プリチャージ回路６４０が制限された電流源として制御信号ＦＬＴで使用可能にされる（図１５（Ｃ）（０））。

フェーズ（１）：制御されたプリチャージ
センス増幅器６００は、トランジスタ６５８を介して信号ＩＮＶを接地に引くリセット信号ＲＳＴにより初期化される（図１５（Ｄ）（１））。従って、リセット時に、ＩＮＶはＬＯＷにセットされる。同時に、ｐ形トランジスタ６６３は相補信号ＬＡＴをＶ_ddあるいはＨＩＧＨに引く（図１５（Ｆ）（１））。

絶縁ゲート６３０はｎ形トランジスタ６３４により形成され、これは信号ＬＡＴにより制御される。リセット後、絶縁ゲートは使用可能にされて感知ノード４８１をセンス増幅器の内部感知ノード６３１に接続し、信号ＳＥＮ２は内部感知ノード６３１に存する信号ＳＥＮと同じになる。

プリチャージ回路６４０は、内部感知ノード６３１と感知ノード４８１を通してビット線３６を所定期間プリチャージする。これは、ビット線を、そこでの伝導を感知するために最適の電圧へ導く。

プリチャージ回路６４０は、制御信号ＦＬＴ（「ＦＬＯＡＴ（浮遊）」）により制御されるプルアップｐ形トランジスタ６４２を含む。ビット線３６は、ビット線電圧クランプ６１０によりセットされる所望のビット線電圧のほうへ引き上げられる。引き上げのレートは、ビット線３６内の伝導電流に依存する。伝導電流が小さいほど、引き上げは速い。

図１５（Ｈ１）〜１５（Ｈ４）は、それぞれ、７００ｎＡ，４００ｎＡ，２２０ｎＡおよび４０ｎＡの伝導電流を有するメモリセルのビット線電圧を示す。

所定の電流値より大きな伝導電流を有するメモリセルがオフに転換されて、ソース線バイアスへのそれらの寄与がなくされたならば、ソース線バイアスに起因する感知エラーが最小化されるということを前に図７〜１１と関連して説明した。

本発明の他の１つの態様に従って、プリチャージ回路６４０は２つの機能に役立つように実現される。１つは、ビット線を最適感知電圧にプリチャージすることである。他方は、ＤＣ（直流）感知のための所定値より大きな伝導電流を有するメモリセルがソース線バイアスに寄与しなくなるようにすることができるように、それらのセルを特定するのを助けることである。

ＤＣ感知は、所定の電流をビット線に供給するために電流源のように動作するプリチャージ回路を設けることによって成し遂げられる。ｐ形トランジスタ６４２を制御する信号ＦＬＴは、プリチャージ回路６４０を通って流れるように所定の電流を「プログラム」するようになっている。一例として、ＦＬＴ信号は５００ｎＡにセットされた基準電流を有する電流ミラーから生成され得る。ｐ形トランジスタ６４２が電流ミラーの反転脚(mirrored leg)を形成するときには、トランジスタもその中に同じ５００ｎＡを投じている。

図１５（Ｉ１）〜１５（Ｉ４）は、７００ｎＡ，４００ｎＡ，２２０ｎＡおよび４０ｎＡの伝導電流を有するメモリセルにそれぞれ接続された４つの例としてのビット線における電圧を示す。プリチャージ回路６４０が例えば５００ｎＡの限度を有する電流源であるとき、５００ｎＡを超える伝導電流を有するメモリセルは、ビット線上の電荷を、それが蓄積できるより速く排出する。従って、伝導電流７００ｎＡを有するビット線について、その電圧あるいは内部感知ノード６３１における信号ＳＥＮは０Ｖの近くに留まる（図１５（Ｉ１）（１））。一方、メモリセルの伝導電流が５００ｎＡより小さければ、プリチャージ回路６４０はそのビット線を充電し始め、その電圧はクランプされるビット線電圧（例えば、電圧クランプ６１０によりセットされた０．５Ｖ）のほうへ上昇し始める（図１５（Ｉ２）（１）〜１５（Ｉ４）（１））。同様に、内部感知ノード６３１は０Ｖの近くに留まるかあるいはＶ_ddに引き上げられる（図１５（Ｇ））。一般に、伝導電流が小さいほど、ビット線電圧はクランプされるビット線電圧まで速く充電される。従って、制御されたプリチャージフェーズの後にビット線上の電圧を調べることによって、接続されているメモリセルが所定のレベルより大きな伝導電流を有するのかそれともそれより小さな伝導電流を有するのかを特定することが可能となる。

フェーズ（２）：大電流セルをＤＣラッチして後の感知から取り除く
制御されたプリチャージフェーズの後、最初のＤＣ大電流感知フェーズが始まり、このフェーズで信号ＳＥＮが識別回路６５０により感知される。感知は、所定のレベルより大きな伝導電流を有するメモリセルを特定する。識別回路６５０は２つの直列のｐ形トランジスタ６５４および６５６を含み、それらは信号ＩＮＶを登録するノード６５７のための引き上げとして働く。ｐ形トランジスタ６５４はＬＯＷになる読み出しストローブ信号ＳＴＢにより使用可能にされ、ｐ形トランジスタ６５６はＬＯＷになる内部感知ノード６３１に存するＳＥＮ信号により使用可能にされる。前に説明したように、大電流セルは、０Ｖに近いか、あるいは少なくともそのビット線がｐ形トランジスタ６５６をオフに転換させるのに充分な高さにプリチャージされ得ない信号ＳＥＮを持つ。例えば、弱い引き上げが５００ｎＡの電流に制限されるならば、それは７００ｎＡの伝導電流を有するセルを引き上げない（図１５（Ｇ１）（２））。ＳＴＢがＬＯＷにストローブしてラッチするとき、ノード６５７に存するＩＮＶはＶ_ddに引き上げられる。これはラッチ回路６６０をＩＮＶ ＨＩＧＨおよびＬＡＴ ＬＯＷでセットする（図１５（Ｈ１）（２））。

ＩＮＶがＨＩＧＨでＬＡＴがＬＯＷであるとき、絶縁ゲート６３０は機能を一時的に抑止し、感知ノード４８１は内部感知ノード６３１から遮断される。同時に、ビット線３６はプルダウン回路４８６により接地に引かれる（図１５（Ｉ１）（２））。これは実際上ビット線のいかなる伝導電流もオフに転換させ、そのソース線バイアスへの寄与をなくす。

センスモジュール４８０の１つの好ましい実施例では、制限電流源プリチャージ回路が採用される。これは、大電流を導くビット線を特定し、後の感知においてソース線バイアスエラーを最小化するためにそれらをオフに転換する追加のあるいは代わりの方法（ＤＣ感知）を提供する。

他の１つの実施形態では、プリチャージ回路は、特に大電流ビット線を特定するのに役立つようには構成されなくて、メモリシステムにとって利用可能な最大電流の許す範囲内でなるべく速くビット線を引き上げてプリチャージするように最適化される。

フェーズ（３）：回復／プリチャージ
前に引き下げられていなかったビット線３６のようなビット線における伝導電流の感知の前に、プリチャージ回路は内部感知ノード６３１をＶ_ddにプリチャージするように信号ＦＬＴにより活性化される（図１５（Ｃ）（３）および図１５（Ｉ２）（３）〜１５（Ｉ４）（３））。

フェーズ（４）：１回目のＡＣ感知
これ以降の操作は、感知ノードが浮遊され、その電圧が電流感知中に変化するので（ＡＣまたは交流感知）、図１０〜１１に関して記載されたマルチパス感知と類似する。図１４における向上は、ビット線間結合を避けるためにビット線電圧が一定に保たれている状態で感知が実行されることである。

好ましい実施形態では、浮遊された内部感知ノード６３１における電圧降下を判定することによってＡＣ（交流）感知が行われる。これは、内部感知ノード６３１に結合されたコンデンサＣ_SA６５２を使用し、伝導電流がそれを放電するレートを考察する識別器あるいは比較回路６５０によって成し遂げられる。集積回路環境では、コンデンサ６５２は、通常、トランジスタと共に実現される。それは、最適の電流判定のために選択され得る、例えば３０ｆＦの、所定容量を有する。通常１００〜１，０００ｎＡの範囲内の境界電流値は、放電期間の適切な調整によりセットされ得る。

識別回路６５０は、内部感知ノード６３１において信号ＳＥＮを感知する。各感知の前に、内部感知ノード６３１の信号ＳＥＮはプリチャージ回路６４０によってＶ_ddに引き上げられる。これは、最初に、コンデンサ６５２に加わる電圧をゼロにセットする。

センス増幅器６００が何時でも感知できる状態であるとき、プリチャージ回路６４０は、ＨＩＧＨになるＦＬＴにより機能を一時的に抑止される（図１５（Ｃ）（４））。第１の感知期間Ｔ１は、ストローブ信号ＳＴＢのアサーションによりセットされる。感知期間中、伝導しているメモリセルにより誘導された伝導電流がコンデンサを放電させる。コンデンサ６５２がビット線３６の伝導電流の排出作用を通して放電しているとき、ＳＥＮはＶ_ddから下がる。図１５（Ｇ２）〜１５（Ｇ４）は、４００ｎＡ，２２０ｎＡおよび４０ｎＡの伝導電流を有するメモリセルにそれぞれ接続された残りの３つの例としてのビット線に対応するＳＥＮ信号をそれぞれ示す。伝導電流が大きいものほど、低下はより急速である。

フェーズ（５）：大電流セルの第１のＡＣラッチングと後の感知からの排除
第１の所定の感知期間の終わりに、ＳＥＮは、ビット線３６の伝導電流に依存するある電圧まで低下している（図１５（Ｇ２）（４）〜１５（Ｇ４）（４））。一例として、この第１のフェーズにおいて、境界電流は３００ｎＡにセットされる。コンデンサＣ_SA６５２、感知期間Ｔ１、およびｐ形トランジスタ６５６のしきい値電圧は、境界電流（例えば、３００ｎＡ）より大きな伝導電流に対応する信号ＳＥＮが識別回路６５０のトランジスタ６５６をオンに転換させるのに充分な低さまで下がるようになっている。ラッチング信号ＳＴＢがＬＯＷにストローブしたとき、出力信号ＩＮＶはＨＩＧＨに引かれ、ラッチ６６０によってラッチされる（図１５（Ｅ）（５）および図１５（Ｈ２））。一方、境界電流より小さい伝導電流に対応する信号ＳＥＮは、トランジスタ６５６をオンに転換できない信号ＳＥＮを生じさせる。この場合、ラッチ６６０は変化せず、この場合にはＬＡＴはＨＩＧＨに留まる（図１５（Ｈ３）および１５（Ｈ４））。従って、識別回路６５０が、実際上、感知期間によりセットされる基準電流に関してのビット線３６の伝導電流の大きさを判定するということが分かる。

センス増幅器６００は第２の電圧クランプ６２０も含み、その目的は、ビット線電圧クランプ６１０が適切に機能し得るようにトランジスタ６１２のドレインの電圧を充分高く保つことである。前述したように、ビット線電圧クランプ６１０は、ビット線電圧を所定値Ｖ_BL、例えば０．５Ｖ、にクランプする。これは、トランジスタ６１２のゲート電圧ＢＬＣがＶ_BL＋Ｖ_T にセットされ（Ｖ_T はトランジスタ６１２のしきい値電圧である）、また感知ノード４８１に接続されているドレインがソースより高いこと、すなわち信号ＳＥＮ２＞Ｖ_BLであることを必要とする。特に、電圧クランプ６１０および６２０の構成が与えられるとき、ＳＥＮ２は（ＬＡＴ−Ｖ_T ）または（ＢＬＸ−Ｖ_T ）のうちの小さいほうより決して高くあるべきではなく、ＳＥＮは決して低くあるべきではない。感知中、絶縁ゲート６３０は通過モードである。しかし、感知中、内部感知ノード６３１に存する信号ＳＥＮはＶ_ddから低下する電圧を有する。第２の電圧クランプ６２０は、そのどちらが低いとしても、ＳＥＮが（ＬＡＴ−Ｖ_T ）あるいは（ＢＬＸ−Ｖ_T ）に低下するのを防止する。これは信号ＢＬＸにより制御されるｎ形トランジスタ６１２により成し遂げられ、ここでＢＬＸは≧Ｖ_BL＋２Ｖ_T である（図１５（Ｆ））。このように、電圧クランプ６１０および６２０の作用を通じて、感知中ビット線電圧Ｖ_BLは一定（例えば、〜０．５Ｖ）に保たれる。

ビット線容量を用いる従来技術の代わりに専用コンデンサ６５２を用いて電流を測定することは、いくつかの点で有利である。第１に、それはビット線上の定電圧源を可能とし、これによりビット線間クロストークを回避する。第２に、専用コンデンサ６５２は感知に最適な容量を選択することを可能にする。例えば、約２ｐＦのビット線容量と比べて約３０ｆＦの容量を持つことができる。より小さい容量は、より速く放電するので、感知速度を高めることができる。最後に、ビット線容量を用いる従来技術の方法と比べて専用の容量に関連する感知は、感知回路がメモリアーキテクチャから独立していることを可能にする。

他の１つの実施形態では、電流判定は基準電流との比較により成し遂げられ、それは基準メモリセルの伝導電流により提供され得る。これは、電流ミラーの一部としての比較電流で実現され得る。

電流判定の出力ＬＡＴは、ラッチ回路６６０によりラッチされる。ラッチ回路は、トランジスタ６６１，６６２，６６３，および６６４，並びにトランジスタ６６６および６６８により、セット／リセットラッチとして形成される。ｐ形トランジスタ６６６は信号ＲＳＴ（ＲＥＳＥＴ）により制御され、ｎ形トランジスタ６６８は信号ＳＴＢ（ＳＴＲＯＢＥまたはＳＥＴ* ）により制御される。

一般に、対応する数のマルチパスセンスモジュール４８０により操作される１ページのメモリセルがある。第１の境界電流レベルより大きな伝導電流を有するメモリセルについて、そのＬＡＴ信号はＬＯＷにラッチされる。これはビット線プルダウン回路４８６を活性化させて対応するビット線を接地に引かせ、これによりその電流をオフに転換する。

フェーズ（６）：回復／プリチャージ
前に引き下げられていなかったビット線３６のようなビット線の伝導電流を次に感知する前に、プリチャージ回路が信号ＦＬＴによって活性化されて内部感知ノード６３１をＶ_ddにプリチャージする（図１５（Ｃ）（６）および図１５（Ｉ３）（６）〜１５（Ｉ４）（６））。

フェーズ（７）：第２の感知
センス増幅器６００が感知できる状態になっているとき、プリチャージ回路６４２を、ＨＩＧＨになるＦＬＴにより機能を一時的に抑止する（図１５（Ｃ）（７））。第２の感知期間Ｔ２は、ストローブ信号ＳＴＢのアサーションによりセットされる。感知期間中、伝導電流があるならば、コンデンサを放電させる。コンデンサ６５２がビット線３６の伝導電流の排出作用を通じて放電しているとき、ＳＥＮはＶ_ddから低下する。

前述した例によると、３００ｎＡより大きな伝導電流を有するメモリセルは前のフェーズで既に特定されてシャットダウンされている。図１５（Ｇ３）（７）および１５（Ｇ４）（７）は、２２０ｎＡおよび４０ｎＡの伝導電流を有するメモリセルにそれぞれ接続されている２つの例としてのビット線に対応するＳＥＮ信号をそれぞれ示す。

フェーズ（８）：読み出しのための第２のラッチング
第２の所定の感知期間Ｔ２の終わりに、ＳＥＮは、ビット線３６の伝導電流に依存するある電圧まで低下している（図１５（Ｇ３）（７）〜１５（Ｇ４）（７））。例として、この第２のフェーズにおける境界電流は１００ｎＡにセットされる。この場合、伝導電流２００ｎＡを有するメモリセルのＬＡＴはＬＯＷにラッチされ（図１５（Ｈ３）（７））、そのビット線は後に接地に引かれる（図１５（Ｉ３）（７））。一方、伝導電流４０ｎＡを有するメモリセルは、ＬＡＴ ＨＩＧＨでプリセットされたラッチの状態に影響を及ぼさない。

フェーズ（９）：バスへの読み出し
最後に、読み出しフェーズにおいて、伝達ゲート４８８の制御信号ＮＣＯは、ラッチされた信号ＳＥＮ２が読み出しバス４９９に読み出されることを可能にする（図１５（Ｊ）および１５（Ｋ））。

図１０にも示されているページコントローラ３９８のようなページコントローラは、センスモジュールの各々に制御信号とタイミング信号を供給する。

図１５（Ｉ１）〜１５（Ｉ４）から分かるように、ビット線電圧は各感知期間中一定に留まる。従って、前の議論から容量性のビット線間結合は除去される。

図１４に示されているセンスモード４８０は、感知が３パスで実行される１つの好ましい実施形態である。始めの２パスは大電流メモリセルを特定してシャットダウンするために実行される。ソース線バイアスへの大電流寄与が除去されて、最後のパスが、より少ない範囲の伝導電流を有するセルをより正確に感知することができる。

他の実施形態では、感知操作はＤＣパスおよびＡＣパスのいろいろな組み合わせで実行される。あるものは２つ以上のＡＣパスだけを使用する。別々のパスについて、使用される境界電流値はその都度同じであってよく、あるいは最終パスで使われる境界電流のほうへ漸次近づいてもよい。

隣接するフローティングゲート結合により導入されるエラーの管理
高密度集積回路、不揮発性メモリ素子に固有の他の１つのエラーは、前述したように、隣接するフローティングゲート結合に起因する。メモリセル同士が近接しているために、隣接するセルの電荷素子から電界摂動が生じる。本発明の他の１つの態様に従って、摂動に起因するエラーはプログラミングと読み出しとの間での各セルの電界環境の変化を最小化することによって最小化される。これは、１ページ中の全ての隣接するメモリセルを一緒にプログラムすることによって成し遂げられる。個々のメモリセルと、それらに隣接するメモリセルとが一緒にプログラムされるので、個々のセルがプログラムされるときから、それらが読み出されるときまで個々のセルにより見られる電界環境における最小の変化を保証する。

これは、偶数ページと奇数ページとを独立にプログラムする従来技術の場合とは対照的である。その場合、偶数ページのメモリセルがプログラムされた後、奇数ページが異なるデータのセットでプログラムされるときには、奇数ページ内の、それらに隣接するメモリセルが与える電界は、完全に変化しているかもしれない。

前述したように、同時にプログラムされあるいは読み出される１「ページ」内のメモリセルの数は、ホストシステムにより送られあるいは要求されるデータのサイズに従って変化し得る。従って、単一のワード線に結合されているメモリセルをプログラムする方法は、例えば（１）上側ページプログラミングおよび下側ページプログラミングを含み得る、偶数ビット線および奇数ビット線を別々にプログラムする方法、（２）全ビット線をプログラムする方法（「全ビット線プログラミング」）、あるい（３）右側ページプログラミングおよび左側ページプログラミングを含み得る、左側ページあるいは右側ページの中の全ビット線を別々にプログラムする方法など、いくつかある。

現存する不揮発性メモリ素子では、同じワード線により結合された１行のメモリセルは、２つのインターリーブされたページに構成される。一方のページは偶数列のメモリセルから成り、他方のページは奇数列のメモリセルから成る。偶数ページあるいは奇数ページは別々に感知されプログラムされる。前述したように、これは、ビット線間結合を制御するニーズにより必要とされる。従って、１つ置きのビット線を、他方のセットのビット線に対して読み出し／書き込み操作が行われている間、接地するのが好ましい。

しかし、前述したように、インターリーブされたページのアーキテクチャは少なくとも３つの点で不利である。第１に、付加的な多重化回路を必要とする。第２に、動作が遅い。１つのワード線により接続されたあるいは１つの行の中のメモリセルの読み出しあるいはプログラミングを終えるためには、２つの読み出し操作あるいは２つのプログラミング操作が必要である。第３に、隣接する電荷蓄積素子からの電界結合のような他のかく乱効果を減ずる上でも最適ではない。

全ビット線プログラミング
図１２〜１５と関連して説明したように、本発明によりビット線間結合を制御することが可能である。従って、感知あるいはプログラムベリファイ中に１つ置きのビット線を接地する必要はなく、これにより、連続していないメモリセルを有する偶数ページあるいは奇数ページを操作する必要を緩和し、ベリファイ操作を高速化する。

本発明の他の１つの態様によると、ビット線間結合が制御されている間に、連続する１ページのメモリセルが並行してプログラムされる。これは、隣接するフローティングゲートからの外来電界効果を最小化する。

図６Ａ、図１０および図１４に示されているセンスモジュールは、好ましくは、全ビット線感知を行うように構成されたメモリアーキテクチャにおいて実現される。換言すれば、１行内の連続するメモリセルは、各々、並行して感知を行うためにセンスモジュールに接続可能である。そのようなメモリアーキテクチャは、ラウル−エイドリアン・セルニア(Raul-Adrian Cernea)による「非常にコンパクトな不揮発性メモリとその方法 (Highly Compact Non-Volatile Memory And Method Thereof)」という２００２年９月２４日に出願された同時係属中の共通譲渡された米国特許出願第１０／２５４，４８３号（特許文献１８）に開示されている。この特許出願の全ての開示は、その全体が本願明細書において参照により援用されている。

図１６Ａは、隣接するフローティングゲート結合に起因するエラーを減ずるプログラミングおよび読み出しの方法を示す流れ図である。
ステップ７００：最後のプログラムベリファイとその後の読み出しとの間に個々のメモリセルが経験する実効電界の差が最小化されるように１ページのメモリセルを並行してプログラムしベリファイする。
ステップ７１０：終了

図１６Ｂは、図１６Ａに示されている進歩性のある好ましい実施形態を示す流れ図である。
ステップ７３０：連続するメモリセルのページを形成する。
ステップ７４０：そのメモリセルのページを並行してプログラムしベリファイする。
ステップ７５０：その後、そのメモリセルのページを読み出す。
ステップ７６０：終了。

左側ページおよび右側ページのプログラミング
図１７は、メモリセルの各行がメモリセルの左側ページ３０１と右側ページ３０２とに編成されているアーキテクチャを有する点を除いて図６Ａおよび６Ｂに示されているものと類似するメモリアレイを示す。各ページは複数の連続するメモリセルから成る。例えば、各ページは４，２５６のセルを持つことができる。好ましい実施形態では、プログラミングは左側ページと右側ページとに対して個別に実行される。２つの独立のページの間の相互作用を最小化するために、一方のページがプログラムされている間、他方のページの全てのビット線が接地される。さらに、各ページを連続的とすることにより、プログラミング中、隣接するフローティングゲート結合が減ぜられる。

選択されたビット線の接地への制御されたラッチング
マルチパス感知は、図７〜１１および図１５に関して前に説明した。特に、１ページのメモリセルが並行して感知されるとき、所定のしきい値より大きな電流状態を有して検出されたもののビット線は、そのメモリセルのページを感知する後のパスにおいてそれらがソース線バイアスエラーに寄与しなくなるように、接地にラッチされる。

別の１つの好ましい実施形態によれば、所定の境界レベルより大きな電流を有して検出されたメモリセルのビット線は、必ずしも検出直後に接地されない。代わりに、接地され得るようにマークされるかあるいは使用可能にされる。ページの全てのメモリセルについて検出あるいは感知が完了した後に初めて、全てがマークされるかあるいは使用可能にされたビット線が接地にラッチされる。このようにして、それらのビット線が接地にラッチされることに関連して生じる可能性のある大きな電圧振幅は、感知操作以外の期間に制限される。これは、接地にラッチするビット線の、感知および検出をなお受けているページのメモリセルに対するかく乱効果を最小化する。

図１８は、センスモジュールの他の１つの好ましい実施形態を示す。センスモジュール４８０’は図１４に示されているセンスモジュール４８０と同様であるが、接地へのプルダウン回路４８６と直列に他の接地制御スイッチ５５０が付け加えられている。この構成は、実際上、プルダウン回路４８６および接地制御スイッチ５５０の両方が使用可能にされているときだけビット線３６が接地に引き下げられることを可能にする。接地制御スイッチ５５０は、そのゲートに存する信号ＧＲＳにより制御されるｎ形トランジスタとして示されている。メモリセル１０が所定のしきい値より大きな伝導電流を有すると検出されたとき、センス増幅器はラッチされたＨＩＧＨ ＩＮＶ信号を生成する。これはプルダウン回路４８６を使用可能にする。ページの全セルが現在のパスのための感知操作を終えた後、ページコントローラ４９８はＨＩＧＨ ＧＲＳ信号をアサートする。このようにして、そのページの、そのプルダウン回路が使用可能にされている全てのビット線がその時点で接地に引き下げられる。

図１９（Ａ）〜図１９（Ｋ）は、図１８に示されているセンスモジュールについてのタイミング図である。特に、図１９（Ｈ１）はタイミング信号ＧＲＳを示す。感知およびラッチングが期間（２）（５）および（８）において行われ、適切なビット線の接地が感知操作およびラッチング操作をかく乱しないように信号ＧＲＳがこれらの期間の各々の充分後にかつ外側でアサートされることが分かる。

図２０は、図１８のセンスモジュールの動作を示す流れ図である。
ステップ７００：１ページのメモリセルについて、初めにメモリセルの操作セットをそのメモリセルのページに等しくセットする。
ステップ７１０：マルチパスｊ＝１からＮまでを開始する。
ステップ７２０：境界電流値Ｉ₀ （ｊ）をセットし、ここで第１のパス後、ｊ＞１、Ｉ₀ （ｊ）は前のパスｊ−１のものより小さいかあるいは等しい、すなわちＩ₀ （ｊ）＜＝Ｉ₀ （ｊ−１）である。
ステップ７３０：操作セットの中の、境界電流値Ｉ₀ （ｊ）より大きな伝導電流を有するメモリセルを判定する。
ステップ７４０：操作セットが境界電流値Ｉ₀ （ｊ）より大きな伝導電流を最早持たなくなった後、境界電流値Ｉ₀ （ｊ）より大きな伝導電流を有するメモリセルにおけるさらなる電流の流れを抑える。
ステップ７５０：メモリセルの操作セットを、その伝導電流が抑えられていない残りのメモリセルに等しくセットする。ｊ＜Ｎならばステップ７１０に戻り、そうでなければステップ７６０に進む。
ステップ７６０：そのページのメモリセルの状態を読み出す。
ステップ７７０：終了。

複数のセンス増幅器のために基準被制御信号を提供するための基準センス増幅器
性能を改善するために、読み出し／書き込み操作は１ページのメモリ記憶ユニットに対して並行して実行される。例えば、１ページは４，０９６のメモリ記憶ユニットから成ることができ、従って並行して動作するために同数のセンス増幅器が必要とされる。

各センス増幅器はメモリ記憶ユニットの伝導電流を正確に感知することを要求されるので、その感知特性が電源、動作温度および製造プロセスにおける種々の変動による影響を受けないことが好ましい。

本発明の他の１つの態様に従って、１群のセンス増幅器を代表する特性を有する基準センス増幅器が、環境全体の変動を追跡して１群のセンス増幅器をそれらがこの変動から独立しているように制御するために使用される。

図２１Ａは、１群のセンス増幅器のために基準制御信号を提供する基準センス増幅器を概略的に示す。１群のセンス増幅器６００−１・・・６００−ｐは並行して操作される。１群のセンス増幅器を制御するための制御信号の一部であり得る制御信号６７０を生成し提供するために基準センス増幅器６００−Ｒが実現される。基準センス増幅器６００−Ｒは、センス増幅器群の代表的なメンバーと同一である必要はないけれども、１群の代表的なメンバーを代表する特性を有する。

図２１Ｂは、ＢＬＸおよびＳＴＢのような２つの例としての基準制御信号を提供する基準センス増幅器を示す。一実施形態では、基準センス増幅器６００−Ｒは、ＢＬＸ信号を出力するＢＬＸ信号発生器６８０を含む。同様に、基準センス増幅器６００−Ｒは、ＳＴＢ信号を出力するＳＴＢ発生器６９０を含む。これらの信号は、図１８に示されているセンス増幅器６００に関連して記載された。特に、ＢＬＸ信号は、ビット線が所与の電圧にクランプされるのを助けるために使われる。同様に、ＳＴＢ信号は、感知の時間を定めるために使われ、ＳＴＢ信号発生器により提供される。これらの信号が供給電圧Ｖ_ddおよびセンス増幅器内のｎ形トランジスタのしきい値電圧Ｖ_TNまたはｐ形トランジスタのしきい値電圧Ｖ_TPに依存することが分かる。一方、これらのパラメータは製造プロセスおよび動作温度に敏感である。これらの全体的な変動は、全てのセンス増幅器に、基準センス増幅器６００−Ｒから提供される同じ較正済み制御信号を使用させることにより最小化される。

図１８に示されているもののような代表的なセンス増幅器の動作要件が、始めに、Ｖ_ddおよびそのトランジスタの種々のしきい値電圧に依存することを強調して、説明される。図１８は、１つの好ましいセンス増幅器６００を示す。前述したように、センス増幅器６００は、本質的に、メモリ記憶ユニット１０の伝導電流を、それが所与のコンデンサ６５２を充電または放電するレートによって測定する。これは、ノード６３１に存する信号ＳＥＮを感知することにより成し遂げられる。信号ＳＥＮは、ｐ形トランジスタ６５６のゲートを制御する。感知の前に、ＳＥＮはプリチャージ回路６４０によってＶ_dd（ＨＩＧＨ）にプリチャージされる。これは、始めに、コンデンサ６５２に加わる電圧をゼロにセットする。感知中、メモリ記憶ユニット１０の伝導電流がコンデンサを放電させる。すると、ＳＥＮは、その伝導電流に依存するレートでＶ_ddから低下する。基準電流に対応する所定の感知期間後、ＳＥＮは、測定ｐ形トランジスタ６５６をオンに転換させるかあるいは転換させないかもしれないある値まで低下する。それがｐ形トランジスタ６５６をオンに転換させるのに充分に低下しているならば、伝導電流が基準電流より大きいことを意味する。一方、トランジスタ６５６が感知期間の終わりにオンに転換されていなければ、伝導電流は基準電流より小さい。

従って、測定ｐ形トランジスタ６５６の識別レベルがそのしきい値電圧Ｖ_TPに決定的に依存していることが分かる。図１８から分かるように、測定ｐ形トランジスタ６５６がオンに転換するための臨界電圧はＳＥＮ〜＜Ｖ_dd−Ｖ_TPであるときに存在する（ここでＶ_TPはｐ形トランジスタ６５６のしきい値電圧である）。

ＢＬＸ信号の動作要件に関して、センス増幅器６００内の電圧クランプ６２０の形のプルアップ回路に注目する。初期のプリチャージ期間中に、能動的な引き上げがプリチャージ回路６４０によって実行される。その後の期間中（図１９を参照）、プリチャージ回路６４０は、感知を可能とするためにオフに転換される。感知期間中、ビット線電圧クランプ６１０が適切に機能できるようにノード４８１の電圧（すなわち、ＳＥＮ２）を所与の最小値より上に保つために電圧クランプ６２０は使用可能にされている。しかし、この引き上げは、測定ｐ形トランジスタ６５６をオンに転換させるために充分には決して低下し得ないほど高くＳＥＮ信号がクランプされる結果となるほど高くてはならない。これは、電圧クランプ６２０のｎ形トランジスタ６１２のゲートに加えられるＢＬＸの信号強度をセットすることによって制御され得る。

測定ｐ形トランジスタ６５６がオンに転換する臨界電圧のための条件はノード６３１においてＳＥＮ〜＜Ｖ_dd−Ｖ_TPであるときに存在するということが図１８から分かる。従って、電圧クランプ６２０は、ノード６３１を、それがＶ_dd−Ｖ_TPより小さいように、クランプしなければならない。これは、ＢＬＸ〜＜Ｖ_dd−Ｖ_TP＋Ｖ_TN（ここでＶ_TNはｎ形トランジスタ６１２のしきい値電圧である）であるように電圧クランプをセットすることによって成し遂げられる。

図２２は、ＢＬＸ発生器の好ましい実施形態を示す。ＢＬＸ発生器６８０は、本質的に、ＢＬＸがＶ_dd−Ｖ_TP＋Ｖ_TNより低くなければならないという条件を満たすＢＬＸ信号を提供する。重要な考慮事項は、それが制御しようとしている１群のセンス増幅器と同じ特性を持っていてこの群を代表する基準回路素子を使用することである。特に、これらの基準回路素子は、１群のセンス増幅器に共通の供給電圧Ｖ_dd、コンポーネントトランジスタのしきい値電圧Ｖ_TPおよびＶ_TNなどのような種々の全体パラメータに基準を提供する。

図２２では、便宜上、図１８に示されているセンス増幅器の中のものに対応する回路素子は、プライム記号付きの同じ数字で示されている。従って、基準センス増幅器６００−Ｒの中のｎ形トランジスタ６１２’は、センス増幅器６００の電圧クランプ６２０の中のｎ形トランジスタ６１２に対応する。ｐ形トランジスタ６５６’は測定ｐ形トランジスタ６５６に対応し、ｐ形トランジスタ６５４’はセンス増幅器６００の中のｐ形トランジスタ６５４に対応する。同様に、ＢＬＸ発生器６８０の中の信号ＳＥＮ’を導く感知ノード６３１’は、図１８に示されているセンス増幅器６００の中の感知ノード６３１に対応する。

２つの論理ゲート６８２および６５４’は、信号ＢＬＸをオンまたはオフに転換するのに役立つ。制御信号ＢＬＸＤがＨＩＧＨであるときには、論理ゲート６８２をオンに転換してＢＬＸ信号を接地に引く。同時に、ｐ形論理ゲート６５４’をオフに転換し、Ｖ_dd供給を遮断する。制御信号ＢＬＸＤがＬＯＷであるとき、回路６８０を使用可能にする。

ＢＬＸ発生器６８０が満たすべき条件は、ノード６３１’におけるＳＥＮ’〜＜Ｖ_dd−Ｖ_TPと、ＢＬＸ〜ＳＥＮ’＋Ｖ_TNとである。ｎ形トランジスタ６１２’とｐ形トランジスタ６５６’とは両方ともダイオードとして構成され、そのダイオード電圧降下は所要の電圧Ｖ_TNおよびＶ_TPをそれぞれ提供する。好ましい実施形態では、ｎ形トランジスタ６１２’により形成されるダイオードのソースは信号ＳＥＮ’が存在する基準ノード６３１’に接続され、そのドレインは出力ＢＬＸに接続される。このようにして、ＢＬＸ〜ＳＥＮ’＋Ｖ_TNという条件が満たされる。同様に、ｐ形トランジスタ６５６’により形成されるダイオードのドレインは基準ノード６３１’に結合され、そのソースはＶ_ddに結合される。このようにして、ＳＥＮ’〜＜Ｖ_dd−Ｖ_TPという条件も希望通りに満たされる。

これらの条件は、これら２つのダイオードのソースおよびドレインを通って流れるしきい値電流に基づいている。バイアス電流が電流源６８６により提供される。バイアス電流は、代表的なセンス増幅器に通常流れるそれよりも高い値にセットされる。より高い値は、ＳＥＮ’〜＜Ｖ_dd−Ｖ_TPという要件における不等式を満たすべきものである。値が大きいほど、１群のセンス増幅器の中のトランジスタのしきい値電圧の変動に配慮するためにより大きなマージンが存在することになる。このように、供給電圧Ｖ_ddおよび他の環境条件に対して較正されたしきい値電圧Ｖ_TNあるいはＶ_TPに関して基準センス増幅器６００−Ｒにより制御信号ＢＬＸが生成される。

基準センス増幅器は、好ましくは、それが基準を提供する１群のセンス増幅器と同じチップ上にこの群に近接して配置される。このようにして、それらの同相動作により、製造プロセスあるいは動作温度の変動が最小化される。

図２３は、群中のセンス増幅器の感知時間を制御するためにストローブ信号を生成するための好ましいＳＴＢ発生器を概略的に示す。１つの好ましい実施形態では、ＳＴＢ発生器６９０のコンポーネントは、代表的なセンス増幅器６００のものと同様である（図１８を参照）。プリチャージ回路６４０”と、識別回路６５０”と、ラッチ６６０”とを含む。伝導電流を供給するメモリ記憶ユニット１０の代わりに、基準電流源６９２は感知ノード６３１”から基準電流を吸い込む。基準電流は、感知中にセンス増幅器が比較するブレークポイント電流に対応する。

図１８に示されているセンス増幅器６００をしばし参照する。感知中、所与のコンデンサ６５２は、感知ノード６３１を通って流れる伝導電流によって放電させられる。伝導電流はメモリ記憶ユニット１０により供給される。感知ノード６３１の信号ＳＥＮは、そのとき、Ｖ_ddから、伝導電流に依存するレートで低下する。ある時間の後に、ＳＥＮは結局Ｖ_dd−Ｖ_TPまで低下し、その時点で測定ｐ形トランジスタ６５６のオンへの転換をトリガする。従って、このトリガ時間は、伝導電流の大きさに対応する。換言すれば、トリガ時間と伝導電流との間には一対一の対応がある。この場合、大きな伝導電流は短いトリガ時間をもたらし、またその逆も真である。従って、所与の電流（「トリップ点」電流）をセットして、信号ＳＥＮがオンへの転換をトリガするのに充分に低下するのに要する時間を観察することは、感知される伝導電流の大きさとトリガ時間とを関連させる１つの方法である。逆に、所与の電流に対応する固定された感知時間が与えられたとき、その固定された感知時間の終わりにトリガ時間にまだ達していなければ、感知されている伝導電流はその所与の電流より小さいに違いなく、またその逆も真である。

図２３において、全てのものが代表的なセンス増幅器６００と同じであるとすると、基準センス増幅器６００−ＲにおけるＳＴＢ発生器の機能は、所与のトリップ点電流値に対応するトリガ時間を較正することである。図１８および図１９に示されているＨＩＧＨになるＦＬＴのような別の信号により開始した感知期間のために終了時間を画定するストローブ信号ＳＴＢの形で結果を出力する。この場合、感知期間の開始は、コンデンサ６５２”の放電を開始させる信号ＦＬＴによって時間調整される。一般に、感知期間が短いほど、対応するトリップ点電流は大きい。ストローブ信号はストローブ発生器６９４によって生成される。感知ノード６７１”に存する信号ＳＥＮ”がＶ_dd−Ｖ_TPまで放電したとき、ｐ形トランジスタ６５６”はオンに転換され、その結果としてラッチ６６０”がＨＩＧＨのＩＮＶとＬＯＷのＬＡＴとでセットされる。ＬＡＴのＬＯＷへのフリッピングは、ストローブの形で感知期間の終わりの時間を定めるために使われる。一実施形態では、ストローブ発生器は、ＬＡＴによりトリガされるワンショットのマルチバイブレータとして実現される。

また、基準センス増幅器６００−Ｒにより生成される他の制御信号の場合と同様に、製造プロセスあるいは動作温度の変動は、それらの、一般的な１群のセンス増幅器６００との同相動作により最小化される。

低電圧動作のためのセンス増幅器
本発明のさらに他の１つの態様によれば、メモリセルの伝導電流は、２Ｖより低い供給電圧で動作することのできるセンス増幅器の中の専用コンデンサを放電させるレートにより、測定される。

好ましい実施例では、レートは、所定期間後のコンデンサにおける電圧降下の変化により与えられる。しかし、相互接続するビット線に関する電圧条件が、所定の最低電圧限界を超える電圧降下を妨げる場合には、電圧降下のダイナミックレンジは減ぜられ、通常供給電圧Ｖ_ddである放電開始時の電圧と最低電圧限界Ｖ_LIMIT とにより画定される。比較のための基準電流に対応する基準電圧が、このダイナミックレンジ内でセットされる。基準電圧比較は、そのゲートのターンオン電圧が基準電圧として作用するトランジスタを設けることによって成し遂げられる。ｐ形トランジスタの場合、ターンオン電圧はＶ_dd−｜Ｖ_TP｜により与えられ、放電電圧がこのレベルあるいはそれ以下まで下がったとき、ｐ形トランジスタはオンに転換されるかあるいは「トリップ」させられる。このターンオン電圧がダイナミックレンジの中にあるためには、条件（Ｖ_dd−｜Ｖ_TP｜）＞Ｖ_LIMIT が満たされなければならない。しかし、供給電圧Ｖ_ddが減ぜられると、２つの問題が生じる。第１に、基準電圧比較は、相応して減ぜられたダイナミックレンジの中で行われる。第２に、好ましいトリップ点電圧がこの減ぜられたダイナミックレンジの外側にあり得る。例えば、Ｖ_ddが余りに低いために（Ｖ_dd−｜Ｖ_TP｜）＜Ｖ_LIMIT であるときには、ターンオン電圧がＶ_LIMIT より低いのでｐ形トランジスタは決してトリップできない。

本発明は、基準伝導電流に対応する基準電圧と比較するときに充分な分解能を提供するように電圧降下において充分なダイナミックレンジを持つために、ダイナミックレンジの上限をΔＶ高めるべく放電コンデンサの電圧を所定の量上昇させる電圧シフト装置を提供する。所定期間後、Ｖ_LIMIT 制約を除去するためにコンデンサはメモリセルから減結合され、電圧降下は、基準電圧（Ｖ_LIMIT より低くなり得る）と比較される前に同じ所定量ΔＶ減ぜられる。このようにして、（Ｖ_dd−｜Ｖ_TP｜）のような基準電圧がＶ_LIMIT より低いときでもセンス増幅器は低い供給電圧で動作することができる。

図２４は、低供給電圧で動作するのに特に適するセンスモジュールの好ましい実施形態を示す。センスモジュール４８０”は、センス増幅器６００’が２Ｖより低い供給電圧Ｖ_ddで動作できる点を除いて、図１４に示されているセンスモジュール４８０および図１８のセンスモジュール４８０’と同様である。

図１４および図１８に関して説明したように、センスモジュールに含まれるセンス増幅器は、結合されたビット線３６を介してメモリセル１０の伝導電流を測定するのに役立つ。測定は、専用コンデンサ６５２をプリチャージし、その後にメモリセルの伝導電流に起因するコンデンサの放電レートに留意することによって成し遂げられる。放電レートは、所定期間後のコンデンサにおける電圧降下の変化により測定される。ｐ形トランジスタ６５６のターンオンゲート電圧は、電圧降下の量と比較する基準として役立つ。コンデンサが所定期間放電した後、ノードＳＥＮ６３１の電圧は、通常ｐ形トランジスタ６５６をオンに転換させるのに充分に低くなっているか、あるいはｐ形トランジスタをオンに転換させるのに充分に低くなっていない。

ｐ形トランジスタ６５６の代表的なゲートターンオン電圧は、ドレイン供給電圧より約｜Ｖ_TP｜（通常、１．２Ｖ）低い。この場合、供給電圧Ｖ_ddより１．２Ｖ低い。供給電圧自体が約１．８Ｖであるとすれば、これはｐ形トランジスタがトリップする前にノードＳＥＮ６３１が０．６Ｖより低くならなければならないということを意味する。しかし、前のセクションで説明したように、所望のビット線電圧は電圧クランプ６１０によって約０．５Ｖの一定電圧に保たれる。この電圧クランプが適切に機能するために、そのドレイン側は約０．５Ｖより高くなければならない。これはＶ_LIMIT 〜０．５Ｖの最低フロア電圧をノードＳＥＮ２ ４８１に、また同様にノードＳＥＮ６３１に課する。従って、ノードＳＥＮ６３１の電圧は、この最低フロア電圧Ｖ_LIMIT より下がることはできない。供給電圧が低いときには、ｐ形トランジスタのターンオン電圧が最低フロア電圧より低く、従ってｐ形トランジスタが決してオンに転換されないということがあり得る。

図２４は、低電圧センス増幅器６００’を含むセンスモジュール４８０”を示す。センス増幅器６００’は、第２の電圧クランプ６２０’と、ビット線絶縁回路６３０’と、プリチャージ回路６４０’と、プリチャージ回路絶縁トランジスタ６３６と、識別器あるいは比較回路６５０’と、ラッチ６６０とを含む。前と同様に、第２の電圧クランプ６２０’は、トランジスタ６１２が飽和して動作するようにノードＳＥＮ２あるいはトランジスタ６１２のドレインにおいて充分な電圧Ｖ_LIMIT （＞Ｖ_BL）を維持する。

感知ノードＳＥＮ６３１は、初めに、絶縁トランジスタ６３６を介してプリチャージ回路６４０’によりＶ_ddに引き上げられる。ビット線３６とインターリービング回路とを介してメモリセル１０に結合されたとき、ノードＳＥＮ６３１の電圧は、コンデンサ６５２の放電に起因して低下する。所定期間後、コンデンサ６５２における電圧降下の変化分はメモリセル１０の伝導電流に比例する。電圧降下のダイナミックレンジは、引き上げ端部のＶ_ddと、低下端部のＶ_LIMIT とにより与えられる。大伝導電流について、ノードＳＥＮ６３１の電圧はＶ_LIMIT に低下する。より小さい伝導電流について、電圧はＶ_LIMIT より高い。従って、所与のダイナミックレンジは、伝導電流の対応する範囲が分解可能であることを可能にする。好ましい実施形態では、下げられた電圧が基準電圧より高いか低いかという二元判定が比較回路６５０’により行われる。比較回路６５０’は、そのゲートが専用コンデンサ６５２に接続されているｐ形トランジスタを含む。コンデンサの電圧（ノードＳＥＮ６３１の電圧と同じ）がしきい値（Ｖ_dd−｜Ｖ_TP｜）より下がると、ｐ形トランジスタはオンに転換され、これにより信号ＩＮＶをＨＩＧＨに引き、それに応じてラッチ６６０によりラッチされる。しかし、より低いＶ_ddについて、Ｖ_LIMIT が存在するとすれば、（Ｖ_dd−｜Ｖ_TP｜）＜Ｖ_LIMIT であれば、ｐ形トランジスタは決してオンにならない。

比較回路６５０’は、線７０１を介してコンデンサ６５２の一方のプレートに昇圧電圧Ｖ_B を供給する電圧シフト装置７００を設けることにより、低電圧動作に適するようにされている。電圧シフト装置のタイミングは、線７０２を介してページコントローラ４９８により制御される。

動作時に、プリチャージ回路６４０’は感知ノードＳＥＮ６３１をＶ_ddに引く。電圧シフト装置は、ノードＳＥＮが絶縁トランジスタ６３６によってＶ_ddから減結合された後に、活性化される。電圧シフト装置は、基本的に、ΔＶのＣＬＫ信号レベル増加を有するので、ノードＳＥＮ６３１に存するコンデンサの他方のプレートの電圧は同量高められる。これは実際上ダイナミックレンジの上限をΔＶ高めるので、適度の伝導電流に対応する最終電圧はＶ_dd−Ｖ_LIMIT より高くなり得る。放電期間終了時に、感知ノードＳＥＮ６３１は絶縁トランジスタ６３４を通してノードＳＥＮ２から減結合され、これによりＶ_LIMIT 制約を除去する。このときＳＥＮ６３１の電圧は、基準電圧（Ｖ_dd−｜Ｖ_TP｜）と比較される前に初期昇圧を相殺するように同じΔＶだけ減ぜられる。これは、Ｖ_LIMIT より低いレベルでも電圧比較を行うことを可能にする。

低電圧センス増幅器６００’の動作およびタイミングは、図２４およびタイミング図２５（Ａ）〜２５（Ｎ）の両方を参照して記述される。本質的に、動作およびタイミングは、図１５（Ａ）〜１５（Ｋ）と関連して記載されたセンス増幅器６００のものと同様である。主な差異は、各感知期間（例えば、フェーズ（４）第１の感知および／またはフェーズ（７）第２の感知）と関連するコンデンサ６５２に対する電圧シフト装置の付加的な動作に関連する。

例えばフェーズ（４）の前に、回復フェーズ（３）においてそうであるように、ノードＳＥＮ６３１はメモリセルに結合されてＶ_ddに引き上げられる。引き上げは、ＬＯＷの信号ＩＮＶおよびＦＬＴと、信号ＨＨ０によりオンに転換されているノードＳＥＮ６３１への絶縁トランジスタ６３６とにより成し遂げられる（図２５（Ｈ）（３），２５（Ｃ）（３），２５（Ｌ）（３））。

引き上げ後、プリチャージ回路は、信号ＨＨ０がＬＯＷになるときに、感知ノードＳＥＮ６３１から絶縁される（図２５（Ｌ）（３））。その後、感知フェーズ（４）において、電圧シフト装置は所定のレベルΔＶに上昇する信号Ｖ_B を出力し、これにより感知ノードＳＥＮ６３１におけるコンデンサ６５２の電圧もΔＶ高める（図２５（Ｎ）（４））。

コンデンサ６５２は、絶縁トランジスタ６３４が信号ＸＸ０によりオンに転換されるときに、ビット線３６に結合される（図２５（Ｍ）（４））。感知ノードＳＥＮ６３１の昇圧された電圧は、コンデンサがビット線３６を介してメモリセル１０の伝導電流により放電されるに連れて低下してゆく。前と同様に、放電レートは、所定の放電期間の後の相対的な電圧降下により測定される（図２５（Ｇ）（４））。昇圧された電圧は、ノードＳＥＮ６３１に、それがビット線３６に結合されたときに課される所定の電圧限界（例えば、約０．５Ｖ）よりも最終の電圧降下のほうが高いような電圧である。

放電期間の終わりに、ＬＯＷになる信号ＸＸ０で感知ノードＳＥＮ６３１はビット線から絶縁される。その後、ゼロに復帰する信号Ｖ_B でＳＥＮ６３１における電圧の昇圧が解除される（図２５（Ｎ），２５（Ｇ））。従って、ＳＥＮ６３１の電圧は、ｐ形トランジスタ６５６のトリップゲート電圧と比較される前に下方にΔＶシフトされる。電圧が｜Ｖ_dd−Ｖ_TP｜を超えて下がったならば、ｐ形トランジスタ６５６はオンに転換され、信号ＳＴＢによりストローブされたときに信号ＩＮＶをＨＩＧＨに転じさせる（図２５（Ｇ），２５（Ｅ），２５（Ｈ））。

好ましい感知操作が、例えば図２５に示されているフェーズ（７）のような第２の感知パスなど、２以上のパスを含むならば、低供給電圧Ｖ_ddでの適切な操作に配慮するために各感知パスで同様の電圧シフト技術が使用される。

他の１つの実施形態において、供給電圧が充分である場合にも（すなわち、ｐ形トランジスタの場合、実質的に（Ｖ_dd−｜Ｖ_TP｜）＞Ｖ_LIMIT であるとき）、メモリセルの伝導電流を感知するために電圧比較をその中で実行できる拡張されたダイナミックレンジを提供するように電圧シフト装置が依然として実現され得る。換言すれば、検出のダイナミックレンジを拡張するために一般のセンス増幅器で電圧シフト装置が実現され得る。

図２６はさらに他の１つの実施形態を示し、この実施形態では電圧シフト装置は供給電圧が所定のレベルより下がったときに使用可能にされるに過ぎない。図２４と関連して前に説明したように、電圧シフト装置７００は、線７０１を介してセンス増幅器６００’のコンデンサ６５２の一方のプレートに供給される信号Ｖ_B の形で、昇圧された電圧レベルΔＶを提供する。Ｖ_B 信号はクロック発生器７１０により生成される。レベル検出器７２０は供給電圧Ｖ_ddのレベルを検出する。クロック発生器７１０が昇圧電圧レベルΔＶをコンデンサ６５２に提供するか否かは、検出されたＶ_ddレベルによる。Ｖ_ddが所定のレベルより下がっていると検出されたならば、図２５（Ｎ）に示されているように、Ｖ_B 信号を生成しあるいは使用可能にするためにレベル検出器は、使用可能な信号を出力７２１を介してクロック発生器７１０に出力する。そうでなければ、電圧シフト装置７００は活性化されず、あるいは昇圧電圧ΔＶを有するＶ_B 信号を作らない。所定のレベルは、ｐ形トランジスタの場合、Ｖ_dd＝｜Ｖ_TP｜＋Ｖ_LIMIT と所定のマージンである。

センス増幅器のグループのために制御信号を作るための基準センス増幅器の他の態様と好ましい実施形態
センス増幅器の種々の実施形態と、それらが基準センス増幅器により生成された信号によってどのように制御されるかを、図１８および図２４と関連するものなどの、前のセクションで記述した。これらのセンス増幅器は、メモリアレイの１行に沿う１ページの連続するメモリセルが並行して感知される「全ビット線」アーキテクチャを有する不揮発性メモリを特にうまく感知する。特に、センス増幅器は、ビット線間結合を制御するために感知中にビット線の電圧を一定に保つことができる。センス増幅器の１つの特徴は、感知中一定電圧を保つためにビット線電圧クランプを用いることである。他の１つの特徴は、ビット線内の伝導電流が、それがビット線容量を放電させるレートを測定することによって感知されるのではなくて、それがセンス増幅器とともに設けられた基準容量を放電させるレートを測定することによって感知されることである。

これらのセンス増幅器の動作は１セットの制御信号に決定的に依存し、それらの信号のタイミングは正確でなければならず、供給電圧、温度、装置製造およびその他の環境因子の小変動の影響を受けてはならない。図２１〜２３と関連して説明したように、それらの制御信号は、好ましくは、動作する１群のセンス増幅器を代表する特性を有する基準センス増幅器により生成される。基準センス増幅器は、環境全体の変動を追跡して、センス増幅器のグループを、この変動に対するその動作依存性が最小化されるように制御することができる。ＢＬＸ信号およびＳＴＢ信号を生成するための例が提示されている。

図２７は、基準センス増幅器の他の１つの好ましい実施形態を示す。始めに図２１Ａを参照すると、基準センス増幅器はセンス増幅器６００−１〜６００−ｐためのグループの補償済み制御信号を提供する。この場合、基準センス増幅器はセンス増幅器６００−Ｒ’と称され、センス増幅器は、好ましくは、図２４に示されている低電圧のものと同様である。基準センス増幅器６００−Ｒ’は、センス増幅器のグループのものと同様のセンス増幅器ユニット８００を有する。この場合、図２４に示されている低電圧センス増幅器６００’と同様である。従って、プリチャージ／クランプ回路８４０と、セル電流識別器８５０と、ラッチ８６０とを含む。

基準センス増幅器のための制御信号は、「＿Ｄ」という接尾辞によってセンス増幅器のものと区別される。基準センス増幅器のセンス増幅器ユニット８００は入力ノード８８１を有し、そこに信号ＳＥＮ２＿Ｄが存在する。基準電流シンク５８がノード８８１に接続されて基準電流ＩＲＥＦを提供する。図２３に示されているものと同様に、メモリセルの伝導電流を感知するようにビット線に接続された普通のセンス増幅器の代わりに、基準センス増幅器は基準電流ＩＲＥＦを感知し、例えば１００〜１５０ｎＡの電流にセットされる。基準電流は、信号ＸＸ０＿Ｄにより使用可能にされた絶縁トランジスタ８３０を介してセル電流識別器８５０の入力ノード８５１に結合される。

他の１つの実施形態において、図２４に示されているトランジスタ６１０および４８２は、それらが明らかな差異を示すならば、センス増幅器とのより近い類似性を提供するために基準センス増幅器の電流経路に含まれてもよい。

プリチャージ／クランプ回路８４０は、信号ＨＨ０＿Ｄにより制御される他の絶縁トランジスタ８３２を介してセル電流識別器８５０の入力ノード８５１に結合される。ＨＨ０＿ＤがＨＩＧＨであるとき、信号ＳＥＮ＿Ｄが存在する入力ノード８５１がプリチャージされる。一方、ＨＨ０＿ＤがＬＯＷであるときには、入力ノード８５１はプリチャージ／クランプ回路８４０から減結合される。

前のセクションで説明したように、感知期間は、入力ノード８５１がプリチャージ／クランプ回路８４０から減結合されて（プリチャージの終わり、ＨＨ０＿Ｄ＝ＬＯＷ）ＩＲＥＦに結合されたとき（放電の開始、ＸＸ０＿Ｄ＝ＨＩＧＨ）に始まる。感知期間は、入力ノード８５１がＩＲＥＦから減結合されたとき（放電の終わり、ＸＸ０＿Ｄ＝ＬＯＷ）に終わる。感知の結果はノード８５７において信号ＩＮＶ＿Ｄで出力され、これは感知期間後にセル電流識別器８５０によって信号ＳＴＢ＿Ｄによりラッチされる。

制御ロジック８７０は、ページコントローラ４９８（図２４を参照）のような有限状態機械からのＲＳＴ（リセット）およびＳＴＲＴ（開始）のような制御信号をセンス増幅器ユニット８００の出力信号ＩＮＶ＿Ｄとともに受け取り、センス増幅器ユニット８００のために必要な制御信号を生成する。これらの制御信号は、論理信号であって、センス増幅器ユニット８００を制御するために使われる前述したＲＳＴ＿Ｄ、ＳＴＢ＿Ｄ、ＨＨ０＿ＤおよびＸＸ０＿Ｄを含む。また、結果として、制御ロジック８７０は、センス増幅器のグループのために時間補償済み信号を生成するための基礎として役立つＣＬＫ、ＳＴＢおよびＳＴＯＰのような所望のタイミング信号を生成する。

制御信号発生器８９０は、論理レベル信号ＣＬＫ、ＳＴＢおよびＳＴＯＰを、センス増幅器のグループを制御するための適切なアナログ電圧レベルを有する所要の制御信号６７０に変換する。図２５の好ましいセンス増幅器のタイミング図も参照すると、ＣＬＫ信号はＶＢ信号図２５（Ｎ）を生成するために使われる。ＳＴＢ信号は図２５（Ｅ）に示されている。ＳＴＯＰ信号の立ち上がりエッジは、ＸＸ０（図２５（Ｍ））の立ち下がりエッジにより行われるセル電流の絶縁と同期する。これは放電あるいは感知期間の終わりを画定する。感知期間の開始はＳＴＲＴ信号の立ち上がりエッジにより画定され、ＨＨ０（図２５（Ｌ））の立ち下がりエッジにより行われるプリチャージ回路の感知ノード８５１からの絶縁と同期する。

図２８Ａは、図２７に示されている基準センス増幅器のためのプリチャージ／クランプ回路をより詳細に示す。プリチャージ／クランプ回路８４０は、実際には、便宜上まとめられた２つの別々の回路である。電圧クランプ６２０’とプリチャージ回路６４０”とを含む。

図２４の普通のセンス増幅器６００’のために同様の電圧クランプ６２０’が示され、他の電圧クランプ６１０のために適切な動作条件を維持するためにノードＳＥＮ２が所定の電圧より下がらないようにするのに役立つ。基準センス増幅器８００では、電圧クランプ６１０は不要なので、電圧クランプ６２０’は、ｎ形トランジスタ６１２をそのゲート制御された接地でオフに転換することによって、単に機能を一時的に抑止する。

図２４の普通のセンス増幅器６００’のために同様のプリチャージ回路６４０’が示され、最終的にビット線３６をプリチャージするためにノードＳＥＮ６３１および／またはノードＳＥＮ２ ４８１を引き上げてプリチャージするのに役立つ。プリチャージ回路６４０’は、アナログ信号ＦＬＴにより制御される他のｐ形トランジスタ６４２と直列の、信号ＩＮＶにより制御されるプルアップｐ形トランジスタ６４４を含む。ｐ形トランジスタ６４２は、制御された量の引き上げを目的としてアナログ信号がｐ形トランジスタ６４２に供給される実施形態において任意選択で設けられる。それが使用されない場合には、単に、接地されたＦＬＴ信号でゲート制御されるパススルートランジスタと見なされ得る。

再び図２８Ａを参照すると、基準センス増幅器の場合には、ＦＬＴ信号（図２４に示されている）により制御されるｐ形トランジスタ６４２により提供される機能は不要である。従って、プリチャージ回路６４０”はｐ形トランジスタ６４２を示していないか、あるいは完全にオンに転換されていると仮定される。プリチャージ回路６４０”は、信号ＩＮＶ＿Ｄにより制御されるプルアップｐ形トランジスタ６４４を含む。絶縁ｎ形トランジスタ８３２が信号ＨＨ０＿Ｄにより使用可能にされるたびに、プリチャージ回路６４０”は、信号ＳＥＮ＿Ｄが存在するノード８５１に結合されてプリチャージされる（図２７を参照）。

図２８Ｂは、図２７に示されている基準センス増幅器回路のセル電流識別器をより詳細に示す。セル電流識別器８５０は、図２４に示されているものと類似して、コンデンサ６５２を含み、その一端はノード７０１で接地され、他端は入力ノード８５１とｐ形トランジスタ６５６のゲートとに接続されている。ｐ形トランジスタ６５６のソースは、信号ＳＴＢ＿Ｄによりゲート制御される他のｐ形トランジスタ６５４を通してＶ_ddに結合され、そのドレインは信号ＲＳＴ＿Ｄによりゲート制御されるｎ形トランジスタ６５８を通して接地に結合される。

普通のセンス増幅器のものと同様に、セル電流識別器８５０は、入力ノード８５１における電流を測定するのに役立つ。この場合、セル識別器８５０に対してプリチャージ／クランプ回路が減結合され（ＨＨ０＿Ｄ＝ＬＯＷ）、ＩＲＥＦが結合されている（ＸＸ０＿Ｄ＝ＨＩＧＨ）感知期間の間に（図２７を参照）、基準電流ＩＲＥＦを測定する。図２８Ｂを参照すると、測定は、専用コンデンサ６５２をプリチャージし、その後に、排出を行うＩＲＥＦによるコンデンサの放電のレートに留意することによって、成し遂げられる。一般に、Ｉ＝ＣｄＶ／ｄｔという関係が成立し、そして電流は一定なので、Ｉ＝Ｃ（Ｖ２−Ｖ１）／Δｔであり、ここでΔｔは放電期間であり、Ｖ１は初期電圧、Ｖ２は放電の終わりの最終電圧である。セル電流識別器は、Ｖ２をｐ形トランジスタ６５６のしきい値電圧Ｖ_TPと比較する。電流がより大きければ、放電はより速く、Ｖ２は放電期間の終わりにより低くなっている。Ｖ２がＶ_TPより低ければ、ｐ形トランジスタ６５６はオンに転換される。一方、より小さい電流は、Ｖ２が高すぎてｐ形トランジスタ６５６をオンに転換できないという結果をもたらす。結果は、ノード８５７の信号ＩＮＶ＿Ｄとして出力される。ストローブＳＴＢ＿Ｄが他のｐ形トランジスタ６５４を瞬間的にオンに転換してＶ_ddをｐ形トランジスタ６５６に供給したとき、ｐ形トランジスタがオンに転換されれば、ノード８５７はＶ_ddのほうに引き上げられ始める。ＳＴＢ＿Ｄがオフに転換されたとき、ノード８５７における充電は止まり、信号ＩＮＶ＿Ｄはラッチ８６０にラッチされて論理レベル信号に変換される。

電流比較の出力が感知期間とｐ形トランジスタ６５６のしきい値電圧Ｖ_TPとの両方に依存するということが分かる。さらに、ＳＴＢ＿Ｄのストローブ幅も、比較の分解能を改善するために重要である。その理由は、Ｖ２がＶ_TPの境界線に近いときにｐ形トランジスタ６５６がアナログ素子のように振る舞い、ＳＴＢ＿Ｄの幅が、被感知信号ＩＮＶ＿Ｄを作るノード８５７のための充電積分時間を決定するということにある。従って、前述した変動に関連してこれらのパラメータの全てが追跡されることが重要である。

センス増幅器のグループのものと類似する基準センス増幅器ユニットに基準電流ＩＲＥＦを供給することによって、Ｖ_TPおよびＶ_CCパラメータは自動的に補償される。同時に、標準ＩＲＥＦは、ｐ形トランジスタ６５６のオンへの転換（すなわち、ＩＮＶ＿Ｄ引き上げ）を保証する標準感知期間を生じさせる。これは、所与の感知された電流について感知結果を定めることにより成し遂げられる。例えば、１００ｎＡ基準電流で、感知期間は、被感知ノードがｐ形トランジスタ６５６のしきい値Ｖ_TPより下まで放電してこれをオンに転換させることを可能にして、出力される被感知信号ＩＮＶ＿ＤがＨＩＧＨとみなされるという結果をもたらすのに充分でなければならない。実際には、充分な感知期間の決定は、正確に被感知結果ＩＮＶ＿Ｄが引き上げられるときに留意することによる。

同様に、ＩＮＶ＿ＤがＨＩＧＨであるという期待された結果が与えられたと仮定する。ＳＴＤ＿Ｄのストローブ幅は、ＩＮＶ＿Ｄ信号を有するノードを、それがＨＩＧＨと見なされるように充電するのにどれだけの時間がかかるかにより決定される。

従って、制御信号６７０のタイミングを較正するために本質的に２サイクルの決定が行われる。第１の決定は、感知期間を較正することである。第２の決定は、感知された結果のための充電積分の期間を較正することである。

図２９（Ａ）〜２９（Ｊ）は、基準センス増幅器の動作を示す略タイミング図である。第１の決定サイクルはｔ２後に終わる。第２の決定サイクルはｔ３およびｔ５の間である。これらのタイミング図についての以下の記述では、図２７、図２８Ａと図２８Ｂも参照する。

時点ｔ０より前に、基準センス増幅器６００−Ｒ’は、当初、ページコントローラからのリセット信号ＲＳＴによって（図２７を参照）センス増幅器６００−１〜６００−ｐのグループとともに（図２１Ａを参照）リセットされている。その結果として、制御ロジック８７０は、当初、論理ＨＩＧＨのローカルリセット信号ＲＳＴ＿Ｄ（図２９（Ｂ））、ＬＯＷのＳＴＢ＿Ｄ（図２９（Ｇ））、ＨＩＧＨのＨＨ０＿Ｄ（図２９（Ｃ））、およびＨＩＧＨのＸＸ０＿Ｄ（図２９（Ｊ））を出力する。従って、図２７を参照すると、基準センス増幅器６００−Ｒ’において、当初、入力ノード８５１に存する信号ＳＥＮ＿ＤはＩＲＥＦに結合されてＶ_ddまでプリチャージされている（図２９（Ｄ））。また、図２８Ｂを参照すると、セル電流識別器８５０の出力被感知結果ＩＮＶ＿Ｄは０Ｖにリセットされ（図２９（Ｅ））、ｐ形トランジスタ６５４がＳＴＢ＿Ｄによってオンに転換されているためにｐ形トランジスタ６５６はＶ_ddに結合される。ラッチ８６０において、出力されラッチされた被感知結果ＩＮＶ＿ＤはＬＯＷにリセットされる（図２９（Ｅ））。

時点ｔ１で、ページコントローラからのＳＴＲＴ信号がアサートされる。その結果としてＲＳＴ＿Ｄがアサート解除され（図２９（Ｂ））、それに伴ってＨＨ０＿Ｄがアサート解除される（図２９（Ｃ））。ＨＨ０＿Ｄ信号はプリチャージ回路を入力感知ノード８５１から減結合し、そして放電あるいは感知期間Ｔ_SEN を開始する。図２９（Ｄ）は、感知中に入力感知ノード８５１がＩＲＥＦにより放電されてゆくのに連れてＳＥＮ＿Ｄが低下することを示す。時点ｔ１．１で、ＳＥＮ＿Ｄは、ｐ形トランジスタ６５６をオンに転換させ始めるＶＴＰまで低下している。その結果として、ノード８５７がＶ_ddに引き上げられるので（図２８Ｂ）、ＩＮＶ＿Ｄが上昇する（図２９（Ｅ））。

ＩＮＶ＿Ｄが論理ＨＩＧＨに達した後の時点ｔ２で、このイベントは、放電あるいは感知期間の終わりを画定するために使われる。また、このイベントに応答して、制御ロジック８７０は信号ＸＸ０＿ＤをＬＯＷに転換させ、これによりＩＲＥＦを入力感知ノード８５１から減結合してコンデンサ６５２の放電を止める（図２７および図２８Ｂ）。また、信号ＳＴＢ＿ＤをＨＩＧＨに転換させ、これによりＶ_ddをｐ形トランジスタ６５６から減結合してノード８５７の充電を止める（図２８Ｂ）。

従って、期間Δｔ＝ｔ２−ｔ１にわたって感知されたときのＩＲＥＦのような所定の電流は、センス増幅器のグループの代表的なセンスモジュールのためのｐ形トランジスタ６５６を確実にトリップさせる。従って、このタイミングは、センス増幅器のグループのためにＣＬＫおよびＳＴＯＰのような制御信号を生成するために制御ロジック８７０により使用される。制御されるべきセンス増幅器のグループのために、ｔ０におけるＳＴＲＴ信号は感知期間の開始時点を定める。ｔ２におけるＳＴＯＰ信号の立ち上がりエッジは、感知期間の終わりの時点を定める。ＣＬＫ信号は、図２４に示されている低電圧センス増幅器のためにＶ_B 信号を生成するためのものである。その立ち上がりエッジは、感知ノード８５１がプリチャージ回路から完全に減結合されていることを保証するために、ＨＨ０＿Ｄ低下から期間Ｄｅｌａｙ＿Ｒ遅らされている。同様に、その立下りエッジは、感知ノード８５１がＩＲＥＦから完全に減結合されていることを保証するために、ＸＸ０＿Ｄ低下からＤｅｌａｙ＿Ｆ遅らされている。

一方、入力感知ノード８５１のＳＥＮ＿Ｄ信号は、感知期間の終わりにＶ２をなお保持している。この読み出しはＨＩＧＨのＩＮＶ＿Ｄを生じさせると考えられるので、ＩＮＶ＿Ｄが出力されるノード８５７の充分な引き上げのためのタイミングを得るために第２の決定が行われる。

時点ｔ３で、基準センス増幅器６００−Ｒ’のＩＮＶ＿Ｄ信号は、信号ＲＳＴ＿Ｄ（図２９（Ｂ））によりリセットされる。制御ロジックは、ＩＮＶ＿Ｄが所定期間ＨＩＧＨになっていた後に信号ＲＳＴ＿Ｄを立ち上がらせる。これは、ノード８５７の信号ＩＮＶ＿ＤをＬＯＷにリセットする。

時点ｔ４で、ＣＬＫの立ち下がりエッジからＤｅｌａｙ＿Ｓの遅れで、ＳＴＢ＿Ｄが落ちてｐ形トランジスタ６５６に供給するべくＶ_ddを結合させ、ノード８５７は充電し始める。同時に信号ＳＴＢが落ちてこの積分時間の始まりを示す。

時点ｔ５で、信号ＩＮＶ＿Ｄは論理ＨＩＧＨレベルに達し、この時点は、そのようなＨＩＧＨへの充電のために必要な期間を画定するために制御ロジックにより使用される。従って、ストローブ信号ＳＴＢはこの時間に立ち上がって、正しい幅を有する反転したパルスを提供する。

その後、較正操作が行われ、ＲＳＴ＿Ｄ、ＨＨ０＿Ｄ、ＸＸ０＿Ｄが続くＳＴＲＴのアサート解除（図２９（Ａ））によって基準センス増幅器がリセットされる。その結果としてＳＥＮ＿ＤおよびＩＮＶ＿ＤおよびＳＴＯＰは、次の操作サイクルのために準備ができた初期状態に戻る。

図３０は、基準センス増幅器のための制御ロジックの略機能ブロック図を示す。本質的に、制御ロジック８７０は、センス増幅器６００−１〜６００−ｐのグループのリセットの時間を定めるためにページコントローラ４９８（図１８）から受信されるＲＳＴ信号を含む１セットの入力を有する。基準センス増幅器６００−Ｒ’の開始の時間を定めるためにページコントローラからＳＴＲＴ信号も受信する。基準センス増幅器の動作中、補償された感知期間のタイミングとストローブ幅とを得るために被感知結果信号ＩＮＶ＿Ｄも受信される。これらの入力信号に応答して、制御ロジックは基準センス増幅器６００−Ｒ’の動作のための１セットの論理レベル制御信号を出力する。これらの制御信号は、その信号およびそれらの関係する因果関係が図２９（Ａ）〜２９（Ｊ）のタイミング図に記載されたＲＳＴ＿Ｄ信号、ＳＴＢ＿Ｄ信号、ＨＨ０＿Ｄ信号およびＸＸ０＿Ｄ信号を含む。

ＲＳＴ＿Ｄ信号とＨＨ０＿Ｄ信号とはロジック１モジュールにより生成され、このモジュールは、信号ＲＳＴ、ＳＴＲＴおよびＩＮＶ＿Ｄから入力を得て図２９（Ｂ）および図２９（Ｃ）にそれぞれ示されている信号を生成する。同様に、ＳＴＢ＿Ｄ信号とＸＸ０＿Ｄ信号とはロジック２モジュールにより生成され、このモジュールは信号ＳＴＲＴおよびＩＮＶ＿Ｄから入力を得て図２９（Ｇ）および図２９（Ｊ）にそれぞれ示されている信号を生成する。ＳＴＯＰ信号はロジック３モジュールにより生成され、このモジュールはＳＴＢ＿Ｄ信号から入力を得て図２９（Ｉ）に示されている信号を生成する。ＳＴＢ信号はロジック４モジュールにより生成され、このモジュールは、Ｄｅｌａｙ＿Ｓモジュールにより遅らされたＣＬＫ信号から入力を得て、図２９（Ｈ）に示されている信号を生成する。ＣＬＫ信号はロジック５モジュールにより生成され、このモジュールは、Ｄｅｌａｙ＿Ｒモジュールにより遅らされた信号ＳＴＲＴとＤｅｌａｙ＿Ｆモジュールにより遅らされたＩＮＶ＿Ｄとから入力を得て、図２９（Ｆ）に示されている信号を生成する。

制御ロジック８７０により作られる論理レベル信号ＣＬＫ、ＳＴＢおよびＳＴＯＰは、センス増幅器６００−１〜６００−ｐのグループを制御するために補償されたタイミングを含む。これらは、（図２７に示されている）制御信号発生器８９０によって調節されて、適切な電圧レベルを有する制御信号のセット６７０とされる。

図３１は、センス増幅器の感知期間を較正するための基準センス増幅器の利用を示す流れ図である。
ステップ９００：基準電流に関して電流を感知するための感知回路を設け、その感知回路は、所定期間にわたって感知して、その感知された電流が基準電流より大きいかあるいは小さいかにより、それぞれ第１の信号または第２の信号を作る。
ステップ９１０：感知回路と実質的に同様の特性および動作条件を有する基準感知回路を設ける。
ステップ９１２：基準感知回路で基準電流を感知する。
ステップ９１４：基準感知回路の出力が信号を第１の信号と第２の信号とのうちの一方から他方へ交代させる前に必要とされる感知期間を決定する。
ステップ９２０：その所定期間の時間を定めるためにその決定された感知期間を使い、感知回路で電流を感知する。

図３２は、センス増幅器の増幅された出力の積分期間を較正するための基準センス増幅器の利用を示す流れ図である。
ステップ９３０：基準電流に関して電流を感知するための感知回路を設け、その感知回路は、その感知された電流が基準電流より大きいかあるいは小さいかにより、それぞれ第１または第２の電圧レベルを有する内部ノードを有し、所定の積分期間にわたってそれぞれ第１または第２の電圧レベルを増幅した後に第１の信号または第２の信号を出力する。
ステップ９４０：感知回路と実質的に同様の特性および動作条件を有する基準感知回路を設ける。
ステップ９４２：基準感知回路で基準電流を感知する。
ステップ９４４：その対応する内部ノードの電圧レベルを増幅する。
ステップ９４６：基準感知の出力が信号を第１の信号と第２の信号とのうちの一方から他方へ交代させる前に必要とされる積分期間を決定する。
ステップ９５０：その所定の積分期間の時間を定めるためにその決定された積分期間を使い、感知回路で電流を感知する。

このようにして、センス増幅器のグループは、電源、製造プロセスおよび他の環境因子の変動に敏感にならずに動作するように制御される。

本発明の種々の態様をある実施形態に関して説明したけれども、本発明が、添付されている特許請求の範囲の全範囲内においてその権利が保護されるべきであることが理解できよう。

不揮発性メモリセルの例を概略的に示す。 不揮発性メモリセルの例を概略的に示す。 不揮発性メモリセルの例を概略的に示す。 不揮発性メモリセルの例を概略的に示す。 不揮発性メモリセルの例を概略的に示す。 メモリセルのＮＯＲアレイの例を示す。 図１Ｄに示されているようなメモリセルのＮＡＮＤアレイの例を示す。 任意の時点でフローティングゲートが蓄積していることのできる４つの異なる電荷Ｑ１〜Ｑ４についてソース−ドレイン電流とコントロールゲート電圧との間の関係を示す。 行デコーダおよび列デコーダを介して読み出し／書き込み回路によりアクセス可能なメモリアレイの代表的な配置を概略的に示す。 本発明の一実施形態に従う、１ページのメモリセルを並行して読み出しプログラムするための読み出し／書き込み回路を有するメモリ素子を概略的に示す。 図６Ａに示されているメモリ素子の好ましい配置を示す。 接地までに有限の抵抗を有するソース線における電流に起因するソース電圧エラーの問題を示す。 ソース線電圧降下により引き起こされるメモリセルのしきい値電圧レベルにおけるエラーを示す。 ４状態メモリについての１ページのメモリセルの例としての個数分布を示す。 本発明の一実施形態に従う、ソース線バイアスを減ずるためのマルチパス感知方法を示す流れ図である。 本発明の好ましい実施形態に従う、マルチパスセンスモジュールを示す略図である。 図１０のマルチパスセンスモジュールの動作を示す流れ図である。 ３つの隣接するビット線とそれらの間の容量結合の効果とを示す。 ビット線間結合を減じながら感知を行う方法を示す流れ図である。 図１３Ａに示されている感知ステップのより詳しい実施形態を示す流れ図である。 本発明の種々の態様を実現する好ましいセンスモジュールを示す。 図１４に示されているセンスモジュールのためのタイミング図である。 隣接するフローティングゲート結合に起因するエラーを減ずるプログラミングおよび読み出しの方法を示す流れ図である。 図１６Ａに示されている進歩性のある好ましい実施形態を示す流れ図である。 そのアーキテクチャにおいてメモリセルの各行がメモリセルの左側ページおよび右側ページに編成されている点を除いて図６Ａおよび６Ｂに示されているものと同様のメモリアレイを示す。 センスモジュールの他の１つの好ましい実施形態を示す。 図１８に示されているセンスモジュールのためのタイミング図である。 図１８のセンスモジュールの動作を示す流れ図である。 センス増幅器の群のために基準制御信号を提供する基準センス増幅器を概略的に示す。 ＢＬＸおよびＳＴＢのような、２つの例としての基準制御信号を提供する基準センス増幅器を示す。 ＢＬＸ発生器の好ましい実施形態を示す。 センス増幅器の群の感知時間を制御するためのストローブ信号を発生させるための好ましいＳＴＢ発生器を概略的に示す。 低供給電圧で動作するのに特に適するセンスモジュールの他の１つの好ましい実施形態を示す。 図２４に示されているセンスモジュールのためのタイミング図である。 さらに他の１つの実施形態を示し、この実施形態では、供給電圧が所定のレベルより下がったときにだけ電圧シフト装置が動作可能にされる。 基準センス増幅器の他の好ましい実施形態を示す。 図２７に示されている基準センス増幅器のためのプリチャージ／クランプ回路をより詳細に示す。 図２７に示されている基準センス増幅器回路のセル電流識別器をより詳細に示す。 基準センス増幅器の動作を示す略タイミング図である。 基準センス増幅器のための制御ロジックの略機能ブロック図を示す。 センス増幅器の感知期間を較正するための基準センス増幅器の利用を示す流れ図である。 センス増幅器の増幅された出力の積分期間を較正するための基準センス増幅器の利用を示す流れ図である。

Claims (22)

1. 基準電流に関して電流を感知する方法であって、
   電流を感知するための感知回路を設けるステップであって、前記感知回路が感知されている電圧レベルを有する内部ノードを有し、前記感知された電圧レベルが電流と感知する期間とに依拠するステップと、
   所定の基準電圧に関して前記感知された電圧レベルを比較するステップと、
   前記感知された電圧レベルを所定の期間にわたって増幅した後に、前記感知された電圧レベルが前記所定の基準電圧より高いかあるいは低いかにより第１の信号レベルまたは第２の信号レベルのいずれかの出力を読み出すステップと、
   前記感知回路と実質的に同様の特性および動作条件を有する基準感知回路を設けるステップと、
   を含む基準電流に関して電流を感知する方法において、
   前記基準感知回路で前記基準電流を感知するステップと、
   前記基準感知回路の対応する内部ノードの対応する電圧レベルを増幅するステップと、
   前記基準感知回路の出力を第１の信号レベルから第２の信号レベルへ交代させるのに必要とされる充分な期間を決定するステップと、
   所定期間の時間を定めるために前記決定された充分な期間を使い、前記感知回路で前記電流を感知するステップと、
   を含むことを特徴とする方法。
2. 請求項１記載の方法において、
   前記感知回路は並行して動作する複数の同様の感知回路のうちの１つであり、前記決定された充分な期間は、前記複数の感知回路の各々の所定期間の時間を定めるために使われる方法。
3. 請求項１記載の方法において、
   前記電流を感知するステップは、
   感知する期間にわたってコンデンサを放電させるステップと、
   前記放電の結果として生じた電圧を所定の基準電圧と比較するステップと、
   を含む方法。
4. 請求項１記載の方法において、
   前記同様の動作条件は、温度を含む方法。
5. 請求項１記載の方法において、
   前記同様の動作条件は、電源を共有することを含む方法。
6. 請求項１記載の方法において、
   前記同様の動作条件は、同じ製造プロセスを受けることを含む方法。
7. 請求項１〜６のうちのいずれか記載の方法において、
   前記感知されている電流は、メモリ記憶ユニットの伝導電流である方法。
8. 請求項７記載の方法において、
   前記メモリ記憶ユニットは、複数のメモリ記憶ユニットのうちの１つである方法。
9. 請求項８記載の方法において、
   前記複数のメモリ記憶ユニットは、フラッシュＥＥＰＲＯＭである方法。
10. 請求項９記載の方法において、
    各メモリ記憶ユニットは、１ビットのデータを記憶する方法。
11. 請求項９記載の方法において、
    各メモリ記憶ユニットは、１ビットより多いデータを記憶する方法。
12. メモリであって、
    メモリセルと、
    前記メモリセルを通って流れる電流を基準電流に関して感知するための感知回路であって、前記感知回路が感知されている電圧レベルを有する内部ノードを有し、前記感知された電圧レベルが電流と感知する期間とに依拠するものである感知回路と、
    出力を作るために前記内部ノードの電圧を増幅する増幅器であって、前記出力が、前記感知された電圧レベルを所定の期間にわたって増幅した後に、前記感知された電圧レベルが所定の基準電圧より高いかあるいは低いかにより第１の信号レベルまたは第２の信号レベルのいずれかを有するものである増幅器と、を備え、
    前記所定期間は、前記感知回路と実質的に同様の特性および動作条件を有する基準感知回路により提供され、
    前記基準感知回路は、基準電流を感知し、かつ対応する内部ノードの対応する電圧レベルを増幅して、前記基準感知回路の出力を第１の信号レベルから第２の信号レベルへ交代させるのに必要とされる充分な期間を決定し、
    前記基準感知回路は、前記充分な期間により所定期間の時間を定めるメモリ。
13. 請求項１２記載のメモリにおいて、
    前記感知回路は並行して動作する複数の同様の感知回路のうちの１つであり、前記決定された充分な期間は、前記複数の感知回路の各々の前記所定期間の時間を定めるために使われるメモリ。
14. 請求項１２記載のメモリにおいて、
    前記感知回路は、
    前記電流が前記所定期間にわたって放電するコンデンサと、
    前記放電の結果として生じた電圧を所定の基準電圧と比較する比較器と、
    を含むメモリ。
15. 請求項１２記載のメモリにおいて、
    前記同様の動作条件は、温度を含むメモリ。
16. 請求項１２記載のメモリにおいて、
    前記同様の動作条件は、電源を共有することを含むメモリ。
17. 請求項１２記載のメモリにおいて、
    前記同様の動作条件は、同じ製造プロセスを受けることを含む方法。
18. 請求項１２〜１７のうちのいずれか記載のメモリにおいて、
    前記感知されている電流は、メモリ記憶ユニットの伝導電流であるメモリ。
19. 請求項１８記載のメモリにおいて、
    前記メモリ記憶ユニットは、複数のメモリ記憶ユニットのうちの１つであるメモリ。
20. 請求項１９記載のメモリにおいて、
    前記複数のメモリ記憶ユニットは、フラッシュＥＥＰＲＯＭであるメモリ。
21. 請求項２０記載のメモリにおいて、
    各メモリ記憶ユニットは、１ビットのデータを記憶するメモリ。
22. 請求項２０記載のメモリにおいて、
    各メモリ記憶ユニットは、１ビットより多いデータを記憶するメモリ。

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