CN104575606B - 一种带有自检测电路的读出电路及控制方法 - Google Patents
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Abstract
本发明涉及一种带有自检测电路的读出电路及控制方法，所述电路包括预充电电路和控制电路，所述预充电电路和所述控制电路连接于第一节点，用于对存储器单元进行充电，所述读出电路还包括检测电路，所述检测电路和所述预充电电路连接于所述第一节点；所述检测电路包括第三非门、第四非门、第一与非门、第六非门、第一触发器和第八非门；通过第三非门的反转来检测第一非门反转的这种方式，可以大大节省对第一节点A的充电时间，从而相应地减少整个电路的读取时间。同时还可以避免在预充电结束后，线路再出现充电的状态。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种带有自检测电路的读出电路及控制方法。
背景技术
电可擦可编程只读存储器(EEPROM，Electrically Erasable ProgrammableRead-Only Memory)作为一种掉电后数据不丢失的存储芯片，具有非挥发性、可字节擦除和编程速度快(<10ms)的优点，对EEPROM编程无需将EEPROM从系统中移出，从而使存储和刷新数据(或编程)非常方便、有效、可行。EEPROM还使得通过无线电或导线进行远距离编程成为可能，消除了EEPROM的紫外光透光窗口，封装成本低，而且测试简单，得到广泛应用。
读出电路是存储器设计中不可缺少的一部分，读出电路在很大程度上决定了存储器的读取时间这一重要参数。而存储器单元的电流会随着制造工艺的漂移而漂移，同时随着存储器位数的增多，读出电路的个数也相应增加，在整个芯片中分布得更广，也就更容易受到工艺制造过程中的一些不良影响。
现有的解决方案，如图1所示，M0为充电管，受信号预充电(Pre_charge)控制，当该读取电路开始工作时，预充电(Pre_charge)信号为一段低脉冲，此时电源电位VDD通过M0为第一节点A充电，使得第一节点A电位升高；随着第一节点A电位的升高，B点的电位逐渐降低，晶体管M3管子导通，此时第一节点A受到一个上拉电流的上拉作用，此电流的大小由M1和M2管决定；若此时解码到的EEPROM单元为擦写后的单元，即此单元的阈值开启电压很高，EEPROM单元中没有电流流过，则第一节点A电位为高，相应此时的Out为“1”；若解码到的EEPROM单元为编程后后的单元，即此单元的阈值开启电压很低，则EEPROM单元中有电流流过，将第一节点A的电压下拉，相应此时的Out为“0”，对应的时序图如图2所示。
所述读取电路虽然可以很好地控制对第一节点A的充电，但是由于在该读取电路中没有检测电路，容易造成误充电现象，而且该读取电路的充电速度较慢，将导致读取电路的读取速度慢，不能满足高度读取的需求，因此需要对现有的读取电路进行改进，以便消除上述弊端。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种带有自检测电路的读出电路，包括预充电电路和控制电路，所述预充电电路和所述控制电路连接于第一节点A，用于对存储器单元进行充电，其特征在于，所述读出电路还包括检测电路，所述检测电路和所述预充电电路连接于所述第一节点A；
所述检测电路包括第三非门X3、第四非门X4、第一与非门X5、第六非门X6、第一触发器X7和第八非门X8；
其中，所述第三非门X3的输入端连接于第一节点A，所述第三非门X3的输出端与所述第四非门X4的输出端连接于第三节点C，所述第四非门X4的输出端与第一触发器X7的时钟信号输入端连接于第四节点D，所述第一触发器X7的反相复位端连接于所述第八非门X8的输出端，所述第八非门X8的输入端连接于第一信号端，所述第一触发器X7的输出端QN连接于所述第一与非门X5的一输入端，所述第一与非门X5的另一输入端连接于第一读取端，所述第一与非门X5的输出端连接于所述第六非门X6的输入端，所述第一与非门X5还连接于所述第三节点C。
作为优选，所述第四非门X4的输出端连接于第一触发器X7时钟信号端CP。
作为优选，所述读出电路还包括重设电路，所述重设电路设置和所述预充电电路连接于第一节点A。
作为优选，所述重设电路包括第四晶体管M4，所述第四晶体管M4的源极连接于所述第一节点A，所述第四晶体管M4的源极的栅极连接于第一信号端，述第四晶体管M4的漏极接地。
作为优选，所述控制电路包括第一非门X1、第二与非门X2，其中所述第一非门X1的输入端连接于所述第一节点A，所述第一非门X1的输出端连接于所述第二与非门X2的一输入端，所述第二与非门X2的另一输入端连接于第一读取端，所述第二与非门X2的输出端连接于输出信号端。
作为优选，所述预充电电路包括充电晶体管M0，所述充电晶体管M0的源极连接于电源电位VDD，所述充电晶体管M0的漏极连接于所述第一节点A，所述充电晶体管M0的栅极连接于预充电信号。
作为优选，所述充电晶体管M0为P型或者N型充电管。
作为优选，所述预充电电路还包括第一晶体管M1、第二晶体管M2和第三晶体管M3；
其中，所述第一晶体管M1和所述第二晶体管M2组成镜像电路，所述第一晶体管M1的源极、所述第二晶体管M2的源极均连接于电源电位VDD，所述第一晶体管M1的栅极连接于所述第二晶体管M2的栅极，所述第一晶体管M1的漏极连接于所述第三晶体管M3的源极，所述第二晶体管M2的漏极连接于参考电流，所述第三晶体管M3的漏极连接于所述第一节点A，所述第三晶体管M3的栅极与所述第一非门X1的输出端连接于第二节点B。
本发明还提供了一种上述的电路的控制方法，包括：
步骤(1)将所述第一信号端置于高电平，所述预充电信号为低电平，充电晶体管M0关闭；
步骤(2)将所述第一信号端由高电平变为低电平，第一读取端的信号从低电平变为高电平，使得所述预充电电路进行充电的动作，以对所述存储器单元进行充电；
步骤(3)控制所述第一节点A的电位高于第三非门X3的反转电压V3，将预充电信号变为低电平，使得充电晶体管M0)关闭，完成预充电过程；
同时，降低所述第二节点B)的电位，从而使所述第三晶体管M3)导通，所述第一非门X1的反转电压为V1，控制V3>V1，以保证在所述第三晶体管M3导通之后再关闭充电晶体管M0。
作为优选，所述步骤(1)包括：
将所述第一信号端变为高电平，将第一节点A变为低电平，将所述第一触发器X7的输出端QN变为高电平，所述第一读取信号变为低电平，所述预充电信号变为低电平，使得充电晶体管M0关闭。
作为优选，所述步骤(2)包括：
作为优选，所述第一读取端的信号从低电平变为高电平，所述第一与非门X5三个输入端信号变为高电平，预充电信号变为高电平，使得充电晶体管M0开启，通过电源电位VDD为第一节点A充电。
作为优选，在充电过程中，将所述第四节点D由低电平变为高电平，将所述第一触发器X7的输出端QN端的电位由高电平变为低电平，将预充电信号锁定在低电平状态，避免在预充电结束后，线路再出现充电的状态。
作为优选，所述步骤(2)包括：
提高所述第一节点A电平，到达所述第三非门X3的反转电压V3，使得所述预充电信号变为低电平，使得充电晶体管M0关闭，预充电过程结束。
作为优选，所述步骤(3)包括：
将所述第一节点A电平提高至所述反转电压V1，第二节点B的电平降低，导致第三晶体管M3导通，使得所述第一节点A电平通过所述第一非门X1和所述第三晶体管M3被钳制住。
本发明中为了解决现有技术中存在的各种问题，对读取电路进行了改进，通过在读取电路中设置检测电路，实现对所述预充电过程的检测，通过第三非门X3的反转来检测第一非门X1反转的这种方式，可以大大节省对第一节点A的充电时间，从而相应地减少整个电路的读取时间。在整个充电过程中，第四节点D的电位从0到1，第一触发器X7的输出端QN端的电位从1到0，从而将预充电(Pre_charge)信号锁定在0状态，避免在预充电结束后，线路再出现充电的状态。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为现有技术中读取电路的电路图；
图2为现有技术中读取电路读取过程中的时序图；
图3为本发明一具体实施方式中的读取电路的电路图；
图4为本发明一具体实施方式中的读取过程中高电平的时序图；
图5为本发明一具体实施方式中的读取过程中低电平的时序图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
本发明为了解决现有技术中存在的问题，提供了一种带有自检测电路的读出电路，包括预充电电路和控制电路，所述预充电电路和所述控制电路连接于第一节点A，用于对存储器单元进行充电，所述读出电路还包括检测电路，所述检测电路和所述预充电电路连接于第一节点A；
所述检测电路包括第三非门X3、第四非门X4、第一与非门X5、第六非门X6、第一触发器X7和第八非门X8；
其中，所述第三非门X3的输入端连接于第一节点A，所述第三非门X3的输出端与所述第四非门X4的输出端连接于第三节点C，所述第四非门X4的输出端与第一触发器X7的时钟信号输入端连接于第四节点D，所述第一触发器X7的反相复位端连接于所述第八非门X8的输出端，所述第八非门X8的输入端连接于第一信号端，所述第一触发器X7的输出端QN连接于所述第一与非门X5的一输入端，所述第一与非门X5的另一输入端连接于第一读取端，所述第一与非门X5的输出端连接于所述第六非门X6的输入端，所述第一与非门X5还连接于所述第三节点C。
作为优选，所述第四非门X4的输出端连接于第一触发器X7时钟信号端CP。
作为优选，所述读出电路还包括重设电路，所述重设电路设置和所述预充电电路连接于第一节点。
其中，所述重设电路包括第四晶体管M4，所述第四晶体管M4的源极连接于所述第一节点A，所述第四晶体管M4的源极的栅极连接于第一信号端，述第四晶体管M4的漏极接地。
作为优选，所述控制电路包括第一非门X1、第二与非门X2，其中所述第一非门X1的输入端连接于所述第一节点A，所述第一非门X1的输出端连接于所述第二与非门X2的一输入端，所述第二与非门X2的另一输入端连接于第一读取端，所述第二与非门X2的输出端连接于输出信号端。
作为优选，所述预充电电路包括充电晶体管M0，所述充电晶体管M0的源极连接于电源电位VDD，所述充电晶体管M0的漏极连接于所述第一节点A，所述充电晶体管M0的栅极连接于预充电信号。
进一步，所述充电晶体管M0的选取，有P型和N型可选。对于P型的充电管，充电速度比较慢，充电电位最高可以到电源电位VDD；对于N型的充电管，充电速度比较快，充电电位最高到VDD-VthM0。作为优选，本发明中采用N型的充电管，以取得较快的读取速度。
进一步，所述预充电电路还包括第一晶体管M1、第二晶体管M2和第三晶体管M3；
其中，所述第一晶体管M1和所述第二晶体管M2组成镜像电路，所述第一晶体管M1的源极、所述第二晶体管M2的源极连接于电源电位VDD，所述第一晶体管M1的栅极连接于所述第二晶体管M2的栅极，所述第一晶体管M1的漏极连接于所述第三晶体管M3的源极，所述第二晶体管M2的漏极连接于参考电流，所述第三晶体管M3的漏极连接于所述第一节点A，所述第三晶体管M3的栅极与所述第一非门X1的输出端连接于第二节点B。
对于参考电流(Iref)的选择，要考虑到两个因素：读取时间和抗干扰能力。当Iref选取得较高时，抗干扰能力较强，但读Programmed Cell时的速度会下降；当Iref选取得较低时，电路的抗干扰能力会下降，但读Programmed Cell时的速度会提高，在本发明中，把Iref设计成可调节的，可通过实际测试结果选取最合适的Iref值。
所述电路的控制方法为：
步骤(1)将所述第一信号端置于高电平，所述预充电信号为低电平，充电晶体管M0关闭；
步骤(2)将所述第一信号端由高电平变为低电平，第一读取端的信号从低电平变为高电平，使得所述预充电电路进行充电的动作，以对所述存储器单元进行充电；
步骤(3)控制所述第一节点A的电位高于第三非门X3的反转电压V3，将预充电信号变为低电平，使得充电晶体管M0)关闭，完成预充电过程；
同时，降低所述第二节点B的电位，从而使所述第三晶体管M3导通，所述第一非门X1的反转电压为V1，控制V3>V1，以保证在所述第三晶体管M3导通之后再关闭充电晶体管M0。
其工作原理为：
当第一信号端PD_EN为高电平1，电路处于待机状态，此时第四晶体管M4将第一节点A下拉到0，第一触发器X7处于重设状态，第一触发器X7的输出端QN输出为1，此时由于第一读取信号为0，预充电(Pre_charge)信号为0，充电晶体管M0关闭。
当第一信号端信号从1转为0时，第一读取信号也相应地从0转为1，此时第一与非门X5的三个输入端信号都为1，预充电(Pre_charge)信号为1，充电晶体管M0开启，电源电位VDD透过充电晶体管M0为第一节点A充电。
随着第一节点A的逐渐升高，到达第三非门(第三反相器)X3的反转电压V3后，第三节点C点电平开始下降，当第三节点C下降到0时，预充电(Pre_charge)信号也变为0，这时充电晶体管M0关闭，预充电过程结束。
由于第一节点A的电位升高，当第一节点A的电位达到第一非门X1的反转电压V1后，第二节点B的电位随之降低，导致第三晶体管M3导通，上拉电流的大小由第一晶体管M1镜像第二晶体管M2的电流决定。
通过精确设计第三非门X3的反转电压V3和第一非门X1的反转电压V1，使得当第一节点A的电位刚过第一非门X1的反转点时，充电过程结束，并且第三晶体管M3打开，第一节点A的电位通过第一非门X1和第三晶体管M3被钳制住，为确保充电管关闭的时候，第三晶体管M3已经打开，可以取V3>V1。
由于第一非门X1和第三非门X3在版图上可以距离得非常近，电路结构也非常相似，所以V3和V1的值可以通过仿真设置得非常精确，在制造工艺上也不容易出现误差。
本发明中通过第三非门X3的反转来检测第一非门X1反转的这种方式，可以大大节省对第一节点A的充电时间，从而相应地减少整个电路的读取时间。在整个充电过程中，第四节点D的电位从0到1，第一触发器X7的输出端QN端的电位从1到0，从而将预充电(Pre_charge)信号锁定在0状态，避免在预充电结束后，线路再出现充电的状态。
当预充电过程结束后，第一节点A电位为高，此时若解码到的EEPROM为擦除过后的单元(Erased Cell)，由于擦除单元(Erased Cell)的开启电压很高，故此时该单元中可认为没有电流流过，第一节点A维持原状态，Out端输出1，读”1”的时序图如图4所示；
若解码到的EEPROM为编程之后的单元，由于编程后单元(Programed Cell)的开启电压较低，此时该单元中会通过一定的电流(8uA)左右，从而将第一节点A的电位拉低，Out输出为0，读“0”的时序图如图5所示。
由于电路在预充电结束后，第一节点A的电位被钳制在第一非门X1的反转点附近，当读取EEPROM单元时有电流流过时，第一节点A的电位会被降低，同时第三晶体管M3的栅极电压会升高，上拉电流会变小，相当于一个正反馈，能够加速读取动作，而且读取的时候和参考电流(Iref)，EEPROM单元的电流关系不大，这样就避免了电流随着制造工艺的漂移而带来的不良影响。当一个读周期结束后，第一信号端恢复为1，第一读取端信号恢复为0，整个电路被重置，为下一次进行读操作做好准备。
在传统的技术中，对第一节点A进行充电使用固定脉冲宽度的信号预充电(Pre_charge)，当读出电路的个数较多时，由于其在版图(Layout)上的分布会更广，将不可避免的受到一些制造工艺上的不良影响。在本发明中，预充电(Pre_charge)信号不再是一个固定脉冲宽度的信号，它由第三非门X3，第四非门X4，第六非门X6，第八非门X8，三输入第一与非门X5，第一触发器X7组成的电路产生。
当第一信号端从“1”变为“0”，第一读取端从“0”变为“1”时，电路开始进行充电的动作，当第一节点A的电位高于第三非门X3的反转电压V3时，第三节点C降为“0”，此时预充电(Pre_charge)信号为“0”，充电晶体管M0关闭，电路完成预充电的过程。与此同时，随着第一节点A电位的升高，第二节点B逐渐降低，第三晶体管M3(作为上拉管)开始导通，若第一非门X1的反转电压为V1，则当V3>V1时，即可保证在第三晶体管M3(作为上拉管)导通之后再关闭充电晶体管M0。由于第一非门X1和第三非门X3在版图上可以非常接近，这就最大限度的减小了制造工艺上可能带来的不良影响。
第四非门X4，第一触发器X7，第八非门X8组成的线路作用是当第一节点A完成预充电后，第一触发器的D端产生一个上升沿的信号，从而将第一触发器X7的输出端QN端置为“0”，此时可确保预充电(Pre_charge)信号在该读周期预充电完成之后一直为“0”，防止因第一节点A的变化而引起的误充电动作。在一个读周期结束后，第一触发器X7会被重新置位，为下一次读周期做好准备。
在电路设计中，只要保证第三非门X3的反转电压V3大于第一非门X1的反转电压V1，就可以使得电路顺利完成预充电的动作，这样就避免了设计一个固定脉冲宽度的充电信号产生电路，同时充电的时间取决于第三非门X3的反转电压，只要第一节点A冲电到第三非门X3反转电压，充电晶体管M0关闭(此时上拉管M3必然已经打开)，从而节省了充电时间，可以提高数据的读取速度。
本发明中为了解决现有技术中存在的各种问题，对读取电路进行了改进，通过在读取电路中设置检测电路，实现对所述预充电过程的检测，通过第三非门X3的反转来检测第一非门X1反转的这种方式，可以大大节省对第一节点A的充电时间，从而相应地减少整个电路的读取时间。在整个充电过程中，第四节点D的电位从0到1，第一触发器X7的输出端QN端的电位从1到0，从而将预充电(Pre_charge)信号锁定在0状态，避免在预充电结束后，线路再出现充电的状态。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (14)
1.一种带有自检测电路的读出电路，包括预充电电路和控制电路，所述预充电电路和所述控制电路连接于第一节点(A)，用于对存储器单元进行充电，其特征在于，所述读出电路还包括检测电路，所述检测电路和所述预充电电路连接于所述第一节点(A)；
所述检测电路包括第三非门(X3)、第四非门(X4)、第一与非门(X5)、第六非门(X6)、第一触发器(X7)和第八非门(X8)；
其中，所述第三非门(X3)的输入端连接于第一节点(A)，所述第三非门(X3)的输出端与所述第四非门(X4)的输入端连接于第三节点(C)，所述第四非门(X4)的输出端与第一触发器(X7)的时钟信号输入端连接于第四节点(D)，所述第一触发器(X7)的反相复位端连接于所述第八非门(X8)的输出端，所述第八非门(X8)的输入端连接于第一信号端，所述第一触发器(X7)的输出端(QN)连接于所述第一与非门(X5)的一输入端，所述第一与非门(X5)的另一输入端连接于第一读取端，所述第一与非门(X5)的输出端连接于所述第六非门(X6)的输入端，所述第一与非门(X5)的第三输入端还连接于所述第三节点(C)。
2.根据权利要求1所述的读出电路，其特征在于，所述读出电路还包括重设电路，所述重设电路设置和所述预充电电路连接于第一节点(A)。
3.根据权利要求2所述的读出电路，其特征在于，所述重设电路包括第四晶体管(M4)，所述第四晶体管(M4)的源极连接于所述第一节点(A)，所述第四晶体管(M4)的栅极连接于所述第一信号端，所述第四晶体管(M4)的漏极接地。
4.根据权利要求1所述的读出电路，其特征在于，所述控制电路包括第一非门(X1)、第二与非门(X2)，其中所述第一非门(X1)的输入端连接于所述第一节点(A)，所述第一非门(X1)的输出端连接于所述第二与非门(X2)的一输入端，所述第二与非门(X2)的另一输入端连接于所述第一读取端，所述第二与非门(X2)的输出端连接于输出信号端。
5.根据权利要求1所述的读出电路，其特征在于，所述预充电电路包括充电晶体管(M0)，所述充电晶体管(M0)的源极连接于电源电位(VDD)，所述充电晶体管(M0)的漏极连接于所述第一节点(A)，所述充电晶体管(M0)的栅极连接于预充电信号。
6.根据权利要求5所述的读出电路，其特征在于，所述第六非门(X6)的输出端连接于所述预充电信号。
7.根据权利要求5所述的读出电路，其特征在于，所述充电晶体管(M0)为P型或者N型充电管。
8.根据权利要求4所述的读出电路，其特征在于，所述预充电电路还包括第一晶体管(M1)、第二晶体管(M2)和第三晶体管(M3)；
其中，所述第一晶体管(M1)和所述第二晶体管(M2)组成镜像电路，所述第一晶体管(M1)的源极、所述第二晶体管(M2)的源极均连接于电源电位(VDD)，所述第一晶体管(M1)的栅极连接于所述第二晶体管(M2)的栅极，第二晶体管(M2)的栅极并进一步电连接于参考电流，所述第一晶体管(M1)的漏极连接于所述第三晶体管(M3)的源极，所述第二晶体管(M2)的漏极连接于所述参考电流，所述第三晶体管(M3)的漏极连接于所述第一节点(A)，所述第三晶体管(M3)的栅极与所述第一非门(X1)的输出端连接于第二节点(B)。
9.一种基于权利要求1-8之一所述的带有自检测电路的读出电路的控制方法，包括：
步骤(1)将所述第一信号端置于高电平，所述预充电电路包括充电晶体管(M0)，所述充电晶体管(M0)的栅极连接于预充电信号，所述预充电信号为低电平，充电晶体管(M0)关闭；
步骤(2)将所述第一信号端由高电平变为低电平，第一读取端的信号从低电平变为高电平，使得所述预充电电路进行充电的动作，以对所述存储器单元进行充电；
步骤(3)控制所述第一节点(A)的电位高于第三非门(X3)的反转电压V3，将预充电信号变为低电平，使得充电晶体管(M0)关闭，完成预充电过程；
同时，所述预充电电路包括第三晶体管(M3)，所述控制电路包括第一非门(X1)，所述第一非门(X1)的输出端连接于第二节点(B)，降低所述第二节点(B)的电位，从而使所述第三晶体管(M3)导通，所述第一非门(X1)的反转电压为V1，控制V3>V1，以保证在所述第三晶体管(M3)导通之后再关闭充电晶体管(M0)。
10.根据权利要求9所述的方法，其特征在于，所述步骤(1)包括：
将所述第一信号端变为高电平，将第一节点(A)变为低电平，将所述第一触发器(X7)的输出端(QN)变为高电平，所述第一读取端的信号变为低电平，所述预充电信号变为低电平，使得充电晶体管(M0)关闭。
11.根据权利要求9所述的方法，其特征在于，所述步骤(2)包括：
将所述第一信号端由高电平变为低电平，所述第一读取端的信号从低电平变为高电平，所述第一与非门(X5)三个输入端信号变为高电平，预充电信号变为高电平，使得充电晶体管(M0)开启，通过电源电位(VDD)为第一节点(A)充电。
12.根据权利要求11所述的方法，其特征在于，在充电过程中，将所述第四节点(D)由低电平变为高电平，将所述第一触发器(X7)的输出端(QN)的电位由高电平变为低电平，将预充电信号锁定在低电平状态，避免在预充电结束后，线路再出现充电的状态。
13.根据权利要求9所述的方法，其特征在于，所述步骤(2)包括：
提高所述第一节点(A)电平，到达所述第三非门(X3)的反转电压V3，使得所述预充电信号变为低电平，使得充电晶体管(M0)关闭，预充电过程结束。
14.根据权利要求9所述的方法，其特征在于，所述步骤(3)包括：
将所述第一节点(A)电平提高至所述反转电压V1，第二节点(B)的电平降低，导致第三晶体管(M3)导通，使得所述第一节点(A)电平通过所述第一非门(X1)和所述第三晶体管(M3)被钳制住。
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Denomination of invention: A readout circuit with self detection circuit and its control method Effective date of registration: 20231007 Granted publication date: 20180522 Pledgee: Bank of China Limited Wuxi Branch Pledgor: CSMC TECHNOLOGIES FAB2 Co.,Ltd. Registration number: Y2023980059915 |