TW201532051A - 半導體記憶體裝置及包含其之系統 - Google Patents

半導體記憶體裝置及包含其之系統 Download PDF

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Abstract

一種半導體記憶體裝置包含複數個堆疊在一基板之上並且與彼此串聯耦接的正常的記憶單元、複數個串聯耦接的選擇電晶體、以及一或多個耦接在所述複數個正常的記憶單元以及所述複數個選擇電晶體之間的虛設記憶單元，其中所述複數個選擇電晶體包含第一及第二選擇電晶體，並且所述第一選擇電晶體相鄰所述虛設記憶單元並且具有一比所述第二選擇電晶體低的臨界電壓。

Description

半導體記憶體裝置及包含其之系統
本發明的各種範例的實施例大致有關於一種電子裝置，並且更具體而言是有關於一種半導體記憶體裝置以及一種包含其之系統。
相關申請案之交互參照
本申請案主張2014年2月4日申請的韓國專利申請案號10-2014-0012682的優先權，所述申請案的整個揭露內容是以其整體被納入在此作為參考。
半導體記憶體裝置是利用例如矽(Si)、鍺(Ge)、砷化鎵(GaAs)或是磷化銦(InP)的半導體來加以體現。半導體記憶體裝置被分類成為揮發性記憶體裝置以及非揮發性記憶體裝置。
揮發性記憶體裝置在電源切斷時會失去所儲存的資料。揮發性記憶體裝置的例子包含靜態RAM(SRAM)、動態RAM(DRAM)以及同步DRAM(SDRAM)。非揮發性記憶體裝置可以保持所儲存的資料，而不論電源的通/斷狀況為何。非揮發性記憶體的例子包含唯讀記憶體(ROM)、遮罩ROM(MROM)、可程式化ROM(PROM)、可抹除的可程式化ROM(EPROM)、電性可抹除且可程式化ROM(EEPROM)、快閃記憶體、相變隨機存取記憶體 (PRAM)、磁性RAM(MRAM)、電阻性RAM(RRAM)以及鐵電RAM(FRAM)。快閃記憶體可被分類成為NOR型記憶體以及NAND型記憶體。
近來，為了改善在半導體記憶體裝置中的集積度，已經在具有一個三維的陣列結構的半導體記憶體裝置上進行研究。
本發明的範例實施例是針對於改善在包含一個三維的記憶單元陣列的半導體記憶體裝置中的程式化操作的可靠度。
根據本發明的一實施例的一種半導體記憶體裝置可包含複數個堆疊在一基板之上並且與彼此串聯耦接的正常的記憶單元、複數個串聯耦接的選擇電晶體、以及一或多個耦接在所述複數個正常的記憶單元以及所述複數個選擇電晶體之間的虛設(dummy)記憶單元，其中所述複數個選擇電晶體包含第一及第二選擇電晶體，並且所述第一選擇電晶體相鄰所述虛設記憶單元並且具有一比所述第二選擇電晶體低的臨界電壓。
所述第一選擇電晶體的臨界電壓可以是低於一接地電壓，並且所述第二選擇電晶體可具有一高於所述接地電壓的電壓。
所述第一選擇電晶體的臨界電壓可對應於一抹除狀態。
一單一電壓可以在一程式化操作期間施加至所述複數個選擇電晶體。
一低於施加至所述複數個正常的記憶單元的電壓的虛設字線電壓可以在所述程式化操作期間施加至所述一或多個虛設記憶單元，並且施加至所述複數個選擇電晶體的所述單一電壓可以是低於所述虛設字線電壓。
虛設字線電壓可以在一程式化操作期間施加至虛設記憶單 元，並且所述虛設字線電壓隨著對應的虛設記憶單元越靠近所述複數個選擇電晶體而降低。一低於所述虛設字線電壓的電壓可以施加至所述複數個選擇電晶體。
根據本發明的另一實施例的一種半導體記憶體裝置可包含 複數個堆疊在一基板之上並且串聯耦接的正常的記憶單元、複數個串聯耦接的選擇電晶體、以及一或多個耦接在所述複數個正常的記憶單元以及所述複數個選擇電晶體之間的虛設記憶單元，其中所述複數個選擇電晶體包含一第一選擇電晶體，並且所述第一選擇電晶體相鄰所述虛設記憶單元並且具有一低於一接地電壓的臨界電壓。
根據本發明的一實施例的一種程式化半導體記憶體裝置之 方法可包含施加一虛設字線電壓至所述虛設記憶單元；以及施加一低於所述虛設字線電壓的電壓至所述複數個選擇電晶體。
根據本發明的又一實施例的一種半導體記憶體裝置可包含 複數個堆疊在一基板之上的正常的記憶單元群組、一或多個形成在所述複數個正常的記憶單元群組上的虛設記憶單元群組、以及複數個依序形成在所述虛設記憶單元群組上的選擇電晶體群組，其中所述複數個選擇電晶體群組包含第一及第二選擇電晶體群組，並且所述第一選擇電晶體群組的選擇電晶體相鄰所述虛設記憶單元群組並且具有低於所述第二選擇電晶體群組的選擇電晶體的臨界電壓。
110‧‧‧記憶單元陣列
120‧‧‧位址解碼器
130‧‧‧電壓產生器
140‧‧‧讀取及寫入電路
150‧‧‧控制邏輯
DSTG1~DSTG3‧‧‧第一至第三汲極選擇電晶體群組
SSTG1~SSTG3‧‧‧第一至第三源極選擇電晶體群組
圖1是描繪一種半導體記憶體裝置的方塊圖；圖2是描繪一在圖1中所示的記憶單元陣列的方塊圖；圖3是描繪一在圖2中所示的記憶體區塊的電路圖；圖4是描繪一在圖2中所示的記憶體區塊的電路圖；圖5是展示根據本發明的一實施例的選擇電晶體的臨界電壓狀態的表；圖6是描繪一種設定選擇電晶體以具有在圖5中所示的臨界電壓狀態的方法的流程圖；圖7描繪在一種根據本發明的一實施例的一半導體記憶體裝置的程式化方法中被施加至選擇線的電壓；圖8是描繪一單元串的一通道層在一圖7中所示的程式化操作期間的一電位分布的圖；圖9是描繪當相鄰一虛設記憶單元的靠近的選擇電晶體具有一程式化狀態時的一通道層的一電位分布的圖；圖10是描繪當圖8中所示的一第一汲極選擇電晶體以及一第三源極選擇電晶體被虛設記憶單元所替換時的一通道層的一電位分布的圖；圖11是描繪一種包含一在圖1中所示的半導體記憶體裝置的記憶體系統的方塊圖；圖12是描繪一在圖11中所示的記憶體系統的一應用例子的方塊圖；以及圖13是描繪一種包含一在圖12中所示的記憶體系統的計算系統的方塊圖。
在以下，本發明的各種範例的實施例將會參考所附的圖式來 加以詳細地描述。所述圖式是被提供以使得所述技術中具有通常技能者能夠根據本發明的範例實施例來製造及利用本發明。
在整個揭露內容中，元件符號直接對應到在本發明的各種圖 及實施例中相似編號的部件。亦應注意的是，在此說明書中，"連接/耦接"是指一構件不只是直接耦接另一構件，而且亦指透過一中間的構件以間接耦接另一構件。此外，只要不是有明確地說，一單數形可包含複數形，並且反之亦然。
應該容易理解到的是，在本揭露內容中的"上"以及"之上"的 意義應該以最廣的方式解釋，使得"上"不只表示在某物"正上方"，而且亦表示一中間的特點或是一層介於其間的在某物"上"，並且"之上"不只表示在某物的頂端正上方，而且亦表示一中間的特點或是一層介於其間的在某物的頂端上。
圖1是描繪一種半導體記憶體裝置100的方塊圖。
參照圖1，所述半導體記憶體裝置100可包含一記憶單元陣列110、一位址解碼器120、一電壓產生器130、一讀取及寫入電路140以及一控制邏輯150。
所述記憶單元陣列110可以透過列線RL來耦接至位址解碼器120。所述記憶單元陣列110可以透過位元線BL來耦接至讀取及寫入電路140。
所述記憶單元陣列110可包含複數個記憶體區塊。所述記憶體區塊的每一個可包含複數個單元串。所述單元串的每一個可包含複數個 堆疊在一基板之上的記憶單元。根據一實施例，所述複數個記憶單元可以是非揮發性記憶單元。根據一實施例，所述複數個記憶單元的每一個可以是一單一位準的單元、或是一多位準的單元。所述記憶單元陣列110將會在以下參考圖2至4來加以詳細地描述。
所述位址解碼器120可以透過列線RL來耦接至記憶單元陣 列110。所述列線RL可包含汲極選擇線、字線、源極選擇線以及一共同的源極線。根據一實施例，所述列線RL可進一步包含一選擇線。
所述位址解碼器120可以在控制邏輯150的控制下驅動列線RL。所述位址解碼器120可以從控制邏輯150接收一位址ADDR。
根據一實施例，在一程式化操作以及一讀取操作期間，所述位址ADDR可包含一區塊位址以及一列位址。所述位址解碼器120可以解碼在接收到的位址ADDR中的區塊位址。所述位址解碼器120可以根據經解碼的區塊位址來選擇單一記憶體區塊。所述位址解碼器120可以解碼在接收到的位址ADDR中的列位址。所述位址解碼器120可以響應於經解碼的列位址來施加一由電壓產生器130所提供的程式化電壓至所選的記憶體區塊的一所選的字線，並且響應於經解碼的列位址以施加一由電壓產生器130所提供的通過電壓至所選的記憶體區塊的未被選擇的字線。
根據一實施例，在一抹除操作期間，所述位址ADDR可包含區塊位址。在一抹除電壓Vers從所述電壓產生器130被施加至記憶單元陣列110時，所述位址解碼器120可以解碼區塊位址，並且根據經解碼的區塊位址來選擇單一記憶體區塊。例如，當所述抹除電壓Vers從電壓產生器130被施加至記憶單元陣列110時，所述位址解碼器120可以施加一接地電 壓到耦接至所選的記憶體區塊的字線，並且透過所述列線RL來浮接汲極選擇線以及源極選擇線，以便於抹除內含在所選的記憶體區塊中的記憶單元。
根據一實施例，在所述抹除操作期間，位址ADDR可進一 步包含列位址。當所述抹除電壓Vers被施加至記憶單元陣列110時，所述位址解碼器120可以解碼區塊位址及列位址、響應於經解碼的區塊位址來選擇單一記憶體區塊、以及響應於經解碼的列位址來選擇在所選的記憶體區塊中的字線。例如，當所述抹除電壓Vers從電壓產生器130被施加至記憶單元陣列110時，所述位址解碼器120可以施加接地電壓至在所選的記憶體區塊中的所選的字線，並且浮接未被選擇的字線、汲極選擇線以及源極選擇線，以便於抹除電耦接至所選的字線的記憶單元。
所述位址解碼器120可包含一區塊解碼器、一列解碼器以及 一位址緩衝器。
所述電壓產生器130可以根據一被提供至半導體記憶體裝 置100的外部電壓來產生並且施加複數個電壓。所述電壓產生器130可以藉由控制邏輯150來加以控制。
根據一實施例，所述電壓產生器130可包含一調節所述外部 電壓以產生一電源電壓的電路。根據一實施例，所述電壓產生器130可包含複數個接收所述電源電壓的泵送(pumping)電容器，並且藉由選擇所述複數個泵送電容器來產生複數個電壓。在所述複數個電壓中的抹除電壓Vers可被傳輸至記憶單元陣列110以及所選的記憶體區塊的單元串。所述複數個電壓的其它電壓可被傳輸至位址解碼器120。
所述讀取及寫入電路140可以透過位元線BL來耦接至記憶 單元陣列110。所述讀取及寫入電路140可以在控制邏輯150的控制下運作。
在抹除操作期間，所述讀取及寫入電路140可以浮接位元線BL。在程式化操作及讀取操作期間，所述讀取及寫入電路140可以執行和半導體記憶體裝置100的一輸入/輸出緩衝器(未繪出)的資料通訊。
根據一實施例，所述讀取及寫入電路140可包含頁緩衝器(或是頁暫存器)以及一行選擇電路。
所述控制邏輯150可以耦接至位址解碼器120、電壓產生器130、以及讀取及寫入電路140。所述控制邏輯150可以從一外部的裝置或是半導體記憶體裝置100的一輸入/輸出緩衝器(未繪出)接收一控制信號CTRL以及位址ADDR。所述控制邏輯150可以響應於控制信號CTRL來控制半導體記憶體裝置100的一般操作。所述控制邏輯150可以提供位址ADDR至位址解碼器120。
所述半導體記憶體裝置100可進一步包含一輸入/輸出緩衝器(未繪出)。所述輸入/輸出緩衝器可以從外部接收控制信號CTRL及位址ADDR，並且傳輸所述控制信號CTRL及位址ADDR至控制邏輯150。此外，所述輸入/輸出緩衝器可以傳輸外部接收到的資料DATA至讀取及寫入電路140，並且從讀取及寫入電路140向外部傳輸資料DATA。
根據一實施例，所述半導體記憶體裝置100可以是一快閃記憶體裝置。
圖2是描繪在圖1中所示的記憶單元陣列110的方塊圖。
參照圖2，所述記憶單元陣列110可包含複數個記憶體區塊BLK1至BLKz。所述記憶體區塊BLK1至BLKz的每一個可包含複數個堆疊 在基板之上的記憶單元。這些記憶單元可以是配置在一+X方向、一+Y方向以及一+Z方向上。所述記憶體區塊的結構將會參考圖3及4來加以詳細地描述。
圖3是描繪在圖2中所示的記憶體區塊BLK1至BLKz中的 一個，例如是一第一記憶體區塊BLK1的一實施例的電路圖。
參照圖3，所述第一記憶體區塊BLK1可包含複數個單元串 CS11至CS1m以及CS21至CS2m。所述單元串CS11至CS1m以及CS21至CS2m的每一個可以延伸在+Z方向上。所述單元串CS11至CS1m以及CS21至CS2m的每一個可包含堆疊在+Z方向上的第一至第三源極選擇電晶體SST1至SST3、第一及第二虛設記憶單元DMC1及DMC2、第一至第n正常的記憶單元NMC1至NMCn、第三及第四虛設記憶單元DMC3及DMC4、以及第一至第三汲極選擇電晶體DST1至DST3。所述選擇電晶體SST1至SST3以及DST1至DST3、虛設記憶單元DMC1至DMC4、以及正常的記憶單元NMC1至NMCn可具有彼此實質類似的結構。例如，所述選擇電晶體SST1至SST3及DST1至DST3、虛設記憶單元DMC1至DMC4以及正常的記憶單元NMC1至NMCn的每一個可包含耦接至一對應的列線的一通道層、一穿隧絕緣層、一電荷儲存層、以及一阻擋絕緣層。
每個單元串的第一至第三源極選擇電晶體SST1至SST3可 以串聯耦接在所述虛設記憶單元DMC1及DMC2以及共同的源極線CSL之間。位在相同高度的源極選擇電晶體可以耦接至相同的源極選擇線。例如，所述單元串CS11至CS1m以及CS21至CS2m的第一源極選擇電晶體SST1可以耦接至第一源極選擇線SSL1。所述單元串CS11至CS1m以及CS21至 CS2m的第二源極選擇電晶體SST2可以耦接至第二源極選擇線SSL2。所述單元串CS11至CS1m以及CS21至CS2m的第三源極選擇電晶體SST3可以耦接至第三源極選擇線SSL3。
每個單元串的第一及第二虛設記憶單元DMC1及DMC2可 以串聯耦接在所述正常的記憶單元NMC1至NMCn以及源極選擇電晶體SST1至SST3之間。位在相同高度的虛設記憶單元可以耦接至相同的虛設字線。例如，所述單元串CS11至CS1m以及CS21至CS2m的第一及第二虛設記憶單元DMC1及DMC2分別可以耦接至第一及第二虛設字線DWL1及DWL2。
每個單元串的第一至第n正常的記憶單元NMC1至NMCn 可以串聯耦接在所述第一及第二虛設記憶單元DMC1及DMC2以及所述第三及第四虛設記憶單元DMC3及DMC4之間。位在相同高度的正常的記憶單元可以形成單一正常的記憶單元群組，並且可以耦接至相同的正常的字線。例如，所述單元串CS11至CS1m以及CS21至CS2m的第一至第n正常的記憶單元NMC1至NMCn分別可以耦接至第一至第n正常的字線NWL1至NWLn。
每個單元串的第三及第四虛設記憶單元DMC3及DMC4可 以串聯耦接在所述汲極選擇電晶體DST1至DST3以及所述正常的記憶單元NMC1至NMCn之間。例如，所述第三及第四虛設記憶單元DMC3及DMC4分別可以耦接至所述第三及第四虛設字線DWL3及DWL4。
每個單元串的第一至第三汲極選擇電晶體DST1至DST3可 以串聯耦接在所述對應的位元線以及虛設記憶單元DMC3及DMC4之間。 位在相同高度而且在相同的列(+X方向)中的單元串的汲極選擇電晶體可以耦接至相同的汲極選擇線。在不同的列中位在相同高度的單元串的汲極選擇電晶體可以耦接至不同的汲極選擇線。
例如，在一第一列中的單元串CS11至CS1m的每一個的第 一汲極選擇電晶體DST1可以耦接至一第一汲極選擇線DSL1_1。在所述第一列中的單元串CS11至CS1m的每一個的第二汲極選擇電晶體DST2可以耦接至一第二汲極選擇線DSL2_1。在所述第一列中的單元串CS11至CS1m的每一個的第三汲極選擇電晶體DST3可以耦接至一第三汲極選擇線DSL3_1。在一第二列中的單元串CS21至CS2m的每一個的第一汲極選擇電晶體DST1可以耦接至一第一汲極選擇線DSL1_2。在所述第二列中的單元串CS21至CS2m的每一個的第二汲極選擇電晶體DST2可以耦接至一第二汲極選擇線DSL2_2。在所述第二列中的單元串CS21至CS2m的每一個的第三汲極選擇電晶體DST3可以耦接至一第三汲極選擇線DSL3_2。
圖4是描繪在圖2中所示的記憶體區塊BLK1至BLKz中的 一個，例如是第一記憶體區塊BLK1'的另一實施例的電路圖。
參照圖4，所述第一記憶體區塊BLK1'可包含單元串CS11' 至CS1m'以及CS21'至CS2m'。例如，所述單元串CS11'至CS1m以及CS21'至CS2m'的每一個可以被形成為一U形。所述單元串CS11'至CS1m'以及CS21'至CS2m'的每一個可包含第一至第三源極選擇電晶體SST1至SST3、第一至第四虛設記憶單元DMC1至DMC4、第一至第n正常的記憶單元NMC1至NMCn、一管線(pipe)電晶體PT、以及第一至第三汲極選擇電晶體DST1至DST3。
每個單元串的第一至第三源極選擇電晶體SST1至SST3可 以耦接在所述共同的源極線CSL以及所述第一及第二虛設記憶單元DMC1及DMC2之間。
位在相同高度的源極選擇電晶體可以耦接至相同的源極選 擇線。例如，每個單元串的第一至第三源極選擇電晶體SST1至SST3分別可以耦接至所述第一至第三源極選擇線SSL1至SSL3。
每個單元串的第一及第二虛設記憶單元DMC1及DMC2可 以耦接在所述源極選擇電晶體SST1至SST3以及正常的記憶單元NMC1至NMCp之間，並且其閘極可以耦接至所述第一及第二虛設字線DWL1及DWL2。
每個單元串的第一至第n正常的記憶單元NMC1至NMCn 可以耦接在所述第一及第二虛設記憶單元DMC1及DMC2以及所述第三及第四虛設記憶單元DMC3及DMC4之間。
所述第一至第n正常的記憶單元NMC1至NMCn可被分成 第一至第p正常的記憶單元NMC1至NMCp、以及第p+1至第n正常的記憶單元NMCp+1至NMCn。所述第一至第p正常的記憶單元NMC1至NMCp的群組以及所述第p+1至第n正常的記憶單元NMCp+1至NMCn的群組可以透過所述管線電晶體PT來彼此耦接。所述第一至第p正常的記憶單元NMC1至NMCp可以依序地配置在-Z方向上，並且可以耦接在所述第一及第二虛設記憶單元DMC1及DMC2以及所述管線電晶體PT之間。所述第p+1至第n正常的記憶單元NMCp+1至NMCn可以依序地配置在+Z方向上，並且可以串聯耦接在所述管線電晶體PT以及所述第三及第四虛設記憶單元 DMC3及DMC4之間。所述第一至第n正常的記憶單元NMC1至NMCn的閘極分別可以耦接至所述第一至第n正常的字線NWL1至NWLn。
每個單元串的管線電晶體PT的一閘極可以耦接至一管線的 線PL。
所述單元串的每一個的第三及第四虛設記憶單元DMC3及 DMC4可以耦接在所述汲極選擇電晶體DST1至DST3以及所述第p+1至第n正常的記憶單元NMCp+1至NMCn之間，並且其閘極可以耦接至所述第三及第四虛設字線DWL3及DWL4。
每個單元串的第一至第三汲極選擇電晶體DST1至DST3可 以串聯耦接在一對應的位元線以及所述第三及第四虛設記憶單元DMC3及DMC4之間。位在相同高度而且在相同的列(+X方向)中的單元串的汲極選擇電晶體可以耦接至相同的汲極選擇線。
除了所述記憶體區塊BLK1'在每個單元串中進一步包含所 述管線選擇電晶體PT之外，在圖4中所示的記憶體區塊BLK1'可具有一實質類似在圖3中所示的記憶體區塊BLK1的等效電路。
圖5是展示根據本發明的一實施例的選擇電晶體SST1至 SST3以及DST1至DST3的臨界電壓狀態的表。例如，在所述表中，一第一源極選擇電晶體群組SSTG1可以指出在圖3及4中所示的個別的單元串的第一源極選擇電晶體SST1。一第二源極選擇電晶體群組SSTG2可以指出在圖3及4中所示的個別的單元串的第二源極選擇電晶體SST2。一第三源極選擇電晶體群組SSTG3可以指出在圖3及4中所示的個別的單元串的第三源極選擇電晶體SST3。一第一汲極選擇電晶體群組DSTG1可以指出在圖3 及4中所示的個別的單元串的第一汲極選擇電晶體DST1。一第二汲極選擇電晶體群組DSTG2可以指出在圖3及4中所示的個別的單元串的第二汲極選擇電晶體DST2。一第三汲極選擇電晶體群組DSTG3可以指出在圖3及4中所示的個別的單元串的第三汲極選擇電晶體DST3。
參照圖5，所述第一源極選擇電晶體群組SSTG1的源極選擇 電晶體可具有比所述第三源極選擇電晶體群組SSTG3的臨界電壓較高的臨界電壓。例如，所述第一源極選擇電晶體群組SSTG1的源極選擇電晶體可具有一程式化狀態PGMS。所述程式化狀態PGMS可對應於一高於一接地電壓且低於一電源電壓的臨界電壓。
所述第二源極選擇電晶體群組SSTG2的源極選擇電晶體可 具有所述程式化狀態PGMS。
所述第三源極選擇電晶體群組SSTG3的源極選擇電晶體可 具有比所述第一及第二源極選擇電晶體群組SSTG1及SSTG2的臨界電壓較低的臨界電壓。根據一實施例，所述第三源極選擇電晶體群組SSTG3的源極選擇電晶體可具有低於一接地電壓的臨界電壓，例如是一抹除狀態ERSS。換言之，一相鄰一虛設記憶單元的靠近的源極選擇電晶體群組可具有比另一源極選擇電晶體群組較低的臨界電壓。
所述第一汲極選擇電晶體群組DSTG1的汲極選擇電晶體可 具有比所述第二及第三汲極選擇電晶體群組DSTG2及DSTG3的臨界電壓較低的臨界電壓。根據一實施例，所述第一汲極選擇電晶體群組DSTG1的汲極選擇電晶體可具有低於一接地電壓的臨界電壓，例如是所述抹除狀態ERSS。換言之，一相鄰一虛設記憶單元的靠近的汲極選擇電晶體群組可具 有比另一汲極選擇電晶體群組較低的臨界電壓。
所述第二及第三汲極選擇電晶體群組DSTG2及DSTG3的汲 極選擇電晶體可具有比所述第一汲極選擇電晶體群組DSTG1的臨界電壓較高的臨界電壓，例如是所述程式化狀態PGMS。
圖6是描繪一種設定選擇電晶體以具有在圖5中所示的臨界 電壓狀態的方法的流程圖。
參照圖6，參考圖1至4所述的記憶單元陣列110可在步驟 S110加以設置。換言之，所述第一至第三源極選擇電晶體SST1至SST3、第一及第二虛設記憶單元DMC1及DMC2、正常的記憶單元NMC1至NMCn、第三及第四虛設記憶單元DMC3及DMC4、以及第一至第三汲極選擇電晶體DST1至DST3可加以設置。
一相鄰一虛設記憶單元的靠近的選擇電晶體可在步驟S120 被設定，以具有比一遠離所述虛設記憶單元的遠的選擇電晶體較低的臨界電壓。根據一實施例，所述靠近的選擇電晶體可被設定以具有一低於一接地電壓的臨界電壓，例如是所述抹除狀態ERSS，並且所述遠的選擇電晶體可被設定以具有一高於所述接地電壓的臨界電壓，例如是所述程式化狀態PGMS。
例如，當一具有一高電壓位準的抹除電壓Vers從所述電壓 產生器130被施加至記憶單元陣列110的一基板(未繪出)時，接地電壓可以施加至所述選擇線SSL1至SSL3、DSL1_1至DSL3_1及DSL1_2至DSL3_2、虛設字線DWL1至DWL4、以及正常的字線NWL1至NWLn。例如，所述位元線BL1至BLm可加以浮接。施加至所述基板的抹除電壓Vers可以透過 共同的源極線CSL而被傳輸至所述選擇電晶體SST1至SST3以及DST1至DST3的通道層。所述選擇電晶體SST1至SST3以及DST1至DST3的臨界電壓可被降低一介於所述通道層以及選擇線SSL1至SSL3、DSL1_1至DSL3_1及DSL1_2至DSL3_2之間的電壓差。藉由重覆這些操作，所述選擇電晶體SST1至SST3以及DST1至DST3可具有相對低的臨界電壓，例如是在所述抹除狀態ERSS中的臨界電壓。接著，例如是所述第二及第三源極選擇電晶體SST2及SST3以及所述第一及第二汲極選擇電晶體DST1及DST2的遠的選擇電晶體可被程式化以具有高於所述接地電壓的臨界電壓。
在另一例子中，當所述抹除電壓Vers從電壓產生器130被 施加至所述記憶單元陣列110的基板時，接地電壓可以施加到耦接至所述靠近的選擇電晶體的選擇線，例如是耦接至所述選擇電晶體SST3及DST1的選擇線SSL3、DSL1_1及DSL1_2。在另一方面，耦接至包含所述遠的選擇電晶體的其它電晶體的選擇線，例如是所述選擇線SSL1、SSL2、DSL2及DSL3、虛設字線DWL1至DWL4、以及正常的字線NWL1至NWLn可加以浮接。因此，只有所述靠近的選擇電晶體SST3及DST1的臨界電壓可被降低。藉由重覆這些操作，所述靠近的選擇電晶體SST3及DST1可具有相對低的臨界電壓。
此外，根據各種實施例的靠近的選擇電晶體SST3及DST1 可被設定以具有低於所述接地電壓的臨界電壓。
根據一實施例，步驟S120可以在所述半導體記憶體裝置110 的製造後的一測試操作期間加以執行。
圖7描繪在一種所述半導體記憶體裝置100的程式化方法的 期間施加至所述選擇線SSL1至SSL3以及DSL1_1至DSL3_1的電壓。在圖7中，耦接至所述選擇電晶體SST1至SST3以及DST1至DST3的選擇線SSL1至SSL3以及DSL1_1至DSL3_1具有在圖5中所示的臨界電壓狀態。
參照圖3、4及7，在所述程式化操作期間，所述位址解碼 器120可以將所述選擇線SSL1至SSL3以及DSL1_1至DSL3_1偏壓至接地電壓GND。分別耦接至所述選擇線SSL1至SSL3以及DSL1_1至DSL3_1的選擇電晶體SST1至SST3以及DST1至DST3可被關斷。因此，包含所述關斷的選擇電晶體SST1至SST3以及DST1至DST3、或是耦接至所述選擇線SSL1至SSL3以及DSL1_1至DSL3_1的單元串CS11至CS1m可以是與所述位元線BL1至BLm以及共同的源極線CSL電性隔離開的，並且可加以浮接。換言之，包含所述關斷的選擇電晶體SST1至SST3以及DST1至DST3、或是耦接至所述選擇線SSL1至SSL3以及DSL1_1至DSL3_1的單元串CS11至CS1m可以未被選擇。因此，當一正電壓被施加至所述字線NWL1至NWLn以及DWL1至DWL4時，所述單元串CS11至CS1m的通道層CHN的電壓可被升壓，此將會參考圖8來加以描述。
圖7描繪一被施加至在所述汲極選擇線DSL1_1至DSL3_1以及DSL1_2至DSL3_2中的未被選擇的汲極選擇線DSL1_1至DSL3_1的電壓。一電源電壓可以施加至所選的汲極選擇線DSL1_2至DSL3_2(未繪出)。所述電源電壓可以是高於所述汲極選擇電晶體DST1至DST3的臨界電壓。因此，耦接至所選的汲極選擇線DSL1_2至DSL3_2的汲極選擇電晶體DST1至DST3可被導通。包含所述導通的汲極選擇電晶體DST1至DST3、或是耦接至所選的汲極選擇線DSL1_2至DSL3_2的單元串CS21至CS2m可以電 耦接至所述位元線BL1至BLm。換言之，包含所述導通的汲極選擇電晶體DST1至DST3、或是耦接至所選的汲極選擇線DSL1_2至DSL3_2的單元串CS21至CS2m可被選擇。
參照回圖7，在一第一時間點t1，所述位址解碼器120可以 將第一及第四虛設字線DWL1及DWL4偏壓至一第一虛設字線電壓Vdummy1，並且將所述第二及第三虛設字線DWL2及DWL3偏壓至一第二虛設字線電壓Vdummy2。
所述第一虛設字線電壓Vdummy1可以是低於所述第二虛設 字線電壓Vdummy2。換言之，施加至相對較接近所述選擇電晶體SST1至SST3以及DST1至DST3的虛設記憶單元DMC1及DMC4的電壓Vdummy1可以是低於施加至相對較遠離所述源極選擇電晶體SST1至SST3以及DST1至DST3的虛設記憶單元DMC2及DMC3的電壓Vdummy2。
同時，所述位址解碼器120可以將所述正常的字線NWL1 至NWLn中的一所選的正常的字線NWLS以及未被選擇的正常的字線NWLUS偏壓至一通過電壓Vpass。所述通過電壓Vpass可以是高於虛設字線電壓Vdummy1及Vdummy2。
接著，在一第二時間點t2，所述位址解碼器120可以將未被 選擇的正常的字線NWLUS維持至所述通過電壓，並且將所選的正常的字線NWLS偏壓至一具有一高電壓位準的程式化電壓Vpgm。
因此，所述通道層CHN的電壓可以從所述單元串CS11至 CS1m的每一個中的串的中間的電晶體至串的尾端的電晶體，例如是所述正常的記憶單元NMC1至NMCn、虛設記憶單元DMC1至DMC4以及選擇電 晶體SST1至SST3以及DST1至DST3依序地降低，此將會參考圖8來加以詳細地描述。
在一第三時間點t3，所選的正常的字線NWLS可以從所述 程式化電壓Vpgm被放電至所述通過電壓Vpass。在一第四時間點t4，所述虛設字線DWL1至DWL4以及所述正常的字線NWL1至NWLn可以從所述通過電壓Vpass被放電至接地電壓GND，並且所述程式化操作可加以完成。
圖8描繪所述單元串CS11至CS1m中的一個的通道層CHN 在圖7中所示的程式化操作期間的電位分布。圖8展示所述單元串包含具有在圖5中所示的臨界電壓狀態的選擇電晶體SST1至SST3以及DST1至DST3。
參照圖3、4、7及8，所述遠的選擇電晶體的通道層CHN 的電壓可以維持在一參考電壓Vref，並且所述靠近的選擇電晶體的通道層CHN可具有一高於所述參考電壓Vref的電壓。
所述通道層CHN可以使得一施加至對應的選擇電晶體或是 一記憶單元的電壓減去所述對應的選擇電晶體或是記憶單元的一臨界電壓。相同的電壓，亦即接地電壓GND可以分別透過所述選擇線SSL1至SSL3以及DSL1_1至DSL3_1來施加至所述選擇電晶體SST1至SST3以及DST1至DST3。然而，由於所述選擇電晶體SST1至SST3以及DST1至DST3根據與所述虛設記憶單元的距離而具有各種的臨界電壓，因此所述選擇電晶體SST1至SST3以及DST1至DST3的每一個的通道層CHN的電位可以根據與對應的虛設記憶單元的距離來變化。
所述第一及第二源極選擇電晶體SST1及SST2或是遠的源 極選擇電晶體可具有所述程式化狀態PGMS。當接地電壓GND透過所述第一及第二源極選擇線SSL1及SSL2而被施加時，所述第一及第二源極選擇電晶體SST1及SST2的通道層CHN可以具有接地電壓GND減去對應於所述程式化狀態PGMS的臨界電壓，例如是所述參考電壓Vref。
所述第三源極選擇電晶體SST3或是靠近的源極選擇電晶體 可具有所述抹除狀態ERSS。當接地電壓GND透過所述第三源極選擇線SSL3被施加時，所述第三源極選擇電晶體SST3的通道層CHN可以具有接地電壓GND減去對應於所述抹除狀態ERSS的臨界電壓，例如是一高於所述參考電壓Vref的電壓。
所述第二及第三汲極選擇電晶體DST2及DST3或是遠的汲 極選擇電晶體可具有所述程式化狀態PGMS。所述第一及第四汲極選擇電晶體DST1及DST4或是靠近的汲極選擇電晶體可具有所述抹除狀態ERSS。 接地電壓GND亦可以施加至所述第一至第三汲極選擇電晶體DST1至DST3。所述第一汲極選擇電晶體DST的通道層CHN可以具有接地電壓GND減去對應於所述抹除狀態ERSS的臨界電壓，例如是一高於所述參考電壓Vref的電壓。所述第二及第三汲極選擇電晶體DST2及DST3的通道層CHN可以具有接地電壓GND減去對應於所述程式化狀態PGMS的臨界電壓，例如是所述參考電壓Vref。
如同以上所揭露的，施加至相對較靠近所述選擇電晶體 SST1至SST3以及DST1至DST3的虛設記憶單元DMC1及DMC4的電壓Vdummy1可以是低於施加至相對較遠離所述源極選擇電晶體SST1至SST3以及DST1至DST3的虛設記憶單元DMC2及DMC3的電壓Vdummy2。於 是，施加至所述第一及第四虛設字線DWL1及DWL4的第一虛設字線電壓Vdummy1可以是低於施加至所述第二及第三虛設字線DWL2及DWL3的第二虛設字線電壓Vdummy2。
由於所述具有一高電壓位準的通過電壓Vpass或是所述高 於通過電壓Vpass的程式化電壓Vpgm被施加至正常的字線NWL1至NWLn，因此所述正常的記憶單元NMC1至NMCn的通道層CHN的電位可以是高於虛設記憶單元DMC1至DMC4的通道層CHN的電位。由於所述程式化電壓Vpgm透過一所選的正常的字線NWLn而被施加至一所選的正常的記憶單元NMCn，因此通道層CHN可具有最高的電位。
如上所述，當所述例如是選擇電晶體SST3及DST1的靠近 的選擇電晶體具有所述抹除狀態ERSS，並且所述例如是選擇電晶體SST1、SST2、DST2及DST3的遠的選擇電晶體具有如上參考圖5所述的程式化狀態PGMS時，即使接地電壓GND在以上參考圖7所述的程式化操作期間共同被施加至所述選擇線SSL1至SSL3以及DSL1_1至DSL3_1，所述單元串的通道層CHN的電位可以是從所述串的中間的電晶體或所選的正常的記憶單元NMCn至所述串的尾端的電晶體或所述選擇電晶體逐漸地降低。換言之，在所述單元串的通道層CHN中，形成在所述遠的選擇電晶體或是串的尾端的電晶體的電壓梯度或是電性強度可以在所述程式化操作期間被降低。因此，在所述程式化操作期間，透過所述選擇電晶體而洩漏到位元線或是共同的源極線CSL中的電流可被降低。
圖9是描繪當相鄰所述虛設記憶單元的靠近的選擇電晶體 SST3及DST1具有所述程式化狀態PGMS時的通道層CHN的電位分布的圖。
參照圖9，在所述程式化操作期間，當所述靠近的選擇電晶 體或是第一汲極選擇電晶體DST1以及第三源極選擇電晶體SST3可能以和所述遠的選擇電晶體SST1、SST2、DST2及DST3相同的方式而具有所述程式化狀態PGMS，並且接地電壓GND被施加至所述選擇線SSL1至SSL3以及DSL1_1至DSL3_1時，所述第一汲極選擇電晶體DST1以及第三源極選擇電晶體SST3的通道層CHN可以和所述選擇電晶體SST1、SST2、DST2及DST3相同的方式來維持所述參考電壓Vref。因此，所述第一汲極選擇電晶體DST1以及第三源極選擇電晶體SST3的通道層CHN的電位可以比在圖8中所示者降低的更多。
因此，在所述正常的記憶單元NMC1至NMC1n的通道層 CHN以及所述第一汲極選擇電晶體DST1的通道層CHN之間的電壓差，例如是在所選的正常的記憶單元NMCn的通道層CHN以及所述第一汲極選擇電晶體DST1的通道層CHN之間的電壓差V2可以增大而超過在圖8中所示的電壓差V1。因此，所述單元串的通道層CHN的電位可以從所選的正常的記憶單元NMCn至所述汲極選擇電晶體DST1至DST3驟減。因此，一強的電場可能會形成，以使得一大量的電流透過所述汲極選擇電晶體DST1至DST3而洩漏。因此，所述單元串的通道層CHN可能不會平順地被升壓。
同理，一大量的電流可能會透過源極選擇電晶體SST1至SST3而洩漏，因而所述單元串的通道層CHN可能不會平順地被升壓。
圖10是描繪當所述靠近的選擇電晶體、或是在圖8中所示的第一汲極選擇電晶體DST1以及第三源極選擇電晶體SST3分別藉由虛設記憶單元DMC4'以及DMC1'加以替換時的通道層CHN的電位分布的圖。
參照圖3、4、8及10，在圖3、4及8中所示的第一汲極選擇電晶體DST1可被所述虛設記憶單元DMC4'所取代，並且在圖3、4及8中所示的第三源極選擇電晶體SST3可被所述虛設記憶單元DMC1'所取代。所述虛設記憶單元DMC4'及DMC1'可具有所述程式化狀態PGMS。
所述虛設記憶單元DMC4'可以透過一虛設字線DWL4'來接收一電壓。所述虛設字線DWL4'的電壓可被設定以使得虛設記憶單元DMC4'的通道層CHN可具有一電位是低於第四虛設記憶單元DMC4的電位並且高於所述第二汲極選擇電晶體DST2的電位。
所述虛設記憶單元DMC1'可以透過一虛設字線DWL1'來接收一電壓。所述虛設字線DWL1'的電壓可被設定以使得虛設記憶單元DMC1'的通道層CHN可具有一電位是低於所述第一虛設記憶單元DMC1的電位並且高於所述第二源極選擇電晶體SST2的電位。
透過所述選擇線SSL1、SSL2、DSL2_1及DSL3_1以及所述字線DWL1至DWL4、DWL1'、DWL4'以及NWL1至NWLn所提供的電壓可能因為一電阻部分以及一電容部分而有RC延遲。因此，透過所述選擇線SSL1、SSL2、DSL2_1及DSL3_1以及所述字線DWL1至DWL4、DWL1'、DWL4'以及NWL1至NWLn所提供的電壓的每一個可能會緩慢地到達一對應的目標電壓。
假設所述虛設字線DWL4'的電壓比一所要的時間量慢的到達目標電壓。當所述虛設字線DWL4'的電壓尚未到達目標電壓(在圖10中藉由實線指出)時，所述虛設記憶單元DMC4'的通道層CHN的電位可能是低於所要的位準(在圖10中藉由虛線指出)dV。當所述虛設字線DWL4'的電壓由 於所述RC延遲而緩慢地增加至目標電壓時，所述虛設記憶單元DMC4'的通道層CHN的電位位準可以維持在一低於所要的位準(在圖10中藉由虛線指出)的位準(在圖10中藉由實線指出)一段較長的時間期間。在所述虛設記憶單元DMC4'的通道層CHN以及所述正常的記憶單元NMC1至NMCn的通道層CHN之間的電壓差，例如是在所述虛設記憶單元DMC4'的通道層CHN以及所選的正常的記憶單元NMCn的通道層CHN之間的電壓差V3可以是大於在圖8中的電壓差V1。因此，所述單元串的通道層CHN的電位可以從所選的正常的記憶單元NMCn至所述虛設記憶單元DMC4'劇減。因此，一強的電場可能會形成，以使得一大量的電流透過所述汲極選擇電晶體DST2及DST3而洩漏。因此，所述單元串的通道層CHN可能不會平順地被升壓。
同理，一大量的電流可能會透過所述源極選擇電晶體SST1 及SST2而洩漏，並且所述單元串的通道層CHN可能不會平順地被升壓。
根據本發明的一實施例，相鄰一虛設記憶單元的靠近的選擇 電晶體可具有一低於一接地電壓的臨界電壓，並且一接地電壓可以在一程式化操作期間透過選擇線而共同地施加至選擇電晶體。因此，所述靠近的選擇電晶體的通道層CHN可以穩定地具有一高於參考電壓Vref的電位。因此，在所述單元串的通道層CHN中形成的電壓梯度(電性強度)可被降低，並且所述半導體記憶體裝置100的程式化操作的可靠度可加以改善。
圖11是描繪一種包含在圖1中所示的半導體記憶體裝置100的記憶體系統1000的方塊圖。
參照圖11，記憶體系統1000可包含所述半導體記憶體裝置100以及一控制器1200。
所述半導體記憶體裝置100可以是和以上參考圖1至8所述 的半導體記憶體裝置100實質相同的。因此，其詳細說明將會被省略。
所述控制器1200可以耦接至一主機以及所述半導體記憶體 裝置100。所述控制器1200可以響應於一來自所述主機的請求以存取半導體記憶體裝置100。例如，所述記憶體控制器1200可以控制半導體記憶體裝置100的讀取、寫入、抹除以及背景操作。所述控制器1200可以提供一在半導體記憶體裝置100以及主機之間的介面。所述控制器1200可以驅動用於控制半導體記憶體裝置100的韌體。
所述控制器1200可包含隨機存取記憶體(RAM)1210、一處理 單元1220、一主機介面1230、一記憶體介面1240以及一錯誤校正碼區塊1250。所述RAM 1210可以作用為處理單元1220的運算記憶體、一在半導體記憶體裝置100及主機之間的快取記憶體、以及一在半導體記憶體裝置100及主機之間的緩衝器記憶體中的至少一個。所述處理單元1220可以控制所述控制器1200的一般的操作。
所述主機介面1230可包含一用於在主機及控制器1200之間 的資料交換的協定。根據一範例實施例，所述控制器1200可以透過各種的介面協定中的一種來和主機通訊，其包含一萬用串列匯流排(USB)協定、一多媒體卡(MMC)協定、一週邊元件互連(PCI)協定、一PCI-express(PCI-E)協定、一先進技術附件(ATA)協定、一串列ATA協定、一平行ATA協定、一小型電腦系統介面(SCSI)協定、一增強型小型磁碟介面(ESDI)協定、一整合式電子驅動介面(IDE)協定、以及一私有協定。
所述記憶體介面1240可包含一用於和半導體記憶體裝置 100通訊的協定。例如，所述記憶體介面1240可包含至少一快閃介面，例如是一NAND介面以及一NOR介面。
所述ECC區塊1250可以藉由利用一錯誤校正碼(ECC)以偵 測在來自半導體記憶體裝置100的資料中的一錯誤。
所述控制器1200以及半導體記憶體裝置100可被整合到單 一半導體裝置中。在一範例實施例中，所述控制器1200以及半導體記憶體裝置100可被整合到單一半導體裝置中以形成一記憶卡。例如，所述控制器1200以及半導體記憶體裝置100可被整合到單一半導體裝置中以形成一PC卡(國際個人電腦記憶卡協會(PCMCIA))、一小型快閃(CF)卡、一智慧媒體卡(SM或SMC)、一記憶棒、一多媒體卡(MMC、RS-MMC或是MMCmicro)、一SD卡(SD、miniSD、microSD或是SDHC)、或是一通用快閃儲存卡(UFS)。
所述控制器1200以及半導體記憶體裝置100可被整合到單 一半導體裝置中以形成一半導體硬碟(固態硬碟(SSD))。所述半導體硬碟(SSD)可包含一被配置以儲存資料在一半導體記憶體中的儲存裝置。當所述記憶體系統1000被使用作為半導體硬碟(SSD)時，耦接至所述記憶體系統1000的主機的操作速度可以顯著地被改善。
在另一例子中，所述記憶體系統1000可被使用作為一電子 裝置的各種構件中的一個，所述電子裝置例如是一電腦、一超級行動PC(UMPC)、一工作站、一小筆電、個人數位助理(PDA)、一可攜式電腦、一網路平板電腦、一無線電話、一行動電話、一智慧型手機、一電子書、一可攜式多媒體播放器(PMP)、一可攜式遊戲機、一導航裝置、一黑盒子、一數位相機、三維(3D)電視、一數位錄音機、一數位音訊播放器、一數位畫 面記錄器、一數位畫面播放器、一數位錄影機、一數位視訊播放器、一用於在無線環境中發送/接收資訊的裝置、各種用於家庭網路的電子設備中的一個、各種用於電腦網路的電子設備中的一個、各種用於車載資通訊(telematics)網路的電子設備中的一個、一RFID裝置及/或各種用於計算系統的裝置中的一個、等等。
在一範例實施例中，所述半導體記憶體裝置100或是記憶體 系統1000可以用各種方式加以封裝。例如，在某些實施例中，所述半導體記憶體裝置100或是記憶體系統1000可以利用例如是一疊層封裝(PoP)、球格陣列(BGA)、晶片尺寸封裝(CSP)、一帶引線的塑料晶片載體(PLCC)、一塑料雙列直插式封裝(PDIP)、一窩伏爾組件式晶粒(die in waffle pack)、一晶圓形式晶粒、一板上晶片(COB)、一陶瓷雙列直插式封裝(CERDIP)、一塑料公制四方扁平封裝(MQFP)、一薄型四方扁平封裝(TQFP)、一小外型(SOIC)、一緊縮小外型封裝(SSOP)、一薄型小外型(TSOP)、一薄型四方扁平封裝(TQFP)、一系統級封裝(SIP)、一多晶片封裝(MCP)、一晶圓級製造封裝(WFP)及/或一晶圓級處理堆疊封裝(WSP)、等等的各種方法來加以封裝。
圖12是描繪在圖11中所示的記憶體系統1000的一應用例 子2000的方塊圖。
參照圖12，一種記憶體系統2000可包含一半導體記憶體裝 置2100以及一控制器2200。所述半導體記憶體裝置2100可包含複數個半導體記憶體晶片。所述半導體記憶體晶片可被分成複數個群組。
圖12描繪所述複數個群組分別透過第一至第k通道CH1至 CHk以和控制器220通訊。所述記憶體晶片的每一個可以用和以上參考圖1 所述的半導體記憶體裝置100實質相同的方式加以配置及操作。
所述群組的每一個可以透過單一共同的通道來和所述控制 器2200通訊。所述控制器2200可以用和以上參考圖11所述的控制器1200實質相同的方式加以配置，並且可以控制所述半導體記憶體裝置2100的複數個記憶體晶片。
圖12描繪所述複數個半導體記憶體晶片耦接至單一通道。 然而，所述記憶體系統2000可被修改以使得單一半導體記憶體晶片可以耦接至單一通道。
圖13是描繪一種包含在圖12中所示的記憶體系統2000的 計算系統3000的方塊圖。
參照圖13，所述計算系統3000可包含一中央處理單元 3100、隨機存取記憶體(RAM)3200、一使用者介面3300、一電源供應器3400、一系統匯流排3500、以及所述記憶體系統2000。
所述記憶體系統2000可以透過系統匯流排3500來電耦接至 所述中央處理單元3100、RAM 3200、使用者介面3300以及電源供應器3400。透過所述使用者介面3300提供、或是藉由所述中央處理單元3100處理的資料可被儲存在記憶體系統2000中。
圖13描繪所述半導體記憶體裝置2100透過控制器2200來 耦接至系統匯流排3500。然而，所述半導體記憶體裝置2100可以直接耦接至系統匯流排3500。所述控制器2200的功能可以藉由中央處理單元3100以及RAM 3200來加以執行。
圖13描繪以上參考圖12所述的記憶體系統2000。然而，所 述記憶體系統2000可被以上參考圖10所述的記憶體系統1000所取代。在一範例實施例中，所述計算系統3000可包含以上分別參考圖11及12所述的記憶體系統1000及2000兩者。
根據本發明的一實施例，一種半導體記憶體裝置的一程式化操作的可靠度可被改善。
儘管本發明已經相關所述特定實施例來敘述，但對於熟習此項技術者將會明顯的是，可以做成各種的改變及修改，而不脫離如同在以下的申請專利範圍中所界定的本發明的精神與範疇。

Claims (20)

  1. 一種半導體記憶體裝置，其包括：複數個正常的記憶單元，其堆疊在一基板之上並且與彼此串聯耦接；複數個串聯耦接的選擇電晶體；以及一或多個虛設記憶單元，其耦接在所述複數個正常的記憶單元以及所述複數個選擇電晶體之間，其中所述複數個選擇電晶體包含第一及第二選擇電晶體，以及其中所述第一選擇電晶體相鄰所述虛設記憶單元，並且具有一低於所述第二選擇電晶體的臨界電壓。
  2. 如申請專利範圍第1項之半導體記憶體裝置，其中所述第一選擇電晶體的臨界電壓低於一接地電壓，以及其中所述第二選擇電晶體具有一高於所述接地電壓的臨界電壓。
  3. 如申請專利範圍第1項之半導體記憶體裝置，其中所述第一選擇電晶體的臨界電壓對應於一抹除狀態。
  4. 如申請專利範圍第1項之半導體記憶體裝置，其中一單一電壓在一程式化操作期間被施加至所述複數個選擇電晶體。
  5. 如申請專利範圍第4項之半導體記憶體裝置，其中在所述程式化操作期間，一低於施加至所述複數個正常的記憶單元的電壓的虛設字線電壓被施加至所述一或多個虛設記憶單元，以及施加至所述複數個選擇電晶體的所述單一電壓是低於所述虛設字線電壓。
  6. 如申請專利範圍第4項之半導體記憶體裝置，其中施加至所述複數個 選擇電晶體的所述單一電壓是一接地電壓。
  7. 如申請專利範圍第1項之半導體記憶體裝置，其中虛設字線電壓是在一程式化操作期間被施加至虛設記憶單元，並且所述虛設字線電壓隨著對應的虛設記憶單元越靠近所述複數個選擇電晶體而降低。
  8. 如申請專利範圍第7項之半導體記憶體裝置，其中一低於所述虛設字線電壓的電壓被施加至所述複數個選擇電晶體。
  9. 如申請專利範圍第1項之半導體記憶體裝置，其中所述複數個選擇電晶體被耦接在一位元線以及所述至少一虛設記憶單元之間。
  10. 如申請專利範圍第1項之半導體記憶體裝置，其中所述複數個選擇電晶體被耦接在一共同的源極線以及所述至少一虛設記憶單元之間。
  11. 一種半導體記憶體裝置，其包括：複數個正常的記憶單元，其堆疊在一基板之上並且串聯耦接；複數個串聯耦接的選擇電晶體；以及一或多個虛設記憶單元，其耦接在所述複數個正常的記憶單元以及所述複數個選擇電晶體之間，其中所述複數個選擇電晶體包含一第一選擇電晶體，以及其中所述第一選擇電晶體相鄰所述虛設記憶單元，並且具有一低於一接地電壓的臨界電壓。
  12. 如申請專利範圍第11項之半導體記憶體裝置，其中所述第一選擇電晶體的臨界電壓對應於一抹除狀態。
  13. 如申請專利範圍第11項之半導體記憶體裝置，其中所述複數個選擇電晶體進一步包含第二選擇電晶體，所述第二選擇電晶體具有高於所述接 地電壓的臨界電壓。
  14. 如申請專利範圍第13項之半導體記憶體裝置，其中所述第一選擇電晶體耦接至一第一選擇線，以及所述第二選擇電晶體分別耦接至第二選擇線。
  15. 如申請專利範圍第11項之半導體記憶體裝置，其中在一程式化操作期間，一虛設字線電壓被施加至所述一或多個虛設記憶單元，以及一低於所述虛設字線電壓的電壓被施加至所述複數個選擇電晶體。
  16. 一種半導體記憶體裝置，其包括：複數個正常的記憶單元群組，其堆疊在一基板之上；一或多個虛設記憶單元群組，其形成在所述複數個正常的記憶單元群組上；以及複數個選擇電晶體群組，其依序形成在所述虛設記憶單元群組上，其中所述複數個選擇電晶體群組包含第一及第二選擇電晶體群組，以及其中所述第一選擇電晶體群組的選擇電晶體相鄰所述虛設記憶單元群組，並且具有低於所述第二選擇電晶體群組的選擇電晶體的臨界電壓。
  17. 如申請專利範圍第16項之半導體記憶體裝置，其中所述第一選擇電晶體群組的臨界電壓是低於一接地電壓，以及其中所述第二選擇電晶體群組具有高於所述接地電壓的臨界電壓。
  18. 如申請專利範圍第16項之半導體記憶體裝置，其中所述第一選擇電晶體群組的臨界電壓對應於一抹除狀態。
  19. 如申請專利範圍第16項之半導體記憶體裝置， 其中所述複數個選擇電晶體群組的每一個的選擇電晶體耦接至複數個在一列方向上延伸的汲極選擇線，以及其中所述複數個選擇電晶體群組被配置在複數個在一行方向上延伸的位元線以及所述虛設記憶單元群組之間。
  20. 如申請專利範圍第16項之半導體記憶體裝置，其中所述複數個選擇電晶體群組的每一個的選擇電晶體共同耦接至單一源極選擇線，以及其中所述複數個選擇電晶體群組被配置在一共同的源極線以及所述虛設記憶單元群組之間。
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