TW201804473A - 半導體記憶體裝置和其之操作方法 - Google Patents

半導體記憶體裝置和其之操作方法 Download PDF

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Abstract

本發明公開一種半導體記憶體裝置，其包括：記憶體單元陣列，其包括多個頁面；週邊電路，其將包括在多個頁面中的經選擇的頁面中的記憶體單元程式化為多個程式化狀態；以及控制邏輯，其控制週邊電路以執行程式化操作，其中控制邏輯控制週邊電路，使得在對多個程式化狀態中的具有低臨界電壓分佈的第一設置程式化狀態的程式化操作期間，施加到與經選擇的頁面相鄰的頁面的第一可變通過電壓不同於施加到剩餘未選擇的頁面的通過電壓。

Description

半導體記憶體裝置和其之操作方法
本發明的各種實施例涉及一種半導體記憶體裝置及其操作方法。
本申請要求於2016年7月28日提交的申請號為10-2016-0096333的韓國專利申請的優先權，其全文內容通過引用併入本文。
半導體記憶體裝置可以分為揮發性記憶體裝置和非揮發性記憶體裝置。
非揮發性記憶體裝置以比揮發性記憶體裝置相對低的寫入和讀取速度操作，但是其無論電源開/關狀態都保留儲存的資料。因此，非揮發性記憶體裝置用於儲存需要保持的資料，即使在沒有電源的情況下。非揮發性記憶體的示例包括唯讀記憶體(ROM)、遮罩ROM(MROM)、可程式化ROM(PROM)、可抹除可程式化ROM(EPROM)、電可抹除可程式化ROM(EEPROM)、快閃記憶體、相變隨機存取記憶體(PRAM)、磁阻RAM(MRAM)、電阻式RAM(RRAM)、鐵電RAM(FRAM)。快閃記憶體被廣泛地使用並且可以分為NOR型或NAND型記憶體。
快閃記憶體享有RAM和ROM裝置兩者的優點。例如，快 閃記憶體可類似于RAM被自由地程式化和抹除。而且，類似於ROM，即使當未被供電時，其仍可以保留儲存的資料。快閃記憶體已經廣泛地被用作諸如行動電話、數位相機、個人數位助理(PDA)以及MP3播放機的可擕式電子裝置的儲存媒介。
快閃記憶體裝置可以分為在半導體裝置的水平方向上形成串的二維半導體裝置和在半導體裝置的垂直方向上形成串的三維半導體裝置。
三維半導體裝置通常克服了二維半導體裝置的整合的局限性。三維半導體裝置可以包括在半導體基板的垂直方向上配置的多個串。多個串的每一個可以包括串聯連接在位元線和源極線之間的汲極選擇電晶體、記憶體單元和源極選擇電晶體。
各種實施例涉及一種能夠在程式化操作期間改善記憶體單元的臨界電壓分佈的半導體記憶體裝置及其操作方法。
根據實施例，半導體記憶體裝置可以包括：儲存單元陣列，其包括多個頁面；週邊電路，其將包括在多個頁面中的經選擇的頁面中的記憶體單元程式化為多個程式化狀態；以及控制邏輯，其控制週邊電路以執行程式化操作，其中控制邏輯控制週邊電路，使得在對多個程式化狀態中的具有低臨界電壓分佈的第一設置程式化狀態的程式化操作期間，被施加到與經選擇的頁面相鄰的頁面的第一可變通過電壓不同於被施加到剩餘未選擇的頁面的通過電壓。
根據實施例，半導體記憶體裝置可以包括：記憶體單元陣 列，其包括多個頁面；週邊電路，其將包括在多個頁面中的經選擇的頁面中的記憶體單元程式化為多個程式化狀態；以及控制邏輯，其控制週邊電路以執行程式化操作，其中控制邏輯控制週邊電路，使得在對多個程式化狀態中的具有低臨界電壓分佈的第一設置程式化狀態的程式化操作期間或在對多個程式化狀態中的具有高臨界電壓分佈的第二設置程式化狀態的程式化操作期間，被施加到與經選擇的頁面相鄰的頁面的第一或第二可變通過電壓不同於被施加到剩餘未選擇的頁面的通過電壓。
根據實施例，半導體記憶體裝置的操作方法包括：設置第一可變通過電壓，其將被施加到與多個程式化狀態中的處於具有低臨界電壓分佈的第一設置程式化狀態的的多個頁面的經選擇的頁面相鄰的頁面；通過將程式化電壓施加到經選擇的頁面、將通過第一可變通過電壓施加到與經選擇的頁面相鄰的頁面並且將通過電壓施加到剩餘頁面來對第一設置程式化狀態執行第一程式化操作；以及通過將程式化電壓施加到經選擇的頁面並且將通過電壓施加到未選擇的頁面來對具有高於第一設置程式化狀態的臨界電壓分佈的下一程式化狀態執行第二程式化操作。
100‧‧‧半導體記憶體裝置
110‧‧‧記憶體單元陣列
120‧‧‧位址解碼器
130‧‧‧讀取和寫入電路
140‧‧‧控制邏輯
150‧‧‧電壓產生器
S110-S150‧‧‧步驟
1000‧‧‧記憶體系統
1100‧‧‧控制器
1110‧‧‧隨機存取記憶體(RAM)
1120‧‧‧中央處理單元(CPU)
1130‧‧‧主機介面
1140‧‧‧記憶體介面
1150‧‧‧錯誤校正塊
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元
3200‧‧‧隨機存取記憶體(RAM)
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
通過以下參照附圖的詳細描述，對於本發明所屬領域的技術人員，本發明的以上和其它的特徵和優點將變得更加顯而易見，其中：圖1是示出根據本發明的實施例的半導體記憶體裝置的方塊圖；圖2是示出圖1中所示的記憶體單元陣列的實施例的方塊圖；圖3是示出包括在圖1中所示的儲存塊中的記憶體串的三維 視圖；圖4是示出圖3中所示的記憶體串的橫截面圖；圖5是示出圖3中所示的記憶體串的另一結構的橫截面圖；圖6是示出圖1中所示的儲存塊的電路圖；圖7是示出根據本發明的實施例的半導體記憶體裝置的操作的流程圖；圖8是示出根據本發明的實施例的半導體記憶體裝置的操作的臨界電壓分佈圖；圖9是用於示出根據本發明的實施例的半導體記憶體裝置的操作的字元線電壓的波形圖；圖10是示出根據本發明的實施例的包括圖1中所示的半導體記憶體裝置的記憶體系統的方塊圖；圖11是示出根據本發明的實施例的圖10中所示的記憶體系統的應用示例的方塊圖；以及圖12是示出根據本發明的實施例的包括參照圖11所述的記憶體系統的計算系統的方塊圖。
下文中，將參照附圖詳細描述各種示例性實施例。然而，本公開可以各種不同的形式呈現，並且不應被解釋為被限於本文所示的實施例。相反，這些實施例作為示例被提供使得本公開將是全面的和完整的，並且將向本領域的技術人員充分傳達本發明的各個方面和特徵。
將理解的是，儘管本文可以使用術語“第一”、“第二”、 “第三”等來描述各種元件，但是這些元件不受這些術語限制。這些術語用於將一個元件與另一元件區分開。因此，在不脫離本發明的精神和範圍的情況下，以下描述的第一元件也可以被稱為第二或第三元件。
附圖不一定按比例繪製，並且在某些情況下，比例可能已經被放大以更清楚地示出實施例的各種元件。例如，在附圖中，為了便於說明，元件的尺寸和元件之間的間隔與真實尺寸和間隔相比可能被放大。
將進一步理解的是，當元件被稱為“連接至”或“耦接至”另一元件時，其可以直接在另一元件上、連接至或耦接至另一元件，或者可以存在一個或多個中間元件。此外，還將理解的是，當元件被稱為在兩個元件“之間”時，其可以是兩個元件之間的唯一元件，或也可以存在一個或多個中間元件。
為了易於描述，本文可以使用諸如“下方”、“下面”、“下”、“上方”、“上”等空間相對術語以描述如附圖中所示的一個元件或特徵與另外元件或特徵的關係。將理解的是，空間相對術語旨在包括除附圖中描述的方位之外的在製造、使用或操作中的裝置的不同方位。例如，如果附圖中的裝置被翻轉，描述為在其它元件或特徵的“下面”或“下方”的元件將在其它元件或特徵的“上方”。裝置可以被另外定向(旋轉90度或以其它方位)並且相應地解釋本文中使用的空間相對描述語。
本文使用的術語僅是為了描述特定實施例的目的並且不旨在限制本發明。如本文所使用的，單數形式也旨在包括複數形式，除非上下文另有清楚地指示。將進一步理解的是，當在本說明書中使用術語“包含”、“包含有”、“包括”和“包括有”時，說明提及的元件的存在並 且不排除一個和多個其它元件的存在或添加。如本文所使用的，術語“和/或”包括相關所列項目的一個或多個的任何或所有組合。
除非另有定義，否則本文所使用的包括技術術語和科學術語的所有術語具有與本發明所屬領域的普通技術人員根據本公開所通常理解的含義相同的含義。將進一步理解的是，諸如在常用字典中所定義的那些術語應被解釋為具有與其在本公開和相關領域的上下文中的含義一致的含義，並且將不以理想化或過於正式化的意義被解釋，除非本文明確地如此定義。
在以下描述中，闡釋了大量的具體細節以提供對本發明的全面的理解。本發明可以在沒有這些具體細節的部分或全部的情況下被實施。在其它情況下，為了防止不必要地模糊本發明，未詳細描述眾所周知的製程結構和/或製程。
也要注意的是，在某些情況下，如將對相關領域的技術人員顯而易見的是，除非另有明確地指示，否則關於一個實施例描述的元件(也稱作特徵)可以被單獨使用或與另一實施例的其它元件結合使用。
下文中，將參照附圖詳細描述本發明的各種實施例。
現在參照圖1，根據本發明的實施例，提供半導體記憶體裝置100。
參照圖1，半導體記憶體裝置100可以包括記憶體單元陣列110、位址解碼器120、讀取和寫入電路130、控制邏輯140以及電壓產生器150。
記憶體單元陣列110可以包括多個儲存塊BLK1至BLKz。 儲存塊BLK1至BLKz可以通過字元線WLs耦接至位址解碼器120。儲存塊BLK1至BLKz可以通過位元線BL1至BLm耦接至讀取和寫入電路130。儲存塊BLK1至BLKz的每一個可以包括多個記憶體單元。根據實施例，多個記憶體單元可以是非揮發性記憶體單元。在多個記憶體單元中，耦接至單字元線的記憶體單元可以被定義為單頁面。換言之，記憶體單元陣列110可以包括多個頁面。
記憶體單元陣列110的儲存塊BLK1至BLKz的每一個可以包括多個單元串。多個單元串的每一個可以包括串聯耦接在相應的位元線和共源線之間的汲極選擇電晶體、多個記憶體單元以及源極選擇電晶體。以下將詳細描述記憶體單元陣列110。
位址解碼器120、讀取和寫入電路130以及電壓產生器150可操作為用於驅動記憶體單元陣列110的週邊電路。
位址解碼器120可以通過字元線WLs耦接至記憶體單元陣列110。位址解碼器120可以回應於控制邏輯140的控制來操作。位址解碼器120可以通過半導體記憶體裝置100中的輸入/輸出緩衝器(未示出)接收位址ADDR。
位址解碼器120可以在程式化操作期間根據接收的位址ADDR將由電壓產生器150生成的程式化電壓Vpgm、通過電壓Vpass以及第一和第二可變通過電壓Vpass1和Vpass2傳輸至記憶體單元陣列110的字元線WLs。
例如，在程式化操作期間，位址解碼器120可以將程式化電壓Vpgm施加到字元線WLs中的選擇的一個字元線，將第一可變通過電壓 Vpass1或第二可變通過電壓Vpass2施加到與經選擇的字元線相鄰的字元線，並且將通過電壓Vpass施加到剩餘的未選擇的字元線。
位址解碼器120可以解碼接收的位址ADDR的行位址。位址解碼器120可以將解碼的行位址Yi傳輸至讀取和寫入電路130。
在程式化操作期間接收的位址ADDR可以包括塊位址、列位址和行位址。位址解碼器120可以根據塊位址和列位址選擇一個儲存塊和一個字元線。行位址Yi可以由位址解碼器120解碼並且被提供至讀取和寫入電路130。
位址解碼器120可以包括塊解碼器、列解碼器、行解碼器以及地址緩衝器。
讀取和寫入電路130可以包括多個頁面緩衝器PB1至PBm。頁面緩衝器PB1至PBm可以通過位元線BL1至BLm分別耦接至記憶體單元陣列110。頁面緩衝器PB1至PBm的每一個可以控制對應於將在程式化操作期間被程式化的資料DATA的位元線BL1至BLm的每一個的電位。
讀取和寫入電路130可以響應於控制邏輯140的控制來操作。
根據實施例，讀取和寫入電路130可以包括行選擇電路(未示出)，其可以包括多個頁面緩衝器或頁面暫存器。
控制邏輯140可以控制位址解碼器120、讀取和寫入電路130以及電壓產生器150。控制邏輯140可以通過半導體記憶體裝置100的輸入/輸出緩衝器(未示出)接收命令CMD。控制邏輯140可以回應於命令CMD控制半導體記憶體裝置100的一般操作。
在程式化操作期間，控制邏輯140可以控制位址解碼器120、讀取和寫入電路130以及電壓產生器150，使得包括在經選擇的頁面中的多個記憶體單元可以具有多個程式化狀態。可以通過以從具有低臨界電壓分佈的程式化狀態開始並且逐漸進行到具有高臨界電壓分佈的程式化狀態的順序方式對多個記憶體單元程式化來執行程式化操作。
控制邏輯140可以控制位址解碼器120和電壓產生器150，使得在對具有低臨界電壓分佈的第一設置程式化狀態的程式化操作期間，高於通過電壓Vpass的第一可變通過電壓Vpass1可以被施加到與經選擇的頁面相鄰的頁面。第一可變通過電壓Vpass1可以比通過電壓Vpass高第一電壓調整值△V1。第一電壓調整值△V1可以根據經選擇的頁面的位址而變化。例如，當包括在經選擇的頁面中的記憶體單元的通道寬度變窄時，第一電壓調整值△V1可以減小。當包括在經選擇的頁面中的記憶體單元的通道寬度變寬時，第一電壓調整值△V1可以增大。
此外，控制邏輯140可以控制位址解碼器120和電壓產生器150，使得在對具有高臨界電壓分佈的第二設置程式化狀態的程式化操作期間，低於通過電壓Vpass的第二可變通過電壓Vpass2可以被施加到與經選擇的頁面相鄰的頁面。第二可變通過電壓Vpass2可以比通過電壓Vpass低第二電壓調整值△V2。第二電壓調整值△V2可以根據經選擇的頁面的位址而變化。當包括在經選擇的頁面中的記憶體單元的通道寬度變窄時，第二電壓調整值△V2減小。當包括在經選擇的頁面中的記憶體單元的通道寬度變寬時，第二電壓調整值△V2增大。
第一設置程式化狀態和第二設置程式化狀態可以分別具有 一個或多個程式化狀態。
在程式化操作和讀取操作期間，電壓產生器150可以響應於控制邏輯140的控制生成程式化電壓Vpgm、通過電壓Vpass、第一可變通過電壓Vpass1和第二可變通過電壓Vpass2。第一可變通過電壓Vpass1可以比通過電壓Vpass高第一電壓調整值△V1，並且第二可變通過電壓Vpass2可以比通過電壓Vpass低第二電壓調整值△V2。
圖2是示出圖1中所示的記憶體單元陣列110的示例的方塊圖。
參照圖2，記憶體單元陣列110可以包括多個儲存塊BLK1至BLKz。儲存塊BLK1至BLKz的每一個可以具有三維結構。每個儲存塊可以包括堆疊在基板上方的多個記憶體單元。多個記憶體單元可以在+X方向、+Y方向和+Z方向上配置。將參照圖3、圖4和圖5更詳細地描述每個儲存塊的結構。
圖3是示出包括在圖1所示的儲存塊中的記憶體串的三維視圖。
參照圖3，源極線SL可以形成在半導體基板(未示出)上方。垂直通道層SP可以形成在源極線SL上方。垂直通道層SP的頂部可以耦接至位元線BL。例如，垂直通道層SP可以包括多晶矽。多個導電層(SSL、WL0至WLn以及DSL)可以在垂直通道層SP的不同高度處圍繞垂直通道層SP。包括電荷儲存層的多層膜(未示出)可以形成在垂直通道層SP的表面上。多層膜還可以位於垂直通道層SP和導電層(SSL、WL0至WLn以及DSL)之間。多層膜可以具有其中氧化物層、氮化物層和氧化物層順序堆疊 的ONO結構。
最下導電層可以是源極選擇線SSL，並且最上導電層可以是汲極選擇線DSL。選擇線SSL和DSL之間的導電層可以是字元線WL0至WLn。換言之，導電層(SSL、WL0至WLn以及DSL)可以在半導體基板上方形成為多個層，並且穿過導電層(SSL、WL0至WLn以及DSL)的垂直通道層SP可以在垂直方向上連接在位元線BL和形成在半導體基板上的源極線SL之間。
汲極選擇電晶體DST可以形成在最上導電層DSL圍繞垂直通道層SP的部分處，並且源極選擇電晶體SST可以形成在最下導電層SSL圍繞垂直通道層SP的部分處。記憶體單元MC0至MCn可以形成在中間的導電層(WL0至WLn)圍繞垂直通道層SP的部分處。
因此，具有上述結構的記憶體串可以包括源極選擇電晶體SST、記憶體單元MC0至MCn以及汲極選擇電晶體DST，其在源極線SL和位元線BL之間在垂直方向上耦接至基板。源極選擇電晶體SST可以回應於施加到源極選擇線SSL的源極控制電壓，將記憶體單元MC0至MCn電耦接到源極線SL。汲極選擇電晶體DST可以回應於施加到汲極選擇線DSL的汲極控制電壓，將記憶體單元MC0至MCn電耦接到位元線BL。
圖4是圖3中所示的記憶體串的橫截面圖。
參照圖4，源極線SL可以形成在半導體基板上方。垂直通道Channel可以形成在源極線SL上。垂直通道Channel的頂部可以耦接至位元線BL。垂直通道Channel可以包括多晶矽。多個導電層(SSL、WL0至WLn以及DSL)可以在垂直通道Channel的不同高度處圍繞垂直通道 Channel。導電層(SSL、WL0至WLn以及DSL)可以沿通道Channel的方向以規則的間隔隔開。兩個連續的導電層之間的空隙可以包括絕緣層。而且，源極選擇線SSL和源極層SL之間的空隙和汲極選擇線DSL和位元線BL之間的空隙可以各自包括絕緣層。
包括電荷儲存層的記憶體層ONO可以形成在垂直通道Channel的表面上。記憶體層ONO可以位於垂直通道Channel和導電層(SSL、WL0至WLn以及DSL)之間。垂直通道Channel和記憶體層ONO可以對應於如圖3中所示的垂直通道層SP。
最下導電層可以是源極選擇線SSL，並且最上導電層可以是汲極選擇線DSL。選擇線(DSL和SSL)之間的導電層可以是字元線WL0至WLn。
源極選擇電晶體可以形成在源極選擇線SSL圍繞垂直通道Channel的部分處。汲極選擇電晶體可以形成在最上導電層DSL圍繞垂直通道Channel的部分處。記憶體單元可以形成在字元線WL0至WLn圍繞垂直通道Channel的部分處。
記憶體串的垂直通道Channel具有大於下部寬度的上部寬度。例如，對應於導電層WL0的記憶體單元的通道寬度CD1可以小於對應對導電層WLn的記憶體單元的通道寬度CD2。記憶體單元的通道寬度可以在從通道的最上表面朝向通道的最下表面的方向上減小。因此，在從位元線BL和汲極選擇電晶體DSL朝向源極選擇電晶體SSL和源極層SL的方向上，通道寬度逐漸減小。
圖5是示出圖3中所示的記憶體串的另一結構的橫截面圖。
參照圖5，共源線SL可以形成在半導體基板(未示出)上方。垂直通道Channel可以形成在共源線SL上方。垂直通道Channel的頂部可以耦接至位元線BL。垂直通道Channel可以包括多晶矽。多個導電層(SSL、WL0至WLn以及DSL)可以在垂直通道Channel的不同高度處圍繞垂直通道Channel。導電層(SSL、WL0至WLn以及DSL)可以沿通道Channel的方向以規則的間隔隔開。兩個連續的導電層之間的空隙可以包括絕緣層。而且，源極選擇線SSL和源極層SL之間的空隙以及汲極選擇線DSL和位元線BL之間的空隙可以各自包括絕緣層。
包括電荷儲存層的記憶體層ONO可以形成在垂直通道Channel的表面上。記憶體層ONO還可以位於垂直通道Channel和導電層(SSL、WL0至WLn以及DSL)之間。垂直通道Channel和記憶體層ONO可以對應於如圖3中所示的垂直通道層SP。
最下導電層可以是源極選擇線SSL，並且最上導電層可以是汲極選擇線DSL。選擇線DSL和SSL之間的導電層可以是字元線WL0至WLn。
源極選擇電晶體可以形成在源極選擇線SSL圍繞垂直通道Channel的部分處。汲極選擇電晶體可以形成在最上導電層DSL圍繞垂直通道Channel的部分處。記憶體單元可以形成在字元線WL0至WLn圍繞垂直通道Channel的部分處。
圖5的上述的記憶體串可以被分為第一單元部分和第二單元部分。第二單元部分可以堆疊在第一單元部分的頂部上。第一單元部分的最上記憶體單元的通道寬度CD4可以不同於第二單元部分的最下記憶體 單元的通道寬度CD3。更具體地，第一單元部分的最上記憶體單元的通道寬度CD4可以大於第二單元部分的最下記憶體單元的通道寬度CD3。
此外，第一單元部分的記憶體單元的通道寬度可以朝向源極選擇電晶體和半導體基板逐漸減小，並且第二單元部分的記憶體單元的通道寬度可以朝向第一單元部分逐漸減小。
圖6是示出根據本發明的實施例的圖1中所示的儲存塊的示例性結構的電路圖。
參照圖6，儲存塊BLK1可以包括多個單元串ST1至STm。多個單元串ST1至STm的每一個可以分別耦接至多個位元線BL1至BLm中的對應的位元線。
多個記憶體串ST1至STm的每一個可以包括源極選擇電晶體SST、串聯耦接的多個記憶體單元MC0至MCn以及汲極選擇電晶體DST。多個串ST1至STm中的每一個源極選擇電晶體SST的閘極可以耦接至公共源極選擇線SSL。記憶體單元MC0至MCn的閘極可以分別耦接至字元線WL0至WLn。多個串ST1至STm中的每一個汲極選擇電晶體DST的閘極可以耦接至公共汲極選擇線DSL。共源線SL可以耦接至多個串ST1至STm中的源極選擇電晶體SST的每一個的源極側。位元線BL1至BLm的每一個可以耦接至與其對應的汲極選擇電晶體DST的汲極側。如參照圖1所述的字元線WL可以包括源極選擇線SSL、字元線WL0至WLn和汲極選擇線DSL。源極選擇線SSL、字元線WL0至WLn和汲極選擇線DSL可以由位址解碼器120驅動。
此外，在儲存塊BLK1中，耦接至相同字元線的記憶體單元 可以被定義為單頁面。例如，多個串ST1至STm中的耦接至相同字元線WL0的記憶體單元MC0可以被定義為單頁面。
圖7是示出根據本發明的實施例的半導體記憶體裝置的操作的流程圖。
圖8是示出根據本發明的實施例的半導體記憶體裝置的操作的臨界電壓分佈圖。
圖9是用於示出根據本發明的實施例的半導體記憶體裝置的操作的字元線電壓的波形圖。
以下參照圖1至圖9描述根據實施例的半導體記憶體裝置的操作方法。
儘管通過設置第一設置程式化狀態PV0和PV1和第二設置程式化狀態PV6和PV7來示例三層單元(TLC)程式化方法，但是本發明不限於此。第一設置程式化狀態PV0和PV1可以被定義為具有低臨界電壓分佈的一個或多個程式化狀態，並且第二設置程式化狀態PV6和PV7可以被定義為具有高臨界電壓分佈的一個或多個程式化狀態。本發明的實施例可以與下文中示例的TLC程式化方法類似的方式應用於多層單元(MLC)(即，兩位元單元)或四層單元(QLC)程式化方法。
當在步驟S110中從外部源輸入用於程式化命令的命令CMD時，控制邏輯140可以控制週邊電路以對半導體記憶體裝置100執行程式化操作。讀取和寫入電路130可以臨時地儲存資料DATA，其待被程式化並且與程式化命令一起也從外部源被接收。
在步驟S120中，控制邏輯140可以根據在包括在經選擇的 儲存塊(例如，BLK1)中的多個頁面中的經選擇的一個的位址設置第一電壓調整值△V1和第二電壓調整值△V2。
如先前所討論的，當包括在經選擇的頁面中的記憶體單元的通道寬度較窄時，第一電壓調整值△V1和第二電壓調整值△V2可以減小。當包括在經選擇的頁面中的記憶體單元的通道寬度較寬時，第一電壓調整值△V1和第二電壓調整值△V2可以增大。通道寬度可以根據經選擇的頁面的位置而變化，其導致程式化操作期間根據頁面位置的不同的單元電流(cell current)量。因此，臨界電壓分佈在每個頁面之間可以不同。根據實施例，控制邏輯140可以根據經選擇的頁面中的記憶體單元的通道寬度通過確定第一和第二電壓調整值△V1和△V2(即，通過設置第一和第二可變通過電壓Vpass1和Vpass2)來使單元電流量基本上相同(uniform)或相同，其導致在程式化操作期間在經選擇的頁面中的記憶體單元的基本上相同或相同的臨界電壓分佈。
隨後，在步驟S130中可以執行經選擇的頁面的程式化操作。
以下將描述程式化操作。
控制邏輯140可以控制週邊電路以從低程式化狀態(即，具有低臨界電壓分佈的程式化狀態)的程式化操作到高程式化狀態(即，具有高臨界電壓分佈的程式化狀態)的順序方式對經選擇的頁面執行程式化操作。
在步驟S131中，控制邏輯140可以在對第一設置程式化狀態PV0和PV1的程式化操作期間，對與經選擇的頁面相鄰的頁面的字元線設置第一可變通過電壓Vpass1。第一可變通過電壓Vpass1可以比通過電壓 Vpass高第一電壓調整值△V1。
隨後，在步驟S132中，除了第一設置程式化狀態PV0和PV1之間的抹除狀態PV0，可以對程式化狀態PV1執行程式化操作。電壓產生器150可以生成通過電壓Vpass和第一可變通過電壓Vpass1。位址解碼器120可以將通過電壓Vpass施加到經選擇的頁面的字元線WL<α>，並且將第一可變通過電壓Vpass1施加到與經選擇的頁面相鄰的頁面的字元線WL<α±1>。此外，位址解碼器120可以將通過電壓Vpass施加到剩餘頁面的字元線。隨後，電壓產生器150可以生成程式化電壓Vpgm，並且位址解碼器120可以將程式化電壓Vpgm施加到經選擇的頁面的字元線WL以對程式化狀態PV1執行程式化操作。
第一設置程式化狀態PV0和PV1具有相對低的臨界電壓分佈，並且因此第一狀態設置程式化狀態的臨界電壓分佈可以受到對相鄰頁面的程式化操作的干擾的影響。根據實施例，程式化狀態PV1的臨界電壓分佈可以憑藉通過將高於通過電壓Vpass的第一可變通過電壓Vpass1施加到與經選擇的頁面相鄰的頁面的字元線WLadj的對第一設置程式化狀態PV0和PV1的程式化操作而變寬。因此，具有程式化狀態PV1的寬臨界電壓分佈的記憶體單元可以較少地受到隨後的對相鄰頁面的程式化操作的干擾的影響，並且因此程式化狀態PV1的臨界電壓分佈可以不劣化。
隨後，在步驟133中，控制邏輯可以對具有第一設置程式化狀態PV0和PV1和第二設置程式化狀態PV6和PV7之間的臨界電壓分佈的一個或多個程式化狀態(例如，圖8中所示的程式化狀態PV2至PV5)執行程式化操作。控制邏輯140可以控制週邊電路以從低程式化狀態(即， 程式化狀態PV2)到高程式化狀態(即，程式化狀態PV5)的順序方式來對經選擇的頁面執行程式化操作。在具有第一設置程式化狀態PV0和PV1和第二設置程式化狀態PV6和PV7之間的臨界電壓分佈的程式化狀態PV2至PV5的程式化操作期間，通過電壓Vpass可以被施加到與經選擇的頁面相鄰的頁面的字元線WLadj。
隨後，在步驟S134中，控制邏輯140可以在對第二設置程式化狀態PV6和PV7的程式化操作期間，對與經選擇的頁面相鄰的頁面的字元線設置第二可變通過電壓Vpass2。第二可變通過電壓Vpass2可以比通過電壓Vpass低第二電壓調整值△V2。
隨後，在步驟S135中，可以順序地對第二設置程式化狀態PV6和PV7執行程式化操作。電壓產生器150可以生成通過電壓Vpass和第二可變通過電壓Vpass2。位址解碼器120可以將通過電壓Vpass施加到經選擇的頁面的字元線WL，並且將第二可變通過電壓Vpass2施加到與經選擇的頁面相鄰的頁面的字元線WLadj。此外，位址解碼器120可以將通過電壓Vpass施加到剩餘頁面的字元線。隨後，電壓產生器150可以生成程式化電壓Vpgm，並且位址解碼器120可以將程式化電壓Vpgm施加到經選擇的頁面的字元線WL，以對程式化狀態PV6執行程式化操作。當對程式化狀態PV6的程式化操作完成時，可以通過增加程式化電壓Vpgm來執行對程式化狀態PV7的程式化操作。
第二設置程式化狀態PV6和PV7具有相對高的臨界電壓分佈，並且因此具有低於第二設置程式化狀態PV6和PV7的臨界電壓分佈的程式化狀態(例如，程式化狀態PV0至PV5)的臨界電壓分佈可能受到對 第二設置程式化狀態PV6和PV7的程式化操作的干擾的影響，其可能引起臨界電壓分佈的不期望的變化，尤其是程式化完成的相鄰頁面的低於第二設置程式化狀態PV6和PV7的臨界電壓分佈。根據實施例，通過將低於通過電壓Vpass的第二可變通過電壓Vpass2施加到與經選擇的頁面相鄰的頁面的字元線WLadj的對第二設置程式化狀態PV6和PV7的程式化操作，程式化狀態PV6和PV7的臨界電壓分佈可以變窄。因此，具有窄的程式化狀態PV6和PV7的臨界電壓分佈的記憶體單元可以較少地引起對相鄰頁面的記憶體單元的干擾，從而防止包括在相鄰頁面中的程式化的記憶體單元的臨界電壓分佈的不期望的變化。
根據實施例的程式化操作，由於程式化狀態較高，程式化電壓Vpgm的電位位準可以被增加。此外，對各自程式化狀態的程式化操作可以取決於程式化電壓Vpgm的施加次數。假設在程式化操作期間，程式化電壓Vpgm總共被施加21次，隨著程式化電壓Vpgm的每連續三次施加，可以執行對各自程式化狀態PV1至PV7的程式化操作。例如，當程式化電壓被施加第一個三次(即第一次至第三次)時，可以執行對程式化狀態PV1的程式化操作，當程式化電壓被施加第二個三次(即第四次至第六次)時，可以執行對程式化狀態PV2的程式化操作，並且當程式化電壓被施加第三個三次(第七次至第九次)時，可以執行對程式化狀態PV3的程式化操作。
當完成經選擇的頁面的程式化操作時，在步驟S140中可以確定經選擇的頁面是否為最後頁面。
作為確定的結果，如果經選擇的頁面是最後頁面，則可以完成對經選擇的儲存塊的程式化操作。此外，作為確定的結果，當經選擇的 頁面不是最後頁面時，在步驟S150中可以選擇下一頁面並且製程繼續返回到步驟S120中。
如以上所述，根據實施例，可以通過根據待程式化的程式化狀態控制施加到與經選擇的頁面相鄰的頁面的通過電壓來改善包括在經選擇的頁面和相鄰的頁面中的記憶體單元的臨界電壓分佈。
圖10是示出根據本發明的實施例的記憶體系統1000的方塊圖。
如圖10所示，根據實施例的記憶體系統1000可以包括半導體記憶體裝置100和控制器1100。
由於半導體記憶體裝置100與以上參照圖1所述的半導體記憶體裝置相同，因此將省略對其的詳細描述。
控制器1100可以可操作地耦接至主機和半導體記憶體裝置100，並且可以回應於從主機接收的請求存取半導體記憶體裝置100。例如，控制器1100可以控制半導體記憶體裝置100的讀取操作、寫入操作、抹除操作和後臺操作的至少一個。例如，後臺操作可以是故障區塊管理(bad block management)操作或垃圾收集操作。控制器1100可以被配置為提供半導體記憶體裝置100和主機之間的介面。控制器1100可以被配置為驅動用於控制半導體記憶體裝置100的韌體。
控制器1100可以包括經由內部匯流排可操作地耦接的隨機存取記憶體(RAM)1110、中央處理單元(CPU)1120、主機介面1130、記憶體介面1140以及錯誤校正塊1150。RAM 1110可以用作CPU 1120的操作記憶體、半導體記憶體裝置100和主機之間的高速緩衝記憶體，以及半導 體記憶體裝置100和主機之間的緩衝記憶體。此外，控制器1100可以臨時地儲存在讀取操作期間由主機提供的程式資料。
主機介面1130可以與主機介面。例如，控制器1100可以通過包括以下的各種介面協定與主機通信：通用序列匯流排(USB)協定、多媒體卡(MMC)協定、周邊元件連接(PCI)協議、PCI-快速(PCI-E)協定、高級技術附件(ATA)協定、串列-ATA協定、並行-ATA協定、小型電腦小型介面(SCSI)協定、增強型小型裝置介面(ESDI)協定、整合驅動電子(IDE)協定、私有協定或其組合。
記憶體介面1140可以與半導體記憶體裝置100介面連接。例如，記憶體介面1140可以包括NAND介面或NOR介面。
錯誤校正塊1150可以通過使用錯誤校正碼(ECC)檢測並校正從半導體記憶體裝置100讀取的資料中的錯誤。處理單元1120可以基於錯誤校正塊1150的錯誤檢測結果控制讀取電壓並且執行再讀取操作。根據實施例，錯誤校正塊可以作為控制器1100的元件被提供。
控制器1100和半導體記憶體裝置100可以被整合在單個半導體裝置中。根據實施例，控制器1100和半導體記憶體裝置100可以被整合在單個半導體裝置中以形成諸如PC卡(國際個人電腦記憶卡協會(PCMCIA))、標準快閃記憶體卡(CF)、智慧媒體卡(SMC)、記憶棒、多媒體卡(MMC、RS-MMC或MMC微型)、SD卡(SD、迷你SD、微型SD或SDHC)、通用快閃儲存裝置(UFS)等的儲存卡。
控制器1100和半導體記憶體裝置100可以被整合在單個半導體裝置中以形成固態硬碟(SSD)。SSD可以包括用於將資料儲存在半導 體記憶體裝置中的儲存裝置。當記憶體系統1000用作SSD時，與記憶體系統1000耦接的主機的操作速率可以顯著地提高。
在另一示例中，記憶體系統1000可以用作諸如以下的各種電子裝置中的若干元件之一：電腦、超移動PC(UMPC)、工作站、上網本、個人數位助理(PDA)、可擕式電腦、網路表、無線電話、行動電話、智慧型電話、電子書、可擕式多媒體播放機(PMP)、可擕式遊戲機、導航裝置、黑盒、數位相機、三維電視、數位音訊記錄器、數位音訊播放機、數位圖像記錄器、數位圖像播放機、數位視訊記錄器、數位視訊播放機、用於在無線環境中傳輸/接收資訊的裝置、用於家用網路的裝置、用於電腦網路的裝置、用於遠端資訊處理網路的裝置、RFID裝置，用於電腦系統的其它裝置等。
根據示例性實施例，半導體記憶體裝置100或記憶體系統1000可以各種形式封裝。例如，半導體記憶體裝置100或記憶體系統1000可以通過諸如以下的各種方法被封裝：堆疊式封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、塑膠引線晶片載體(PLCC)、塑膠雙列直插式封裝(PDIP)、窩伏爾封裝件中裸片(die in waffle pack)、晶片形式中裸片(die in waffle form)、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑膠公制四方扁平封裝(MQFP)、薄四方扁平封裝(TQFP)、小型塑封積體電路(SOIC)、收縮型小外形封裝(SSOP)、薄型小尺寸封裝(TSOP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶片級製造封裝(WFP)、晶片級處理堆疊封裝(WSP)等。
圖11是示出根據本發明的實施例的圖10中所示的記憶體系 統1000的應用示例(2000)的方塊圖。
參照圖11，記憶體系統2000可以包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100可以包括多個半導體記憶體晶片2110。多個半導體記憶體晶片可以分為組GR1至GRn。
圖11示出通過第一至第k通道CH1至CHk與控制器2200通信的多個組。半導體記憶體晶片2110的每一個可以與以上參照圖1所述的半導體記憶體裝置100的一個基本相同的方式來配置和操作。
每個組GR1至GRn可以通過單個公共通道與控制器2200通信。控制器2200可以與參照圖10所述的控制器1100基本相同的方式來配置，並且被配置為通過多個第一至第k通道CH1至CHk控制半導體記憶體裝置2100的多個半導體記憶體晶片2110。
圖12是示出根據本發明的實施例的具有以上參照圖11所述的記憶體系統的計算系統3000的方塊圖。
參照圖12，計算系統3000可以包括中央處理單元3100、隨機存取記憶體(RAM)3200，使用者介面3300、電源3400、系統匯流排3500以及記憶體系統2000。
記憶體系統2000可以通過系統匯流排3500與中央處理單元3100、RAM 3200、使用者介面3300和電源3400電連接。通過使用者介面3300提供的或通過中央處理單元3100處理的資料可以被儲存在記憶體系統2000中。
如圖12中所示，半導體記憶體裝置2100可以通過控制器2200耦接至系統匯流排3500。然而，半導體記憶體裝置2100可以直接耦接 至系統匯流排3500。例如，中央處理單元3100和RAM 3200可以執行控制器2200的功能。
如圖12中所示，計算系統3000可以採用圖11的記憶體系統2000。然而，在另一實施例中，記憶體系統2000可以用以上參照圖10所述的記憶體系統1000替代。根據實施例，計算系統3000可以包括以上分別參照圖10和圖11所述的記憶體系統1000和2000兩者。
根據實施例，可以在半導體記憶體裝置的程式化操作期間通過控制施加到與經選擇的頁面相鄰的頁面的字元線的通過電壓來抑制記憶體單元之間的干擾，使得記憶體單元的臨界電壓分佈可以被改善。
對本領域的技術人員顯而易見的是，在不脫離本發明的精神或範圍的情況下，可以對本發明的上述示例性實施例進行各種變型。因此，本發明旨在涵蓋所有這些變型，只要它們是在所附申請專利範圍和其等同方案的範圍內。

Claims (20)

  1. 一種半導體記憶體裝置，其包括：記憶體單元陣列，其包括多個頁面；週邊電路，其適用於對被包含在所述多個頁面的經選擇的頁面中的記憶體單元執行程式化操作，使得所述記憶體單元具有多個程式化狀態；以及控制邏輯，其適用於控制所述週邊電路以執行所述程式化操作，其中，在對所述多個程式化狀態中的具有低臨界電壓分佈的第一設置程式化狀態的程式化操作期間，所述控制邏輯控制所述週邊電路以將第一可變通過電壓施加至與所述選擇的頁面相鄰的頁面，其中所述第一可變通過電壓不同於施加至剩餘未選擇的頁面的通過電壓。
  2. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，所述第一可變通過電壓具有高於所述通過電壓的電位位準。
  3. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，在對所述多個程式化狀態中的具有高臨界電壓分佈的第二設置程式化狀態的程式化操作期間，所述控制邏輯控制所述週邊電路以將第二可變通過電壓施加至所述相鄰的頁面，其中所述第二可變通過電壓不同於所述通過電壓和所述第一可變通過電壓。
  4. 根據申請專利範圍第3項所述的半導體記憶體裝置，其中，所述第二可變通過電壓具有低於所述通過電壓的電位位準。
  5. 根據申請專利範圍第3項所述的半導體記憶體裝置，其中，所述第一設置程式化狀態包括具有低臨界電壓分佈的一個或多 個程式化狀態，以及其中，所述第二設置程式化狀態包括具有高臨界電壓分佈的一個或多個程式化狀態。
  6. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中所述週邊電路以從具有低臨界電壓分佈的程式化狀態到具有高臨界電壓分佈的程式化狀態的順序方式對所述多個程式化狀態執行程式化操作。
  7. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，當包括在所述選擇的頁面中的記憶體單元的通道寬度變窄時，所述控制邏輯調整所述第一可變通過電壓和所述第二可變通過電壓以變得接近於所述通過電壓。
  8. 根據申請專利範圍第1項所述的半導體記憶體裝置，其中，當對所述選擇的頁面的程式化操作完成時，所述控制邏輯選擇新頁面並且根據所述新頁面被配置的位置將所述通過電壓設置為新通過電壓。
  9. 一種半導體記憶體裝置，其包括：記憶體單元陣列，其包括多個頁面；週邊電路，其適於對包括在所述多個頁面的選擇的頁面中的記憶體單元執行程式化操作，使得所述記憶體單元具有多個程式化狀態；以及控制邏輯，其適於控制所述週邊電路以執行所述程式化操作，其中，在對所述多個程式化狀態中的具有低臨界電壓分佈的第一設置程式化狀態的程式化操作期間或在對所述多個程式化狀態中的具有高臨界電壓分佈的第二設置程式化狀態的程式化操作期間，所述控制邏輯控制所述週邊電路以將不同於施加至剩餘未選擇的頁面的通過電壓的第一可變通 過電壓或第二可變通過電壓施加至與所述選擇的頁面相鄰的頁面。
  10. 根據申請專利範圍第9項所述的半導體記憶體裝置，其中，所述第一可變通過電壓具有高於所述通過電壓的電位位準，並且所述第二可變通過電壓具有低於所述通過電壓的電位位準。
  11. 根據申請專利範圍第9項所述的半導體記憶體裝置，其中，所述第一設置程式化狀態包括具有低臨界電壓分佈的一個或多個程式化狀態，以及其中，所述第二設置程式化狀態包括具有臨界電壓分佈的一個或多個程式化狀態。
  12. 根據申請專利範圍第9項所述的半導體記憶體裝置，其中，所述週邊電路以從具有低臨界電壓分佈的程式化狀態到具有高臨界電壓分佈程式化狀態的順序方式對所述多個程式化狀態執行程式化操作。
  13. 根據申請專利範圍第9項所述的半導體記憶體裝置，其中，當包括在所述選擇的頁面中的記憶體單元的通道寬度變窄時，所述控制邏輯調整所述第一可變通過電壓和所述第二可變通過電壓以變得接近於所述通過電壓。
  14. 根據申請專利範圍第9項所述的半導體記憶體裝置，其中，當對所述選擇的頁面的程式化操作完成時，所述控制邏輯選擇新頁面並且根據所述新頁面被配置的位置將所述通過電壓設置為新通過電壓。
  15. 一種半導體記憶體裝置的操作方法，所述方法包括：設置待被施加到相鄰的頁面的第一可變通過電壓至多個頁面的經選擇的頁面； 藉由將程式化電壓施加至所述經選擇的頁面、將所述第一可變通過電壓施加至所述相鄰的頁面以及將通過電壓施加至剩餘頁面來對多個程式化狀態中的具有低臨界電壓分佈的第一設置程式化狀態執行第一程式化操作；並且藉由將所述程式化電壓施加至所述經選擇的頁面以及將所述通過電壓施加至未選擇的頁面來對具有高於所述第一設置程式化狀態的臨界電壓分佈的下一程式化狀態執行第二程式化操作。
  16. 根據申請專利範圍第15項所述的方法，其中，所述第一可變通過電壓具有高於所述通過電壓的電位位準。
  17. 根據申請專利範圍第15項所述的方法，其進一步包括在所述第二程式化之後：設置待施加至所述相鄰的頁面的第二可變通過電壓；並且藉由將所述程式化電壓施加至所述選擇的頁面、將所述第二可變通過電壓施加至所述相鄰的頁面以及將所述通過電壓施加至所述剩餘頁面來對所述多個程式化狀態中的具有高臨界電壓分佈的第二設置程式化狀態執行第三程式化操作。
  18. 根據申請專利範圍第17項所述的方法，其中，所述第二可變通過電壓具有低於所述通過電壓的電位位準。
  19. 根據申請專利範圍第15項所述的方法，其進一步包括：在設置所述第一可變通過電壓之前，根據所述經選擇的頁面的位址設置各自所述第一可變通過電壓和所述第二可變通過電壓的第一電壓調整值和第二電壓調整值。
  20. 根據申請專利範圍第19項所述的方法，其中，所述第一可變通過電壓比所述通過電壓高所述第一電壓調整值，並且所述第二可變通過電壓比所述通過電壓低所述第二電壓調整值。
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