TW201642263A - 半導體記憶體裝置及其之操作方法 - Google Patents

半導體記憶體裝置及其之操作方法 Download PDF

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Abstract

一種半導體記憶體裝置，包括：記憶體單元陣列，記憶體單元陣列包括多個頁；週邊電路，適用於對記憶體單元陣列執行程式化操作和讀取操作；以及控制邏輯，適用於控制週邊電路以在程式化驗證操作或讀取操作期間分別將第一通過電壓和第二通過電壓施加至與選中字元線相鄰的第一字元線和第二字元線。

Description

半導體記憶體裝置及其之操作方法
本公開的實施例涉及一種電子器件，且更具體地，涉及一種半導體記憶體裝置及其操作方法。
相關申請的交叉引用
本申請要求2015年5月20日在韓國智慧財產權局提交的申請號為10-2015-0070546的韓國專利申請的優先權，其全部公開內容通過引用整體合併於此。
半導體記憶體裝置通常分類為揮發性記憶體裝置和非揮發性記憶體裝置。
雖然非揮發性記憶體裝置以相對較低速度執行讀寫操作，但即使在無恆定電源的情況下仍保持儲存的資料。因此，非揮發性記憶體裝置被用在需要在無恆定電源的情況下儲存資料的情形中。非揮發性記憶體裝置的示例包括唯讀記憶體(ROM)、遮罩ROM(MROM)、可程式化ROM(PROM)、可抹除可程式化ROM(EPROM)、電可抹除可程式化ROM(EEPROM)、快閃記憶體、相變隨機存取記憶體(PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)和鐵電RAM(FRAM)等。快閃記憶體 分類為或非(NOR)型快閃記憶體和與非(NAND)型快閃記憶體。
快閃記憶體具有RAM的優點：資料被任意地程式化和抹除，以及ROM的優點：在其中即使在無恆定的電源的情況下仍保持儲存的資料。快閃記憶體廣泛用作可擕式電子設備(諸如，數位相機、個人數位助理(PDA)和MP3播放機)的儲存介質。
實施例提供一種半導體記憶體裝置及其操作方法，其可以防止在讀取操作和程式化驗證操作期間的干擾現象。
根據本公開的實施例，提供一種半導體記憶體裝置，包括：記憶體單元陣列，記憶體單元陣列包括多個頁；週邊電路，其適用於對記憶體單元陣列執行程式化操作和讀取操作；以及控制邏輯，其適用於控制週邊電路以在程式化驗證操作或讀取操作期間分別將第一通過電壓和第二通過電壓施加至與選中字元線相鄰的第一字元線和第二字元線。
根據本公開的實施例，提供一種半導體記憶體裝置的程式化操作方法，包括：將程式化電壓施加至從多個字元線中選擇的字元線，所述多個字元線耦接至包括多個頁的記憶體單元陣列；以及對耦接至選中字元線的頁執行程式化驗證操作。程式化驗證操作可以包括：將驗證電壓施加至選中字元線；以及分別將第一通過電壓和第二通過電壓施加至與選中字元線相鄰的第一字元線和第二字元線。
根據本公開的實施例，提供一種半導體記憶體裝置的讀取操作方法，包括：將讀取電壓施加至從多個字元線中選擇的字元線，所述多個字元線耦接至包括多個頁的記憶體單元陣列；以及分別將第一通過電壓 和第二通過電壓施加至與選中字元線相鄰的第一字元線和第二字元線。
100‧‧‧半導體記憶體裝置
110‧‧‧記憶體單元陣列
120‧‧‧位址解碼器
130‧‧‧讀寫電路
140‧‧‧控制邏輯
150‧‧‧電壓產生器
S310-S340‧‧‧操作步驟
S510-S540‧‧‧操作步驟
1000‧‧‧記憶體系統
1100‧‧‧控制器
1110‧‧‧隨機存取記憶體(RAM)
1120‧‧‧處理單元
1130‧‧‧主機介面
1140‧‧‧記憶體介面
1150‧‧‧錯誤校正塊
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元
3200‧‧‧RAM
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
現在將參照附圖來在下文中更充分地描述示例性實施例；然而，示例性實施例可以以不同的形式來實現，而不應當被解釋為局限於本文中陳述的實施例。更確切地說，這些實施例被提供使得本公開將是徹底且完整的，且這些實施例將把本發明的範圍充分地傳達給所屬技術領域中具有通常知識者。
將理解的是，當元件被稱作在兩個元件“之間”時，其可以為兩個元件中唯一的元件，或者也可以存在一個或更多個中間元件。相同的附圖標記在本文中代表相同的元件。
圖1是圖示根據本公開的實施例的半導體記憶體裝置的方塊圖。
圖2是圖示圖1的記體區塊的電路圖。
圖3是圖示根據本公開的實施例的半導體記憶體裝置的程式化操作的流程圖。
圖4A和圖4B是圖示根據本公開的實施例的在程式化驗證操作期間施加至字元線的電壓的波形圖。
圖5是圖示根據本公開的實施例的半導體記憶體裝置的讀取操作的流程圖。
圖6A和圖6B是圖示根據本公開的實施例的在讀取操作期間施加至字元線的電壓的波形圖。
圖7是圖示包括圖1的半導體記憶體裝置的記憶體系統的方 塊圖。
圖8是圖示圖7的記憶體系統的應用示例的方塊圖。
圖9是圖示包括參照圖8描述的記憶體系統的計算系統的方塊圖。
在下面的具體實施方式中，將描述實施例。如所屬技術領域中具通常知識者將瞭解到的，可以在完全不脫離本公開的精神或範圍的情況下以各種方式來修改實施例。因此，附圖和描述將被當作實質上是說明性的而非限制性的。
在整個說明書中，當元件被稱作“連接”或“耦接”至另一個元件時，其可以直接連接或耦接至另一個元件，或者可以在一個或更多個中間元件介於其間的情況下間接連接或耦接至另一個元件。此外，當元件被稱作“包括”元件時，這表示該元件還可以包括另一個元件。
圖1是圖示根據本公開的實施例的半導體記憶體裝置的方塊圖。
參見圖1，半導體記憶體裝置100包括記憶體單元陣列110、位址解碼器120、讀寫電路130、控制邏輯140和電壓產生器150。
記憶體單元陣列110包括多個記憶體區塊BLK1至BLKz。多個記憶體區塊BLK1至BLKz通過字元線WL耦接至地址解碼器120。多個記憶體區塊BLK1至BLKz耦接至讀寫電路130。多個記憶體區塊BLK1至BLKz中的每一者包括多個記憶體單元。在實施例中，多個記憶體單元為非揮發性記憶體單元。在多個記憶體單元之中，耦接至單個字元線的記憶 體單元被定義為單個頁。即，記憶體單元陣列110用多個頁來配置。
記憶體單元陣列110中的多個記憶體區塊BLK1至BLKz中的每一者包括多個單元串。多個單元串中的每一者包括串聯耦接在位元線與源極線之間的汲極選擇電晶體、多個記憶體單元和源極選擇電晶體。之後將詳細地描述記憶體單元陣列110。
位址解碼器120、讀寫電路130和電壓產生器150作為用於驅動記憶體單元陣列110的週邊電路來操作。
位址解碼器120通過字元線WL耦接至記憶體單元陣列110。位址解碼器120在控制邏輯的控制下操作。位址解碼器120通過半導體記憶體裝置100內部的輸入/輸出緩衝器(未顯示)來接收位址ADDR。
位址解碼器120將在程式化操作期間提供的位址ADDR的行位址解碼，並根據解碼的行位址來將從電壓產生器150產生的程式化電壓、第一通過電壓至第三通過電壓Vpass1、Vpass2和Vpass3、驗證電壓Vverify或讀取電壓Vread以及多個操作電壓供應至記憶體單元陣列110中的多個記憶體單元以及汲極選擇電晶體和源極選擇電晶體。
位址解碼器120將在程式化操作和讀取操作期間提供的位址ADDR的列地址解碼。位址解碼器120將解碼的列位址Yi傳輸至讀寫電路130。
半導體記憶體裝置100可以以頁為單位來執行半導體記憶體裝置100的程式化操作和讀取操作。此外，半導體記憶體裝置100可以執行在記憶體區塊中包括的多個頁之中僅針對單個頁程式化或讀取的單頁程式化/讀取操作。
在程式化操作和讀取操作期間提供的位址ADDR包括區塊 地址、列(row)地址和行(column)地址。位址解碼器120根據區塊位址和列位址來選擇一個記憶體區塊和一個字元線。位址解碼器120可以將行位址解碼並提供至讀寫電路130。
位址解碼器120可以包括區塊解碼器、列解碼器和位址緩衝 器等。
讀寫電路130包括多個頁緩衝器PB1至PBm。多個頁緩衝 器PB1至PBm通過位元線BL1至BLm耦接至記憶體單元陣列110。在程式化操作期間當程式化電壓被施加時，多個頁緩衝器PB1至PBm中的每一者根據要被程式化的資料DATA來控制對應的位元線BL1至BLm的電位。此外，在程式化操作期間多個頁緩衝器PB1至PBm中的每一者感測對應的位元線BL1至BLm的電位或電流，由此執行驗證操作。此外，在讀取操作期間多個頁緩衝器PB1至PBm中的每一者感測對應的位元線BL1至BLm的電位或電流，由此閂鎖資料(latched data)DATA，然後將閂鎖的資料DATA輸出至外部。
讀寫電路130在控制邏輯140的控制下操作。
作為示例性實施例，讀寫電路130可以包括頁緩衝器(或頁寄存器)、行選擇電路等。
控制邏輯140耦接至位址解碼器120、讀寫電路130和電壓產生器150。控制邏輯140通過半導體記憶體裝置100內部的輸入/輸出緩衝器(未顯示)來接收命令CMD和控制信號CTRL。控制邏輯140回應於命令CMD和控制信號CTRL來控制半導體記憶體裝置100的總體操作。
在選中記憶體區塊中包括的所有頁的程式化驗證操作或讀 取操作期間，控制邏輯140可以控制電壓產生器150和位址解碼器120來將比被施加至其他未被選中的字元線的電壓高的通過電壓施加至與選中字元線兩側相鄰的未被選中的字元線。此外，在選中記憶體區塊中包括的多個頁中的一個頁的程式化驗證操作或讀取操作期間，控制邏輯140可以控制電壓產生器150和位址解碼器120來將不同的通過電壓施加至與選中字元線兩側相鄰的未被選中的字元線。
例如，在單頁程式化/讀取操作期間，第一通過電壓Vpass1 被施加至在源極選擇電晶體方向上與選中字元線相鄰的未被選中的字元線，而第二通過電壓Vpass2被施加至在汲極選擇電晶體方向上與選中字元線相鄰的未被選中的字元線。此外，第三通過電壓Vpass3被施加至除了與選中字元線相鄰的未被選中的字元線以外的剩餘的未被選中的字元線。第一通過電壓Vpass1可以低於第二通過電壓Vpass2，而第三通過電壓Vpass3可以低於第一通過電壓Vpass1。
當執行程式化操作和讀取操作時，電壓產生器150根據控制 邏輯140的控制來產生程式化電壓、驗證電壓Vverify、讀取電壓Vread、第一通過電壓至第三通過電壓Vpass1、Vpass和Vpass3以及多個操作電壓。第一通過電壓Vpass1可以低於第二通過電壓Vpass，而第三通過電壓Vpass3可以低於第一通過電壓Vpass1。
圖2是圖示圖1中顯示的多個記憶體區塊之中的一個記憶體 區塊BLK1的電路圖。
參見圖2，記憶體區塊BLK1包括多個單元串ST0至STm。 多個單元串ST0至STm分別耦接至多個位元線BL1至BLm。
多個單元串ST0至STm中的每一者包括源極選擇電晶體SST、串聯耦接的多個記憶體單元MC0至MCn以及汲極選擇電晶體DST。源極選擇電晶體SST耦接至源極選擇線SSL。多個記憶體單元MC0至MCn分別耦接至字元線WL0至WLn。汲極選擇電晶體DST耦接至汲極選擇線DSL。源極線SL耦接至源極選擇電晶體SST的源極。位元線BL1至BLm中的每一者耦接至對應的汲極選擇電晶體DST的汲極。多個字元線WL包括源極選擇線SSL、字元線WL0至WLn以及汲極選擇線DSL。源極選擇線SSL、字元線WL0至WLn以及汲極選擇線DSL由位址解碼器120來驅動。
圖3是圖示根據本公開的實施例的半導體記憶體裝置的程式化操作的流程圖。
圖4A和圖4B是圖示根據本公開的實施例的在程式化驗證操作期間施加至字元線WL的電壓的波形圖。
將參照圖1至圖4A來將根據本公開的實施例的半導體記憶體裝置的單頁程式化操作描述如下。
1)輸入程式化命令(S310)
一旦接收到針對單個頁的程式化命令，控制邏輯140就控制週邊電路來執行半導體記憶體裝置的單頁程式化操作。讀寫電路130暫時地儲存從外部輸入的要被程式化的資料DATA，並根據儲存的資料DATA來控制位元線BL1至BLm的電位水平作為程式化許可電壓或程式化禁止電壓。
2)施加程式化電壓(S320)
電壓產生器150產生要被施加至選中字元線的程式化電壓 以及要被施加至未選中字元線的第三通過電壓Vpass3。此外，電壓產生器150與程式化電壓和第三通過電壓Vpass3一起來產生要被施加至汲極選擇線DSL和源極選擇線SSL的操作電壓。
位址解碼器120回應於位址信號ADDR來選擇用於執行單 頁程式化操作的單個字元線，並將由電壓產生器150產生的程式化電壓施加至選中字元線。
3)驗證操作(S330)
一旦完成程式化電壓的施加，就對選中記憶體單元執行驗證操作。驗證操作將詳細描述如下。
3-1)將驗證電壓施加至選中字元線(S331)
電壓產生器150產生要被施加至選中字元線Sel WL<α>的驗證電壓Vverify。位址解碼器120回應於位址信號ADDR來將驗證電壓Vverify施加至選中字元線Sel WL<α>以執行單頁程式化操作。在此情形下，可以在驗證電壓Vverify被施加之前將第三通過電壓Vpass3施加至選中字元線Sel WL<α>。
3-2)將第一電壓和第二電壓施加至相鄰的字元線(S332)
電壓產生器150產生要被分別施加至與選中字元線Sel WL<α>兩側相鄰的未被選中的字元線WL<α-1>和WL<α+1>的第一通過電壓Vpass1和第二通過電壓Vpass2，並且位址解碼器120分別將第一通過電壓Vpass1和第二通過電壓Vpass2施加至未被選中的字元線WL<α-1>和WL<α+1>。
未被選中的字元線WL<α-1>和WL<α+1>之中的未被選中 的字元線WL<α-1>耦接至在源極選擇電晶體SST的方向上與選中記憶體單元相鄰的記憶體單元，而未選中字元線WL<α+1>耦接至在汲極選擇電晶體DST的方向上與選中記憶體單元相鄰的記憶體單元。
第一通過電壓Vpass1可以低於第二通過電壓Vpass2。
3-3)將第三通過電壓施加至剩餘的未被選中的字元線(S333)
電壓產生器150產生要被施加至多個字元線WL0至WLn之中的除相鄰且未選中字元線WL<α-1>和WL<α+1>以外的剩餘的未被選中的字元線的第三通過電壓Vpass3，並且位址解碼器120將第三通過電壓Vpass3施加至剩餘的未被選中的字元線。
第三通過電壓Vpass3可以低於第一通過電壓Vpass1。
在單頁程式化操作期間，耦接至選中字元線和在源極選擇線SSL的方向上與選中字元線相鄰的字元線WL<α-1>的記憶體單元的溝道耦接至具有接地電位水平的源極線SL，由此引起干擾現象，在干擾現象中電子藉由高於第三通過電壓Vpass3的第一通過電壓Vpass1而穿隧，因此門檻電壓的分佈增大。由於在單頁程式化操作期間僅單個頁被連續選中並被程式化，因此干擾現象持續出現在耦接至相鄰字元線WL<α-1>的記憶體單元上，因此，門檻電壓的分佈逐漸劣化。為了防止這種情況，分別將比被施加至剩餘的未被選中的字元線的第三通過電壓Vpass3高的第一通過電壓Vpass1和第二通過電壓Vpass2施加至與如上所述的選中字元線相鄰的未被選中的字元線WL<α-1>和WL<α+1>。在此狀態下，第一通過電壓Vpass1 被施加為比第二通過電壓Vpass2低，其中，第一通過電壓Vpass1被施加至在源極選擇線SSL的方向上與選中字元線相鄰的未被選中的字元線WL<α-1>，第二通過電壓Vpass2低被施加至在汲極選擇晶體線DSL的方向上與選中字元線相鄰的未被選中的字元線WL<α+1>，使得能夠防止干擾現象的同時改善門檻電壓的分佈。
3-4)確定驗證結果(S334)
讀寫電路130通過感測位元線BL0至BLm的電位水平或電流量來檢測程式化驗證結果，並將檢測到的程式化驗證結果傳輸至控制邏輯140。當確定選中頁中包括的所有記憶體單元都已經被程式化時，控制邏輯140結束程式化操作。
4)增大程式化電壓(S340)
當在步驟S334處確定至少一個記憶體單元還未被程式化時，增大程式化電壓，且從步驟S320重新執行程式化操作。
參見圖4B，在步驟S331處，將施加至選中字元線Sel WL<α>的第三通過電壓Vpass3放電為接地電壓，然後將驗證電壓Vverify施加至選中字元線Sel WL<α>。因此，在驗證操作期間，可以通過在步驟S331之前被施加至選中字元線Sel WL<α>的第三通過電壓Vpass3來防止選中字元線Sel WL<α>的電位水平高於驗證電壓Vverify。
圖5是圖示根據本公開的實施例的半導體記憶體裝置的讀取操作的流程圖。
圖6A和圖6B是圖示根據本公開的實施例的在讀取操作期間施加至字元線WL的電壓的波形圖。
將參照圖1、圖2、圖5和圖6A來將根據本公開的實施例的半導體記憶體裝置的單頁讀取操作描述如下。
1)輸入讀取命令(S510)
一旦接收到針對單個頁的讀取命令，控制邏輯140就控制週邊電路來執行半導體記憶體裝置的單頁讀取操作。
2)將讀取電壓施加至選中字元線(S520)
電壓產生器150產生要被施加至選中字元線Sel WL<α>的讀取電壓Vread。位址解碼器120回應於位址信號ADDR來將讀取電壓Vread施加至選中字元線Sel WL<α>以執行單頁讀取操作。在此情形下，可以在驗證電壓Vverify被施加之前將第三通過電壓Vpass3施加至選中字元線Sel WL<α>。
3)將第一通過電壓和第二通過電壓施加至相鄰字元線(S530)
電壓產生器150產生要被分別施加至與選中字元線Sel WL<α>兩側相鄰的未被選中的字元線WL<α-1>和WL<α+1>的第一通過電壓Vpass1和第二通過電壓Vpass2，並且位址解碼器120分別將第一通過電壓Vpass1和第二通過電壓Vpass2施加至未被選中的字元線WL<α-1>和WL<α+1>。
未被選中的字元線WL<α-1>和WL<α+1>之中的未被選中的字元線WL<α-1>耦接至在源極選擇電晶體SST的方向上與選中記憶體單元相鄰的記憶體單元，而未選中字元線WL<α+1>耦接至在汲極選擇電晶體DST的方向上與選中記憶體單元相鄰的記憶體單元。
第一通過電壓Vpass1可以低於第二通過電壓Vpass2。
4)將第三通過電壓施加至其他字元線(S540)
電壓產生器150產生要被施加至多個字元線WL0至WLn之中的除相鄰且未被選中的字元線WL<α-1>和WL<α+1>以外的剩餘的未被選中的字元線的第三通過電壓Vpass3，並且位址解碼器120將第三通過電壓Vpass3施加至剩餘的未被選中的字元線。
第三通過電壓Vpass3可以低於第一通過電壓Vpass1。
在單頁讀取操作期間，耦接至選中字元線以及在源極選擇線SSL的方向上與選中字元線相鄰的字元線WL<α-1>的記憶體單元的通道耦接至具有接地電位水平的源極線SL，由此引起干擾現象，在干擾現象中電子藉由高於第三通過電壓Vpass3的第一通過電壓Vpass1而穿隧，因此，門檻電壓的分佈增大。由於在單頁讀取操作期間僅單個頁被連續選中並讀取，因此干擾現象持續出現在耦接至相鄰字元線WL<α-1>的記憶體單元上，因此，門檻電壓的分佈逐漸劣化。為了防止這種情況，將比被施加至剩餘的未選中字元線的第三通過電壓Vpass3高的第一通過電壓Vpass1和第二通過電壓Vpass2分別施加至與如上所述的選中字元線相鄰的未被選中的字元線WL<α-1>和WL<α+1>。在此情形下，第一通過電壓Vpass1被施加為比第二通過電壓Vpass2低，其中，第一通過電壓Vpass1被施加至在源極選擇線SSL的方向上與選中字元線相鄰的未被選中的字元線WL<α-1>，第二通過電壓Vpass2被施加至在汲極選擇線DSL的方向上與選中字元線相鄰的未選中字元線WL<α+1>，使得可以在防止干擾現象的同時改善門檻電壓的分佈。
參見圖6B，在步驟S520處，將施加至選中字元線Sel WL< α>的第三通過電壓Vpass3放電為接地電壓，然後將讀取電壓Vread施加至選中字元線Sel WL<α>。因此，在讀取操作期間，可以通過在步驟S520之前被施加至選中字元線Sel WL<α>的第三通過電壓Vpass3來防止選中字元線Sel WL<α>的電位水平高於讀取電壓Vread。
在本公開的實施例中，已經作為示例描述了單頁程式化/讀 取操作。然而，上述技術也可以應用至程式化或讀取記憶體區塊中包括的所有頁的操作。
圖7是圖示包括圖1的半導體記憶體裝置的記憶體系統的方塊圖。
參見圖7，記憶體系統1000包括半導體記憶體裝置100和控制器1100。
半導體記憶體裝置100與參照圖1描述的半導體記憶體裝置相同。在下文中，將省略重複的描述。
控制器1100連接至主機Host和半導體記憶體裝置100。控制器1100被配置用來回應於來自主機Host的請求來訪問半導體記憶體裝置100。例如，控制器1100被配置用來控制半導體記憶體裝置100的讀取操作、寫入操作、抹除操作和後臺操作。控制器1100被配置用來提供半導體記憶體裝置100與主機Host之間的介面。控制器1100被配置用來驅動用於控制半導體記憶體裝置100的固件。
控制器1100包括隨機存取記憶體(RAM)1110、處理單元1120、主機介面1130、記憶體介面1140和錯誤校正塊1150。RAM 1110用 作處理單元1120的操作記憶體、半導體記憶體裝置100與主機Host之間的高速緩衝記憶體以及半導體記憶體裝置100與主機Host之間的緩衝記憶體中的至少一種。處理單元1120控制控制器1100的全部操作。此外，控制器1100可以在讀取操作被執行時任意地儲存從主機Host提供的程式資料。
主機介面1130包括用於在主機Host與控制器1100之間交換 資料的協定。作為實施例，控制器1100被配置用來通過各種介面協定(諸如，通用序列匯流排(USB)協定、多媒體卡(MMC)協定、周邊元件互連(PCI)協議、PCI-快速(PCI-E)協定、先進技術附件(ATA)協定、串列ATA協定、並行ATA協定、小型電腦小介面(SCSI)協定、增強型小型裝置介面(ESDI)協定、整合式電子驅動介面(IDE)協定和私人協定)中的至少一種來與主機Host通信。
記憶體介面1140與半導體記憶體裝置100介面。例如，記 憶體介面1140可以包括與非(NAND)介面或或非(NOR)介面。
錯誤校正塊1150被配置用來通過使用錯誤校正碼(ECC) 來檢測和校正從半導體記憶體裝置100接收到的資料的錯誤。處理單元1120可以基於錯誤校正塊1150的錯誤校正結果來調節讀取電壓，以及控制半導體記憶體裝置100來執行重新讀取操作。作為示例性實施例，錯誤校正塊1150可以被設置為控制器1100的元件。
控制器1100和半導體記憶體裝置100可以整合在一個半導 體器件中。作為實施例，控制器1100和半導體記憶體裝置100可以整合在一個半導體器件中以構成存儲卡。例如，控制器1100和半導體記憶體裝置100可以整合在一個半導體器件中以構成記憶卡(諸如，PC卡(國際個人 電腦記憶卡協會(PCMCIA)、小型快閃(CF)卡、智慧媒體卡(SM或SMC)、記憶棒、多媒體卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用快閃儲存器(UFS))。
控制器1100和半導體記憶體裝置100可以整合在一個半導 體器件中以構成半導體驅動器(固態驅動器(SSD))。半導體驅動器SSD包括被配置用來將資料儲存在半導體記憶體中的儲存裝置。如果記憶體系統1000被用作半導體驅動器SSD，則連接至記憶體系統1000的主機Host的操作速度可以大幅提升。
作為另一個示例，記憶體系統1000可以被提供作為電子設 備(諸如，電腦、超移動PC(UMPC)、工作站、網路本、個人數位助理(PDA)、可擕式電腦、網路平板、無線電話、行動電話、智慧型電話、電子書、可擕式多媒體播放機(PMP)、可擕式遊戲機、導航系統、黑盒子、數位相機、3D電視、數位答錄機、數位音訊播放機、數位圖片記錄儀、數位圖片播放機、數位錄影機、數位視訊播放機、能夠在無線環境中發送/接收資訊的設備、構成家用網路的各種電子設備中的一種、構成電腦網路的各種電子設備中的一種、構成遠端資訊處理網路的各種電子設備中的一種、RFID設備或者構成計算系統的各種元件中的一種)的各種元件中的一種。
作為實施例，半導體記憶體裝置100或記憶體系統1000可 以以各種形式來封裝。例如，半導體記憶體裝置100或記憶體系統1000可以以諸如層疊封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、塑膠引線晶片載體(PLCC)、塑膠雙列直插封裝(PDIP)、窩伏爾組件(Waffle pack)、晶圓形式晶粒、板上晶片(COB)、陶瓷雙列直插封裝(CERDIP)、塑膠度 量四方扁平封裝(MQFP)、薄型扁平封裝(TQFP)、小外形積體電路(SOIC)、收縮型小外形封裝(SSOP)、薄型小外形封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶片級製造封裝(WFP)或晶片級處理層疊封裝(WSP)的方式來封裝。
圖8是圖示圖7的記憶體系統的應用示例的方塊圖。
參見圖8，記憶體系統2000包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100包括多個半導體記憶體晶片。多個半導體記憶體晶片劃分為多個組。
在圖8中，圖示了多個組通過第一通道CH1至第k通道CHk來與控制器2200通信。每一個半導體記憶體晶片可以與參照圖1描述的半導體記憶體裝置100相同地配置和操作。
每一組被配置用來通過一個公共通道與控制器2200通信。控制器2200類似於參照圖6描述的控制器1100來配置。控制器2200被配置用來通過多個通道CH1至CHk來控制半導體記憶體裝置2100的多個記憶體晶片。
圖9是圖示包括參照圖8描述的記憶體系統的計算系統的方塊圖。
參見圖9，計算系統3000包括中央處理單元3100、RAM 3200、使用者介面3300、電源3400、系統匯流排3500和記憶體系統2000。
記憶體系統2000通過系統匯流排3500電連接至中央處理單元3100、RAM 3200、使用者介面3300和電源3400。通過使用者介面3300提供的資料或由中央處理單元3100處理過的資料被儲存在記憶體系統2000 中。
在圖9中，圖示了半導體記憶體裝置2100通過控制器2200 連接至系統匯流排3500。然而，半導體記憶體裝置2100可以直接連接至系統匯流排3500。在此情形下，控制器2200的功能可以由中央處理單元3100和RAM 3200來執行。
在圖9中，圖示了參照圖8描述的記憶體系統2000被提供。 然而，記憶體系統2000可以由參照圖8描述的記憶體系統1000來取代。作為示例性實施例，計算系統3000可以被配置為包括參照圖7和圖8描述的記憶體系統1000和2000二者。
根據本公開，當半導體記憶體裝置的讀取操作和程式化驗證 操作被執行時，不同的電壓被分別施加至選中字元線以及第一字元線和第二字元線，使得能夠在執行單頁操作時防止干擾現象。此外，能夠改善記憶體單元的門檻電壓的分佈。
在本文中已經公開了實施例，儘管採用了特定術語，但特定術語將僅在一般意義和描述性意義上使用和解釋而非用於限制。在某些情況下，通過本申請的提交時的內容對所屬技術領域中具有通常知識者將明顯的是，除非另外具體指出，否則關於特定實施例描述的特徵、特性和/或元件可以單獨地使用，或者可以結合關於其他實施例描述的特徵、特性和/或元件來使用。因此，所屬技術領域中具有通常知識者將理解，在不脫離由所附申請專利範圍中所限定的本公開的精神和範疇的情況下，可以做出形式和細節上的各種改變。
100‧‧‧半導體記憶體裝置
110‧‧‧記憶體單元陣列
120‧‧‧位址解碼器
130‧‧‧讀寫電路
140‧‧‧控制邏輯
150‧‧‧電壓產生器

Claims (20)

  1. 一種半導體記憶體裝置，包括：記憶體單元陣列，其包括多個頁；週邊電路，其適用於對記憶體單元陣列執行程式化操作和讀取操作；以及控制邏輯，其適用於控制週邊電路以在程式化驗證操作或讀取操作期間分別將第一通過電壓和第二通過電壓施加至與選中字元線相鄰的第一字元線和第二字元線。
  2. 如申請專利範圍第1項所述的半導體記憶體裝置，其中，第一字元線在源極選擇線的方向上與選中字元線相鄰。
  3. 如申請專利範圍第1項所述的半導體記憶體裝置，其中，第二字元線在汲極選擇線的方向上與選中字元線相鄰。
  4. 如申請專利範圍第1項所述的半導體記憶體裝置，其中，第一通過電壓具有比第二通過電壓更低的電位。
  5. 如申請專利範圍第1項所述的半導體記憶體裝置，其中，控制邏輯控制週邊電路以將第三通過電壓施加至除了選中字元線以及第一字元線和第二字元線以外的未被選中的字元線。
  6. 如申請專利範圍第5項所述的半導體記憶體裝置，其中，第三通過電壓具有比第一通過電壓更低的電位。
  7. 如申請專利範圍第1項所述的半導體記憶體裝置，其中，程式化操作是對從所述多個頁中選擇的一個頁執行程式化操作的單頁程式化操作。
  8. 如申請專利範圍第1項所述的半導體記憶體裝置，其中，讀取操作是對從所述多個頁中選擇的一個頁執行讀取操作的單頁讀取操作。
  9. 一種半導體記憶體裝置的程式化操作方法，包括：將程式化電壓施加至從多個字元線中選擇的字元線，所述多個字元線耦接至包括多個頁的記憶體單元陣列；以及對耦接至選中字元線的頁執行程式化驗證操作，其中，程式化驗證操作包括：將驗證電壓施加至選中字元線；以及分別將第一通過電壓和第二通過電壓施加至與選中字元線相鄰的第一字元線和第二字元線。
  10. 如申請專利範圍第9項所述的程式化操作方法，其中，程式化驗證操作還包括：將第三通過電壓施加至所述多個字元線之中的除了選中字元線以及第一字元線和第二字元線以外的未選中的字元線。
  11. 如申請專利範圍第9項所述的程式化操作方法，其中，第一字元線在源極選擇線的方向上與選中字元線相鄰。
  12. 如申請專利範圍第9項所述的程式化操作方法，其中，第二字元線在汲極選擇線的方向上與選中字元線相鄰。
  13. 如申請專利範圍第9項所述的程式化操作方法，其中，第一通過電壓具有比第二通過電壓更低的電位。
  14. 如申請專利範圍第10項所述的程式化操作方法，其中，第三通過電壓具有比第一通過電壓更低的電位。
  15. 一種半導體記憶體裝置的讀取操作方法，包括： 將讀取電壓施加至從多個字元線中選擇的字元線，所述多個字元線耦接至包括多個頁的記憶體單元陣列；以及分別將第一通過電壓和第二通過電壓施加至與選中字元線相鄰的第一字元線和第二字元線。
  16. 如申請專利範圍第15項所述的讀取操作方法，還包括：將第三通過電壓施加至所述多個字元線之中的除了選中字元線以及第一字元線和第二字元線以外的未被選中的字元線。
  17. 如申請專利範圍第15項所述的讀取操作方法，其中，第一字元線在源極選擇線的方向上與選中字元線相鄰。
  18. 如申請專利範圍第15項所述的讀取操作方法，其中，第二字元線在汲極選擇線的方向上與選中字元線相鄰。
  19. 如申請專利範圍第15項所述的讀取操作方法，其中，第一通過電壓具有比第二通過電壓更低的電位。
  20. 如申請專利範圍第16項所述的讀取操作方法，其中，第三通過電壓具有比第一通過電壓更低的電位。
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