KR20130074294A - 불 휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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Abstract

여기에는 각각이 워드 라인들에 각각 연결된 복수의 메모리 셀들을 갖는 복수의 스트링들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법이 제공된다. 프로그램 방법은 선택된 비트 라인들로 비트 라인 프로그램 전압을 그리고 비선택된 비트 라인들로 비트 라인 프로그램 금지 전압을 공급하고; 선택된 워드 라인으로 프로그램 전압을 그리고 상기 선택된 워드 라인에 바로 인접한 비선택된 상위 워드 라인으로 디폴트 패스 전압보다 낮은 상위 패스 전압을 공급하는 것을 포함한다.

Description

불 휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치를 프로그램하는 방법에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소(scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치들은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
본 발명의 목적은 신뢰성을 향상시킬 수 있는 불 휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.
본 발명의 일 특징은 각각이 워드 라인들에 각각 연결된 복수의 메모리 셀들을 갖는 복수의 스트링들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법을 제공하며, 프로그램 방법은 선택된 비트 라인들로 비트 라인 프로그램 전압을 그리고 비선택된 비트 라인들로 비트 라인 프로그램 금지 전압을 공급하고; 선택된 워드 라인으로 프로그램 전압을 그리고 상기 선택된 워드 라인에 바로 인접한 비선택된 상위 워드 라인으로 디폴트 패스 전압보다 낮은 상위 패스 전압을 공급하는 것을 포함한다.
예시적인 실시예에 있어서, 프로그램 방법은 상기 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인으로 상기 디폴트 패스 전압보다 높은 하위 패스 전압을 그리고 나머지 비선택된 워드 라인들로 상기 디폴트 패스 전압을 공급하는 것을 더 포함한다.
예시적인 실시예에 있어서, 스트링 채널에서 비트 라인 측으로 형성되는 접합 필드가 상기 하위 및 상위 패스 전압들에 의해서 둔화된다.
예시적인 실시예에 있어서, 상기 하위 패스 전압은 상기 선택된 워드 라인에 연결된 메모리 셀의 채널이 국부적으로 승압되는 것을 방지한다.
예시적인 실시예에 있어서, 상기 불 휘발성 메모리 장치는 스트링 선택 라인과 상기 워드 라인들 중 최상위 워드 라인 사이에 위치하는 더미 워드 라인을 더 포함하며, 상기 프로그램 방법은 상기 상위 패스 전압보다 낮거나 같은 더미 워드 라인 전압을 상기 더미 워드 라인으로 공급하는 것을 더 포함한다.
본 발명의 다른 특징은 각각이 워드 라인들에 각각 연결된 복수의 메모리 셀들을 갖는 복수의 스트링들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법을 제공하며, 프로그램 방법은 선택된 비트 라인들로 비트 라인 프로그램 전압을 그리고 비선택된 비트 라인들로 비트 라인 프로그램 금지 전압을 공급하고; 선택된 워드 라인으로 프로그램 전압을 그리고 상기 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인으로 디폴트 패스 전압보다 높은 상위 패스 전압을 공급하는 것을 포함한다.
예시적인 실시예에 있어서, 프로그램 방법은 상기 선택된 워드 라인에 바로 인접한 비선택된 상위 워드 라인으로 상기 디폴트 패스 전압보다 낮은 상위 패스 전압을 그리고 나머지 비선택된 워드 라인들로 상기 디폴트 패스 전압을 공급하는 것을 더 포함한다.
예시적인 실시예에 있어서, 스트링 채널에서 비트 라인 측으로 형성되는 접합 필드가 상기 하위 및 상위 패스 전압들에 의해서 둔화된다.
예시적인 실시예에 있어서, 상기 하위 패스 전압은 상기 선택된 워드 라인에 연결된 메모리 셀의 채널이 국부적으로 승압되는 것을 방지한다.
예시적인 실시예에 있어서, 상기 불 휘발성 메모리 장치는 스트링 선택 라인과 상기 워드 라인들 중 최상위 워드 라인 사이에 위치하는 더미 워드 라인을 더 포함하며, 상기 프로그램 방법은 상기 상위 패스 전압보다 낮거나 같은 더미 워드 라인 전압을 상기 더미 워드 라인으로 공급하는 것을 더 포함한다.
본 발명에 의하면, 스트링 선택 라인 측에 인접한 비선택된 워드 라인 또는 선택된 워드 라인에 바로 인접한 비선택된 상위 워드 라인을 디폴트 패스 전압보다 낮은 상위 패스 전압으로 구동하고, 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인을 디폴트 패스 전압보다 높은 상위 패스 전압으로 구동함으로써 스트링의 채널에서 스트링 선택 라인 측으로 생기는 접합 필드(junction field)를 둔화시키는 것이 가능하다. 접합 필드를 둔화시킴으로써 채널의 승압된 전압의 저하를 야기하는 누설 전류를 줄이는 것이 가능하다. 결과적으로, 프로그램 금지된 메모리 셀이 프로그램되는 것을 방지하는 것이 가능하다.
도 1은 본 발명의 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다.
도 3 내지 도 9는 본 발명의 실시예들에 따른 불 휘발성 메모리 장치의 프로그램 방법들을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 11은 도 10에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다.
도 11은 도 10에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다.
도 12는 본 발명의 예시적인 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 13은 도 12에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 14는 도 12에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
도 15 내지 도 17은 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
도 18은 본 발명의 실시예에 따른 메모리 카드(memory card)를 개략적으로 보여주는 블록도이다.
도 19는 본 발명의 실시예에 따른 디지털 스틸 카메라(digital still camera)를 개략적으로 보여주는 블록도이다.
도 20은 도 19의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
도 1은 본 발명의 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 불 휘발성 메모리 장치(1000)는 메모리 셀 어레이(1100), 행 디코더(1200), 전압 발생기(1300), 제어 로직(1400), 페이지 버퍼 회로(1500), 그리고 입출력 인터페이스(1600)를 포함한다.
메모리 셀 어레이(1100)는 행들(또는, 워드 라인들)과 열들(또는, 비트 라인들)의 교차 영역들에 배열된 메모리 셀들을 포함한다. 메모리 셀들 각각은 1-비트 데이터 정보 또는 멀티-비트/M-비트 데이터 정보(M은 2 또는 그 보다 큰 정수)를 저장한다.
행 디코더(1200)는 제어 로직(1400)에 의해서 제어되며, 메모리 셀 어레이(1100)의 행들(예를 들면, 워드 라인들, 스트링 선택 라인(들), 접지 선택 라인(들), 공통 소오스 라인, 등)의 선택 및 구동을 행한다. 전압 발생기(1300)는 제어 로직(1400)에 의해서 제어되며, 각 동작에 필요한 전압들(예를 들면, 고전압, 프로그램 전압, 읽기 전압, 검증 전압, 소거 전압, 패스 전압, 벌크 전압, 등)을 발생한다. 특히, 전압 발생기(1300)는 제어 로직(1400)의 제어에 따라 프로그램 동작시 프로그램 전압 및 복수의 패스 전압들을 발생하도록 구성된다. 여기서, 복수의 패스 전압들은 서로 다른 레벨들을 갖는다. 예를 들면, 복수의 패스 전압들은 일반적으로 사용되는 패스 전압으로서 디폴트 패스 전압, 디폴트 패스 전압보다 소정 전압(예를 들면, 약 1V)만큼 낮은 상위 패스 전압, 디폴트 패스 전압보다 소정 전압(예를 들면, 약 1V)만큼 높은 하위 패스 전압, 등을 포함할 것이다.
전압 발생기(1300)에 의해서 생성된 전압들은 행 디코더(1200)를 통해 메모리 셀 어레이(1100)에 제공된다. 제어 로직(1400)은 불 휘발성 메모리 장치(1000)의 전반적인 동작을 제어하도록 구성된다. 프로그램 동작시, 제어 로직(1400)은 선택된 워드 라인으로 프로그램 전압을, 선택된 워드 라인에 인접한 비선택된 상위 워드 라인으로 상위 패스 전압을, 선택된 워드 라인에 인접한 비선택된 하위 워드 라인으로 하위 패스 전압을, 그리고 나머지 비선택된 워드 라인들로 디폴트 패스 전압을 전달하도록 행 디코더(1200)를 제어할 것이다. 또는, 프로그램 동작시, 제어 로직(1400)은 선택된 워드 라인으로 프로그램 전압을, 선택된 워드 라인에 인접한 비선택된 상위 워드 라인으로 상위 패스 전압을,그리고 나머지 비선택된 워드 라인들로 디폴트 패스 전압을 전달하도록 행 디코더(1200)를 제어할 것이다. 또는, 프로그램 동작시, 제어 로직(1400)은 선택된 워드 라인으로 프로그램 전압을, 선택된 워드 라인에 인접한 비선택된 하위 워드 라인으로 하위 패스 전압을,그리고 나머지 비선택된 워드 라인들로 디폴트 패스 전압을 전달하도록 행 디코더(1200)를 제어할 것이다. 하지만, 워드 라인들의 바이어스 조건들이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
계속해서 도 1을 참조하면, 페이지 버퍼 회로(1500)는 제어 로직(1400)에 의해서 제어되며, 메모리 셀 어레이(1100)로부터 데이터를 읽도록 또는 프로그램 데이터에 따라 메모리 셀 어레이(1100)의 열들(예를 들면, 비트 라인들)을 구동하도록 구성된다. 페이지 버퍼 회로(1500)는 비트 라인들 또는 비트 라인 쌍들에 각각 대응하는 복수의 페이지 버퍼들로 구성될 것이다. 페이지 버퍼들 각각은 복수의 래치들을 포함한다. 입출력 인터페이스(1600)는 제어 로직(1400)에 의해서 제어되며, 외부 장치와 인터페이스하도록 구성된다. 입출력 인터페이스(1600)는, 비록 도면에는 도시되지 않았지만, 페이지 버퍼 회로(1500)에 속한 페이지 버퍼들을 정해진 단위로 선택하도록 구성된 열 디코더, 데이터를 입력받는 입력 버퍼, 데이터를 출력하는 출력 버퍼, 등을 포함할 것이다.
도 2는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다. 메모리 셀 어레이(1100)의 예시적인 구조들이 설명될 것이다. 일 예로서, 메모리 셀 어레이(1100)가 1024개의 메모리 블록들로 나눠진 낸드 플래시 메모리 장치가 설명될 것이다. 각 메모리 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에 있어서, 메모리 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 각 메모리 블록에는, 예를 들면, 비트 라인들에 각각 대응하는 복수의 열들이 있다. 올 비트 라인 (all bit line: ABL) 구조라 불리는 일 실시예에 있어서, 메모리 블록의 모든 비트 라인들은 읽기 및 프로그램 동작들 동안 동시에 선택될 수 있다. 선택된 워드 라인에 속하며 모든 비트 라인들과 연결된 저장 소자들은 동시에 프로그램될 수 있다.
예시적인 실시예에 있어서, 동일한 열에 속한 복수의 저장 소자들은 낸드 스트링(111)을 구성하도록 직렬로 연결된다. 낸드 스트링의 일 단자는 스트링 선택 라인(SSL)에 의해서 제어되는 선택 트랜지스터를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 접지 선택 라인(GSL)에 의해서 제어되는 선택 트랜지스터를 통해 공통 소오스 라인(CSL)에 연결된다.
오드-이븐 구조(odd-even architecture)라 불리는 다른 예시적인 실시예에 있어서, 비트 라인들은 이븐 비트 라인들(BLe)과 오드 비트 라인들(BLo)로 구분된다. 오드/이븐 비트 라인 구조에 있어서, 선택된 워드 라인에 속하고 오드 비트 라인들과 연결된 저장 소자들이 제 1 시간에 프로그램되는 반면에, 선택된 워드 라인에 속하고 이븐 비트 라인들과 연결된 저장 소자들은 제 2 시간에 프로그램된다. 데이터는 다른 블록들로 프로그램될 수 있고 다른 메모리 블록들로부터 읽혀질 수 있다. 이러한 동작은 동시에 수행될 수 있다.
도 3은 본 발명의 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 설명의 편의상, 도 3에는 2개의 비트 라인들(BL1, BL2)에 각각 대응하는 2개의 스트링들이 도시되어 있다. 프로그램 방법을 설명하기에 앞서, 워드 라인(WLn-1)이 선택된 워드 라인이라고 가정하자.
비트 라인은 프로그램 데이터에 따라 비트 라인 프로그램 전압(예를 들면, 0V) 또는 비트 라인 프로그램 금지 전압(예를 들면, 전원 전압(VCC))으로 페이지 버퍼 회로(1500)에 의해서 구동될 것이다. 예를 들면, 비트 라인(BL1)은 비트 라인 프로그램 전압으로 구동되고, 비트 라인(BL2)은 비트 라인 프로그램 금지 전압으로 구동될 것이다.
잘 알려진 바와 같이, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터를 턴 온시키기에 충분한 전압으로 구동되고, 접지 선택 라인(GSL)은 접지 전압으로 구동될 것이다. 이러한 바이어스 조건에 따르면, 프로그램될 메모리 셀(101)을 포함하는 스트링의 채널은 비트 라인(BL1)과 전기적으로 연결되는 반면에, 프로그램 금지될 메모리 셀(102)을 포함하는 스트링의 채널은 비트 라인(BL2)과 전기적으로 절연된다. 비트 라인(BL2)과 전기적으로 절연된 스트링의 채널은 아래에 설명되는 프로그램 바이어스 조건 하에서 승압되고, 그 결과 메모리 셀(102)은 프로그램 금지될 것이다.
본 발명의 프로그램 바이어스 조건에 따르면, 선택된 워드 라인(WLn-1)은 프로그램 전압(Vpgm)으로 구동되고, 선택된 워드 라인(WLn-1)에 인접한 비선택된 상위 워드 라인(WLn)은 상위 패스 전압(Vpass2)으로 구동되고, 선택된 워드 라인(WLn-1)에 인접한 비선택된 하위 워드 라인(WLn-2)은 상위 패스 전압(Vpass2)보다 높은 하위 패스 전압(Vpass3)으로 구동되며, 나머지 비선택된 워드 라인들(WL1~WLn-3)은 상위 패스 전압(Vpass2)보다 높고 하위 패스 전압(Vpass3)보다 낮은 디폴트 패스 전압(Vpass1)으로 구동된다.
비선택된 워드 라인들이 동일한 패스 전압(예를 들면, 디폴트 패스 전압)으로 구동되는 일반적인 프로그램 바이어스 조건의 경우, 스트링의 채널에서 스트링 선택 라인 측으로 접합 필드(junction field)가 생긴다. 접합 필드는 누설 전류의 생성을 야기한다. 즉, 접합 필드는 채널의 승압된 전압이 낮아지게 한다. 일반적인 프로그램 바이어스 조건의 경우, 상술한 접합 필드로 인해 프로그램 금지된 메모리 셀(102)이 프로그램 디스터브를 받는다. 이는 문턱 전압 분포가 넓어지게 한다. 다시 말해서, 일반적인 프로그램 바이어스 조건에 따라 프로그램 동작이 수행되는 경우, 스트링 선택 라인에 인접한 워드 라인들의 메모리 셀들(특히, 프로그램 금지된 메모리 셀들)로 인해 페일 비트들이 많이 발생한다.
하지만, 본 발명의 프로그램 바이어스 조건에 의하면, 스트링 선택 라인 측에 인접한 비선택된 워드 라인 또는 선택된 워드 라인에 바로 인접한 비선택된 상위 워드 라인을 디폴트 패스 전압(Vpass1)보다 낮은 상위 패스 전압(Vpass2)으로 구동하고, 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인을 디폴트 패스 전압(Vpass1)보다 높은 상위 패스 전압(Vpass3)으로 구동함으로써 스트링의 채널에서 스트링 선택 라인 측으로 생기는 접합 필드(junction field)를 둔화시키는 것이 가능하다. 접합 필드를 둔화시킴으로써 채널의 승압된 전압의 저하를 야기하는 누설 전류를 줄이는 것이 가능하다. 결과적으로, 프로그램 금지된 메모리 셀(102)이 프로그램되는 것을 방지하는 것이 가능하다.
게다가, 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인을 디폴트 패스 전압(Vpass1)보다 높은 상위 패스 전압(Vpass3)으로 구동함으로써 채널 전압이 국부적으로 승압되는 현상을 방지하는 것이 가능하다. 만약 선택된 워드 라인(WLn-1)에 연결된 메모리 셀들(특히, 프로그램 금지된 메모리 셀들)의 채널들이 국부적으로 승압되는 경우, 앞서 설명된 접합 필드가 커질 것이다. 이는 누설 전류의 증가를 초래한다. 하지만, 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인을 디폴트 패스 전압(Vpass1)보다 높은 상위 패스 전압(Vpass3)으로 구동함으로써 채널 전압이 국부적으로 승압되는 현상을 방지하는 것이 가능하다. 이는 워드 라인에 바로 인접한 비선택된 하위 워드 라인에 연결된 메모리 셀이 높은 문턱 전압을 갖도록 프로그램된 경우에 더욱 유용하다.
도 4는 본 발명의 다른 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 설명의 편의상, 도 4에는 2개의 비트 라인들(BL1, BL2)에 각각 대응하는 2개의 스트링들이 도시되어 있다. 프로그램 방법을 설명하기에 앞서, 워드 라인(WLn-1)이 선택된 워드 라인이라고 가정하자.
비트 라인은 프로그램 데이터에 따라 비트 라인 프로그램 전압(예를 들면, 0V) 또는 비트 라인 프로그램 금지 전압(예를 들면, 전원 전압(VCC))으로 페이지 버퍼 회로(1500)에 의해서 구동될 것이다. 예를 들면, 비트 라인(BL1)은 비트 라인 프로그램 전압으로 구동되고, 비트 라인(BL2)은 비트 라인 프로그램 금지 전압으로 구동될 것이다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터를 턴 온시키기에 충분한 전압으로 구동되고, 접지 선택 라인(GSL)은 접지 전압으로 구동될 것이다. 이러한 바이어스 조건에 따르면, 프로그램될 메모리 셀(101)을 포함하는 스트링의 채널은 비트 라인(BL1)과 전기적으로 연결되는 반면에, 프로그램 금지될 메모리 셀(102)을 포함하는 스트링의 채널은 비트 라인(BL2)과 전기적으로 절연된다. 비트 라인(BL2)과 전기적으로 절연된 스트링의 채널은 아래에 설명되는 프로그램 바이어스 조건 하에서 승압되고, 그 결과 메모리 셀(102)은 프로그램 금지될 것이다.
본 발명의 프로그램 바이어스 조건에 따르면, 선택된 워드 라인(WLn-1)은 프로그램 전압(Vpgm)으로 구동되고, 선택된 워드 라인(WLn-1)에 바로 인접한 비선택된 상위 워드 라인(WLn)은 상위 패스 전압(Vpass2)으로 구동되고, 선택된 워드 라인(WLn-1)에 바로 인접한 비선택된 하위 워드 라인들(WLn-2, WLn-3)은 상위 패스 전압(Vpass2)보다 높은 하위 패스 전압(Vpass3)으로 구동되며, 나머지 비선택된 워드 라인들(WL1~WLn-2)은 상위 패스 전압(Vpass2)보다 높고 하위 패스 전압(Vpass3)보다 낮은 디폴트 패스 전압(Vpass1)으로 구동된다.
본 발명의 프로그램 바이어스 조건에 의하면, 스트링 선택 라인 측에 인접한 비선택된 워드 라인 또는 선택된 워드 라인에 바로 인접한 비선택된 상위 워드 라인을 디폴트 패스 전압(Vpass1)보다 낮은 상위 패스 전압(Vpass2)으로 구동하고, 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인들을 디폴트 패스 전압(Vpass1)보다 높은 상위 패스 전압(Vpass3)으로 구동함으로써 스트링의 채널에서 스트링 선택 라인 측으로 생기는 접합 필드(junction field)를 둔화시키는 것이 가능하다. 접합 필드를 둔화시킴으로써 채널의 승압된 전압의 저하를 야기하는 누설 전류를 줄이는 것이 가능하다. 결과적으로, 프로그램 금지된 메모리 셀(102)이 프로그램되는 것을 방지하는 것이 가능하다. 게다가, 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인들을 디폴트 패스 전압(Vpass1)보다 높은 상위 패스 전압(Vpass3)으로 구동함으로써 채널 전압이 국부적으로 승압되는 현상을 방지하는 것이 가능하다. 이는 워드 라인에 바로 인접한 비선택된 하위 워드 라인에 연결된 메모리 셀이 높은 문턱 전압을 갖도록 프로그램된 경우에 더욱 유용하다.
도 5는 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 설명의 편의상, 도 5에는 2개의 비트 라인들(BL1, BL2)에 각각 대응하는 2개의 스트링들이 도시되어 있다. 프로그램 방법을 설명하기에 앞서, 워드 라인(WLn-1)이 선택된 워드 라인이라고 가정하자.
비트 라인은 프로그램 데이터에 따라 비트 라인 프로그램 전압(예를 들면, 0V) 또는 비트 라인 프로그램 금지 전압(예를 들면, 전원 전압(VCC))으로 페이지 버퍼 회로(1500)에 의해서 구동될 것이다. 예를 들면, 비트 라인(BL1)은 비트 라인 프로그램 전압으로 구동되고, 비트 라인(BL2)은 비트 라인 프로그램 금지 전압으로 구동될 것이다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터를 턴 온시키기에 충분한 전압으로 구동되고, 접지 선택 라인(GSL)은 접지 전압으로 구동될 것이다. 이러한 바이어스 조건에 따르면, 프로그램될 메모리 셀(101)을 포함하는 스트링의 채널은 비트 라인(BL1)과 전기적으로 연결되는 반면에, 프로그램 금지될 메모리 셀(102)을 포함하는 스트링의 채널은 비트 라인(BL2)과 전기적으로 절연된다. 비트 라인(BL2)과 전기적으로 절연된 스트링의 채널은 아래에 설명되는 프로그램 바이어스 조건 하에서 승압되고, 그 결과 메모리 셀(102)은 프로그램 금지될 것이다.
본 발명의 프로그램 바이어스 조건에 따르면, 선택된 워드 라인(WLn-1)은 프로그램 전압(Vpgm)으로 구동되고, 선택된 워드 라인(WLn-1)에 바로 인접한 비선택된 상위 워드 라인(WLn)은 상위 패스 전압(Vpass2)으로 구동되며, 나머지 비선택된 워드 라인들(WL1~WLn-2)은 상위 패스 전압(Vpass2)보다 높고 하위 패스 전압(Vpass3)보다 낮은 디폴트 패스 전압(Vpass1)으로 구동된다.
본 발명의 프로그램 바이어스 조건에 의하면, 스트링 선택 라인 측에 인접한 비선택된 워드 라인 또는 선택된 워드 라인에 바로 인접한 비선택된 상위 워드 라인을 디폴트 패스 전압(Vpass1)보다 낮은 상위 패스 전압(Vpass2)으로 구동함으로써 스트링의 채널에서 스트링 선택 라인 측으로 생기는 접합 필드(junction field)를 둔화시키는 것이 가능하다. 접합 필드를 둔화시킴으로써 채널의 승압된 전압의 저하를 야기하는 누설 전류를 줄이는 것이 가능하다. 결과적으로, 프로그램 금지된 메모리 셀(102)이 프로그램되는 것을 방지하는 것이 가능하다.
도 6은 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 설명의 편의상, 도 6에는 2개의 비트 라인들(BL1, BL2)에 각각 대응하는 2개의 스트링들이 도시되어 있다. 프로그램 방법을 설명하기에 앞서, 워드 라인(WLn-1)이 선택된 워드 라인이라고 가정하자.
비트 라인은 프로그램 데이터에 따라 비트 라인 프로그램 전압(예를 들면, 0V) 또는 비트 라인 프로그램 금지 전압(예를 들면, 전원 전압(VCC))으로 페이지 버퍼 회로(1500)에 의해서 구동될 것이다. 예를 들면, 비트 라인(BL1)은 비트 라인 프로그램 전압으로 구동되고, 비트 라인(BL2)은 비트 라인 프로그램 금지 전압으로 구동될 것이다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터를 턴 온시키기에 충분한 전압으로 구동되고, 접지 선택 라인(GSL)은 접지 전압으로 구동될 것이다. 이러한 바이어스 조건에 따르면, 프로그램될 메모리 셀(101)을 포함하는 스트링의 채널은 비트 라인(BL1)과 전기적으로 연결되는 반면에, 프로그램 금지될 메모리 셀(102)을 포함하는 스트링의 채널은 비트 라인(BL2)과 전기적으로 절연된다. 비트 라인(BL2)과 전기적으로 절연된 스트링의 채널은 아래에 설명되는 프로그램 바이어스 조건 하에서 승압되고, 그 결과 메모리 셀(102)은 프로그램 금지될 것이다.
본 발명의 프로그램 바이어스 조건에 따르면, 선택된 워드 라인(WLn-1)은 프로그램 전압(Vpgm)으로 구동되고, 선택된 워드 라인(WLn-1)에 바로 인접한 비선택된 하위 워드 라인(WLn-2)은 하위 패스 전압(Vpass2)으로 구동되며, 나머지 비선택된 워드 라인들(WL1~WLn-2, WLn)은 상위 패스 전압(Vpass2)보다 높고 하위 패스 전압(Vpass3)보다 낮은 디폴트 패스 전압(Vpass1)으로 구동된다.
본 발명의 프로그램 바이어스 조건에 의하면, 접지 선택 라인 측에 인접한 비선택된 워드 라인 또는 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인을 디폴트 패스 전압(Vpass1)보다 높은 하위 패스 전압(Vpass3)으로 구동함으로써 스트링의 채널에서 스트링 선택 라인 측으로 생기는 접합 필드(junction field)를 둔화시키는 것이 가능하다. 접합 필드를 둔화시킴으로써 채널의 승압된 전압의 저하를 야기하는 누설 전류를 줄이는 것이 가능하다. 결과적으로, 프로그램 금지된 메모리 셀(102)이 프로그램되는 것을 방지하는 것이 가능하다. 게다가, 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인을 디폴트 패스 전압(Vpass1)보다 높은 상위 패스 전압(Vpass3)으로 구동함으로써 채널 전압이 국부적으로 승압되는 현상을 방지하는 것이 가능하다. 이는 워드 라인에 바로 인접한 비선택된 하위 워드 라인에 연결된 메모리 셀이 높은 문턱 전압을 갖도록 프로그램된 경우에 더욱 유용하다.
도 7은 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 설명의 편의상, 도 7에는 2개의 비트 라인들(BL1, BL2)에 각각 대응하는 2개의 스트링들이 도시되어 있다. 프로그램 방법을 설명하기에 앞서, 워드 라인(WLn-1)이 선택된 워드 라인이라고 가정하자.
비트 라인은 프로그램 데이터에 따라 비트 라인 프로그램 전압(예를 들면, 0V) 또는 비트 라인 프로그램 금지 전압(예를 들면, 전원 전압(VCC))으로 페이지 버퍼 회로(1500)에 의해서 구동될 것이다. 예를 들면, 비트 라인(BL1)은 비트 라인 프로그램 전압으로 구동되고, 비트 라인(BL2)은 비트 라인 프로그램 금지 전압으로 구동될 것이다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터를 턴 온시키기에 충분한 전압으로 구동되고, 접지 선택 라인(GSL)은 접지 전압으로 구동될 것이다. 이러한 바이어스 조건에 따르면, 프로그램될 메모리 셀(101)을 포함하는 스트링의 채널은 비트 라인(BL1)과 전기적으로 연결되는 반면에, 프로그램 금지될 메모리 셀(102)을 포함하는 스트링의 채널은 비트 라인(BL2)과 전기적으로 절연된다. 비트 라인(BL2)과 전기적으로 절연된 스트링의 채널은 아래에 설명되는 프로그램 바이어스 조건 하에서 승압되고, 그 결과 메모리 셀(102)은 프로그램 금지될 것이다.
본 발명의 프로그램 바이어스 조건에 따르면, 선택된 워드 라인(WLn-1)은 프로그램 전압(Vpgm)으로 구동되고, 선택된 워드 라인(WLn-1)에 바로 인접한 비선택된 하위 워드 라인들(WLn-2, WLn-3)은 하위 패스 전압(Vpass2)으로 구동되며, 나머지 비선택된 워드 라인들(WL1~WLn-1, WLn)은 상위 패스 전압(Vpass2)보다 높고 하위 패스 전압(Vpass3)보다 낮은 디폴트 패스 전압(Vpass1)으로 구동된다.
본 발명의 프로그램 바이어스 조건에 의하면, 접지 선택 라인 측에 인접한 비선택된 워드 라인 또는 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인들을 디폴트 패스 전압(Vpass1)보다 높은 하위 패스 전압(Vpass3)으로 구동함으로써 스트링의 채널에서 스트링 선택 라인 측으로 생기는 접합 필드(junction field)를 둔화시키는 것이 가능하다. 접합 필드를 둔화시킴으로써 채널의 승압된 전압의 저하를 야기하는 누설 전류를 줄이는 것이 가능하다. 결과적으로, 프로그램 금지된 메모리 셀(102)이 프로그램되는 것을 방지하는 것이 가능하다. 게다가, 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인들을 디폴트 패스 전압(Vpass1)보다 높은 상위 패스 전압(Vpass3)으로 구동함으로써 채널 전압이 국부적으로 승압되는 현상을 방지하는 것이 가능하다. 이는 워드 라인에 바로 인접한 비선택된 하위 워드 라인에 연결된 메모리 셀이 높은 문턱 전압을 갖도록 프로그램된 경우에 더욱 유용하다.
도 8은 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 설명의 편의상, 도 8에는 2개의 비트 라인들(BL1, BL2)에 각각 대응하는 2개의 스트링들이 도시되어 있다. 프로그램 방법을 설명하기에 앞서, 워드 라인(WLn-1)이 선택된 워드 라인이라고 가정하자.
비트 라인은 프로그램 데이터에 따라 비트 라인 프로그램 전압(예를 들면, 0V) 또는 비트 라인 프로그램 금지 전압(예를 들면, 전원 전압(VCC))으로 페이지 버퍼 회로(1500)에 의해서 구동될 것이다. 예를 들면, 비트 라인(BL1)은 비트 라인 프로그램 전압으로 구동되고, 비트 라인(BL2)은 비트 라인 프로그램 금지 전압으로 구동될 것이다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터를 턴 온시키기에 충분한 전압으로 구동되고, 접지 선택 라인(GSL)은 접지 전압으로 구동될 것이다. 이러한 바이어스 조건에 따르면, 프로그램될 메모리 셀(101)을 포함하는 스트링의 채널은 비트 라인(BL1)과 전기적으로 연결되는 반면에, 프로그램 금지될 메모리 셀(102)을 포함하는 스트링의 채널은 비트 라인(BL2)과 전기적으로 절연된다. 비트 라인(BL2)과 전기적으로 절연된 스트링의 채널은 아래에 설명되는 프로그램 바이어스 조건 하에서 승압되고, 그 결과 메모리 셀(102)은 프로그램 금지될 것이다.
본 발명의 프로그램 바이어스 조건에 따르면, 선택된 워드 라인(WLn-1)은 프로그램 전압(Vpgm)으로 구동되고, 선택된 워드 라인(WLn-1)에 인접한 비선택된 상위 워드 라인(WLn)은 상위 패스 전압(Vpass2)으로 구동되고, 선택된 워드 라인(WLn-1)에 인접한 비선택된 하위 워드 라인(WLn-2)은 상위 패스 전압(Vpass2)보다 높은 하위 패스 전압(Vpass3)으로 구동되고, 나머지 비선택된 워드 라인들(WL1~WLn-3) 중 하나(예를 들면, WLn-5)은 로컬 전압(Vlocal)으로 구동되며, 나머지 비선택된 워드 라인들(WL1~WLn-5, WLn-4, WLn-3)은 상위 패스 전압(Vpass2)보다 높고 하위 패스 전압(Vpass3)보다 낮은 디폴트 패스 전압(Vpass1)으로 구동된다. 로컬 전압(Vlocal)이 비선택된 워드 라인에 인가됨에 따라, 선택된 워드 라인의 메모리 셀들(특히, 프로그램 금지된 메모리 셀들)의 채널 전압은 로컬 셀프 부스팅 방식을 사용하지 않는 프로그램 방법과 비교하여 볼 때 보다 효과적으로 승압될 것이다. 로컬 셀프 부스팅을 위한 바이어스 조건이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 본 발명의 프로그램 방법은 로컬 셀프 부스팅 방식 뿐만 아니라 글로벌 셀프 부스팅 방식 모두에 적용될 것이다. 예시적인 로컬 셀프 부스팅 기술들이 미국특허번호들 제7800950호, 제6987694호, 제7376017호, 그리고 제7839688호에 개시되어 있으며, 이 출원의 레퍼런스로 포함된다.
본 발명의 프로그램 바이어스 조건에 의하면, 스트링 선택 라인 측에 인접한 비선택된 워드 라인 또는 선택된 워드 라인에 바로 인접한 비선택된 상위 워드 라인을 디폴트 패스 전압(Vpass1)보다 낮은 상위 패스 전압(Vpass2)으로 구동하고, 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인을 디폴트 패스 전압(Vpass1)보다 높은 상위 패스 전압(Vpass3)으로 구동함으로써 스트링의 채널에서 스트링 선택 라인 측으로 생기는 접합 필드(junction field)를 둔화시키는 것이 가능하다. 접합 필드를 둔화시킴으로써 채널의 승압된 전압의 저하를 야기하는 누설 전류를 줄이는 것이 가능하다. 결과적으로, 프로그램 금지된 메모리 셀(102)이 프로그램되는 것을 방지하는 것이 가능하다. 게다가, 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인을 디폴트 패스 전압(Vpass1)보다 높은 상위 패스 전압(Vpass3)으로 구동함으로써 채널 전압이 국부적으로 승압되는 현상을 방지하는 것이 가능하다. 이는 워드 라인에 바로 인접한 비선택된 하위 워드 라인에 연결된 메모리 셀이 높은 문턱 전압을 갖도록 프로그램된 경우에 더욱 유용하다.
도 9는 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 도면이다. 설명의 편의상, 도 8에는 2개의 비트 라인들(BL1, BL2)에 각각 대응하는 2개의 스트링들이 도시되어 있다. 프로그램 방법을 설명하기에 앞서, 워드 라인(WLn-1)이 선택된 워드 라인이라고 가정하자.
비트 라인은 프로그램 데이터에 따라 비트 라인 프로그램 전압(예를 들면, 0V) 또는 비트 라인 프로그램 금지 전압(예를 들면, 전원 전압(VCC))으로 페이지 버퍼 회로(1500)에 의해서 구동될 것이다. 예를 들면, 비트 라인(BL1)은 비트 라인 프로그램 전압으로 구동되고, 비트 라인(BL2)은 비트 라인 프로그램 금지 전압으로 구동될 것이다. 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터를 턴 온시키기에 충분한 전압으로 구동되고, 접지 선택 라인(GSL)은 접지 전압으로 구동될 것이다. 이러한 바이어스 조건에 따르면, 프로그램될 메모리 셀(101)을 포함하는 스트링의 채널은 비트 라인(BL1)과 전기적으로 연결되는 반면에, 프로그램 금지될 메모리 셀(102)을 포함하는 스트링의 채널은 비트 라인(BL2)과 전기적으로 절연된다. 비트 라인(BL2)과 전기적으로 절연된 스트링의 채널은 아래에 설명되는 프로그램 바이어스 조건 하에서 승압되고, 그 결과 메모리 셀(102)은 프로그램 금지될 것이다.
본 발명의 프로그램 바이어스 조건에 따르면, 선택된 워드 라인(WLn-1)은 프로그램 전압(Vpgm)으로 구동되고, 선택된 워드 라인(WLn-1)에 인접한 비선택된 상위 워드 라인(WLn)은 상위 패스 전압(Vpass2)으로 구동되고, 선택된 워드 라인(WLn-1)에 인접한 비선택된 하위 워드 라인(WLn-2)은 상위 패스 전압(Vpass2)보다 높은 하위 패스 전압(Vpass3)으로 구동되고, 나머지 비선택된 워드 라인들(WL1~WLn-3)은 상위 패스 전압(Vpass2)보다 높고 하위 패스 전압(Vpass3)보다 낮은 디폴트 패스 전압(Vpass1)으로 구동되며, 더미 워드 라인(DWL)은 상위 패스 전압(Vpass2)보다 낮은 더미 워드 라인 전압(VDWL)으로 구동된다.
본 발명의 프로그램 바이어스 조건에 의하면, 스트링 선택 라인 측에 인접한 비선택된 워드 라인 또는 선택된 워드 라인에 바로 인접한 비선택된 상위 워드 라인을 디폴트 패스 전압(Vpass1)보다 낮은 상위 패스 전압(Vpass2)으로 구동하고, 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인을 디폴트 패스 전압(Vpass1)보다 높은 상위 패스 전압(Vpass3)으로 구동함으로써 스트링의 채널에서 스트링 선택 라인 측으로 생기는 접합 필드(junction field)를 둔화시키는 것이 가능하다. 접합 필드를 둔화시킴으로써 채널의 승압된 전압의 저하를 야기하는 누설 전류를 줄이는 것이 가능하다. 결과적으로, 프로그램 금지된 메모리 셀(102)이 프로그램되는 것을 방지하는 것이 가능하다. 게다가, 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인을 디폴트 패스 전압(Vpass1)보다 높은 상위 패스 전압(Vpass3)으로 구동함으로써 채널 전압이 국부적으로 승압되는 현상을 방지하는 것이 가능하다. 이는 워드 라인에 바로 인접한 비선택된 하위 워드 라인에 연결된 메모리 셀이 높은 문턱 전압을 갖도록 프로그램된 경우에 더욱 유용하다.
앞서 설명된 실시예들에 있어서, 하위 패스 전압(Vpass3)이 인가되는 비선택된 하위 워드 라인들의 수가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 하위 패스 전압(Vpass3)이 인가되는 비선택된 하위 워드 라인들의 수가 2 보다 클 수 있다. 앞서 설명된 실시예들이 다양하게 조합될 수 있음은 잘 이해될 것이다. 예를 들면, 도 3 내지 도 7을 참조하여 설명된 방법들이 도 8 또는 도 9를 참조하여 설명된 방식 및 구조에 적용될 것이다.
도 3 내지 도 9를 참조하여 설명된 프로그램 방법들을 선택적으로 사용하는 것이 가능하다. 예를 들면, 선택된 워드 라인이 기준 워드 라인과 스트링 선택 라인 사이에 존재하는 지의 여부에 따라 도 3 내지 도 9를 참조하여 설명된 프로그램 방법들이 선택적으로 사용될 수 있다. 선택된 워드 라인이 기준 워드 라인과 스트링 선택 라인 사이에 존재하지 않는 경우, 앞서 설명된 일반적인 프로그램 방법에 따라 프로그램 동작이 행해질 것이다. 이러한 선택은 행 어드레스를 이용하여 제어 로직(1400)을 통해 판별될 것이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 시스템은 불 휘발성 메모리 장치(1000)와 메모리 제어기(2000)를 포함한다. 불 휘발성 메모리 장치(1000)는 데이터 정보를 저장하는 일종의 저장 매체로서 사용된다. 저장 매체는 하나 또는 그 보다 많은 메모리 칩들로 구성될 수 있다. 불 휘발성 메모리 장치(1000)와 메모리 제어기(2000)는 하나 또는 그 보다 많은 채널들을 통해 통신한다. 불 휘발성 메모리 장치(1000)는, 예를 들면, 낸드 플래시 메모리 장치를 포함한다. 메모리 제어기(2000)는 외부 장치(예를 들면, 호스트)의 요청 또는 내부적인 요청(예를 들면, 머지, 가비지 콜렉션, 등과 같은 배경 동작들과 관련된 요청))에 따라 불 휘발성 메모리 장치(1000)를 제어하도록 구성된다. 불 휘발성 메모리 장치(1000)는 도 1에 도시된 것과 실질적으로 동일하며, 도 3 내지 도 9를 참조하여 설명된 프로그램 방법들 중 어느 하나에 따라 프로그램 동작을 수행할 것이다.
실시예에 있어서, 불 휘발성 메모리 장치(1000)가 낸드 플래시 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 불 휘발성 메모리 장치(1000)는 노아 플래시 메모리 장치, 저항성 램(Resistive Random Access Memory: RRAM) 장치, 상변화 메모리(Phase-Change Memory: PRAM) 장치, 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM) 장치, 강유전체 메모리(Ferroelectric Random Access Memory: FRAM) 장치, 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM), 또는 그와 같은 것으로 구성될 수 있다. 또한, 본 발명의 불 휘발성 메모리 장치(1000)는 3차원 어레이 구조를 갖도록 구현될 수 있다. 3차원 어레이 구조를 갖는 불 휘발성 메모리 장치는 수직 낸드 플래시 메모리 장치라 불린다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치 뿐만 아니라, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리 장치에도 모두 적용 가능하다.
도 11은 도 10에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다. 도 11을 참조하면, 메모리 제어기(2000)는 제 1 인터페이스로서 호스트 인터페이스(2100), 제 2 인터페이스로서 메모리 인터페이스(2200), CPU와 같은 처리 유니트(2300), 버퍼 메모리(2400), 그리고 에러 검출 및 정정 회로(2500)를 포함한다.
호스트 인터페이스(2100)는 외부(또는, 호스트)와 인터페이스하도록 구성된다. 메모리 인터페이스(2200)는 도 1에 도시된 불 휘발성 메모리 장치(1000)와 인터페이스하도록 구성된다. 처리 유니트(2300), 예를 들면, CPU는 메모리 제어기(2000)의 전반적인 동작을 제어하도록 구성된다. 예를 들면, 처리 유니트(2300)는 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 펌웨어를 운용하도록 구성된다. 버퍼 메모리(2400)는 호스트 인터페이스(2100)를 통해 외부로 전달되는 데이터를 임시 저장하는 데 사용된다. 버퍼 메모리(2400)는 메모리 인터페이스(2200)를 통해 불 휘발성 메모리 장치(1000)로부터 전달되는 데이터를 임시 저장하는 데 사용된다. 에러 검출 및 정정 회로(2500)는 불 휘발성 메모리 장치(1000)에 저장될 데이터를 부호화하도록 그리고 불 휘발성 메모리 장치(4100)로부터 읽혀진 데이터를 복호화하도록 구성된다. 부호화는 패리티 정보를 생성하는 동작을 포함하며, 패리티 정보는 필드 단위로 생성될 수 있다. 한 페이지의 데이터는 하나 또는 그 보다 많은 필드들로 구성될 수 있다.
비록 도면에는 도시되지 않았지만, 메모리 제어기(2000)는 롬(ROM)을 더 포함할 수 있다. 롬은 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 펌웨어를 저장하는 데 사용될 수 있다. 다른 예로서, 롬을 포함하지 않도록 메모리 제어기(2000)를 구성하는 것이 가능하다. 이러한 경우, 롬에 저장되는 펌웨어는 메모리 제어기(2000)에 의해서 제어되는 불 휘발성 메모리 장치(1000)에 저장되며, 파워-업시 불 휘발성 메모리 장치(1000)에서 메모리 제어기(2000)로 로드될 것이다.
실시예에 있어서, 호스트 인터페이스(2100)는 컴퓨터 버스 표준들, 스토리지 버스 표준들, iFCPPeripheral 버스 표준들, 등 중 하나 또는 그 보다 많은 것들의 조합으로 구성될 수 있다. 컴퓨터 버스 표준들(computer bus standards)은 S-100 bus, Mbus, Smbus, Q-Bus, ISA, Zorro II, Zorro III, CAMAC, FASTBUS, LPC, EISA, VME, VXI, NuBus, TURBOchannel, MCA, Sbus, VLB, PCI, PXI, HP GSC bus, CoreConnect, InfiniBand, UPA, PCI-X, AGP, PCIe, Intel QuickPath Interconnect, Hyper Transport, 등을 포함한다. 스토리지 버스 표준들(Storage bus standards)은 ST-506, ESDI, SMD, Parallel ATA, DMA, SSA, HIPPI, USB MSC, FireWire(1394), Serial ATA, eSATA, SCSI, Parallel SCSI, Serial Attached SCSI, Fibre Channel, iSCSI, SAS, RapidIO, FCIP, 등을 포함한다. iFCPPeripheral 버스 표준들(iFCPPeripheral bus standards)은 Apple Desktop Bus, HIL, MIDI, Multibus, RS-232, DMX512-A, EIA/RS-422, IEEE-1284, UNI/O, 1-Wire, I2C, SPI, EIA/RS-485, USB, Camera Link, External PCIe, Light Peak, Multidrop Bus, 등을 포함한다.
비록 도면에는 도시되지 않았지만, 메모리 제어기(2000)는 불 휘발성 메모리 장치(1000)에 저장될 데이터를 랜덤화하도록 그리고 불 휘발성 메모리 장치(1000)로부터 읽혀진 데이터를 디-랜덤화하도록 구성되는 랜덤화기/디-랜덤화기를 더 포함할 수 있다. 랜덤화기/디-랜덤화기의 예가 미국특허공개번호 제2010/0088574호에 "DATA STORAGE SYSTEM AND DEVICE WITH RANDOMIZER/DE-RANDOMIZER"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
도 12는 본 발명의 예시적인 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 12를 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들을 통해 제어기(4200)와 연결될 것이다. 각 채널에는 복수의 불 휘발성 메모리들이 공통으로 연결될 것이다. 불 휘발성 메모리 장치들 각각은 도 1에 도시된 것과 실질적으로 동일하게 구성되며, 도 3 내지 도 9를 참조하여 설명된 프로그램 방법들 중 어느 하나를 이용하여 프로그램 동작을 수행한다. 따라서, 스트링의 채널에서 스트링 선택 라인 측으로 생기는 접합 필드(junction field)를 둔화시키는 것이 가능하다. 접합 필드를 둔화시킴으로써 채널의 승압된 전압의 저하를 야기하는 누설 전류를 줄이는 것이 가능하다. 결과적으로, 프로그램 금지된 메모리 셀이 프로그램되는 것을 방지하는 것이 가능하다.
도 13은 도 12에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 14는 도 12에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 13에 도시된 바와 같이, 스토리지는 도 12에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들을 포함할 것이다. 본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 14에 도시된 바와 같이, 스토리지 서버는 도 12에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000), 그리고 서버(4000A)를 포함할 것이다. 또한, 이 분야에 잘 알려진 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.
도 15 내지 도 17은 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 예시적인 실시예들에 따른 메모리 제어기 및 멀티-비트 메모리 장치들로 구성되는 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지에 적용되는 경우, 도 15에 도시된 바와 같이, 시스템(6000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지(6100)를 포함할 것이다. 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지 서버에 적용되는 경우, 도 16에 도시된 바와 같이, 시스템(7000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지 서버들(7100, 7200)을 포함할 것이다. 또한, 도 17에 도시된 바와 같이, 본 발명의 예시적인 실시예에 따른 데이터 저장 장치를 포함한 반도체 드라이브는 메일 서버(8100)에도 적용될 수 있다.
도 18은 본 발명의 실시예에 따른 메모리 카드(memory card)를 개략적으로 보여주는 블록도이다.
메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 18을 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 제어기(9222), 하나 또는 그 보다 많은 불 휘발성 메모리 장치들(9207)을 포함할 것이다. 제어기(9222)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207) 및 인터페이스부(9221)와 커플링되어 있다. 불 휘발성 메모리(9207)는 도 1에 도시된 것과 실질적으로 동일하게 구성되며, 도 3 내지 도 9를 참조하여 설명된 프로그램 방법들 중 어느 하나를 이용하여 프로그램 동작을 수행한다. 따라서, 스트링의 채널에서 스트링 선택 라인 측으로 생기는 접합 필드(junction field)를 둔화시키는 것이 가능하다. 접합 필드를 둔화시킴으로써 채널의 승압된 전압의 저하를 야기하는 누설 전류를 줄이는 것이 가능하다. 결과적으로, 프로그램 금지된 메모리 셀이 프로그램되는 것을 방지하는 것이 가능하다. 제어기(9222)는 불 휘발성 메모리 장치(9207)의 메모리 블록의 프로그램-소거 회수가 기준 프로그램-소거 회수에 도달할 때 도 4, 도 5, 또는 도 6에서 설명된 메모리 관리 기법에 따라 불 휘발성 메모리 장치(2501)의 수명을 관리한다.
도 19는 본 발명의 실시예에 따른 디지털 스틸 카메라(digital still camera)를 개략적으로 보여주는 블록도이다.
도 19를 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9308)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 메모리 제어기 및 불 휘발성 메모리 장치를 포함할 것이다. 메모리 카드(9331) 내에 포함된 불 휘발성 메모리 장치는 도 1에 도시된 것과 실질적으로 동일하게 구성되며, 도 3 내지 도 9를 참조하여 설명된 프로그램 방법들 중 어느 하나를 이용하여 프로그램 동작을 수행한다. 따라서, 스트링의 채널에서 스트링 선택 라인 측으로 생기는 접합 필드(junction field)를 둔화시키는 것이 가능하다. 접합 필드를 둔화시킴으로써 채널의 승압된 전압의 저하를 야기하는 누설 전류를 줄이는 것이 가능하다. 결과적으로, 프로그램 금지된 메모리 셀이 프로그램되는 것을 방지하는 것이 가능하다.
메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9308)에 삽입될 때 메모리 카드(9331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 액세스될 것이다.
도 20은 도 19의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 20를 참조하면, 메모리 카드(9331)는 비디오 카메라(VC), 텔레비전(TV), 오디오 장치(AD), 게임장치(GM), 전자 음악 장치(EMD), 휴대폰(HP), 컴퓨터(CP), PDA(Personal Digital Assistant), 보이스 레코더(voice recorder)(VR), PC 카드(PCC), 등에 사용될 수 있다.
본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명의 다른 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.
전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1100: 메모리 셀 어레이
1200: 행 디코더
1300: 전압 발생기
1400: 제어 로직
1500: 페이지 버퍼 회로
1600: 입출력 인터페이스

Claims (10)

  1. 각각이 워드 라인들에 각각 연결된 복수의 메모리 셀들을 갖는 복수의 스트링들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법에 있어서:
    선택된 비트 라인들로 비트 라인 프로그램 전압을 그리고 비선택된 비트 라인들로 비트 라인 프로그램 금지 전압을 공급하고;
    선택된 워드 라인으로 프로그램 전압을 그리고 상기 선택된 워드 라인에 바로 인접한 비선택된 상위 워드 라인으로 디폴트 패스 전압보다 낮은 상위 패스 전압을 공급하는 것을 포함하는 것을 특징으로 하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인으로 상기 디폴트 패스 전압보다 높은 하위 패스 전압을 그리고 나머지 비선택된 워드 라인들로 상기 디폴트 패스 전압을 공급하는 것을 더 포함하는 것을 특징으로 하는 프로그램 방법.
  3. 제 2 항에 있어서,
    스트링 채널에서 비트 라인 측으로 형성되는 접합 필드가 상기 하위 및 상위 패스 전압들에 의해서 둔화되는 것을 특징으로 하는 프로그램 방법.
  4. 제 2 항에 있어서,
    상기 하위 패스 전압은 상기 선택된 워드 라인에 연결된 메모리 셀의 채널이 국부적으로 승압되는 것을 방지하는 것을 특징으로 하는 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 불 휘발성 메모리 장치는 스트링 선택 라인과 상기 워드 라인들 중 최상위 워드 라인 사이에 위치하는 더미 워드 라인을 더 포함하며,
    상기 상위 패스 전압보다 낮거나 같은 더미 워드 라인 전압을 상기 더미 워드 라인으로 공급하는 것을 더 포함하는 것을 특징으로 하는 프로그래램 방법.
  6. 각각이 워드 라인들에 각각 연결된 복수의 메모리 셀들을 갖는 복수의 스트링들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법에 있어서:
    선택된 비트 라인들로 비트 라인 프로그램 전압을 그리고 비선택된 비트 라인들로 비트 라인 프로그램 금지 전압을 공급하고;
    선택된 워드 라인으로 프로그램 전압을 그리고 상기 선택된 워드 라인에 바로 인접한 비선택된 하위 워드 라인으로 디폴트 패스 전압보다 높은 상위 패스 전압을 공급하는 것을 포함하는 것을 특징으로 하는 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 선택된 워드 라인에 바로 인접한 비선택된 상위 워드 라인으로 상기 디폴트 패스 전압보다 낮은 상위 패스 전압을 그리고 나머지 비선택된 워드 라인들로 상기 디폴트 패스 전압을 공급하는 것을 더 포함하는 것을 특징으로 하는 프로그램 방법.
  8. 제 7 항에 있어서,
    스트링 채널에서 비트 라인 측으로 형성되는 접합 필드가 상기 하위 및 상위 패스 전압들에 의해서 둔화되는 것을 특징으로 하는 프로그램 방법.
  9. 제 7 항에 있어서,
    상기 하위 패스 전압은 상기 선택된 워드 라인에 연결된 메모리 셀의 채널이 국부적으로 승압되는 것을 방지하는 것을 특징으로 하는 프로그램 방법.
  10. 제 7 항에 있어서,
    상기 불 휘발성 메모리 장치는 스트링 선택 라인과 상기 워드 라인들 중 최상위 워드 라인 사이에 위치하는 더미 워드 라인을 더 포함하며,
    상기 상위 패스 전압보다 낮거나 같은 더미 워드 라인 전압을 상기 더미 워드 라인으로 공급하는 것을 더 포함하는 것을 특징으로 하는 프로그래램 방법.




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