KR20120129609A - 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

비휘발성 메모리 장치의 프로그램 방법 Download PDF

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KR20120129609A
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서지현
김병국
정성재
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에스케이하이닉스 주식회사
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    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

비휘발성 메모리 장치의 프로그램 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 드레인 선택 라인과 소스 선택 라인 사이에 다수의 워드라인이 구비된 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 프로그램 방법으로서, 선택된 워드라인에 프로그램 전압을 인가하고, 상기 선택된 워드라인과 인접한 적어도 하나의 워드라인에 제1 패스 전압을 인가하고, 상기 제1 패스 전압이 인가되는 워드라인과 인접한 적어도 하나의 워드라인에 상기 제1 패스 전압보다 낮고 고립 전압보다 높은 제1 중간 전압을 인가하고, 상기 제1 중간 전압이 인가되는 워드라인과 인접한 적어도 하나의 워드라인에 상기 고립 전압을 인가하고, 상기 고립 전압이 인가되는 워드라인과 인접한 적어도 하나의 워드라인에 상기 고립 전압보다 높고 제2 패스 전압보다 낮은 제2 중간 전압을 인가하고, 상기 제2 중간 전압이 인가되는 워드라인과 인접한 적어도 하나의 워드라인에 상기 제2 패스 전압을 인가한다.

Description

비휘발성 메모리 장치의 프로그램 방법{PROGRAM METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치의 프로그램 방법에 관한 것으로, 보다 상세하게는 로컬 셀프-부스팅(local self-boosting) 방식으로 프로그램 금지 동작을 수행하는 비휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 비휘발성 메모리 장치의 수요가 증가하고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 나타낸다.
비휘발성 메모리 장치 중 낸드(NAND) 형 플래시 메모리 장치는, 인접한 메모리 셀끼리 드레인 또는 소스를 공유함으로써 복수의 메모리 셀(memory cell)들이 직렬로 연결되어 하나의 셀 스트링(cell string)을 구성하기 때문에 대용량의 정보를 저장하기에 적합한 장점이 있다.
낸드형 플래시 메모리 장치를 구성하는 셀 스트링은 비트라인과 공통 소스 라인 사이에 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜지스터가 직렬로 연결되어 구성된다. 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜지스터는 각각 드레인 선택 라인, 워드 라인들 및 소스 선택 라인에 의해 게이트가 연결되어 이들에 의해 제어된다. 특히, 제어 게이트가 서로 연결되어 하나의 워드 라인을 공유하는 메모리 셀들은 당해 워드 라인에 의해 제어되며 하나의 페이지를 구성한다. 그리고, 이러한 다수의 셀 스트링 및 이와 연결되는 다수의 비트라인은 메모리 셀 블럭을 구성한다.
이러한 메모리 셀들을 프로그램하기 위해서는 먼저 메모리 셀들이 음의 문턱 전압을 갖도록 메모리 셀들에 대해 소거 동작을 실시한다. 이어서, 프로그램하기 위해서 선택된 메모리 셀의 워드 라인에 프로그램 전압인 고전압을 인가함으로써 선택된 메모리 셀이 더 높은 문턱 전압을 갖도록 한다. 반면에 나머지 선택되지 않은 메모리 셀들의 문턱 전압은 변화되지 않도록 한다.
그런데, 프로그램 동작시 선택된 워드 라인에 프로그램 전압이 인가될 때, 프로그램 전압은 선택된 메모리 셀 뿐만 아니라 선택된 메모리 셀의 워드 라인을 공유하는 다른 메모리 셀들에도 인가되며, 이에 의해 선택된 워드라인에 연결된 비선택된 메모리 셀들의 의도하지 않은 프로그램 현상 즉, 프로그램 디스터브(program disturb)가 발생할 수 있다.
이러한 프로그램 디스터브를 방지하기 위한 기술로 셀프-부스팅 방식을 이용한 프로그램 금지 방법과 로컬 셀프-부스팅 방식을 이용한 프로그램 금지 방법이 있다.
셀프-부스팅 방식에서는, 비선택된 비트라인에 연결된 셀 스트링의 모든 메모리 셀은 소스/드레인 선택 트랜지스터가 오프되는 것에 의해 전기적으로 분리되어, 모든 메모리 셀의 채널이 직렬로 연결된 상태에서 플로팅 상태가 되고, 이에 의해 채널 전압이 부스팅된다. 이와 같이 부스팅된 채널 전압과 워드라인 간의 전압차는 낮기 때문에, 선택된 워드라인에 프로그램 전압이 인가되더라도 비선택된 비트라인에 연결된 프로그램 금지 셀의 프로그램이 방지될 수 있다.
로컬 셀프-부스팅 방식은, 상기 셀프-부스팅 방식과 유사하나, 비선택된 비트라인에 연결된 셀 스트링의 메모리 셀 중 선택된 메모리 셀의 일측 또는 양측에 위치한 메모리 셀을 오프시킴으로써, 비선택된 비트라인에 연결된 셀 스트링의 채널을 적어도 2개의 로컬 채널 즉, 선택된 메모리 셀이 속하는 채널과 그 외의 채널로 전기적으로 분리하여 플로팅 상태가 되게 하고, 이에 의해 이들 로컬 채널 각각의 채널 전압이 부스팅된다. 이러한 로컬 셀프-부스팅 방식에 의하면, 셀프-부스팅 방식에 비하여 프로그램 금지 셀의 채널 전압의 부스팅을 더욱 향상시킬 수 있다.
그러나, 로컬 셀프 부스팅 방식에 의하는 경우, 부스팅된 로컬 채널 전압과 오프된 메모리 셀의 채널 전압의 차이가 크기 때문에, 오프된 메모리 셀에서 발생하는 누설 전류에 기인한 전자가 인접한 메모리 셀 예컨대, 프로그램 금지 셀로 주입되는 핫 캐리어 주입(hot carrier injection) 현상이 발생할 수 있다.
핫 캐리어 주입 현상은 메모리 셀의 문턱 전압을 변동시키고 프로그램 동작이나 리드 동작시 페일을 유발하는 등 소자 특성을 열화시킬 수 있다. 따라서, 이러한 핫 캐리어 주입 현상을 최대한 방지하는 기술의 개발이 요구되고 있다.
본 발명이 해결하려는 과제는, 로컬 셀프-부스팅 방식으로 프로그램 금지 동작을 수행하면서 메모리 셀 간 채널 전압 차이에 의한 핫 캐리어 주입 현상을 감소시킬 수 있는 비휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 드레인 선택 라인과 소스 선택 라인 사이에 다수의 워드라인이 구비된 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 프로그램 방법으로서, 선택된 워드라인에 프로그램 전압을 인가하고, 상기 선택된 워드라인과 인접한 적어도 하나의 워드라인에 제1 패스 전압을 인가하고, 상기 제1 패스 전압이 인가되는 워드라인과 인접한 적어도 하나의 워드라인에 상기 제1 패스 전압보다 낮고 고립 전압보다 높은 제1 중간 전압을 인가하고, 상기 제1 중간 전압이 인가되는 워드라인과 인접한 적어도 하나의 워드라인에 상기 고립 전압을 인가하고, 상기 고립 전압이 인가되는 워드라인과 인접한 적어도 하나의 워드라인에 상기 고립 전압보다 높고 제2 패스 전압보다 낮은 제2 중간 전압을 인가하고, 상기 제2 중간 전압이 인가되는 워드라인과 인접한 적어도 하나의 워드라인에 상기 제2 패스 전압을 인가한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법은, 드레인 선택 트랜지스터와 소스 선택 트랜지스터 사이에 직렬로 연결되는 복수의 메모리 셀을 갖는 셀 스트링을 복수개 포함하는 비휘발성 메모리 장치의 프로그램 방법으로서, 하나의 셀 스트링에 속하는 복수의 메모리 셀 중 어느 하나의 메모리 셀의 제어 게이트에 프로그램 전압을 인가하고, 상기 프로그램 전압이 인가되는 메모리 셀과 인접한 적어도 하나의 메모리 셀의 제어 게이트에 상기 메모리 셀을 턴온시키는 제1 패스 전압을 인가하고, 상기 제1 패스 전압이 인가되는 메모리 셀과 인접한 적어도 하나의 메모리 셀의 제어 게이트에 상기 제1 패스 전압보다 낮고 고립 전압보다 높은 제1 중간 전압을 인가하고, 상기 제1 중간 전압이 인가되는 메모리 셀과 인접한 적어도 하나의 메모리 셀의 제어 게이트에 상기 메모리 셀을 턴오프시키는 상기 고립 전압을 인가하고, 상기 고립 전압이 인가되는 메모리 셀과 인접한 적어도 하나의 메모리 셀의 제어 게이트에 상기 고립 전압보다 높고 제2 패스 전압보다 낮은 제2 중간 전압을 인가하고, 상기 제2 중간 전압이 인가되는 메모리 셀과 인접한 적어도 하나의 메모리 셀의 제어 게이트에 상기 제2 패스 전압을 인가한다.
본 발명의 비휘발성 메모리 장치의 프로그램 방법에 의하면, 로컬 셀프-부스팅 방식으로 프로그램 금지 동작을 수행하면서 메모리 셀 간 채널 전압 차이에 의한 핫 캐리어 주입 현상을 감소시킬 수 있다.
도 1a는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 프로그램 방법을 설명하기 위한 회로도이고, 도 1b는 도 1a의 비선택된 비트라인과 연결된 셀 스트링의 단면을 나타내는 도면이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법의 효과를 설명하기 위한 도면들이다.
도 3은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 회로도이다.
도 4는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 회로도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 프로그램 방법을 설명하기 위한 회로도이고, 도 1b는 도 1a의 비선택된 비트라인과 연결된 셀 스트링의 단면을 나타내는 도면이다.
도 1a 및 도 1b를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 복수의 셀 스트링(110, 110'), 복수의 셀 스트링(110, 110') 각각의 일단에 각각 연결되는 복수의 비트라인(BLe, BLo), 및 복수의 셀 스트링(110, 110') 각각의 타단에 공통으로 연결되는 공통 소스 라인(CSL)을 포함하는 메모리 셀 블록(100)을 구비한다.
셀 스트링(110, 110')은 각각 메모리 셀들(MC0 ~ MC31 또는 MC0' ~ MC31'), 소스 선택 트랜지스터(SST 또는 SST') 및 드레인 선택 트랜지스터(DST 또는 DST')를 포함한다. 메모리 셀들(MC0 ~ MC31 또는 MC0' ~ MC31')은 소스 선택 트랜지스터(SST 또는 SST')와 드레인 선택 트랜지스터(DST 또는 DST') 사이에 직렬로 연결된다. 한편, 본 실시예에서는 메모리 셀 블럭(100)에 2개의 셀 스트링(110, 110')이 존재하나, 본 발명이 이에 한정되는 것은 아니며, 셀 스트링의 개수는 다양하게 변형될 수 있다.
여기서, 메모리 셀들(MC0 ~ MC31, MC0' ~ MC31') 각각은 부유 게이트(FG)와 제어 게이트(CG)의 적층 구조를 포함하는데, 제어 게이트(CG)가 서로 연결되어 하나의 워드라인(예컨대, WL31)을 공유하는 메모리 셀들(예컨대, MC31 및 MC31')은 당해 워드 라인(WL31)에 의해 제어되며 하나의 페이지를 구성한다. 본 실시예에서는 32개의 페이지 내지 32개의 워드라인(WL0 ~ WL31)이 존재하나, 본 발명이 이에 한정되는 것은 아니며, 워드라인의 개수는 장치의 특성이나 밀도 등을 고려하여 다양하게 변형될 수 있다.
또한, 드레인 선택 트랜지스터(DST, DST')의 게이트는 서로 연결되어 하나의 드레인 선택 라인(DSL)을 공유하고, 소스 선택 트랜지스터(SST, SST')의 게이트는 서로 연결되어 하나의 소스 선택 라인(SSL)을 공유한다.
따라서, 메모리 셀 블록(100)의 드레인 선택 라인(DSL)과 소스 선택 라인(SSL) 사이에는 서로 평행하게 배치되는 복수의 워드라인(WL30 ~ WL31)이 구비된다.
복수의 비트라인(BLe, BLo)은 셀 스트링(110, 110') 각각에 포함된 드레인 선택 트랜지스터(DST, DST')의 드레인에 각각 연결될 수 있다. BLe는 짝수 번째 비트라인을 나타내고 BLo는 홀수 번째 비트라인을 나타낸다. 본 실시예에서는 프로그램 동작시 비선택된 비트라인이 BLe이고 선택된 비트라인이 BLo라 하기로 하나, 본 발명이 이에 한정되는 것은 아니며, 프로그램 동작시 비선택되는 비트라인과 선택되는 비트라인은 다양하게 변형될 수 있다.
공통 소스 라인(CSL)은 셀 스트링(110, 110') 각각에 포함된 소스 선택 트랜지스터(SST, SST')의 소스와 공통으로 연결될 수 있다.
이러한 비휘발성 메모리 장치를 프로그램하는 방법은 다음과 같다. 특히, 이하에서는 로컬 셀프-부스팅 방식을 이용한 프로그램 금지 방법을 포함하여 설명을 진행하기로 한다.
먼저, 메모리 셀 블럭(100)에 포함되는 모든 메모리 셀(MC0~MC31, MC0'~MC31')에 대해 데이터를 소거하는 소거 동작을 수행한다.
이어서, 소스 선택 트랜지스터(SST)의 게이트에 대응하는 소스 선택 라인(SSL)에 접지 전압(0V)을 인가하고, 비선택된 비트라인(BLe)에 프로그램 금지 전압으로 전원 전압(VCC)을 인가하고, 선택된 비트라인(BLo)에 접지 전압(0V)을 인가하고, 드레인 선택 트랜지스터(DST)의 게이트에 대응하는 드레인 선택 라인(DSL)에 전원 전압(VCC)을 인가한다. 이로써, 비선택된 비트라인(BLe) 및 선택된 비트라인(BLo)에 각각 인가되는 전압에 대응하여 셀 스트링(110, 110')의 채널 각각이 프리차지된다.
이때, 선택된 비트라인(BLo)은, 프로그램하고자 하는 메모리 셀(이하, 프로그램 대상 메모리 셀이라 함)을 포함하는 셀 스트링(110')이 연결되고, 비선택된 비트라인(BLe)은, 프로그램 대상 메모리 셀과 동일한 워드라인을 공유하면서 프로그램되지 않아야 하는 메모리 셀(이하, 프로그램 금지 메모리 셀)을 포함하는 셀 스트링(110)에 연결된다. 본 실시예에서 프로그램 대상 메모리 셀은 선택된 비트라인(BLo)과 가장 가까운 쪽에 배치되는 메모리 셀인 MC31'이고, 프로그램 금지 메모리 셀은 MC31이다. 그러나, 다른 실시예에서 프로그램 대상 메모리 셀 및 프로그램 금지 메모리 셀의 위치가 변형될 수 있음은 물론이다(예를 들어, 후술하는 도 4 참조).
이어서, 프로그램 대상 메모리 셀(MC31)의 제어 게이트(CG)와 연결된 워드라인(WL31) 즉, 선택된 워드라인(WL31)에 프로그램 전압(Vpgm)을 인가하고, 선택된 워드라인(WL31)과 인접한 적어도 하나의 워드라인 예컨대, 워드라인(WL30, WL29)에 프로그램 전압(Vpgm)보다 낮은 제1 패스 전압(Vpass1)을 인가하고, 제1 패스 전압(Vpass1)이 인가되는 워드라인(WL30, WL29)과 인접한 적어도 하나의 워드라인 예컨대, 워드라인(WL28)에 제1 패스 전압(Vpass1)보다 낮고 후술하는 고립 전압(Viso)보다 높은 제1 중간 전압(Vmid1)을 인가하고, 제1 중간 전압(Vmid1)이 인가되는 워드라인(WL28)과 인접한 적어도 하나의 워드라인 예컨대, 워드라인(WL27)에 상기 고립 전압(Viso)을 인가하고, 고립 전압(Viso)이 인가되는 워드라인(WL27)과 인접한 적어도 하나의 워드라인 예컨대, 워드라인(WL26)에 고립 전압(Viso)보다 높으면서 후술하는 제2 패스 전압(Vpass2)보다 낮은 제2 중간 전압(Vmid2)을 인가하고, 제2 중간 전압(Vmid2)이 인가되는 워드라인(WL26)과 인접한 나머지 워드라인(WL0~WL25)에 상기 제2 패스 전압(Vpass2)을 인가한다.
여기서, 프로그램 전압(Vpgm)은 프로그램 대상 메모리 셀(MC31')을 프로그램하기 위한 고전압으로서, 예컨대, 20V 정도일 수 있다.
제1 패스 전압(Vpass1) 또는 제2 패스 전압(Vpass2)은, 비선택된 비트라인(BLe)에 연결된 셀 스트링(110)의 메모리 셀(MC0~MC31) 중에서 제1 패스 전압(Vpass1) 또는 제2 패스 전압(Vpass2)이 인가되는 메모리 셀들(MC0~MC25, MC29, MC30)을 턴온시키기 위한 전압으로서, 고립 전압(Viso)보다는 높고 프로그램 전압(Vpgm)보다는 낮은 값을 가지며, 예컨대, 9V 정도의 값을 가질 수 있다. 제1 패스 전압(Vpass1)과 제2 패스 전압(Vpass2)은 서로 같거나 다를 수 있다.
고립 전압(Viso)은 비선택된 비트라인(BLe)에 연결된 셀 스트링(110)의 메모리 셀(MC0~MC31) 중에서 고립 전압(Viso)이 인가되는 메모리 셀(MC27)을 오프시키기 위한 저전압으로서, 예컨대, 3V의 값을 가질 수 있다.
위와 같은 고립 전압(Viso)의 인가에 의해, 비선택된 비트라인(BLe)에 연결된 셀 스트링(110)은 서로 전기적으로 분리되고 플로팅 상태인 적어도 두 개의 로컬 채널을 포함할 수 있다. 즉, 본 실시예에서, 셀 스트링(110)의 채널은 프로그램 전압(Vpgm)이 인가되는 메모리 셀(MC31) 및 이 메모리 셀(MC31)과 인접하면서 제1 패스 전압(Vpass1)이 인가되는 메모리 셀(MC30, MC29)의 채널로 구성되는 하나의 로컬 채널과, 제2 패스 전압(Vpass2)이 인가되는 메모리 셀(MC0~MC25)의 채널로 구성되는 다른 하나의 로컬 채널을 포함하게 되고, 이들 로컬 채널은 고립 전압(Viso)이 인가되는 메모리 셀(MC27)을 중심으로 서로 전기적으로 분리된다.
여기서, 메모리 셀(MC31 내지 MC29)의 채널 전압은 프로그램 전압(Vpgm) 및 제1 패스 전압(Vpass1)에 의해 셀프-부스팅될 수 있으므로, 프로그램 금지 메모리 셀(MC31)의 부유 게이트(FG)와 채널 사이에 F-N 터널링이 발생하지 않고, 그 결과 프로그램 금지 메모리 셀(MC31)은 초기의 소거 상태로 유지된다.
제1 중간 전압(Vmid1)은 고립 전압(Viso)이 인가되는 메모리 셀(MC27)과 제1 패스 전압(Vpass1)이 인가되는 메모리 셀(MC29) 사이에 배치되는 메모리 셀(MC28)에 인가되고, 제1 패스 전압(Vpass1)과 고립 전압(Viso) 사이의 값을 갖는다. 또한, 제2 중간 전압(Vmid2)은 고립 전압(Viso)이 인가되는 메모리 셀(MC27)과 제2 패스 전압(Vpass2)이 인가되는 메모리 셀(MC25) 사이에 배치되는 메모리 셀(MC26)에 인가되고, 제2 패스 전압(Vpass2)과 고립 전압(Viso) 사이의 값을 갖는다. 여기서, 제1 중간 전압(Vmid1) 및 제2 중간 전압(Vmid2)은 서로 동일한 값을 가질 수도 있고, 예컨대, 5.6V의 값을 가질 수 있다. 제1 중간 전압(Vmid1) 및 제2 중간 전압(Vmid2)이 서로 동일한 경우는, 제1 중간 전압(Vmid1) 및 제2 중간 전압(Vmid2)이 서로 상이한 경우에 비하여, 전압 발생 회로(미도시됨)의 구성을 보다 간결하게 할 수 있는 장점이 있다.
종래에는 고립 전압이 인가되는 워드라인은 패스 전압이 인가되는 워드라인과 워드라인 사이에 배치되되 이들 워드라인과 인접하여 배치되었다. 예를 들어, 본 도면을 이용하여 설명하면, 고립 전압(Viso)이 인가되는 워드라인(WL27) 양측의 워드라인(W26, W28)에 각각 제1 및 제2 패스 전압(Vpass1, Vpass2)이 인가되었다. 그에 따라, 비선택된 비트라인(BLe)에 연결된 셀 스트링(110)의 채널은 메모리 셀(MC27)의 채널을 중심으로 서로 분리되고, 메모리 셀(MC28~MC31)의 채널로 구성되는 하나의 로컬 채널과, 메모리 셀(MC0~MC26)의 채널로 구성되는 다른 하나의 로컬 채널을 포함하였다.
그런데, 위와 같은 종래 기술에 의하면, 메모리 셀(MC27)의 채널 전압은 고립 전압(Viso)에 의해 낮은 전압 예컨대, 접지 전압(0V) 정도로 고정되지만, 메모리 셀(MC27) 채널 양측의 로컬 채널 전압은 프로그램 전압(Vpgm) 및/또는 패스 전압(Vpass1, Vpass2)에 의해 부스팅되어 있다. 즉, 오프된 메모리 셀(MC27)의 채널 전압과 인접한 메모리 셀(MC26 또는 MC28)이 속하는 로컬 채널 전압의 차이가 상대적으로 크게 된다. 이러한 경우, 오프된 메모리 셀(MC27)의 채널과 인접한 로컬 채널 사이에는 횡방향의 강한 전기장이 존재하게 되고, 그에 따라 오프된 메모리 셀(MC27)에서 발생하는 누설 전류에 기인한 전자가 인접한 메모리 셀(MC26 또는 MC28)이 속하는 로컬 채널 쪽으로 이동한다. 오프된 메모리 셀(MC27) 양측의 메모리 셀들 예컨대, 메모리 셀(MC26 또는 MC28)의 하부에는 제1 패스 전압(Vpass1) 또는 제2 패스 전압(Vpass2)에 의하여 종방향의 강한 전기장이 존재하기 때문에, 상기 이동한 전자들은 예컨대, 메모리 셀(MC26 또는 MC28)의 게이트 절연막을 통과하여 메모리 셀(MC26 또는 MC28)의 부유 게이트(FG)로 주입되는 핫 캐리어 주입 현상이 발생할 수 있다.
따라서, 본 실시예에서는 이와 같은 종래 기술의 문제점을 방지하기 위하여 오프된 메모리 셀(MC27)과 인접한 메모리 셀(MC26 및 MC28)에 제1 및 제2 패스 전압(Vpass1, Vpass2)보다 낮으면서 고립 전압(Viso)보다는 높은 전압 즉, 제1 및 제2 중간 전압(Vmid1, Vmid2)을 인가하는 것이다.
이러한 경우, 제1 및 제2 중간 전압(Vmid1, Vmid2)에 의해 메모리 셀(MC26 및 MC28)의 채널 전압의 부스팅 정도는, 제1 및 제2 패스 전압(Vpass1, Vpass2)이 인가되는 메모리 셀 예컨대, 메모리 셀(MC25 또는 MC29)의 채널 전압의 부스팅 정도보다 약하기 때문에, 메모리 셀(MC27)의 채널 전압과 메모리 셀(MC26 및 MC28)의 채널 전압의 차이는 상대적으로 감소하고, 또한 메모리 셀(MC26 및 MC28)의 채널 전압과 이와 인접하는 메모리 셀(MC29 및 MC25)의 채널 전압의 차이는 상대적으로 감소한다. 결과적으로, 오프된 메모리 셀과 인접 메모리 셀 간의 채널 전압이 단계적으로 감소하기 때문에, 메모리 셀 간의 채널 전압의 급격한 변화에 기인한 핫 캐리어 주입 현상이 방지될 수 있다. 이러한 효과는 이하의 도 2a 내지 도 2d에 잘 나타나 있다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법의 효과를 설명하기 위한 도면들로서, 도 2a는 비교예의 경우 워드라인에 인가되는 전압에 따른 전위 등고선(potential contour)을 표시한 도면이고, 도 2b는 실험예의 경우 워드라인에 인가되는 전압에 따른 전위 등고선을 표시한 도면이고, 도 2c는 비교예 및 실험예의 경우 채널 전위를 나타내는 그래프이고, 도 2d는 비교예 및 실험예의 경우 누설 전류 발생을 나타내는 그래프이다.
비교예의 경우 고립 전압(3V)이 인가되는 워드라인(WL27) 일측과 인접한 워드라인(WL28)에만 중간 전압(5.6V)이 인가되고, 나머지 비선택된 워드라인에는 패스 전압(9V)이 인가되고, 선택된 워드라인(WL31)에 프로그램 전압이 인가되는 경우를 나타낸다. 반면, 실험예의 경우 고립 전압(3V)이 인가되는 워드라인(WL27) 양측과 인접한 워드라인(WL26 및 WL28)에 중간 전압(5.6V)이 인가되고, 나머지 비선택된 워드라인에는 패스 전압(9V)이 인가되고, 선택된 워드라인(WL31)에 프로그램 전압이 인가되는 경우를 나타낸다.
도 2a 및 도 2b를 참조하면, 고립 전압으로서 3V가 인가되는 워드라인(WL27)에 연결되는 메모리 셀은 실질적으로 오프됨을 알 수 있다. 워드라인(WL27) 양측의 워드라인(WL26 및 WL28)에 중간 전압(5.6V)이 인가되는 경우, 워드라인(WL27)이 연결되는 메모리 셀을 중심으로 양측의 채널 전위가 서서히 증가함을 알 수 있다. 참고적으로, 본 도면에 표시된 영역이 붉은색에 가까울수록 전위가 높은 것을 의미하고 파란색에 가까울수록 전위가 낮은 것을 의미한다.
도 2c를 참조하면, 비교예의 경우 워드라인(WL27)을 중심으로 양측의 채널 전위가 비대칭적이나, 실험예의 경우 워드라인(WL27)을 중심으로 양측의 채널 전위가 실질적으로 대칭임을 알 수 있다.
도 2d를 참조하면, 비교예의 경우 워드라인(WL26) 및 워드라인(WL27) 사이에 누설 전류에 기인한 전자 이동이 있음을 알 수 있으나, 실험예의 경우 누설 전류에 기인한 전자 이동이 발생하지 않았음을 알 수 있다.
요약하자면, 도 2a 내지 도 2d의 실험 결과로부터, 고립 전압이 인가되는 워드라인을 중심으로 양측의 워드라인에 패스 전압보다 낮은 중간 전압을 인가하는 경우, 채널 전위 분포가 개선되고 누설 전류에 기인한 전자 이동이 발생하지 않아 결국 핫 캐리어 주입 현상이 방지됨을 알 수 있다.
도 3은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 회로도이다. 이하, 제2 실시예를 설명하면서, 제1 실시예와 동일한 부분에 대하여는 설명을 간소화하거나 생략하고, 제1 실시예와의 차이점을 중심으로 설명하기로 한다.
상기 제1 실시예에서는, 고립 전압(Viso)이 인가되는 워드라인(WL27)과 제1 패스 전압(Vpass1)이 인가되는 워드라인(WL29) 사이, 및 고립 전압(Viso)이 인가되는 워드라인(WL27)과 제2 패스 전압(Vpass2)이 인가되는 워드라인(WL25) 사이에 각각 제1 중간 전압(Vmid1)이 인가되는 한 개의 워드라인(WL28) 및 제2 중간 전압(Vmid2)이 인가되는 한 개의 워드라인(WL26)이 배치되는 경우를 도시하였다. 또한, 고립 전압(Viso)이 인가되는 워드라인(WL27)과 프로그램 전압(Vpgm)이 인가되는 워드라인(WL31) 사이에 제1 패스 전압(Vpass1)이 인가되는 두 개의 워드라인(WL29, WL30)이 배치되는 경우를 도시하였다.
그러나, 본 발명이 제1 실시예에 한정되는 것은 아니며, 제1 중간 전압(Vmid1)이 인가되는 워드라인의 개수는 복수개일 수 있으며, 제1 중간 전압(Vmid1)은 제1 패스 전압(Vpass1)과 고립 전압(Viso) 사이의 값을 갖는 것을 전제로 복수의 레벨을 가질 수 있다. 이러한 경우, 제1 중간 전압(Vmid1)이 인가되는 복수의 워드라인에는, 고립 전압(Viso)이 인가되는 워드라인에 가까울수록 상대적으로 낮은 레벨의 제1 중간 전압(Vmid1)이 인가될 수 있고, 고립 전압(Viso)이 인가되는 워드라인에 멀수록 상대적으로 높은 레벨의 제1 중간 전압(Vmid1)이 인가될 수 있다. 이는, 제2 중간 전압(Vmid2)의 경우에도 마찬가지로 적용될 수 있다. 또한, 고립 전압(Vpass1)이 인가되는 워드라인과 프로그램 전압(Vpgm)이 인가되는 워드라인 사이에 제1 패스 전압이 인가되는 워드라인이 하나이거나 또는 세개 이상일 수도 있다. 이와 관련된 하나의 예시를 도 3에 나타내었다.
도 3을 참조하면, 고립 전압(Viso)이 인가되는 워드라인(WL27)과 제1 패스 전압(Vpass1)이 인가되는 워드라인(WL30) 사이에 두 개의 워드라인(WL28, WL29)이 배치되고, 이들 두 개의 워드라인(WL28, WL29) 각각에 제1 레벨의 제1 중간 전압(Vmid1-1) 및 제2 레벨의 제1 중간 전압(Vmid1-2)이 인가될 수 있다. 여기서, 제1 레벨의 제1 중간 전압(Vmid1-1) 및 제2 레벨의 제1 중간 전압(Vmid1-2)은 서로 상이할 수 있고, 제1 레벨의 제1 중간 전압(Vmid1-1)이 제2 레벨의 제1 중간 전압(Vmid1-2)보다 클 수 있다.
또한, 고립 전압(Viso)이 인가되는 워드라인(WL27)과 제2 패스 전압(Vpass2)이 인가되는 워드라인(WL24) 사이에 두 개의 워드라인(WL25, WL26)이 배치되고, 이들 두 개의 워드라인(WL25, WL26) 각각에 제1 레벨의 제2 중간 전압(Vmid2-1) 및 제2 레벨의 제2 중간 전압(Vmid2-2)이 인가될 수 있다. 여기서, 제1 레벨의 제2 중간 전압(Vmid2-1) 및 제2 레벨의 제2 중간 전압(Vmid2-2)은 서로 상이할 수 있고, 제1 레벨의 제2 중간 전압(Vmid2-1)이 제2 레벨의 제2 중간 전압(Vmid2-2)보다 클 수 있다.
여기서, 고립 전압(Viso)이 인가되는 워드라인(WL27)을 중심으로 서로 대칭하는 워드라인에 인가되는 중간 전압의 레벨은 서로 동일할 수 있다. 즉, 제1 레벨의 제1 중간 전압(Vmid1-1)과 제1 레벨의 제2 중간 전압(Vmid2-1)은 서로 동일할 수 있고, 제2 레벨의 제1 중간 전압(Vmid1-2)과 제2 레벨의 제2 중간 전압(Vmid2-2)은 서로 동일할 수 있다.
도 4는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 회로도이다. 이하, 제3 실시예를 설명하면서, 제1 실시예와 동일한 부분에 대하여는 설명을 간소화하거나 생략하고, 제1 실시예와의 차이점을 중심으로 설명하기로 한다.
상기 제1 실시예에서는, 프로그램 전압(Vpgm)이 인가되는 워드라인(WL31)이 드레인 선택 라인(DSL)과 가장 가까운 경우를 도시하였다.
그러나, 본 발명이 제1 실시예에 한정되는 것은 아니며, 전술한 바와 같이 프로그램 전압(Vpgm)은 나머지 워드라인(WL0~WL30) 중 어느 하나에 인가될 수 있다. 나아가, WL0부터 WL31까지 순차적으로 프로그램 전압(Vpgm)이 인가될 수도 있다. 프로그램 전압(Vpgm)이 인가되는 워드라인이 WL31이 아닌 경우에도, 프로그램 전압(Vpgm)이 인가되는 워드라인과 드레인 선택 라인(DSL) 사이에 배치되는 워드라인에 메모리 셀을 턴온시키는 패스 전압이 인가되는 것을 제외하고는, 전술한 제1 실시예 또는 제2 실시예의 설명들은 본 실시예에서도 동일하게 적용될 수 있다. 이와 관련된 하나의 예시를 도 4에 나타내었다.
도 4를 참조하면, 프로그램 전압(Vpgm)이 인가되는 워드라인이 예를 들어, WL29일 수 있다. 이러한 경우, 프로그램 전압(Vpgm)이 인가되는 워드라인(WL29)과 드레인 선택 라인(DSL) 사이에 배치되는 워드라인(WL30, WL31)에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 기타, 프로그램 전압(Vpgm)이 인가되는 워드라인(WL29)과 고립 전압(Viso)이 인가되는 워드라인(WL25) 사이에 제1 패스 전압(Vpass1)이 인가되는 두 개의 워드라인(WL27, WL28)과 제1 중간 전압(Vmid1)이 인가되는 워드라인(WL26)이 배치되고, 고립 전압(Viso)이 인가되는 워드라인(WL25)과 제2 패스 전압이 인가되는 워드라인(WL0~WL23) 사이에 제2 중간 전압(Vmid2)이 인가되는 워드라인(WL24)이 배치될 수 있고, 이는 제1 실시예와 유사하다.
한편, 전술한 제1 실시예와 제3 실시예를 상호 비교할 때, 하나의 셀 스트링 예컨대, 비선택된 비트라인(BLe)에 연결되는 셀 스트링(110)에 있어서, 제1 실시예의 경우 프로그램 전압(Vpgm)이 인가되는 메모리 셀이 속하는 로컬 채널의 면적은 제3 실시예에 비하여 더 작다. 즉, 선택된 워드라인이 드레인 선택 라인에 가까울수록 선택된 워드라인에 연결된 메모리 셀이 속하는 로컬 채널 면적이 감소하는 것이다. 로컬 채널 면적이 감소할수록 채널 전압의 부스팅 정도는 증가하므로, 결국 선택된 워드라인이 드레인 선택 라인에 가까울수록 즉, 로컬 채널 면적이 감소할수록, 선택된 워드라인에 연결된 메모리 셀이 속하는 로컬 채널과 이와 분리된 로컬 채널 간 전위차가 증가하여 누설 전류에 의한 핫 캐리어 주입 현상이 발생할 가능성이 증가한다.
따라서, 본 발명에서는 별도로 도시하지는 않았으나, 전술한 제1 내지 제3 실시예의 경우에 있어서, 선택된 워드라인이 드레인 선택 라인에 가까울수록 고립 전압(Viso)의 크기를 증가시킬 수 있다. 예를 들어, 제1 실시예에서 고립 전압(Viso)으로 3V를 인가하였다면, 제3 실시예에서는 고립 전압(Viso)으로 약간 낮은 2.8V 정도를 인가할 수 있다. 메모리 셀의 오프 특성을 유지하는 것을 전제로 고립 전압이 커질수록, 고립 전압(Viso)이 인가되는 메모리 셀의 채널 전압과 중간 전압(Vmid1 또는 Vmid2)이 인가되는 메모리 셀의 채널 전압 차이가 감소하므로, 누설 전류에 의한 핫 캐리어 주입 현상 발생이 더욱 방지될 수 있다.
또한, 전술한 제2 내지 제4 실시예에서는 워드라인의 개수가 32개인 경우를 나타내었으나, 워드라인의 개수는 이보다 작을 수 있고 또는 이보다 클 수도 있다.워드라인의 개수가 증가할수록 즉, 하나의 셀 스트링에 속하는 메모리 셀의 개수가 증가할수록 전술한 현상 즉, 선택된 워드라인이 드레인 선택 라인에 가까울수록 선택된 워드라인에 연결된 메모리 셀이 속하는 로컬 채널과 이와 분리된 로컬 채널 간 전위차가 증가하는 현상이 심화되고 마찬가지로 누설 전류에 의한 핫 캐리어 주입 현상이 발생할 가능성이 증가한다. 다시 말하면, 워드라인의 개수가 32개인 경우보다 워드라인 개수가 64개인 경우, 선택된 워드라인이 드레인 선택 라인에 가까울수록 누설 전류에 의한 핫 캐리어 주입 현상이 심화되는 것이며, 이는 실험적으로 확인되고 있다.
따라서, 본 발명에서는 별도로 도시하지는 않았으나, 워드라인의 개수가 증가할수록 고립 전압(Viso)의 크기를 증가시킬 수 있다. 예를 들어, 제1 실시예에서 고립 전압(Viso)으로 3V를 인가하였다면, 도시되지 않은 다른 실시예에서 워드라인 개수가 64개이고 드레인 선택 라인과 가장 가까운 64번째 워드라인에 프로그램 전압이 인가되는 경우라면, 고립 전압(Viso)으로 3.2V를 인가할 수 있다.
요약하자면, 본 발명에서는, 셀 스트링 특히, 프로그램 금지 메모리 셀을 포함하는 셀 스트링에서 로컬 채널과 로컬 채널을 상호 분리하기 위한 고립 전압이 인가되는 메모리 셀 양측의 메모리 셀에 중간 레벨 즉, 고립 전압보다는 높고 패스 전압보다는 낮은 레벨의 전압을 다양하게 인가함으로써, 메모리 셀 간 채널 전압의 급격한 변화를 방지할 수 있다. 게다가, 고립 전압이 인가되는 메모리 셀을 중심으로 그 양측의 메모리 셀에 대칭적으로 동일한 중간 레벨의 전압을 인가하는 경우에는 전압 발생 회로의 구성을 간결하게 할 수 있다. 게다가, 워드라인의 위치 또는 워드라인의 개수에 따라 고립 전압의 레벨을 조절함으로써, 핫 캐리어 주입 현상을 더욱 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CSL: 공통 소스 라인 BL: 비트라인
WL0~WL31: 워드라인 DSL: 드레인 선택 라인
SSL: 소스 선택 라인 MC0~MC31: 메모리 셀
DST: 드레인 선택 트랜지스터 SST: 소스 선택 트랜지스터

Claims (19)

  1. 드레인 선택 라인과 소스 선택 라인 사이에 다수의 워드라인이 구비된 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 프로그램 방법으로서,
    선택된 워드라인에 프로그램 전압을 인가하고,
    상기 선택된 워드라인과 인접한 적어도 하나의 워드라인에 제1 패스 전압을 인가하고,
    상기 제1 패스 전압이 인가되는 워드라인과 인접한 적어도 하나의 워드라인에 상기 제1 패스 전압보다 낮고 고립 전압보다 높은 제1 중간 전압을 인가하고,
    상기 제1 중간 전압이 인가되는 워드라인과 인접한 적어도 하나의 워드라인에 상기 고립 전압을 인가하고,
    상기 고립 전압이 인가되는 워드라인과 인접한 적어도 하나의 워드라인에 상기 고립 전압보다 높고 제2 패스 전압보다 낮은 제2 중간 전압을 인가하고,
    상기 제2 중간 전압이 인가되는 워드라인과 인접한 적어도 하나의 워드라인에 상기 제2 패스 전압을 인가하는
    비휘발성 메모리 장치의 프로그램 방법.
  2. 제1 항에 있어서,
    상기 제1 중간 전압과 상기 제2 중간 전압은 동일한
    비휘발성 메모리 장치의 프로그램 방법.
  3. 제1 항에 있어서,
    상기 제1 중간 전압이 인가되는 워드라인은 복수개이고,
    상기 제1 중간 전압은 복수의 레벨을 갖고,
    상기 제1 중간 전압이 인가되는 복수개의 워드라인 중, 상대적으로 상기 고립 전압이 인가되는 워드라인과 가까운 워드라인에 인가되는 제1 중간 전압의 레벨은 상대적으로 상기 제1 패스 전압이 인가되는 워드라인과 가까운 워드라인에 인가되는 제1 중간 전압의 레벨보다 낮은
    비휘발성 메모리 장치의 프로그램 방법.
  4. 제1 항에 있어서,
    상기 제2 중간 전압이 인가되는 워드라인은 복수개이고,
    상기 제2 중간 전압은 복수의 레벨을 갖고,
    상기 제2 중간 전압이 인가되는 복수개의 워드라인 중, 상대적으로 상기 고립 전압이 인가되는 워드라인과 가까운 워드라인에 인가되는 제2 중간 전압의 레벨은 상대적으로 상기 제2 패스 전압이 인가되는 워드라인과 가까운 워드라인에 인가되는 제2 중간 전압의 레벨보다 낮은
    비휘발성 메모리 장치의 프로그램 방법.
  5. 제3 항에 있어서,
    상기 제2 중간 전압이 인가되는 워드라인은 복수개이고,
    상기 제2 중간 전압은 복수의 레벨을 갖고,
    상기 제2 중간 전압이 인가되는 복수개의 워드라인 중, 상대적으로 상기 고립 전압이 인가되는 워드라인과 가까운 워드라인에 인가되는 제2 중간 전압의 레벨은 상대적으로 상기 제2 패스 전압이 인가되는 워드라인과 가까운 워드라인에 인가되는 제2 중간 전압의 레벨보다 낮은
    비휘발성 메모리 장치의 프로그램 방법.
  6. 제5 항에 있어서,
    상기 제1 중간 전압이 인가되는 워드라인의 개수와 상기 제2 중간 전압이 인가되는 워드라인의 개수는 동일하고,
    상기 고립 전압이 인가되는 워드라인을 중심으로 상기 제1 중간 전압이 인가되는 복수개의 워드라인 중 어느 하나와, 이와 대칭하는 상기 제2 중간 전압이 인가되는 워드라인에는 동일한 레벨의 전압이 인가되는
    비휘발성 메모리 장치의 프로그램 방법.
  7. 제1 항에 있어서,
    상기 선택된 워드라인이 상기 드레인 선택 라인과 상대적으로 가까운 경우의 상기 고립 전압은, 상기 선택된 워드라인이 상기 드레인 선택 라인과 상대적으로 먼 경우에 비하여 더 큰 값을 갖는
    비휘발성 메모리 장치의 프로그램 방법.
  8. 제1 항에 있어서,
    상기 워드라인의 개수가 상대적으로 많은 경우의 상기 고립 전압은, 상기 워드라인의 개수가 상대적으로 적은 경우에 비하여 더 큰 값을 갖는
    비휘발성 메모리 장치의 프로그램 방법.
  9. 제7 항에 있어서,
    상기 워드라인의 개수가 상대적으로 많은 경우의 상기 고립 전압은, 상기 워드라인의 개수가 상대적으로 적은 경우에 비하여 더 큰 값을 갖는
    비휘발성 메모리 장치의 프로그램 방법.
  10. 드레인 선택 트랜지스터와 소스 선택 트랜지스터 사이에 직렬로 연결되는 복수의 메모리 셀을 갖는 셀 스트링을 복수개 포함하는 비휘발성 메모리 장치의 프로그램 방법으로서,
    하나의 셀 스트링에 속하는 복수의 메모리 셀 중 어느 하나의 메모리 셀의 제어 게이트에 프로그램 전압을 인가하고,
    상기 프로그램 전압이 인가되는 메모리 셀과 인접한 적어도 하나의 메모리 셀의 제어 게이트에 상기 메모리 셀을 턴온시키는 제1 패스 전압을 인가하고,
    상기 제1 패스 전압이 인가되는 메모리 셀과 인접한 적어도 하나의 메모리 셀의 제어 게이트에 상기 제1 패스 전압보다 낮고 고립 전압보다 높은 제1 중간 전압을 인가하고,
    상기 제1 중간 전압이 인가되는 메모리 셀과 인접한 적어도 하나의 메모리 셀의 제어 게이트에 상기 메모리 셀을 턴오프시키는 상기 고립 전압을 인가하고,
    상기 고립 전압이 인가되는 메모리 셀과 인접한 적어도 하나의 메모리 셀의 제어 게이트에 상기 고립 전압보다 높고 제2 패스 전압보다 낮은 제2 중간 전압을 인가하고,
    상기 제2 중간 전압이 인가되는 메모리 셀과 인접한 적어도 하나의 메모리 셀의 제어 게이트에 상기 제2 패스 전압을 인가하는
    비휘발성 메모리 장치의 프로그램 방법.
  11. 제10 항에 있어서,
    상기 하나의 셀 스트링은, 프로그램 금지된 셀 스트링인
    비휘발성 메모리 장치의 프로그램 방법.
  12. 제10 항에 있어서,
    상기 제1 중간 전압과 상기 제2 중간 전압은 동일한
    비휘발성 메모리 장치의 프로그램 방법.
  13. 제10 항에 있어서,
    상기 제1 중간 전압이 인가되는 메모리 셀은 복수개이고,
    상기 제1 중간 전압은 복수의 레벨을 갖고,
    상기 제1 중간 전압이 인가되는 복수개의 메모리 셀 중, 상대적으로 상기 고립 전압이 인가되는 메모리 셀과 가까운 메모리 셀에 인가되는 제1 중간 전압의 레벨은 상대적으로 상기 제1 패스 전압이 인가되는 메모리 셀과 가까운 메모리 셀에 인가되는 제1 중간 전압의 레벨보다 낮은
    비휘발성 메모리 장치의 프로그램 방법.
  14. 제10 항에 있어서,
    상기 제2 중간 전압이 인가되는 메모리 셀은 복수개이고,
    상기 제2 중간 전압은 복수의 레벨을 갖고,
    상기 제2 중간 전압이 인가되는 복수개의 메모리 셀 중, 상대적으로 상기 고립 전압이 인가되는 메모리 셀과 가까운 메모리 셀에 인가되는 제2 중간 전압의 레벨은 상대적으로 상기 제2 패스 전압이 인가되는 메모리 셀과 가까운 메모리 셀에 인가되는 제2 중간 전압의 레벨보다 낮은
    비휘발성 메모리 장치의 프로그램 방법.
  15. 제13 항에 있어서,
    상기 제2 중간 전압이 인가되는 메모리 셀은 복수개이고,
    상기 제2 중간 전압은 복수의 레벨을 갖고,
    상기 제2 중간 전압이 인가되는 복수개의 메모리 셀 중, 상대적으로 상기 고립 전압이 인가되는 메모리 셀과 가까운 메모리 셀에 인가되는 제2 중간 전압의 레벨은 상대적으로 상기 제2 패스 전압이 인가되는 메모리 셀과 가까운 메모리 셀에 인가되는 제2 중간 전압의 레벨보다 낮은
    비휘발성 메모리 장치의 프로그램 방법.
  16. 제15 항에 있어서,
    상기 제1 중간 전압이 인가되는 메모리 셀의 개수와 상기 제2 중간 전압이 인가되는 메모리 셀의 개수는 동일하고,
    상기 고립 전압이 인가되는 메모리 셀을 중심으로 상기 제1 중간 전압이 인가되는 복수개의 메모리 셀 중 어느 하나와 대칭하는 상기 제2 중간 전압이 인가되는 메모리 셀에는 동일한 레벨의 전압이 인가되는
    비휘발성 메모리 장치의 프로그램 방법.
  17. 제10 항에 있어서,
    상기 선택된 메모리 셀이 상기 드레인 선택 트랜지스터와 상대적으로 가까운 경우의 상기 고립 전압은, 상기 선택된 메모리 셀이 상기 드레인 선택 트랜지스터와 상대적으로 먼 경우에 비하여 더 큰 값을 갖는
    비휘발성 메모리 장치의 프로그램 방법.
  18. 제10 항에 있어서,
    상기 하나의 셀 스트링에 속하는 메모리 셀의 개수가 상대적으로 많은 경우의 상기 고립 전압은, 상기 하나의 셀 스트링에 속하는 메모리 셀의 개수가 상대적으로 적은 경우에 비하여 더 큰 값을 갖는
    비휘발성 메모리 장치의 프로그램 방법.
  19. 제17 항에 있어서,
    상기 하나의 셀 스트링에 속하는 메모리 셀의 개수가 상대적으로 많은 경우의 상기 고립 전압은, 상기 하나의 셀 스트링에 속하는 메모리 셀의 개수가 상대적으로 적은 경우에 비하여 더 큰 값을 갖는
    비휘발성 메모리 장치의 프로그램 방법.
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