JP2015176626A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】動作信頼性を向上させる不揮発性半導体記憶装置を提供すること。
【解決手段】第１範囲内に設けられたメモリセルと、前記第１範囲外に設けられたメモリセルと、から構成されるメモリストリングを複数含むメモリセルアレイと、書き込み電圧、第１電圧、及び第２電圧（９Ｖ）を生成する電圧発生回路と、書き込み対象の前記メモリセルの両側に隣接する非選択メモリセルに前記カットオフ電圧を供給し、前記第１範囲内の前記書き込み対象外の前記メモリセルに前記第２電圧を供給する、よう前記電圧発生回路を制御する制御部とを具備し、前記第１範囲には、第１ダミーセル、第１メモリセル、第２メモリセル、及び第３メモリセル、第２ダミーセル、第４メモリセル、第５メモリセル、及び第６メモリセル、並びにバックゲートトランジスタと、が設けられる。
【選択図】図４Ｃ

Description

実施形態は、不揮発性半導体記憶装置に関する。

近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。

特開２００９−２６６９４６号公報

動作信頼性を向上させる不揮発性半導体記憶装置を提供する。

実施形態の不揮発性半導体記憶装置によれば、半導体層上に配置され、第１範囲内に設けられたメモリセルと、前記第１範囲外に設けられたメモリセルと、から構成されるメモリストリングを複数含むメモリセルアレイと、書き込み電圧、第１電圧、及び前記第１電圧よりも大きな第２電圧を生成する電圧発生回路と、前記第１範囲外に位置するメモリセルを書き込み対象とする場合、書き込み対象の前記メモリセルの両側に隣接する非選択メモリセルに前記カットオフ電圧を供給し、前記第１範囲内のいずれかメモリセルを書き込み対象とした場合、前記第１範囲内の前記書き込み対象外の前記メモリセルに前記第２電圧を供給する、よう前記電圧発生回路を制御する制御部とを具備し、前記第１範囲には、下から順に形成された第１ダミーセル、第１メモリセル、第２メモリセル、及び第３メモリセル、下から順に形成された第２ダミーセル、第４メモリセル、第５メモリセル、及び第６メモリセル、並びに前記第１ダミーセルと前記第２ダミーセルとの間に形成され、前記半導体層内に形成されたバックゲートトランジスタと、が設けられる。

第１の実施形態に係る不揮発性半導体記憶装置の全体構成例。 第１の実施形態に係るメモリセルアレイの断面図。 第１の実施形態に係るメモリセルアレイの等価回路図。 第１の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２０を選択した概念図。 第１の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２１を選択した概念図。 第１の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２２を選択した概念図。 第１の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２３を選択した概念図。 第１の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２４を選択した概念図。 第１の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２５を選択した概念図。 第１の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２６を選択した概念図。 第２実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２０を選択した概念図。 第２の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２１を選択した概念図。 第２の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２２を選択した概念図。 第２の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２３を選択した概念図。 第２の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２４を選択した概念図。 第２の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２５を選択した概念図。 第２の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２６を選択した概念図。 第３の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２０を選択した概念図。 第３の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２１を選択した概念図。 第３の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２２を選択した概念図。 第３の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２３を選択した概念図。 第３の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２４を選択した概念図。 第３の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２５を選択した概念図。 第３の実施形態に係るメモリセルの書き込み動作を示し、ワード線ＷＬ２６を選択した概念図。

以下、第１の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通の構成には共通の参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

以下説明する実施形態は、第１の実施形態は、データの書き込み時において、隣接する積層構造のメモリセルを結合させるバックゲート素子を構成するゲートに適切な電圧を印加するものである。

[第１の実施形態]
［全体構成例］
図１を用いて第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。

図１に示すように、第１の実施形態に係る不揮発性半導体記憶装置はメモリセルアレイ１１、ロウデコーダ１２、データ回路・ページバッファ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、及び内部電圧発生回路１８を備える。

１．＜メモリセルアレイ１１＞
図１に示すように、メモリセルアレイ１１は、例えばプレーンＰ０及びプレーンＰ１（図１中、Plane0、Plane1と表記）を備える。これらプレーンＰ０、及びプレーンＰ１は複数のメモリストリングＭＳを備え、このメモリストリングＭＳに電気的にビット線ＢＬ、及びワード線ＷＬ、ソース線ＣＥＬＳＲＣが接続される。

後述するが、メモリストリングＭＳは直列接続された複数のメモリセルＭＣを備え、このメモリセルＭＣを構成する制御ゲートＣＧに上述したワード線ＷＬが接続される。

ここでは、プレーンＰ０、及びプレーンＰ１を備える場合について挙げるが、この不揮発性半導体記憶装置が備えるプレーンＰの数に限りはない。なお、プレーンＰ０、及びプレーンＰ１を区別しない場合には、単にプレーンＰと述べる。
以下、図２を用いてプレーンＰの詳細な構成について説明する。

１．１＜サブブロックＢＬＫの断面図＞
次に、ここでは図２を用いてビット線ＢＬ０に着目したメモリセルアレイ１１の断面図の概念図を示す。図示するようにビット線ＢＬ０には複数のメモリストリングＭＳが設けられ、複数メモリストリングの集合体（例えば１２ストリング）をサブブロックＳＢと呼ぶ。

このサブブロックＳＢは各ビット線ＢＬに設けられる。すなわち、ビット線ＢＬ１〜ＢＬｎにもサブブロックＳＢが形成される。

そして、サブブロックＳＢの集合体をブロックＢＬＫと呼ぶ。すなわち、図示せぬビット線ＢＬ１〜ＢＬｎ（ｎ：自然数）の各々に接続された複数メモリストリングＭＳから構成される集合体がブロックＢＬＫである。

サブブロックＳＢは、例えば１２個のメモリストリングＭＳ、すなわちメモリストリングＭＳ０〜ＭＳ１１を備えるが、ここでは便宜上メモリストリングＭＳ０〜ＭＳ５を示す。

＜１．１．１＞メモリストリングＭＳ０〜ＭＳ５について
図２に示すように断面方向に沿ってメモリストリングＭＳ０〜ＭＳ５（太枠）が設けられる。

各々のメモリストリングＭＳは、半導体層ＢＧ上であって、第１方向及び第２方向にそれぞれ直交する第３方向に向かって柱状の半導体層ＳＣ１１〜ＳＣ１２が形成される。以下、半導体層ＳＣ１１〜ＳＣ１２を区別しない場合には単に半導体層ＳＣと呼ぶ。

次いで、第１方向に沿って互いに隣接する半導体層ＳＣ同士が半導体層ＢＧ内に設けられる結合部ＪＰを介して結合される。例えば、半導体層ＳＣ１１とＳＣ１２とが半導体層ＢＧ内の結合部ＪＰ０を介して結合される。このような構成を以てＵ字形状のメモリストリングＭＳ０が形成される。

その他、半導体層ＳＣ１３とＳＣ１４との組、…、半導体層ＳＣ２１とＳＣ２２との組についても同様の構成であるため、説明を省略する。

また各々のメモリストリングＭＳ内には第３方向に沿って形成されたポリシリコン層が複数設けられる。一部のポリシリコン層はワード線ＷＬとして機能し、他のポリシリコン層は選択信号線ＳＧＳ、ＳＧＤとして機能する。

選択信号線ＳＧＳ、ＳＧＤは、ワード線ＷＬを挟むような位置に設けられる。すなわち図２に示すようにワード線ＷＬの数を、例えば４本とすると、半導体層ＢＧ上に下からワード線ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０、及び選択信号線ＳＧＳの順で各々が絶縁膜を介在して積層され、同様に半導体層ＢＧ上に下からワード線ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、及び選択信号線ＳＧＤの順で各々が絶縁膜を介在して積層されている。

従って、半導体層ＳＣとこれら選択信号線ＳＧＳ、ＳＧＤ、及びワード線ＷＬにより、選択トランジスタＳＴ１、メモリセルＭＣ７、メモリセルＭＣ６、…、メモリセルＭＣ１、メモリセルＭＣ０、及び選択トランジスタＳＴ２が設けられる。

なお、これら選択信号線ＳＧＳ、ＳＧＤは、メモリストリングＭＳの選択・非選択を制御する選択信号線ＳＧＳ、ＳＧＤとして機能する。

図２では、一例としてメモリストリングＭＳ０がメモリセルＭＣ０〜メモリセルＭＣ７を保持している場合を示したが、これに限られない。以下説明する書き込み動作では、メモリストリングＭＳが、４８個のメモリセルＭＣ、すなわちメモリセルＭＣ０〜ＭＣ４７を備えているものとする。

なお、メモリセルアレイ１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

＜１．１．２＞ビット線ＢＬ、ソース線ＳＬについて
選択信号線ＳＧＤ及びＳＧＤを貫通する半導体層ＳＣ１１及び半導体層ＳＣ１４、半導体層ＳＣ１５及び半導体層ＳＣ１８、並びに半導体層ＳＣ１９及びＳＣ２２の一端はそれぞれビット線ＢＬ０で共通接続される。

また選択信号線ＳＧＳ及び選択信号線ＳＧＳをそれぞれ貫通した半導体層ＳＣ１２及びＳＣ１３、半導体層ＳＣ１６及びＳＣ１７、並びに半導体層ＳＣ２０の一端のそれぞれはソース線ＳＬに接続される。つまり、例えば隣接する半導体層ＳＣ１１、ＳＣ１２と半導体層ＳＣ１３、ＳＣ１４とが、このソース線ＳＬで共通接続される。

＜１．１．３＞ビット線ＢＬ１〜ＢＬｍ−１について
以上では、ビット線ＢＬ０に着目したが、ビット線ＢＬ１〜ＢＬｍ−１についても同様の構成である。

すなわち、ビット線ＢＬｉ（ｉ：自然数、１≦ｉ≦ｍ−１）に接続される半導体層ＳＣを半導体層ＳＣｉ１〜ＳＣｉ＋１とする。この場合、上述した選択信号線ＳＧＳ、ワード線ＷＬ０〜７、及び選択信号線ＳＧＤがこれら半導体層ＳＣｉ１〜ＳＣ（ｉ＋１ ０）を貫通することで、各ビット線ＢＬｉに対応するように複数のメモリストリングＭＳが形成される。

なお、ビット線ＢＬｉに対応する各々のメモリストリングＭＳにおいても、隣接する半導体層ＳＣｉ１、ＳＣｉ２と半導体層ＳＣｉ３、ＳＣｉ４とが、ソース線ＳＬで共通接続される。

ここで、各メモリストリングＭＳがメモリセルＭＣ０〜ＭＣ７、並びに選択トランジスタＳＴ１、及びＳＴ２によって構成されている場合を一例に説明したが、メモリセルＭＣの数に限りはない。つまり、メモリセルＭＣは１６個でも、３２個でもよい。以下、必要に応じてメモリセルＭＣの数をｓ個（ｓ：自然数）とする場合がある。

このようにＰｌａｎｅ０は、データを電気的に記憶するメモリセルＭＣを３次元マトリクス状に配列することで構成される。すなわち、メモリセルＭＣは、積層方向に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。このように積層方向に並ぶ複数個のメモリセルＭＣは直列接続され、直列接続された複数のメモリセルＭＣによってメモリストリングＭＳを構成する。

またなお、後述するダミー選択トランジスタ（以下、ダミー選択トランジスタＤＤ、ＤＢＤと呼ぶ）については図から省略する。

＜１．１．４＞＜メモリセルアレイ１１の回路図＞
次に図３を用いて、上述したプレーンＰの等価回路について説明する。ここでは、ビット線ＢＬ０に着目し、メモリストリングＭＳ０〜ＭＳｉ（図中、ＭＳ０〜ＭＳｉ,ｉ：正の実数）の各々の構成は同一であるため、以下ではメモリストリングＭＳ０について説明する。また各メモリストリングＭＳが備えるメモリセルＭＣは４８個（ｓ＝４８）とする。

＜メモリストリングＭＳ０について＞
図３に示すように、メモリストリングＭＳ０は、メモリセルＭＣ０〜ＭＣ４７、バックゲートトランジスタＢＧ（以下、単にＢＧと称する）、ダミーメモリセルＭＣＤＤ、ＭＳＤＳ、ＭＣＤＢＤ、及びＭＣＤＢＳ、並びに選択トランジスタＳＴ１及び選択トランジスタＳＴ２を備える。なお、ダミーメモリセルＭＣＤＤは、ダミーメモリセルＭＣＤＤ０、及びダミーメモリセルＭＣＤＤ１の二つ備えるが、ここでは便宜上ダミーメモリセルＭＣＤＤと記載する。ダミーメモリセルＭＣＤＳについても同様である。

上述したように、メモリセルＭＣ０〜ＭＣ４７の制御ゲートＣＧの各々は対応するワード線ＷＬに接続される。すなわち、メモリストリングＭＳ０には、４８本のワード線ＷＬが接続されている。

メモリセルＭＣ０〜ＭＣ２３は、選択トランジスタＳＴ２及びダミーメモリセルＭＣＤＳと、ダミーメモリセルＭＣＤＢＳ及びＢＧと、の間で直列接続される。

選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに接続され、選択トランジスタＳＴ２のゲートには信号ＳＧＳ＿０が供給される。メモリセルＭＣ２３の電流経路の一端は、ＢＧの電流経路の一端に接続され、このＢＧのゲートＢＧには信号ＢＧが供給される。

更に、ダミーメモリセルＭＣＤＳのゲートには信号線ＤＳが接続される。また、ダミーメモリセルＭＣＤＢＳのゲートには信号線ＤＢＳが接続される。

また、メモリセルＭＣ２４〜ＭＣ４７は、選択トランジスタＳＴ１及びダミーメモリセルＭＣＤＤと、ダミーメモリセルＭＣＤＢＤ及びＢＧと、の間で直列接続される。

選択トランジスタＳＴ１の電流経路の一端はビット線ＢＬに接続され、ゲートには信号ＳＧＤ＿０が供給される。メモリセルＭＣ２４の電流経路の一端はＢＧの電流経路の他端が接続される。

更に、ダミーメモリセルＭＣＤＤのゲートには信号線ＤＤが接続される。また、ダミーメモリセルＭＣＤＢＤのゲートには信号線ＤＢＤが接続される。

次いで、上記説明したメモリストリングＭＳ０〜メモリストリングＭＳｉ内に設けられるメモリセルＭＣ０〜メモリセルＭＣ４７の各々の制御ゲートＣＧは互いに共通接続される。すなわち、メモリストリングＭＳ０〜メモリストリングＭＳｉ内の、例えばメモリセルＭＣ０の制御ゲートＣＧに着目すると、この制御ゲートＣＧはワード線ＷＬ０に共通接続される。

なおメモリセルＭＣ１〜メモリセルＭＣ４７の制御ゲートＣＧのそれぞれについても、ワード線ＷＬ１〜ワード線ＷＬ４７のそれぞれに共通接続される。

そして、このワード線ＷＬ０は、図示せぬ他のビット線ＢＬ_１〜ＢＬ_ｍに接続されるメモリストリングＭＳ０〜メモリストリングＭＳｉ内の全てのメモリセルＭＣ０とも共通接続される。

このようにワード線ＷＬが共通接続される範囲は、例えば、不揮発性半導体記憶装置の仕様や、メモリセルＭＣのサイズや配線、およびトランジスタのサイズなどによって決定される。例えば、ビット線ＢＬが並ぶ方向に対応するページ長（ページとはデータアクセスの単位）を８ｋバイト、メモリストリングＭＳの長さをメモリセル１６個の直列、ビット線ＢＬに沿った方向のメモリストリングＭＳ間の共有範囲を４ストリング、個々のメモリセルＭＣのデータ記憶容量を２ビット／セルと仮定すると、ワード線ＷＬが共有されるメモリストリングＭＳ内の記憶容量は１Ｍバイト（＝８ｋバイト×１６×４×２）となる。この範囲をここではブロックＢＬＫと称する。

この不揮発性半導体記憶装置は、上記ページ長の単位で読み出し動作や書き込み動作を行うが、消去動作においては、上記ブロックＢＬＫの単位で行うものとする。尚、上記のブロックＢＬＫのサイズは、一例であって、そのサイズを限定するものではない。

１．２．＜ロウデコーダ１２＞
図１に戻ってロウデコーダ１２（以下、ブロックデコーダ１２と呼ぶことがある）の説明をする。ロウデコーダ１２は、アドレス・コマンドレジスタ１７から入力されたブロックアドレス信号等をデコードし、このデコード結果に応じて所望のワード線ＷＬを選択する。

選択されたワード線ＷＬには、内部電圧発生回路１８が生成した電圧が印加される。

１．３．＜データ回路・ページバッファ１３＞
データ回路・ページバッファ１３は、図示せぬセンスアンプＳＡ、及びデータキャッシュＤＣを備える。すなわち、データ回路・ページバッファ１３はセンスアンプＳＡ、データキャッシュＤＣを用いてデータの読み出し及びデータ書き込み、並びに読み出しの外部転送・書き込みデータの取り込みを行う。

ここでは、データ書き込みの場合について具体的に説明する。

不揮発性半導体記憶装置１はメモリコントローラ２から転送されたデータをロードするためのコマンドやアドレスに続いて、データを受信する。

データ回路・ページバッファ１３は、入出力回路１６を介してデータを受信し、当該書き込みデータをデータキャッシュＤＣに取り込む。

その後、センスアンプＳＡは制御回路１５からの指示に従ったタイミングで所定の動作を行って、データキャッシュＤＣに取り込まれたデータを選択メモリセルＭＣに書き込む。

１．４．＜カラムデコーダ１４＞
カラムデコーダ１４は、アドレス・コマンドレジスタ１７から入力されたカラムアドレス信号をデコードし、メモリセルアレイ１１のカラム方向を選択する。

１．５．＜制御回路１５＞
制御回路１５は、不揮発性半導体記憶装置全体の動作を制御する。すなわち、アドレス・コマンドレジスタ１７から供給された制御信号、コマンド、及びアドレスに基づいて、データの書き込み動作における動作シーケンスを実行する。

制御回路１５はこのシーケンスを実行するために、不揮発性半導体記憶装置１内に含まれる各回路ブロックの動作を制御する。

例えば、制御回路１５は内部電圧発生回路１８に対し、所定の電圧を生成するよう制御し、ロウデコーダ１２、及びデータ回路・ページバッファ１３を介して当該所定の電圧をワード線ＷＬやビット線ＢＬに出力するための所定のタイミングを制御する。

また制御回路１５は、書き込み動作時において、ワード線ＷＬ、ダミーワード線ＷＬＤ、及び信号線ＢＧに所定の電圧を出力するためのシーケンスプログラムを保持する。

制御回路１５は、このシーケンスプログラムに基づいて複数のルールを生成するものとする。シーケンスプログラムに基づいたルール（第１電圧印加ルール〜第５電圧印加ルール）ついては、後述する図４Ａ〜図４Ｇ乃至図６Ａ〜図６Ｇの書き込み動作にて説明する。

更に、入出力回路１６の入出力の状態制御にも関与する。

１．６．＜入出力回路１６＞
入出力回路１６は、コマンド、アドレス、及び書き込みデータを外部のホスト機器（図示しない）から受け取り、これらコマンド、及びアドレスをアドレス・コマンドレジスタ１７に供給し、また書き込みデータをデータ回路・ページバッファ１３に供給する。

更に、制御回路１５の制御に応じて、データ回路・ページバッファ１３から供給された読み出しデータをホスト機器へと出力する。

１．７．＜アドレス・コマンドレジスタ１７＞
アドレス・コマンドレジスタ１７は、入出力回路１６から供給されたコマンド、及びアドレスを一端保持し、次いでコマンドを制御回路１５へ、アドレスをロウデコーダ１２、及びカラムデコーダ１４へと供給する。

１．８．＜内部電圧発生回路１８＞
内部電圧発生回路１８は、制御回路１５の制御に基づいて、書き込み動作、読み出し動作、及び消去動作において所定の電圧を発生する。

書き込み動作では、内部電圧発生回路１８は電圧ＶＰＧＭ（１５．０Ｖ〜２３．０Ｖ）、電圧ＶＰＡＳＳ１（１０Ｖ）、電圧ＶＰＡＳＳ２（９Ｖ）、電圧ＶＰＡＳＳ３（６Ｖ）、電圧ＶＰＡＳＳ４（７Ｖ）、及び電圧ＶＩＳＯ（２Ｖ）を発生する。

そして、内部電圧発生回路１８は選択ワード線ＷＬに電圧ＶＰＧＭを、そして非選択ワード線ＷＬに電圧ＶＰＡＳＳ１〜電圧ＶＰＡＳＳ３、及び電圧ＶＩＳＯ（２Ｖ）のいずれか電圧を、そしてダミーワード線ＷＬＤＢＤ、及びＷＬＤＢＳに電圧ＶＰＡＳＳ４を供給する。

なお、電圧ＶＰＧＭとは、後述するメモリセルＭＣが備える電荷蓄積層に電荷を注入し、このメモリセルＭＣの閾値を別レベルに遷移する程度の大きさの電圧である。

前記ＶＰＧＭ、ＶＰＡＳＳ１等のそれぞれの電圧は、ここでは、ある書き込みパルス印加動作を行った場合の電圧の一例である。

書き込み動作においては、不揮発性半導体記憶装置が書き込みデータを受信して書き込み動作を開始すると、書き込みパルス印加動作と書き込みベリファイ動作を含む書き込みサイクルを実行して、同時に書きこまれる複数のメモリセルが書き込み終了状態になるまで、書き込みサイクルを繰り返す。

通常、書き込み電圧ＶＰＧＭは、最初の書き込みサイクルでは、メモリセルがオーバープログラムしない低い電圧が印加され、書き込みサイクルが繰り返される度に、書き込み電圧を所定の電圧だけ増加させて、効率よくすべてのメモリセルに書き込みが行われるように制御される。

また電圧ＶＰＡＳＳとは、選択されたメモリストリングＭＳの中の非選択ワード線ＷＬに印加され、選択されたメモリセルＭＣが前記閾値のシフトを伴う書き込みの対象となる場合には書き込みが行われ、選択されたメモリセルＭＣに閾値の上昇をさせない非書き込みに場合や非選択メモリセルに対しては誤書き込みが生じないように最適化された電圧である。

更に電圧ＶＩＳＯとは、メモリストリングＭＳ内に連続するチャネルを電気的に切り離す電圧である。

電圧ＶＩＳＯも前記ＶＰＡＳＳと同様に、選択メモリセルの書き込みと非書き込み、および非選択メモリセルへの誤書き込み防止に対して最適化された電圧となる。

３．書き込み動作
次に図４Ａ〜図４Ｇを用いて書き込み動作について説明する。
図４Ａ〜図４Ｇは、書き込み動作時でのダミーメモリセルＭＣＤＤ、ＭＣＤＳ、メモリセルＭＣ、ボトムダミーメモリセルＭＣＤＢＤ、及びＭＣＤＢＳ、並びにこれらメモリセルのゲートに印加される電圧値を示した概念図である。

図４Ａ〜図４Ｇに示すように書き込み動作は、矢印のようにメモリストリングＭＳのソース側からドレイン側に向かって順次実行する。

＜メモリセルＭＣ０〜ＭＣ２０、及びメモリセルＭＣ２７〜ＭＣ４７への書き込み＞
図４Ａに示すように、ワード線ＷＬ０選択時における書き込み動作では、選択ワード線ＷＬの両側±３つに位置する、非選択ワード線ＷＬにそれぞれ２Ｖ、６Ｖ、及び１０Ｖの電圧をそれぞれ供給し、またダミーワード線ＷＬＤＢＤ、及びＷＬＤＢＳに７Ｖの電圧を供給する。

具体的には、例えば図４Ａの例に従えば、制御回路１５に従って内部電圧発生回路１８は選択ワード線ＷＬ２０に書き込み電圧ＶＰＧＭ（２３Ｖ）を印加し、これに隣接する非選択ワード線ＷＬ１９、及びＷＬ２１に電圧ＶＰＡＳＳ１（１０Ｖ）を印加し、更に非選択ワード線ＷＬ１８、及びＷＬ２２に電圧ＶＰＡＳＳ２（６Ｖ）を印加し、更に非選択ワード線ＷＬ１７、及びＷＬ２３に電圧ＶＩＳＯ（２Ｖ）を印加し、ダミーワード線ＷＬＤＢＤ、及びＷＬＤＢＳに電圧ＶＰＡＳＳ４（７Ｖ）の電圧に印加する。

これを以下では第１電圧印加ルールと呼ぶ。

また、ここでは図示しないメモリセルＭＣ０〜ＭＣ１９、及びメモリセルＭＣ２７〜ＭＣ４７への書き込みについても、図４Ａと同様に第１電圧印加ルールに従って各ＷＬに電圧が印加されて書き込み動作が行われる。

すなわち、メモリセルＭＣ０〜ＭＣ２０、及びメモリセルＭＣ２７〜ＭＣ４７への書き込みでは、ダミーワード線ＷＬＤＢＤ、及びＷＬＤＢＳに電圧ＶＰＡＳＳ４（７Ｖ）の電圧に印加しつつ、選択ワード線ＷＬには書き込み電圧ＶＰＧＭ（２３Ｖ）、及びこの選択ワード線ＷＬを中心とした±３までに位置する非選択ワード線ＷＬには、選択ワード線ＷＬに近いものから順に１０Ｖ、６Ｖ、２Ｖが印加される。ダミーワード線ＷＬＤＤ０、ＷＬＤＤ１、ＷＬＤＳ０、ＷＬＤＳ１に印加される電圧は、選択ワード線がそれらのダミーワード線より±３本より多く離れている場合には、所定の電圧（例えば、ＶＰＡＳＳ４）が印加され、選択ワード線が±３本以内の範囲にある場合には、選択ワード線からの距離にしたがって、１０Ｖ、６Ｖ、２Ｖのいずれかが印加されることにしてもよいし、あるいは、選択ワード線の位置によらず、所定の電圧が印加されることにしてもよい。

＜メモリセルＭＣ２１、及びＭＣ２６への書き込み＞
図４ＢにメモリセルＭＣ２１を選択した場合、図４ＧにメモリセルＭＣ２６を選択した場合の各ワード線への印加電圧を示す。

この場合、メモリセルＭＣ２１、及びＭＣ２６への書き込み動作では、制御回路１５は上記第１電圧印加ルールを採用せず、後述する第２電圧印加ルールを採用する。

具体的には、第２電圧印加ルールを採用した制御回路１５に従って内部電圧発生回路１８はダミーワード線ＷＬＤＢＤ、及びＷＬＤＢＳに供給される予定だった電圧ＶＩＳＯではなく、非選択電圧ＶＰＡＳＳ４（７Ｖ）をダミーワード線ＷＬＤＢＤ、及びＷＬＤＢＳに供給する（図４Ｂ、及び図４Ｇ）。

これは、選択ワード線を基準にした周囲の非選択ワード線電圧（ここでは±３本の範囲の非選択ワード線電圧）よりも、通常、ダミーワード線ＷＬＤＢＤ、およびＷＬＤＢＳに印加している電圧を印加することを優先した結果である。

＜メモリセルＭＣ２２〜ＭＣ２５への書き込み＞
図４Ｃ〜図４Ｆに、メモリセルＭＣ２２〜ＭＣ２５を選択した時の書き込み時の印加電圧の関係を示す。

この場合、制御回路１５は上記印加ルールと異なる第３電圧印加ルールを採用する。

具体的に説明すると、ワード線ＷＬ２２〜ＷＬ２５までを選択して書き込む場合、書き込み対象となったメモリセルＭＣに隣接する非選択メモリセルＭＣに上記１０Ｖの電圧を供給しつつ、選択ワード線ＷＬの周囲に位置する非選択ワード線ＷＬに同一の電圧（９Ｖ）を供給する（図４Ｃ〜図４Ｆ参照）。

図４Ｄを一例に説明すると、第３電圧印加ルールを採用した制御回路１５に従って内部電圧発生回路１８は選択ワード線ＷＬ２３に書き込み電圧ＶＰＧＭ（２３Ｖ）を印加し、これに隣接する非選択ワード線ＷＬ２２、及びダミーワード線ＷＬＤＢＳに電圧ＶＰＡＳＳ１（１０Ｖ）を印加し、更に選択ワード線ＷＬ２３に対向、及び斜めに位置する非選択ワード線ＷＬ２４、及びＷＬ２５に電圧ＶＰＡＳＳ２（９Ｖ）を印加する。

また、制御回路１５に従って内部電圧発生回路１８は非選択ワード線ＷＬ０〜１６、及びＷＬ２４〜ＷＬ４７に電圧ＶＰＡＳＳ２（９Ｖ）を印加する。

ここでは、一例として図４Ｄを用いて説明したが、図４Ｅ、及び図４Ｆについても同様である。

このような制御は、選択ワード線が、ワード線ＷＬ２２〜ＷＬ２５の領域にある場合を制御回路１５が識別することによって実現される。この例では、第３電圧印加ルールを適用する選択ワード線の範囲は、ワード線ＷＬ２２〜２５としたが、ワード線ＷＬ２１〜ＷＬ２６の範囲としてもよいし、ワード線ＷＬ２０〜ＷＬ２７の範囲としてもよい。

この範囲は、第１電圧印加ルールにおいて選択ワード線を基準にした非選択ワード線電圧の適用範囲（±Ｎ本、Ｎは１以上の自然数）を考慮して定められる。すなわち、選択ワード線からどれだけ離れたところにワード線間耐圧に影響する低い電圧（ＶＩＳＯ等）が印加されるかによって範囲が決まる。

また、この例では、選択ワード線がワード線ＷＬ２２〜ＷＬ２５にあるときに、ＶＰＡＳＳ２を選択ワード線に対向する非選択ワード線ＷＬ２４等に印加したが、ワード線間耐圧を緩和できる電圧であればＶＰＡＳＳ２でなくてもよく、ＶＩＳＯより高い他の電圧を印加することにしてもよい。

更にセンスアンプＳＡを含めた書き込み動作での詳細について述べると、図示せぬセンスアンプＳＡが、ビット線ＢＬに書き込み許可電圧（０Ｖ）、又は非書き込み電圧（例えばＶＤＤ＝２．２Ｖ）を転送する。

例えば、ビット線ＢＬに書き込み電圧が転送された場合、メモリストリングＭＳ０に生じたチャネル電位は０Ｖである。このため、選択ワード線ＷＬ２３とチャネル電位との電位差によって、“０”データがメモリセルＭＣ２３に書き込まれる。

また例えば、ビット線ＢＬに非書き込み電圧が転送された場合、メモリストリングＭＳ０に生じたチャネル電位は図示されていないドレイン側（ビット線側）の選択ゲートにより、フローティング状態となる。

ドレイン側選択ゲートには、ビット線に印加される前述の“０”データ書き込みのための電位は必ずオン状態となって転送でき、また、“１”書きこみのビット線電位が印加された場合には、必ずオフ状態となってフローティング状態になるような最適化されたゲート電圧が印加されている。

例えば、ドレイン側選択ゲートの閾値電圧が、１〜２Ｖの範囲にある場合には、たとえば、２．５Ｖ程度の電圧がゲートに印加される。

この場合、メモリストリングＭＳ０のチャネル電位は、“１”書きこみの場合に、０．５〜１．５Ｖ程度に充電された後フローティング状態となる。

その後、図４に示す各ワード線電圧が書き込みパルス印加動作の中で印加されたとき、“１”書きこみこみのチャネル電位は、各ワード線とチャネルの間の容量結合によりフローティングの状態を保って上昇するため、書き込み電圧ＶＰＧＭが印加されたメモリセルにおいても、書き込みが生じないように非書き込み状態とすることができる。

ここで、図４Ａや図４Ｇのような第１電圧印加ルールを適用した場合のメリットについて述べる。

まず、“１”書きこみ（非書き込み）のメモリストリングにおいては、ＶＰＡＳＳ等が印加されると、フローティング状態のチャネル電位が容量結合によりブーストされるが、ＶＩＳＯが印加された非選択ワード線部はチャネルブーストをほとんど生じない。

このため、ＶＩＳＯが印加されたメモリセルのところで、メモリストリング内のチャネル電位を分離することができることである。

したがって、ＶＩＳＯが選択ワード線よりもソース側の非選択ワード線に印加されれば、先に書き込みが終了したソース側のチャネル電位を切り離し、選択セルを含むドレイン側チャネル領域を効率よくブーストさせることができる。

また、ＶＩＳＯが選択ワード線から所定本数離れたソース側とドレイン側の両方の非選択ワード線に印加された場合には、選択セルを含むチャネル領域を狭くすることで、ローカルなチャネルブーストになる。

これにより、ローカルなチャネル領域を効率よくブーストできるようになったり、あるいは、選択セルがメモリストリング内のどこにあっても、ブーストされるチャネル電位が同様に制御されて、メモリストリング内全体の誤書き込みに対する設定マージンが広くとれる可能性がある。

しかし、一方でＶＩＳＯを使うことによる注意点もある。

注意点とは、メモリストリングの複数のワード線に印加する電圧の範囲が広がり、ワード線間の電位差が大きくなり耐圧に関して２つのケアが必要になることである。

まず１点目は、上下のＷＬ間に印加される電位差が大きくなるため耐圧条件が厳しくなるだけでなく、メモリストリング内でバンド間トンネル電流が流れＶＰＧＭを印加したワード線ＷＬと、ＶＩＳＯを印加したワード線ＷＬ間で誤書き込みが生じる可能性がある。

そこで、図４Ａに示すように、書き込み電圧ＶＰＧＭが印加される選択ワード線とＶＩＳＯが印加される非選択ワード線の間にＶＰＡＳＳ１等の電圧が印加される１本以上の非選択ワード線を設定する。

２点目は、メモリセルアレイの構造上、生じてしまうワード線ＷＬ間の電位差である。すなわち、書き込み電圧を印加するワード線ＷＬとＶＩＳＯを印加するワード線ＷＬとが狭い間隔で向かい合うといった問題がある。

以下では第１電圧印加ルールを保ったまま、バックゲートＢＧ近くのメモリセルＭＣを選択して書き込み動作を行うことを考える。

例えば、ワード線ＷＬ２２を選択する場合を考える。

この場合、ワード線ＷＬ２２に電圧ＶＰＧＭ、ワード線ＷＬ２３に電圧ＶＰＡＳＳ１、ワード線ＷＬ２４に電圧ＶＰＡＳＳ２、ワード線ＷＬ２５にＶＩＳＯが印加される。

あるいは、ワード線ＷＬ２３を選択した時は以下のようである。

すなわち、ワード線ＷＬ２３に電圧ＶＰＧＭ、ダミーワード線ＷＬＤＢＳに電圧ＶＰＡＳＳ４、ＷＬＤＢＤに電圧ＶＰＡＳＳ４、ワード線ＷＬ２４にＶＩＳＯが印加される。

このような電圧印加ルールにより、非選択ワード線に印加されるＶＩＳＯがバックゲートで折り返された後、書き込み電圧を印加するワード線の真横、あるいは、斜めの非選択ワード線の位置にきてしまうことがある。

３Ｄメモリにおいては、ワードＷＬ線を分離するスリットのサイズやメモリーホールのサイズが、セルサイズを決めている。

ワード線ＷＬのスリットに関しては、上層のワード線ＷＬよりも下層のワード線ＷＬの方が狭くなる傾向がある。

すなわち、スリットを介したワード線ＷＬ間の耐圧に関しては、下層のワード線ＷＬ間の方が低くなる傾向がある。したがって、第１電圧印加ルールのみでワード線ＷＬへの印加電圧を決めると、スリットを介したワード線ＷＬ間でショートを引き起こす可能性がある。

あるいは、そのショートが生じないようにスリットのサイズを大きくして、つまり、セルサイズを大きく設定する必要があった。

そこで、今回の実施形態のように、バックゲートＢＧに近い所定領域に選択ワードＷＬがあった場合には、ＶＩＳＯを印加しない特別な電圧印加ルールを適用する。

ワード線ＷＬのショートが生じた場合には、そのメモリブロックは使えない領域となってしまうので、バックゲートＢＧ近くの所定領域ではＶＩＳＯを使わない電圧印加ルールを適用する。

各ワード線ＷＬに印加する電圧は、その電圧印加ルールに基づいて最適化を行う。

＜第１の実施形態に係る効果＞
第１の実施形態に係る不揮発性半導体記憶装置であると、（１）の効果を得ることが出来る。
（１）ワード線ＷＬ間のショートを抑制することが出来る。
図２に示すメモリストリングＭＳの構造上、隣接ワード線ＷＬ間の距離は非常に狭い。

このため、書き込み電圧ＶＰＧＭ（２３Ｖ）が供給されたメモリセルＭＣと、それに対向、及び斜めに位置し、例えば電圧ＶＩＳＯ（２Ｖ）が供給されたメモリセルＭＣと、の間の電位差によりショートを起こしてしまう恐れがある。

これに対し、第１の実施形態に係る不揮発性半導体記憶装置であると、制御回路１５は上述した第３電圧印加ルールに従って、各ワード線ＷＬに所定の電圧を供給する。

つまり、図４Ｃ〜図４Ｆに示すように、選択ワード線ＷＬに対向、及び斜めに位置するメモリセルＭＣに例えば９Ｖ、１０Ｖの電圧を供給しているため、ワード線間に印加される電位差を緩和することができ、メモリセルＭＣ間のショートを抑制することが出来る。

［第２の実施形態］
次に図５Ａ〜図５Ｇを用いて第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態では、上記第１の実施形態において更に誤書き込み耐性を改善したものである。第２の実施形態では構成が同一であるため、説明を省略する。

１．書き込み動作
図５Ａ〜図５Ｇは、書き込み動作時でのダミーメモリセルＭＣＤＤ、ＭＣＤＳ、メモリセルＭＣ、ボトムダミーメモリセルＭＣＤＢＤ、及びＭＣＤＢＳ、並びにこれらメモリセルのゲートに印加される電圧値を示した概念図である。

上記同様、図５Ａ〜図５ＧはメモリセルＭＣ２０〜ＭＣ２６のそれぞれを選択した場合の書き込み動作である。

＜メモリセルＭＣ０〜ＭＣ２０、及びメモリセルＭＣ２７〜ＭＣ４７への書き込み＞
図５Ａに示すように、ワード線ＷＬ２０選択時における書き込み動作、及びここでは図示しないメモリセルＭＣ０〜ＭＣ１９、及びメモリセルＭＣ２７〜ＭＣ４７への書き込みについては、上記第１の実施形態と同一であるため説明を省略する。

＜メモリセルＭＣ２１、及びＭＣ２６への書き込み＞
図５Ｂ、及び図５Ｇに示すように、メモリセルＭＣ２１、及びＭＣ２６への書き込み動作は、上記第１の実施形態と同様に第２電圧印加ルールを採用した書き込み動作であるため説明を省略する。

＜メモリセルＭＣ２２、ＭＣ２３、ＭＣ２４、及びＭＣ２５への書き込み＞
図５Ｃ、図５Ｄ、図５Ｅ、及び図５Ｆでの書き込み動作は、後述する第４電圧印加ルールを採用する。

具体的には、上記第３電圧印加ルール採用していた電圧ＶＰＡＳＳ２（９Ｖ）に代えて、電圧ＶＰＡＳＳ１（１０Ｖ）を非選択ワード線ＷＬ及びダミーワード線ＷＬに印加するものである。この第４電圧印加ルールは、メモリストリングＭＳの上層に位置するメモリセルＭＣ（非選択メモリセルＭＣ）にも及ぶ。以下ではこの電圧供給ルールを、第４電圧印加ルールと呼ぶ。

つまり、例えば図５Ｄの例に従えば、制御回路１５に従って内部電圧発生回路１８は選択ワード線ＷＬ２３に書き込み電圧ＶＰＧＭ（２３Ｖ）を印加し、これに隣接する非選択ワード線ＷＬ２２、及びＷＬ２４に電圧ＶＰＡＳＳ１（１０Ｖ）を印加し、更に選択ワード線ＷＬ２３に対向、及び斜めに位置する非選択ワード線ＷＬ２４、２５、及びダミーワード線ＷＬＷＬＤＢＤにもＶＰＡＳＳ１（１０Ｖ）を印加する。

また、制御回路１５に従って内部電圧発生回路１８は非選択ワード線ＷＬ０〜２１、及びＷＬ２６〜ＷＬ４７に電圧ＶＰＡＳＳ１（１０Ｖ）を印加する。

ここで、メモリストリングＭＳ全体に電圧ＶＰＡＳＳ１（１０Ｖ）を供給する理由について図５Ａ、図５Ｄを用いて定性的に説明する。

まず図５Ａについて説明する。
図５Ａでは選択ワード線ＷＬ２０の両端に位置する非選択ワード線ＷＬ１７、及びＷＬ２３に電圧ＶＩＳＯ（２Ｖ）が供給されている。

このため、このストリングが非書き込みとなる場合には、メモリセルＭＣ１７、及びＭＣ２３によって、メモリセル１８〜メモリセルＭＣ２２のチャネルが電気的に閉じられた領域となり、前述のローカルなチャネルブーストが生じる状況になっている。

しかし、図５Ｄのように選択ワード線ＷＬに隣接するワード線ＷＬ（例えば、ＷＬ２０、ＷＬ２５）に供給する電圧を電圧ＶＩＳＯ（２Ｖ）=≫電圧ＶＰＡＳＳ１（１０Ｖ）に切り替えると、上記電気的に閉じられた空間が消滅する。

すなわち、図５ＤにおけるメモリセルＭＣ０〜ＭＣ１９、及びメモリセルＭＣ２７〜ＭＣ４７、とチャネルが電気的に接続されうる状態となる。

従って、非書き込み動作では選択メモリセルＭＣ２３のチャネルがほとんどすべてのワード線によるチャネルブーストによって決まる電位となる。この時、図５Ａの電圧印加ルールにおいて最適化された各非選択ワード線電圧をそのまま、第４の電圧印加ルールに適用すると、十分なチャネル電位に昇圧されない可能性があり、そのチャネル電位が適切な範囲に入っていなければ誤書き込みが生じる可能性がある。

ここで、図４Ｄの非書き込み時のチャネル電位が、図５Ａの非書き込み時のチャネル電位よりも低くなる場合には、図５Ｄに示すように、非選択ワード線ＷＬ０〜ＷＬ２０、ＷＬ２４〜ＷＬ４７等に印加する非選択ワード線電圧を高めて、誤書き込みが生じない十分なチャネル電位になるように制御する。この例では、ダミーワード線ＷＬＤＢＳ，ＷＬＤＢＤ、および、バックゲートも含めて、図５Ａよりも高い電圧が印加されている。

ここで、たとえば、ＷＬ２４〜ＷＬ４７のように、１０Ｖが印加されているところは、ＶＰＡＳＳ２がＶＰＡＳＳ１に変更された、としてもよいし、ＶＰＡＳＳ２のままであるが選択ワード線が所定の範囲（これの例ではＷＬ２２〜２５）にある場合には、出力電圧が９Ｖから１０Ｖに変更される、としてもよい。

これにより、非書き込みであっても選択メモリセルＭＣ２３のチャネル電位を上昇させることで、誤書き込みを抑制させることが出来る。

逆に、図５Ａの非書き込み時の昇圧されたチャネル電位が、図４Ｄの非書き込み時の昇圧されたチャネル電位よりも低くなる場合には、図５Ｄの電圧印加ルール適用時の非選択ワード線電圧は、逆に低い電圧へと変更されることもある。

非書き込み時のチャネル電位は、非選択ワード線に印加する電圧、ワード線に書きこむ順番、電圧印加ルールの適用ワード線範囲によって、変化するため、このように電圧印加ルールを変更する場合の調整の仕方は、その状況によって調整、最適化される。

なお、ここでは、一例として図５Ｄを用いて書き込み動作について説明したが、図５Ｃ、図５Ｅ、及び図５Ｆについても同様であるため、説明を省略する。

＜第２の実施形態に係る効果＞
第２の実施形態に係る不揮発性半導体記憶装置であると、上記（１）の効果に加え、下記（２）の効果を得る異が出来る。
（２）誤書き込みを抑制させることが出来る。（その１）
上述したように、第２の実施形態に係る不揮発性半導体記憶装置であると、非選択ワード線ＷＬに印加する電圧を変更する。

このため、実施例１で記載のワード線間の電位差を緩和しつつ、選択メモリセルＭＣのチャネル電位を適切に調節することが出来る。従って、誤書き込みを抑制させることが出来る。

［第３の実施形態］
次に図６Ａ〜図６Ｇを用いて第３の実施形態に係る不揮発性半導体記憶装置について説明する。第３の実施形態では、ＢＧのゲートに印加する電圧（９Ｖに固定）との兼ね合いを考慮し、ダミーワード線ＷＬＤＢＤ、ＷＬＤＢＳへ供給する電圧を一定条件下固定させるものである。これにより、ダミーワード線ＷＬに供給する電圧の値を最適化する。

第３の実施形態についても上記第１、第２の実施形態と構成が同一であるため、説明を省略する。以下、第３の実施形態に係る書き込み動作について説明する。

１．書き込み動作
図６Ａ〜図６Ｇを用いて書き込み動作について説明する。
図６Ａ〜図６Ｇは、メモリセルＭＣ２０〜ＭＣ２６のそれぞれを選択した場合の書き込み動作であって、ダミーメモリセルＭＣＤＤ、ＭＣＤＳ、メモリセルＭＣ、ボトムダミーメモリセルＭＣＤＢＤ、及びＭＣＤＢＳ、並びにこれらメモリセルのゲートに印加される電圧値を示した概念図である。

＜メモリセルＭＣ０〜ＭＣ２０、及びメモリセルＭＣ２７〜ＭＣ４７への書き込み＞
図６Ａに示すように、ワード線ＷＬ２０選択時における書き込み動作、及びここでは図示しないメモリセルＭＣ０〜ＭＣ１９、及びメモリセルＭＣ２７〜ＭＣ４７への書き込みについては、上記第１、及び第２の実施形態と同一であるため説明を省略する。

＜メモリセルＭＣ２１、及びＭＣ２６への書き込み＞
図６Ｂ、及び図６Ｇに示すように、メモリセルＭＣ２１、及びＭＣ２６への書き込み動作は、上記第１、及び第２の実施形態と同様に第２電圧印加ルールを採用した書き込み動作であるため説明を省略する。

＜メモリセルＭＣ２２、ＭＣ２３、ＭＣ２４、及びＭＣ２５への書き込み＞
次にメモリセルＭＣ２２、ＭＣ２３、ＭＣ２４、及びＭＣ２５への書き込み動作について説明する。図６Ｃ、図６Ｄ、図６Ｅ、及び図６Ｆでの書き込み動作は、後述する第５電圧印加ルールを採用する。

第５電圧印加ルールは、制御回路１５に従って内部電圧発生回路１８がバックゲートトランジスタＢＧのゲートに９Ｖを固定して供給しつつ、ダミーワード線ＷＬＤＢＤ、及びＷＬＤＢＳが、選択ワード線ＷＬに隣接する場合、そのダミーワード線ＷＬＤＢＤ、及びＤＢＳに供給する電圧をそれまで印加された電圧ＶＰＡＳＳ４（７Ｖ）から電圧ＶＰＡＳＳ１（１０Ｖ）に切り替えるものである。

すなわち、ダミーワード線ＷＬＤＢＤ、及びＷＬＢＤＳが選択ワード線ＷＬに隣接する場合には、選択ワード線と隣接する非選択ワード線電圧の関係を一定のものにするために、電圧ＶＰＡＳＳ１（１０Ｖ）を優先するものである。一方で、それ以外の場合には、バックゲートとそれに隣接するダミーワード線ＷＬＤＢＤおよびＷＬＤＢＳへの印加電圧の関係を一定のものとする電圧印加ルールである。

具体的には、例えばワード線ＷＬ２３選択時を示した図６Ｄを例に挙げると、制御回路１５に従って内部電圧発生回路１８は選択ワード線ＷＬ２３に書き込み電圧ＶＰＧＭ（２３Ｖ）を印加し、これに隣接するダミーワード線ＷＬＷＬＤＢＳに印加する電圧をＶＰＡＳＳ４（７Ｖ）からＶＰＡＳＳ１（１０Ｖ）に切り替える。

更に例えば図６Ｅを例に挙げて説明すると、制御回路１５に従って内部電圧発生回路１８は選択ワード線ＷＬ２４に書き込み電圧ＶＰＧＭ（２３Ｖ）を印加し、これに隣接するダミーワード線ＷＬＷＬＤＢＤに印加する電圧をＶＰＡＳＳ４（７Ｖ）からＶＰＡＳＳ１（１０Ｖ）に切り替える。

ここで、ダミーワード線ＷＬＤＢＳは選択ワード線ＷＬに隣接しないため、内部電圧発生回路１８は、それまで印加していた電圧ＶＰＡＳＳ１（１０Ｖ）を電圧ＶＰＡＳＳ４（７Ｖ）に切り替える。

＜第３の実施形態に係る効果＞
第３の実施形態に係る不揮発性半導体記憶装置であると、上記（１）、及び（２）の効果に加え、下記（３）の効果を得る異が出来る。
（３）誤書き込みを低減することが出来る。（その２）
第３の実施形態に係る不揮発性半導体記憶装置であると、図６Ｄ、及び図６Ｅに示すように、ワード線ＷＬ２３を書き込み対象とした場合であっても、バックゲートトランジスタＢＧに印加する電圧と、ダミーワード線ＷＬＢＤＢ、ＢＤＳに印加する電圧を一定条件下固定している。

バックゲートトランジスタＢＧは、他のメモリセルやダミーメモリセルと形状が異なりデバイスの特性も異なっている。したがって、それに隣接するダミーワード線への印加電圧も含めて最適な設定にしておかないと、バックゲートに近いセルを選択した書き込み動作において誤書き込みが生じやすくなる。そこで、バックゲートＢＧに最適化された印加電圧をできるだけ一定に保つようにして、一方で選択ワード線の隣接ワード線電位だけは、選択ワード線の書き込み・非書き込み特性に影響を与えやすいために所定の印加電圧の関係を保つようにする。
従って、第３の実施形態に係る不揮発性半導体記憶装置であると、下層領域に位置するワード線ＷＬ間の電圧緩和をおこないつつ、その下層領域に位置するワード線ＷＬを書き込み対象とした場合のデータ誤書き込みを低減することが出来る。

なお、上述した書き込み動作では、制御回路１５に従って内部電圧発生回路１８に所定の電圧を発生し、それを各ワード線ＷＬ、ダミーワード線ＷＬＤＢＳ、ＷＬＢＤＢ、及びＢＧに印加するよう制御していたが、これに限られない。

例えば、図１において不揮発性半導体記憶装置１内に電圧印加ルール設定ＲＯＭ（図示せぬ）を更に設け、制御回路１５がこの電圧印加ルール設定ＲＯＭを参照することで、内部電圧発生回路１８を制御してもよい。

この場合、電圧印加ルール設定ＲＯＭには、上記第１電圧印加ルール〜第５電圧印加ルールまでを保持することになる。

なお、各実施形態において、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ,０．２１Ｖ〜０．３１Ｖ,０．３１Ｖ〜０．４Ｖ,０．４Ｖ〜０．５Ｖ,０．５Ｖ〜０．５５Ｖいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ,１．８Ｖ〜１．９５Ｖ,１．９５Ｖ〜２．１Ｖ,２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ,３．２Ｖ〜３．４Ｖ,３．４Ｖ〜３．５Ｖ,３．５Ｖ〜３．６Ｖ,３．６Ｖ〜４．０Ｖいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば２５μs〜３８μs,３８μs〜７０μs,７０μs〜８０μsの間にしてもよい。

（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、上述した１５．０Ｖ〜２３．０Ｖの他に下記電圧であってもよい。

具体的には、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ,１４．０Ｖ〜１４．６Ｖいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をＩＳＰＰ方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

また、非選択のワード線に印加される電圧としては、上述した７．０Ｖ〜１０．０Ｖの他に下記電圧であってもよい。

具体的には、非選択のワード線に印加される電圧として例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば１７００μs〜１８００μs,１８００μs〜１９００μs,１９００μs〜２０００μsの間にしてもよい。

（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ,１４．８Ｖ〜１９．０Ｖ,１９．０Ｖ〜１９．８Ｖ,１９．８Ｖ〜２１Ｖの間であってもよい。

消去動作の時間（tErase）としては、例えば３０００μs〜４０００μs,４０００μs〜５０００μs,４０００μs〜９０００μsの間にしてもよい。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１１…プレーンＰ（Ｐｌａｎｅ）、１２…ロウデコーダ、１３…データ回路・ページバッファ、１４…カラムデコーダ、１５…制御回路、１８…内部電圧発生回路

Claims (4)

1. 半導体層上に配置され、第１範囲内に設けられたメモリセルと、前記第１範囲外に設けられたメモリセルと、から構成されるメモリストリングを複数含むメモリセルアレイと、
   書き込み電圧、第１電圧、及び前記第１電圧よりも大きな第２電圧を生成する電圧発生回路と、
   前記第１範囲外に位置するメモリセルを書き込み対象とする場合、書き込み対象の前記メモリセルの両側に隣接する非選択メモリセルに前記第１電圧を供給し、
   前記第１範囲内のいずれかメモリセルを書き込み対象とした場合、前記第１範囲内の前記書き込み対象外の前記メモリセルに前記第２電圧を供給する、よう前記電圧発生回路を制御する制御部と
   を具備し、
   前記第１範囲には、下から順に形成された第１ダミーセル、第１メモリセル、第２メモリセル、及び第３メモリセル、下から順に形成された第２ダミーセル、第４メモリセル、第５メモリセル、及び第６メモリセル、並びに前記第１ダミーセルと前記第２ダミーセルとの間に形成され、前記半導体層内に形成されたバックゲートトランジスタと、が設けられる不揮発性半導体記憶装置。
2. 前記電圧発生回路は、前記第２電圧よりも大きな第３電圧を生成し、
   前記制御部は、前記第１範囲内のいずれかメモリセルを書き込み対象とする場合、前記第１範囲内の前記書き込み対象外の前記メモリセルに前記第３電圧を供給するよう前記電圧発生回路を制御する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御部は、前記第１範囲外に位置する前記メモリセルに前記第３電圧を供給するよう前記電圧発生回路を制御する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記電圧発生回路は、前記第２電圧よりも小さく、且つ前記バックゲートトランジスタとの電圧を緩和可能な第４電圧を生成し、
   前記第１範囲内のいずれかメモリセルを書き込み対象とする場合、
   前記電圧発生回路は、前記第１電圧を前記バックゲートトランジスタのゲートに印加し、
   前記第４電圧を前記第３電圧が印加されていない前記第１ダミーセル又は前記第２ダミーセルのゲートに印加する
   ことを特徴とする請求項２、又は３記載の不揮発性半導体記憶装置。