KR20110135693A - 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법 Download PDF

Info

Publication number
KR20110135693A
KR20110135693A KR1020100055561A KR20100055561A KR20110135693A KR 20110135693 A KR20110135693 A KR 20110135693A KR 1020100055561 A KR1020100055561 A KR 1020100055561A KR 20100055561 A KR20100055561 A KR 20100055561A KR 20110135693 A KR20110135693 A KR 20110135693A
Authority
KR
South Korea
Prior art keywords
memory cell
voltage
dummy
word line
distance
Prior art date
Application number
KR1020100055561A
Other languages
English (en)
Other versions
KR101681738B1 (ko
Inventor
박찬
강창석
장성일
최병인
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100055561A priority Critical patent/KR101681738B1/ko
Priority to US13/157,343 priority patent/US8804417B2/en
Publication of KR20110135693A publication Critical patent/KR20110135693A/ko
Application granted granted Critical
Publication of KR101681738B1 publication Critical patent/KR101681738B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 더미 메모리 셀 및 상기 더미 메모리 셀에 직렬로 연결된 복수의 메모리 셀들을 포함하며, 프로그램 동작 시에 상기 복수의 메모리 셀들 중 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리에 따라 상기 더미 메모리 셀에 제공되는 전압을 가변한다. 따라서, 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 디스터브를 방지할 수 있다.

Description

더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE COMPRISING DUMMY MEMORY CELL AND PROGRAM METHOD THEREOF}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 좀더 구체적으로는 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치에는 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리 등이 있다. 휘발성 메모리는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다.
최근 들어 불휘발성 메모리를 사용하는 장치들이 증가하고 있다. 예를 들면 MP3 플레이어, 디지털 카메라, 휴대전화, 캠코더, 플래시 카드 및 SSD(Solid State Disk) 등은 저장장치로 불휘발성 메모리를 사용하고 있다.
저장장치로 불휘발성 메모리를 사용하는 장치들이 증가하면서, 불휘발성 메모리의 용량의 증대가 요청되고 있다. 불휘발성 메모리의 용량의 증대를 충족하기 위하여, 고도로 집적된 불휘발성 메모리를 개발하기 위한 연구가 활발히 진행되고 있다. 이러한 고집적의 불휘발성 메모리에 있어서는, 프로그램 동작시에 선택된 메모리 셀에 인접한 비선택 메모리 셀이 프로그램되는 디스터브 현상이 발생하며, 따라서 이러한 디스터브 현상을 방지할 수 있는 기술이 요청된다.
본 발명은 디스터브 현상을 방지할 수 있는 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는데 목적이 있다.
본 발명의 기술적 사상의 실시 예에 따른 스트링 구조를 갖는 불휘발성 메모리 장치는 더미 메모리 셀; 및 상기 더미 메모리 셀에 직렬로 연결된 복수의 메모리 셀들을 포함하며; 프로그램 동작 시에 상기 복수의 메모리 셀들 중 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리에 따라 상기 더미 메모리 셀에 제공되는 전압을 가변한다.
실시 예로서, 상기 복수의 메모리 셀들은 상기 더미 메모리 셀로부터 제 1 거리만큼 이격된 제 1 메모리 셀; 및 상기 더미 메모리 셀로부터 상기 제 1 거리보다 긴 제 2 거리만큼 이격된 제 2 메모리 셀을 포함하며, 상기 제 1 메모리 셀에 프로그램 전압이 제공되는 동안에 상기 더미 메모리 셀에 제공되는 전압은 상기 제 2 메모리 셀에 프로그램 전압이 제공되는 동안에 상기 더미 메모리 셀에 제공되는 전압보다 높은 것을 특징으로 한다.
실시 예로서, 상기 제 1 메모리 셀에 프로그램 전압이 제공되는 동안에 상기 더미 메모리 셀에 제공되는 전압은 적어도 상기 더미 메모리 셀을 턴 온 시키는 전압이다.
실시 예로서, 상기 제 2 메모리 셀에 프로그램 전압이 제공되는 동안에 상기 제 1 더미 메모리 셀에 제공되는 전압은 상기 더미 메모리 셀을 턴 온 시키는 전압보다 작다.
실시 예로서, 상기 복수의 메모리 셀들은 상기 제 1 및 제 2 메모리 셀 사이에 위치하며, 상기 제 1 메모리 셀에 대응하는 제 1 채널과 상기 제 2 메모리 셀에 대응하는 제 2 채널을 분리하는 제 3 메모리 셀을 더 포함하며, 상기 제 1 및 제 2 채널의 전위 차는 상기 더미 메모리 셀을 턴 오프 시킴으로써 감소된다.
실시 예로서, 상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 기준 거리보다 작은 경우에 상기 더미 메모리 셀에는 적어도 상기 더미 메모리 셀을 턴 온 시키는 전압이 제공된다.
실시 예로서, 상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 기준 거리보다 큰 경우에 상기 더미 메모리 셀에는 상기 더미 메모리 셀을 턴 오프 시키는 전압이 제공된다.
실시 예로서, 상기 복수의 메모리 셀들 중 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 순차적으로 길어짐에 따라 상기 더미 메모리 셀에 제공되는 전압은 순차적으로 낮아진다.
본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 접지 선택 트랜지스터; 상기 접지 선택 트랜지스터에 직렬로 연결되며, 더미 워드 라인을 통하여 디스터브 방지 전압을 제공받는 더미 메모리 셀; 및 상기 더미 메모리 셀에 직렬로 연결되며, 제 1 및 제 2 워드 라인을 통하여 제공되는 전압에 따라 채널을 형성하는 제 1 및 제 2 메모리 셀을 포함하며, 프로그램 동작 시에 상기 더미 워드 라인에 제공되는 전압은 상기 제 1 및 제 2 메모리 셀 중 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리에 따라 가변된다.
실시 예로서, 상기 제 1 메모리 셀과 상기 더미 메모리 셀 사이의 거리는 제 1 거리이고, 상기 제 2 메모리 셀과 상기 더미 메모리 셀 사이의 거리는 상기 제 1 거리보다 긴 제 2 거리이며, 상기 제 1 메모리 셀 프로그램 전압이 제공되는 동안에 상기 더미 워드 라인에 제공되는 전압은 상기 제 2 메모리 셀에 프로그램 전압이 제공되는 동안에 상기 더미 워드 라인에 제공되는 전압보다 높은 것을 특징으로 한다.
실시 예로서, 상기 제 1 메모리 셀에 프로그램 전압이 제공되는 동안에 상기 더미 메모리 셀은 턴 온 되며, 상기 제 2 메모리 셀에 프로그램 전압이 제공되는 동안에 상기 더미 메모리 셀은 턴 오프 된다.
실시 예로서, 상기 제 1 및 제 2 메모리 셀 사이에 위치하는 제 3 메모리 셀을 더 포함하며, 상기 제 2 메모리 셀에 프로그램 전압이 제공되는 동안에, 상기 제 3 메모리 셀은 턴 오프 되어 상기 제 1 메모리 셀에 대응하는 제 1 채널과 상기 제 2 메모리 셀에 대응하는 제 2 채널을 전기적으로 분리하고 상기 더미 메모리 셀은 턴 오프 되어 상기 제 1 채널과 상기 제 2 채널 사이의 전위 차를 감소시킨다.
본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은 복수의 메모리 셀들 중 선택된 메모리 셀과 더미 메모리 셀 사이의 거리를 판단하는 단계; 및 상기 더미 메모리 셀에 디스터브 방지 전압을 제공하는 단계를 포함하며, 상기 디스터브 방지 전압의 레벨은 상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리에 따라 가변된다.
실시 예로서, 상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 기준 거리보다 짧은 경우에 상기 디스터브 방지 전압은 적어도 상기 더미 메모리 셀을 턴 온 시키는 전압 레벨인 것을 특징으로 한다.
실시 예로서, 상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 기준 거리보다 긴 경우에 상기 디스터브 방지 전압은 상기 더미 메모리 셀을 턴 온 시키는 전압보다 작은 전압 레벨인 것을 특징으로 한다.
실시 예로서, 상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 기준 거리보다 짧은 경우에 상기 더미 메모리 셀에는 제 1 디스터브 방지 전압이 제공되고, 상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 기준 거리보다 긴 경우에 상기 더미 메모리 셀에는 제 2 디스터브 방지 전압이 제공되며, 상기 제 1 디스터브 방지 전압은 상기 제 2 디스터브 방지 전압보다 높은 것을 특징으로 한다.
실시 예로서, 상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 순차적으로 길어짐에 따라 상기 디스터브 방지 전압의 레벨은 순차적으로 낮아진다.
본 발명의 기술적 사상의 실시 예에 따르면, 핫 캐리어에 의한 디스터브 현상을 방지할 수 있다. 따라서, 불휘발성 메모리 장치의 신뢰성이 향상된다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 좀더 자세히 보여주는 회로도이다.
도 3은 더미 워드 라인과 선택된 워드 라인이 인접한 경우에 핫 캐리어에 의한 디스터브를 설명하기 위한 도면이다.
도 4는 도 3의 핫 캐리어에 의한 디스터브를 방지하기 위한 본 발명의 기술적 사상의 실시 예를 설명하는 도면이다.
도 5는 더미 워드 라인과 선택된 워드 라인이 이격된 경우에 핫 캐리어에 의한 디스터브를 설명하기 위한 도면이다.
도 6은 도 5의 핫 캐리어에 의한 디스터브를 방지하기 위한 본 발명의 기술적 사상의 실시 예를 설명하는 도면이다.
도 7은 도 3 내지 도 6에서 설명된 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 8은 본 발명의 기술적 사상의 다른 실시 예에 따른 디스터브 방지 전압의 변화를 보여주는 도면이다.
도 9a는 제 1 워드 라인에 프로그램 전압이 제공되는 경우에 제 1 더미 워드 라인에 제공되는 전압을 보여준다.
도 9b는 제 2 워드 라인에 프로그램 전압이 제공되는 경우에 제 1 더미 워드 라인에 제공되는 전압을 보여준다.
도 9c는 제 3 워드 라인에 프로그램 전압이 제공되는 경우에 제 1 더미 워드 라인에 제공되는 전압을 보여준다.
도 9d는 제 4 워드 라인에 프로그램 전압이 제공되는 경우에 제 1 더미 워드 라인에 제공되는 전압을 보여준다.
도 10은 도 8 및 도 9에서 설명된 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
도 11은 본 발명의 기술적 사상의 다른 실시 예에 따른 도 1의 메모리 셀 어레이를 좀더 자세히 보여주는 회로도이다.
도 12는 도 1의 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 디스크를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치를 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 입출력 회로(150), 그리고 제어 로직(160)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 각 메모리 셀은 읽기 및 쓰기 회로(140)로부터 전달된 데이터를 저장한다. 예를 들어, 각 메모리 셀은 하나의 비트를 저장할 수 있다. 각 메모리 셀은 둘 이상의 비트를 저장할 수 있다. 각 메모리 셀은 워드 라인(WL)을 통하여 행 디코더(120)에 연결된다.
행 디코더(120)는 워드 라인(WL)을 통하여 메모리 셀 어레이(110)에 연결된다. 행 디코더(120)는 제어 로직(160)에 의하여 제어되며, 메모리 셀 어레이(110)의 행들을 선택 및 구동할 것이다. 예를 들어, 행 디코더(120)는 양의 고전압뿐만 아니라 음의 전압으로 메모리 셀 어레이(110)의 행들을 구동하도록 구성될 수 있다.
전압 발생기(130)는 제어 로직(160)에 의하여 제어되며, 메모리 셀 어레이(110)에 공급될 전압들을 발생하도록 구성된다. 예를 들어, 전압 발생기(130)는 선택된 메모리 셀을 프로그램하기 위한 프로그램 전압(Vpgm)을 발생할 것이다. 예를 들어, 전압 발생기(130)는 선택된 페이지(page)에 저장된 데이터를 읽기 위한 읽기 전압(Vread) 등을 발생할 것이다. 예를 들어, 전압 발생기(130)는 프로그램 디스터브(program disturb)를 방지하기 위한 디스터브 방지 전압(Vd)을 발생할 것이다.
읽기 및 쓰기 회로(140)는 제어 로직(160)에 의하여 제어되며, 프로그램될 데이터의 상태에 따라 메모리 셀 어레이(110)의 비트 라인들(BL)을 각각 비트 라인 프로그램 금지 전압 또는 비트 라인 프로그램 전압으로 구동하도록 구성될 것이다. 예를 들어, 비트 라인 프로그램 금지 전압은 전원 전압일 수 있다. 예를 들어, 비트 라인 프로그램 전압은 접지 전압일 수 있다. 또한, 읽기 및 쓰기 회로(140)는 읽기 동작 시에 메모리 셀 어레이(110)의 선택된 메모리 셀들로부터 데이터를 읽도록 구성될 것이다.
입출력 회로(150)는 제어 로직(160)에 의하여 제어되며, 읽기 및 쓰기 회로(140)와 외부 장치 사이에서 데이터를 인터페이스하도록 구성된다. 제어 로직(160)은 불휘발성 메모리 장치(100)의 전반적인 동작을 제어하도록 구성된다.
본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 더미 워드 라인(DWL)에 디스터브 방지 전압(Vd)을 제공함으로써, 비선택된 메모리 셀이 프로그램 되는 것을 방지할 것이다. 특히, 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 프로그램 동작 시에 선택된 워드 라인의 위치에 따라, 더미 워드 라인(DWL)에 제공되는 디스터브 방지 전압(Vd)의 레벨을 적절히 조정할 것이다.
예를 들어, 프로그램 동작 시에 선택된 워드 라인과 더미 워드 라인이 인접한 경우에 더미 워드 라인(DWL)에는 고 전압의 디스터브 방지 전압이 제공될 것이다. 이 경우, 예를 들어, 고 전압의 디스터브 방지 전압은 적어도 채널을 형성할 수 있는 전압 레벨일 수 있다. 다른 예로, 프로그램 동작 시에 선택된 워드 라인과 더미 워드 라인이 이격된 경우에 더미 워드 라인(DWL)에는 저 전압의 디스터브 방지 전압이 제공될 것이다. 이 경우, 예를 들어, 저 전압의 디스터브 방지 전압은 더미 메모리 셀을 턴 오프(turn off) 시키는 전압 레벨일 수 있다. 이는 이후에 자세히 설명될 것이다.
도 2는 도 1의 메모리 셀 어레이(110)를 좀더 자세히 보여주는 회로도이다. 메모리 셀 어레이(110)는 복수의 블록들로 구성될 수 있다. 도 2에서는 예시적으로 복수의 메모리 블록들 중 하나의 메모리 블록의 구성이 도시되어 있다. 간략한 설명을 위하여, 메모리 블록은 플래시 메모리로 구성되며, 32개의 워드 라인들 및 2개의 더미 워드 라인들을 포함한다고 가정된다.
도 2를 참조하면, 스트링 선택 트랜지스터(String Select Transistor, 이하 SST)와 접지 선택 트랜지스터(Ground Select Transistor, 이하 GST) 사이에는 복수의 메모리 셀들이 직렬로 연결된다. 예시적으로, 복수의 메모리 셀들은 2개의 더미 메모리 셀들(Dummy Memory Cell, 이하 DMC)과 32개의 메모리 셀들(Memory Cell, 이하 MC)을 포함한다고 가정된다.
예를 들어, 제 1 더미 메모리 셀(DMC1은 접지 선택 트랜지스터(GST)와 제 1 메모리 셀(MC1) 사이에 위치한다고 가정된다. 제 2 더미 메모리 셀(DMC2)은 스트링 선택 트랜지스터(SST)와 제 32 메모리 셀(MC32) 사이에 위치한다고 가정된다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 이들 사이에 위치한 더미 메모리 셀들(DMC1, DMC2) 및 메모리 셀들(MC1-MC32)은 스트링(String)이라고 칭해질 수 있다. 제 1 및 제 2 더미 메모리 셀(DMC1, DMC2)은 각각 제 1 및 제 2 더미 워드 라인(DWL1, DWL2)에 연결된다. 제 1 내지 제 32 메모리 셀(MC1-MC32)은 각각 제 1 내지 제 32 워드 라인(WL1-WL32)에 연결된다.
선택된 메모리 셀을 프로그램하고, 동일 워드 라인에 위치하는 비선택된 메모리 셀을 프로그램 금지하기 위한 방식으로 채널 부스팅 방식(channel boosting scheme)이 이용된다. 채널 부스팅 방식은 비선택된 스트링의 스트링 선택 트랜지스터(SST)의 게이트 및 드레인에 전원 전압(Vcc)을 제공하고 접지 선택 트랜지스터(GST)의 게이트에 접지 전압(0 V)을 제공함으로써, 채널 전압을 부스트(boost)시킨다. 따라서, 비선택된 메모리 셀의 플로팅 게이트와 채널 사이의 전위 차를 F-N 터널링이 일어나기 위한 전위 차 이하로 만든다. 예를 들어, 채널 부스팅 방식은 셀프 부스팅 방식(self boosting scheme)과 로컬 부스팅 방식(local boosting) 방식을 포함한다.
그러나, 프로그램 동작 시에 채널 부스팅 방식을 적용하는 경우, 각 워드 라인에 제공되는 전압이 상이함에 따라 핫 캐리어(Hot carrier)에 의한 디스터브(disturb)가 발생할 수 있다. 이러한 현상은 복수의 워드 라인들(WL1-WL32) 중 선택된 워드 라인에 프로그램 전압이 제공되는 경우, 선택된 워드 라인의 위치에 따라 차이가 있다.
따라서, 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 선택된 워드 라인의 위치에 따라 더미 워드 라인(DWL)에 제공되는 디스터브 방지 전압(Vd)을 다르게 함으로써, 핫 캐리어에 의한 디스터브를 방지할 것이다.
예를 들어, 도 3 및 도 4에서는 더미 워드 라인과 선택된 워드 라인이 인접한 경우에 핫 캐리어에 의한 디스터브 및 이를 방지하기 위한 본 발명의 기술적 사상의 실시 예가 설명될 것이다. 다른 예로, 도 5 및 도 6에서는 더미 워드 라인과 선택된 워드 라인이 이격된 경우에 핫 캐리어에 의한 디스터브 및 이를 방지하기 위한 본 발명의 기술적 사상의 실시 예가 설명될 것이다.
또한, 설명의 편의상, 이하에서는 채널 부스팅 방식 중 로컬 부스팅 방식에 의거하여 본 발명의 기술적 사상의 실시 예들이 설명될 것이다.
도 3은 더미 워드 라인과 선택된 워드 라인이 인접한 경우에 핫 캐리어에 의한 디스터브를 설명하기 위한 도면이다. 간략한 설명을 위하여, 도 3에서는 제 1 더미 워드 라인(DWL1)에는 접지 전압(0V)이 제공되고, 제 1 워드 라인(WL1)에는 프로그램 전압(Vpgm)이 제공된다고 가정된다. 이 경우, 제 1 메모리 셀(MC1)은 선택된 메모리 셀과 제 1 워드 라인(WL1)을 공유하는 프로그램 금지될 메모리 셀이라고 가정된다.
도 3을 참조하면, 접지 선택 라인(GSL) 및 제 1 더미 워드 라인(DWL1)에는 접지 전압(0 V)이 제공되며, 제 1 워드 라인(WL1)에는 프로그램 전압(Vpgm)이 제공된다. 제 2 내지 제 4 워드 라인(WL2-WL4)에는 패스 전압(Vpass)이 제공된다. 이 경우, 프로그램 금지될 제 1 메모리 셀(MC1)에 대응하는 스트링 선택 트랜지스터(SST)에 전원전압(Vcc)이 제공됨으로써, 채널(Ch)은 부스팅된다.
채널이 부스팅되면, 제 1 더미 메모리 셀(DMC1)의 소스(source)와 드레인(drain) 사이에는 전위 차가 발생한다. 예를 들어, 도 3을 참조하면, 제 1 더미 메모리 셀(DMC1)의 소스와 드레인 사이에는 △Vh의 전위 차가 발생한다. 전위 차로 인하여, 제 1 더미 메모리 셀(DMC1)의 소스와 드레인 사이에는 강력한 전계(electric field)가 형성되고, 소스로부터 열 전자(hot electron)가 발생한다.
열 전자는 드레인 방향으로 가속되고, 에벌런치(avalench) 현상에 의하여 다수의 EHP(Electron-Hole Pair)가 발생한다. 이 경우, 다수의 전자들이 채널에 유입되므로, 부스팅된 채널 전압은 낮아진다. 결국, 제 1 더미 메모리 셀(DMC1)의 플로팅 게이트와 채널 상이의 전위 차는 △Vp1에서 △Vp2로 증가된다. 따라서, 부스팅 효율의 감소로 인하여, 프로그램 금지되어야 할 제 1 메모리 셀(MC1)에서 프로그램 교란 현상이 발생하며, 최악의 경우에 제 1 메모리 셀(MC1)은 프로그램된다. 즉, 핫 캐리어에 의한 디스터브가 발생한다.
도 4는 도 3의 핫 캐리어에 의한 디스터브를 방지하기 위한 본 발명의 기술적 사상의 실시 예를 설명하는 도면이다. 설명의 편의상, 도 4에서는 도 3에서와 마찬가지로 제 1 워드 라인(WL1)에 프로그램 전압(Vpgm)이 제공된다고 가정된다. 이 경우, 제 1 메모리 셀(MC1)은 선택된 메모리 셀과 제 1 워드 라인(WL1)을 공유하는 프로그램 금지될 메모리 셀이라고 가정된다.
도 4를 참조하면, 접지 선택 라인(GSL) 및 제 1 더미 워드 라인(DWL1)에는 각각 접지 전압(0 V) 및 제 1 디스터브 방지 전압(Vd1)이 제공된다. 제 1 워드 라인(WL!), 그리고 제 2 내지 제 4 워드 라인(WL2-WL4)에는 각각 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 제공된다.
도 4의 제 1 더미 워드 라인(DWL1)에는 도 3과 달리 제 1 디스터브 방지 전압(Vd1)이 제공된다. 이는 제 1 더미 워드 라인(DWL1)의 소스와 드레인 사이에 채널을 형성하여 핫 캐리어에 의한 디스터브를 방지하기 위함이다.
자세히 설명하면, 제 1 더미 워드 라인(DWL1)에 제 1 디스터브 방지 전압(Vd1)이 제공된다. 여기서, 제 1 디스터브 방지 전압(Vd1)은 적어도 제 1 더미 워드 라인(DWL1)의 소스와 드레인 사이에 채널을 형성하는 전압이다. 예를 들어, 제 1 디스터브 방지 전압(Vd1)은 적어도 제 1 더미 메모리 셀(DMC1)을 턴 온(turn on)시키는 전압일 것이다. 예를 들어, 제 1 디스터브 방지 전압(Vd1)은 제 1 더미 메모리 셀(DMC1)의 문턱 전압(Vth)보다 클 것이다. 예를 들어, 제 1 디스터브 방지 전압(Vd1)은 약 패스 전압(Vpass)일 것이다.
이 경우, 제 1 더미 메모리 셀(DMC1)의 소스와 드레인 사이에는 채널이 형성된다. 따라서 제 1 더미 메모리 셀(DMC1)의 소스와 드레인 사이의 전위 차가 존재하지 않는다. 결국 제 1 더미 메모리 셀(DMC1)의 플로팅 게이트와 채널 사이의 전위 차는 △Vp1으로 유지되므로, 핫 캐리어에 의한 디스터브가 발생하지 않는다.
상술한 바와 같이, 더미 워드 라인과 선택된 워드 라인이 인접한 경우에, 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 더미 워드 라인에 적어도 채널을 형성하는 전압을 인가하여 핫 캐리어에 의한 디스터브를 방지할 수 있다.
한편, 도 3 및 도 4에서는 접지 선택 트랜지스터(GST)에 연결된 제 1 더미 메모리 셀(DMC1)을 이용하여 본 발명의 기술적 사상에 따른 실시 예가 설명되었다. 다만, 이는 예시적인 것이며, 스트링 선택 트랜지스터(SST)에 연결된 제 2 더미 메모리 셀(DMC2)에 대하여도 이와 같은 원리가 적용될 수 있음이 이해될 것이다.
도 5는 더미 워드 라인과 선택된 워드 라인이 이격된 경우에 핫 캐리어에 의한 디스터브를 설명하기 위한 도면이다. 간략한 설명을 위하여, 도 5에서는 제 1 더미 워드 라인(DWL1)에는 패스 전압(Vpass)이 제공되고, 제 4 워드 라인(WL4)에는 프로그램 전압(Vpgm)이 제공된다고 가정된다. 이 경우, 제 4 메모리 셀(MC4)은 선택된 메모리 셀과 제 4 워드 라인(WL4)을 공유하는 프로그램 금지될 메모리 셀이라고 가정된다. 또한, 로컬 부스팅 방식에 의하여 제 3 워드 라인(WL3)에 접지 전압(0 V)이 제공됨으로써, 제 1 채널(Ch1)과 제 2 채널(Ch2)이 형성된다고 가정된다.
도 5를 참조하면, 접지 선택 라인(GSL) 및 제 3 워드 라인(WL3)에는 접지 전압이 제공된다. 또한, 제 1 더미 워드 라인(DWL1), 제 1 및 제 2 워드 라인(WL1, WL2)에는 패스 전압(Vpass)이 제공된다. 따라서, 제 1 채널(Ch1)은 부스팅된다.
또한, 제 3 워드 라인(WL3)에는 접지 전압이 제공되며, 제 4 워드 라인(WL4)에는 프로그램 전압(Vpgm)이 제공된다. 프로그램 금지될 제 4 메모리 셀(MC)에 대응하는 스트링 선택 트랜지스터(SST)에 전원 전압(Vcc)이 제공됨으로써, 제 2 채널(Ch2)은 부스팅된다.
이 경우, 제 3 메모리 셀(MC3)의 소스에 대응하는 제 1 채널 전압(Ch1)이 제 3 메모리 셀(MC3)의 드레인에 대응하는 제 2 채널 전압(Ch2)보다 낮다. 이는 예를 들어, 제 3 메모리 셀(MC3)과 소스를 공유하는 제 2 메모리 셀(MC2)의 채널이 패스 전압(Vpass)에 의하여 부스팅됨에 반하여, 제 3 메모리 셀(MC3)과 드레인을 공유하는 제 4 메모리 셀(MC4)의 채널은 프로그램 전압(Vpgm)에 의하여 부스팅되기 때문이다.
따라서, 제 3 메모리 셀(MC3)의 소스와 드레인 사이에는 전위 차가 발생한다. 예를 들어, 도 5를 참조하면, 제 3 메모리 셀(MC3)의 소스와 드레인 사이에는 △Vh의 전위 차가 발생한다. 전위 차로 인하여, 제 3 메모리 셀(MC3)의 소스와 드레인 사이에는 강력한 전계(electric field)가 형성된다. 제 3 메모리 셀(MC3)의 게이트 전압이 접지 전압이므로, 전자들(electron)은 소스(source)로부터 제 2 채널(Ch2) 방향으로 이동한다.
이 경우, 제 2 채널 방향으로 이동한 전자들에 의하여 핫 캐리어(Hot carrier) 현상이 발생하고, 따라서 제 2 채널 전압(Ch2)은 하강하게 된다. 결국, 제 3 메모리 셀(MC3)의 플로팅 게이트와 채널 상이의 전위 차는 △Vp1에서 △Vp2로 증가된다. 만약, 증가된 전위 차(△Vp2)가 F-N 터널링이 발생할 수 있는 전위 차 이상이라면, 프로그램 금지되어야 할 제 4 메모리 셀(MC4)은 프로그램된다. 즉, 핫 캐리어에 의한 디스터브가 발생한다.
도 6은 도 5의 핫 캐리어에 의한 디스터브를 방지하기 위한 본 발명의 기술적 사상의 실시 예를 설명하는 도면이다. 설명의 편의상, 도 6에서는 도 5와 마찬가지로 제 3 워드 라인(WL3)에는 접지 전압이 제공되고, 제 4 워드 라인(WL4)에는 프로그램 전압(Vpgm)이 제공된다고 가정된다. 이 경우, 제 4 메모리 셀(MC4)은 선택된 메모리 셀과 제 4 워드 라인(WL4)을 공유하는 프로그램 금지될 메모리 셀이라고 가정된다.
도 6을 참조하면, 접지 선택 라인(GSL) 및 제 1 더미 워드 라인(DWL1)에는 각각 접지 전압과 제 4 디스터브 방지 전압(Vd4)이 제공된다. 이는 제 1 더미 메모리 셀(DMC1)의 소스와 드레인 사이에 채널이 형성되는 것을 차단하여 핫 캐리어에 의한 디스터브를 방지하기 위함이다.
자세히 설명하면, 제 1 더미 워드 라인(DWL1)에 제 4 디스터브 방지 전압(Vd4)이 제공된다. 여기서, 제 4 디스터브 방지 전압(Vd4)은 제 1 더미 워드 메모리 셀(DMC1)의 소스와 드레인 사이에 채널이 형성되는 것을 차단하기 위한 전압이다. 예를 들어, 제 4 디스터브 방지 전압(Vd4)은 제 1 더미 메모리 셀(DMC1)을 턴-오프(turn off)시키는 전압일 것이다. 예를 들어, 제 4 디스터브 방지 전압(Vd4)은 제 1 더미 메모리 셀(DMC1)의 문턱 전압(Vth)보다 작을 것이다. 예를 들어, 제 4 디스터브 방지 전압(Vd4)은 약 접지 전압(0 V)일 것이다.
이 경우, 제 1 더미 메모리 셀(DMC1)의 소스와 드레인 사이에는 채널 형성이 차단된다. 따라서 제 1 채널(Ch1)의 길이는 짧아지며, 이는 제 1 채널(Ch1)의 캐패시턴스의 용량이 적어짐을 의미한다. 따라서, 커패시턴스 커플링에 의한 효과가 증가하여 제 1 채널(Ch1)의 전압은 상승한다. 예를 들어, 도 6을 참조하면, 제 1 채널(Ch1)의 전압은 △V 만큼 상승한다.
결국, 제 2 메모리 셀(MC2)의 플로팅 게이트와 제 1 채널(Ch1) 사이의 전위 차와 제 4 메모리 셀(MC4)의 플로팅 게이트와 제 2 채널(Ch2) 사이의 전위 차는 △Vp1으로 거의 유사하다. 따라서, 핫 캐리어에 의한 디스터브가 발생하지 않는다.
상술한 바와 같이, 더미 워드 라인과 선택된 워드 라인이 이격된 경우에, 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 더미 워드 라인에 채널 형성을 차단하는 전압을 인가하여 핫 캐리어에 의한 디스터브를 방지할 수 있다.
한편, 도 5 및 도 6에서는 접지 선택 트랜지스터(GST)에 연결된 제 1 더미 메모리 셀(DMC1)을 이용하여 본 발명의 기술적 사상에 따른 실시 예가 설명되었다. 다만, 이는 예시적인 것이며, 스트링 선택 트랜지스터(SST)에 연결된 제 2 더미 메모리 셀(DMC2)에 대하여도 이와 같은 원리가 적용될 수 있음이 이해될 것이다.
도 7은 도 3 내지 도 6에서 설명된 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
S110 단계에서, 프로그램 전압(Vpgm), 디스터브 방지 전압(Vd_on) 및 디스터브 방지 전압(Vd_off)이 생성된다.
예를 들어, 도 4를 참조하면, 디스터브 방지 전압(Vd_on)은 제 1 더미 메모리 셀(DMC1)의 소스와 드레인 사이에 채널을 형성하기 위한 제 1 디스터브 방지 전압(Vd1)에 대응할 것이다. 예를 들어, 도 6을 참조하면, 디스터브 방지 전압(Vd_off)은 제 1 더미 메모리 셀(DMC1)의 소스와 드레인 사이에 채널의 형성을 차단하기 위한 제 4 디스터브 방지 전압(Vd4)에 대응할 것이다. 예를 들어, 프로그램 전압(Vpgm), 디스터브 방지 전압(Vd_on) 및 디스터브 방지 전압(Vd_off)은 도 1의 전압 발생기(130)에 의하여 생성될 것이다.
S120 단계에서, 선택된 워드 라인(selected WL)과 더미 워드 라인(DWL) 사이의 거리가 기준 거리보다 큰 지의 여부가 판단된다.
선택된 워드 라인과 더미 워드 라인 사이의 거리가 기준 거리보다 큰 경우, 선택된 워드 라인에는 프로그램 전압(Vpgm)이 제공되고 더미 워드 라인에는 디스터브 방지 전압(Vd_off)이 제공된다(S130 단계). 예를 들어, 도 6을 참조하면, 제 4 워드 라인(WL4)에는 프로그램 전압(Vpgm)이 제공되고 제 1 더미 워드 라인(DWL1)에는 채널 형성을 차단하기 위한 제 4 디스터브 방지 전압(Vd4)이 제공된다.
선택된 워드 라인과 더미 워드 라인 사이의 거리가 기준 거리보다 작은 경우, 선택된 워드 라인에는 프로그램 전압(Vpgm)이 제공되고 더미 워드 라인에는 디스터브 방지 전압(Vd_on)이 제공된다(S140 단계). 예를 들어, 도 4를 참조하면, 제 1 워드 라인(WL1)에는 프로그램 전압(Vpgm)이 제공되고 제 1 더미 워드 라인(DWL1)에는 채널을 형성하기 위한 제 1 디스터브 방지 전압(Vd1)이 제공된다.
상술한 바와 같이, 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 더미 워드 라인과 선택 워드 라인 사이의 거리를 기준 거리와 비교하고, 비교 결과에 기초하여 더미 워드 라인에 제공되는 디스터브 방지 전압의 레벨을 결정할 수 있다.
한편, 상술한 설명은 예시적인 것이며 본 발명의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 2를 참조하면, 제 1 워드 라인(WL1)으로부터 제 32 워드 라인(WL32) 방향으로 프로그램된다고 가정된다. 이 경우, 프로그램 전압(Vpgm)이 제공되는 선택된 워드 라인과 제 1 더미 워드 라인(DWL1) 사이의 거리는 순차적으로 길어진다. 이 경우, 본 발명의 기술적 사상의 실시 예에 따르면 제 1 더미 워드 라인(DWL1)에 제공되는 전압은 순차적으로 감소될 수 있다. 이는 이하에서 좀더 자세히 설명될 것이다.
도 8은 본 발명의 기술적 사상의 다른 실시 예에 따른 디스터브 방지 전압의 변화를 보여주는 도면이다. 도 8에서 가로축은 프로그램 방향(program sequence)을 나타내고, 세로축은 더미 워드 라인(DWL)에 제공되는 디스터브 방지 전압을 나타낸다. 설명의 편의상, 도 2를 참조하면, 제 1 워드 라인(WL1)으로부터 제 32 워드 라인(WL32) 방향으로 프로그램된다고 가정된다. 또한, 제 1 더미 워드 라인(DWL1)에 제공되는 디스터브 방지 전압(Vd)이 조정된다고 가정된다.
도 2 및 도 8을 참조하면, 제 1 워드 라인(WL1)에 프로그램 전압(Vpmg)이 제공되는 경우에 제 1 더미 워드 라인(DWL1)에는 제 1 디스터브 방지 전압(Vd1)이 제공된다. 제 1 더미 워드 라인(DWL1)과 제 1 워드 라인(WL1) 사이의 거리가 가깝기 때문에, 제 1 디스터브 방지 전압(Vd1)은 제 1 더미 메모리 셀(DMC1)에 채널을 형성할 것이다.
제 2 워드 라인(WL2)에 프로그램 전압(Vpmg)이 제공되는 경우에 제 1 더미 워드 라인(DWL1)에는 제 2 디스터브 방지 전압(Vd2)이 제공된다. 이 경우, 제 1 더미 워드 라인(DWL1)과 제 2 워드 라인(WL2) 사이의 거리는 제 1 더미 워드 라인(DWL1)과 제 1 워드 라인(WL1) 사이의 거리보다 길다. 따라서, 제 1 더미 워드 라인(DWL1)에는 제 1 디스터브 방지 전압(Vd1)보다 낮은 전압이 제공된다. 예를 들어, 도 8을 참조하면, 제 2 디스터브 방지 전압(Vd2)의 레벨은 제 1 디스터브 방지 전압(Vd1)보다 △V1 만큼 낮을 것이다.
마찬가지로, 제 3 워드 라인(WL3)에 프로그램 전압(Vpgm)이 제공되는 경우에, 제 1 더미 워드 라인(DWL1)에는 제 3 디스터브 방지 전압(Vd3)이 제공된다. 이 경우, 제 3 디스터브 방지 전압(Vd3)의 레벨은 제 2 디스터브 방지 전압(Vd2)보다 △V2 낮을 것이다.
결국, 프로그램 전압(Vpgm)이 제공되는 선택된 워드 라인이 제 1 더미 워드 라인(DWL1)으로부터 멀어짐에 따라, 제 1 더미 워드 라인(DWL1)에 제공되는 디스터브 방지 전압(Vd)의 레벨은 낮아질 것이다.
도 9는 도 8의 디스터브 방지 전압의 변화를 좀더 자세히 설명하기 위한 단면도이다. 이하에서는 도 9a 내지 도 9b를 참조하여, 도 8의 디스터브 방지 전압의 변화가 좀더 자세히 설명될 것이다.
도 9a는 제 1 워드 라인(WL1)에 프로그램 전압(Vpgm)이 제공되는 경우에 제 1 더미 워드 라인(DWL1)에 제공되는 전압을 보여준다. 이 경우, 제 1 메모리 셀(MC1)은 선택된 메모리 셀과 제 1 워드 라인(WL1)을 공유하는 프로그램 금지될 메모리 셀이라고 가정된다.
도 9a를 참조하면, 제 1 워드 라인(WL1)에 프로그램 전압(Vpgm)이 제공되는 경우, 제 1 메모리 셀(MC1)은 제 1 더미 메모리 셀(DMC1)에 인접하다. 따라서, 제 1 더미 워드 라인(DWL1)에는 제 1 더미 메모리 셀(DMC1)에 채널을 형성하기 위한 제 1 디스터브 방지 전압(Vd1)이 제공된다. 예를 들어, 제 1 디스터브 방지 전압(Vd1)의 레벨은 도 8의 제 1 디스터브 방지 전압(Vd1)의 레벨에 대응할 것이다.
도 9b는 제 2 워드 라인(WL2)에 프로그램 전압(Vpgm)이 제공되는 경우에 제 1 더미 워드 라인(DWL1)에 제공되는 전압을 보여준다. 이 경우, 제 2 메모리 셀(MC2)은 선택된 메모리 셀과 제21 워드 라인(WL2)을 공유하는 프로그램 금지될 메모리 셀이라고 가정된다. 또한, 로컬 부스팅 방식에 의하여 제 1 워드 라인(WL1)에 전지 전압(0 V)이제공됨으로써, 제 1 채널(Ch1)과 제 2 채널(Ch2)이 형성된다고 가정된다.
도 9b를 참조하면, 제 2 워드 라인(WL2)에 프로그램 전압(Vpgm)이 제공되는 경우, 제 2 메모리 셀(MC2)은 제 1 메모리 셀(MC1)에 비하여 제 1 더미 메모리 셀(DMC1)로부터 이격된다. 따라서, 제 1 더미 워드 라인(DWL1)에는 제 1 디스터브 방지 전압(Vd1)보다 낮은 제 2 디스터브 방지 전압(Vd2)이 제공된다. 예를 들어, 제 2 디스터브 방지 전압(Vd2)의 레벨은 도 8의 제 2 디스터브 방지 전압(Vd2)의 레벨에 대응할 것이다.
도 9c는 제 3 워드 라인(WL3)에 프로그램 전압(Vpgm)이 제공되는 경우에 제 1 더미 워드 라인(DWL1)에 제공되는 전압을 보여준다. 도 9d는 제 4 워드 라인(WL4)에 프로그램 전압(Vpgm)이 제공되는 경우에 제 1 더미 워드 라인(DWL1)에 제공되는 전압을 보여준다.
도 9c 및 도 9d를 참조하면, 제 3 워드 라인(WL3)에 프로그램 전압(Vpgm)이 제공되는 경우, 제 3 메모리 셀(MC3)은 제 2 메모리 셀(MC2)에 비하여 제 1 더미 메모리 셀(DMC1)로부터 이격된다. 마찬가지로, 제 4 워드 라인(WL4)에 프로그램 전압(Vpgm)이 제공되는 경우, 제 4 메모리 셀(MC4)은 제 3 메모리 셀(MC3)에 비하여 제 1 더미 메모리 셀(DMC1)로부터 이격된다.
따라서, 도 9c의 경우에 제 1 더미 워드 라인(DWL1)에는 제 3 디스터브 방지 전압(Vd3, 예를 들어 도 8 참조)이 제공되고, 도 9d의 경우에 제 1 더미 워드 라인(DWL1)에는 제 4 디스터브 방지 전압(Vd4, 예를 들어 도 8 참조)이 제공된다.
한편, 도 8 및 도 9에서는 접지 선택 트랜지스터(GST)에 연결된 제 1 더미 메모리 셀(DMC1)을 이용하여 본 발명의 기술적 사상에 따른 실시 예가 설명되었다. 다만, 이는 예시적인 것이며, 스트링 선택 트랜지스터(SST)에 연결된 제 2 더미 메모리 셀(DMC2)에 대하여도 이와 같은 원리가 적용될 수 있음이 이해될 것이다.
도 10은 도 8 및 도 9에서 설명된 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치의 동작을 보여주는 순서도이다.
S210 단계에서, 프로그램 전압(Vpgm), 제 1 내지 제 n 디스터브 방지 전압(Vd1-Vdn)이 생성된다. 예를 들어, 도 8을 참조하면, 제 1 내지 제 n 디스터브 방지 전압(Vd1-Vdn)은 순차적으로 감소하는 전압 레벨일 것이다.
S220 단계에서, 프로그램 전압(Vpgm)이 제공되는 선택된 워드 라인에 대응하는 디스터브 방지 전압이 더미 워드 라인(DWL)에 제공될 것이다.
예를 들어, 도 2 및 도 8을 참조하면, 제 1 워드 라인(WL1)에 프로그램 전압(Vpgm)이 제공되는 경우, 제 1 더미 워드 라인(DWL1)에는 제 1 디스터브 방지 전압(Vd1)이 제공될 것이다(S221 단계). 예를 들어, 도 2 및 도 8을 참조하면, 제 2 워드 라인(WL2)에 프로그램 전압(Vpgm)이 제공되는 경우, 제 1 더미 워드 라인(DWL1)에는 제 2 디스터브 방지 전압(Vd2)이 제공될 것이다(S222 단계). 예를 들어, 도 2 및 도 8을 참조하면, 제 n 워드 라인(WLn)에 프로그램 전압(Vpgm)이 제공되는 경우, 제 1 더미 워드 라인(DWL1)에는 제 n 디스터브 방지 전압(Vdn)이 제공될 것이다(S223 단계).
상술한 바와 같이, 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 프로그램 동작 시에 선택된 워드 라인의 위치에 따라, 더미 워드 라인(DWL)에 제공되는 디스터브 방지 전압(Vd)의 레벨을 적절히 조정한다. 따라서, 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 핫 캐리어에 의한 디스터브를 방지할 수 있다.
한편, 도 2 내지 도 10에서는 2차원 메모리 셀 어레이의 회로를 이용하여 본 발명의 기술적 사상을 설명하였다. 그러나, 본 발명의 기술적 사상은 2차원 메모리 셀 어레이에 한정되는 것은 아니다. 예를 들어, 도 1의 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이일 수 있으며, 본 발명의 기술적 사상은 3차원 메모리 셀 어레이에도 적용될 수 있다.
도 11은 본 발명의 기술적 사상의 다른 실시 예에 따른 도 1의 메모리 셀 어레이(110)를 좀더 자세히 보여주는 회로도이다. 도 11에서는 도 2와 달리 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이인 것으로 가정된다.
도 11을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS1~1~NS31)이 전기적으로 연결된다. 마찬가지로, 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12~NS32)이 전기적으로 연결된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13~NS33)이 전기적으로 연결된다. 제 1 내지 제 3 비트 라인들(BL1~BL3)은 제 3 방향(3rd direction)으로 연장되며, 제 1 방향(1st direction)을 따라 나란히 배치된다.
각각의 낸드 스트링(NS)은 스트링 선택 트랜지스터(SST, String Select Transistor), 메모리 셀들(MC, Memory Cell), 더미 메모리 셀들(DMC, Dummy Memory Cell), 그리고 접지 선택 트랜지스터(GST, Ground Select Transistor)를 포함한다.
동일한 층에 위치한 메모리 셀들의 게이트들은 제 1 방향(1st direction)으로 연장된 워드 라인에 전기적으로 연결된다. 또한, 동일한 층에 위치한 더미 메모리 셀들의 게이트들은 제 1 방향(1st direction)으로 연장된 더미 워드 라인에 전기적으로 연결된다.
상술한 바와 같이, 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 3차원 메모리 셀 어레이를 포함한다. 이 경우, 불휘발성 메모리 장치는 프로그램 동작 시에 선택된 워드 라인의 위치에 따라, 더미 워드 라인(DWL)에 제공되는 디스터브 방지 전압(Vd)의 레벨을 적절히 조정한다. 이는 도 2 내지 도 9에서 설명된 2차원 메모리 셀 어레이를 포함하는 불휘발성 메모리 장치의 동작과 유사하므로 자세한 설명은 생략된다. 따라서, 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 핫 캐리어에 의한 디스터브를 방지할 수 있다.
도 12는 도 1의 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 보여주는 블록도이다. 도 12를 참조하면, SSD 시스템(10)은 호스트(11)와 SSD(12)를 포함한다. SSD(12)는 신호 커넥터(signal connector, 12q)를 통해 호스트(11)와 신호를 주고 받으며, 전원 커넥터(power connector, 12r)를 통해 전원을 입력받는다. SSD(12)는 복수의 불휘발성 메모리 장치(12a~12n), SSD 컨트롤러(12o), 그리고 보조 전원 장치(12p)를 포함한다.
복수의 불휘발성 메모리 장치(12a~12n)는 SSD(12)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리 장치(12a~12n)는 대용량의 저장 능력을 가지는 플래시 메모리 장치로 구현될 수 있다. SSD(12)는 주로 플래시 메모리(Flash memory)를 사용하고 있으나, 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다.
도 12에서, 적어도 하나의 불휘발성 메모리 장치는 도 1에 도시된 불휘발성 메모리 장치(100)를 포함할 수 있다. 즉, 도 12에 도시된 불휘발성 메모리 장치는 프로그램 동작 시에 선택된 워드 라인의 위치에 따라 더미 워드 라인(DWL)에 제공되는 디스터브 방지 전압(Vd)의 레벨을 적절히 조정함으로써, 핫 캐리어에 의한 디스터브를 방지할 수 있다.
복수의 불휘발성 메모리 장치(12a~12n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(12o)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 메모리 장치들은 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(12o)는 신호 커넥터(12q)를 통해 호스트(11)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(12o)는 호스트(11)의 커맨드에 따라 해당 메모리 장치에 데이터를 쓰거나 해당 메모리 장치로부터 데이터를 읽어낸다.
보조 전원 장치(12p)는 전원 커넥터(12r)를 통해 호스트(11)와 연결된다. 보조 전원 장치(12p)는 호스트(11)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(12p)는 SSD(12) 내에 위치할 수도 있고, SSD(12) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(12p)는 메인 보드에 위치하며, SSD(12)에 보조 전원을 제공할 수도 있다.
도 13은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치를 보여주는 블록도이다. 도 13을 참조하면, 데이터 저장 장치(30)는 메모리 컨트롤러(31) 및 플래시 메모리(32)를 포함한다. 데이터 저장 장치(30)는 메모리 카드(예를 들면, SD, MMC 등)나 착탈 가능한 이동식 저장 장치(예를 들면, USB 메모리 등)와 같은 저장 매체를 모두 포함한다.
도 13을 참조하면, 메모리 컨트롤러(31)는 중앙처리장치(CPU, 31a), 호스트 인터페이스(31b), 랜덤 액세스 메모리(RAM, 31c), 플래시 인터페이스(31d), 그리고 보조 전원 장치(31e)를 포함한다. 보조 전원 장치(31e)는 메모리 컨트롤러(31) 내에 위치할 수도 있고, 밖에 위치할 수도 있다.
데이터 저장 장치(30)는 호스트와 연결되어 사용된다. 데이터 저장 장치(30)는 호스트 인터페이스(31b)를 통해 호스트와 데이터를 주고 받으며, 플래시 인터페이스(31f)를 통해 플래시 메모리(32)와 데이터를 주고 받는다. 데이터 저장 장치(30)는 호스트로부터 전원을 공급받아서 내부 동작을 수행한다.
도 13에 도시된 플래시 메모리 장치(32)는 도 1에 도시된 불휘발성 메모리 장치일 수 있다. 즉, 도 13에 도시된 불휘발성 메모리 장치는 프로그램 동작 시에 선택된 워드 라인의 위치에 따라 더미 워드 라인(DWL)에 제공되는 디스터브 방지 전압(Vd)의 레벨을 적절히 조정함으로써, 핫 캐리어에 의한 디스터브를 방지할 수 있다.
도 14는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치를 보여주는 블록도이다. 전자 장치(50)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 14를 참조하면, 전자 장치(50)는 반도체 메모리 장치(51), 전원 장치(53), 보조 전원 장치(52), 중앙처리장치(54), 램(55), 그리고 사용자 인터페이스(56)를 포함한다. 반도체 메모리 장치(51)는 플래시 메모리(51a) 및 메모리 컨트롤러(51b)를 포함한다.
도 14에 도시된 플래시 메모리(51a)는 도 1의 불휘발성 메모리 장치일 수 있다. 즉, 도 13에 도시된 불휘발성 메모리 장치는 프로그램 동작 시에 선택된 워드 라인의 위치에 따라 더미 워드 라인(DWL)에 제공되는 디스터브 방지 전압(Vd)의 레벨을 적절히 조정함으로써, 핫 캐리어에 의한 디스터브를 방지할 수 있다.
한편, 상술한 설명은 예시적인 것으로 이해되어야 할 것이며, 본 발명의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 상술한 설명에서는 접지 선택 트랜지스터 또는 스트링 선택 트랜지스터에는 각각 하나의 더미 메모리 셀이 연결되는 것으로 가정되었다. 다만, 이는 예시적인 것으로, 접지 선택 트랜지스터 또는 스트링 선택 트랜지스터에는 각각 적어도 두 개의 더미 메모리 셀들이 직렬로 연결될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
SSL: 스트링 선택 라인 SST: 스트링 선택 트랜지스터
GSL: 접지 선택 라인 GST: 접지 선택 트랜지스터
WL: 워드 라인 DWL: 더미 워드 라인
MC: 메모리 셀 DMC: 더미 메모리 셀
Ch: 채널 Vch: 채널 전위
Vpgm: 프로그램 전압 Vpass: 패스 전압
Vd: 디스터브 방지 전압 e: 전자

Claims (10)

  1. 스트링 구조를 갖는 불휘발성 메모리 장치에 있어서:
    더미 메모리 셀; 및
    상기 더미 메모리 셀에 직렬로 연결된 복수의 메모리 셀들을 포함하며;
    프로그램 동작 시에 상기 복수의 메모리 셀들 중 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리에 따라 상기 더미 메모리 셀에 제공되는 전압을 가변하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은
    상기 더미 메모리 셀로부터 제 1 거리만큼 이격된 제 1 메모리 셀; 및
    상기 더미 메모리 셀로부터 상기 제 1 거리보다 긴 제 2 거리만큼 이격된 제 2 메모리 셀을 포함하며,
    상기 제 1 메모리 셀에 프로그램 전압이 제공되는 동안에 상기 더미 메모리 셀에는 제 1 전압이 제공되고, 상기 제 2 메모리 셀에 프로그램 전압이 제공되는 동안에 상기 더미 메모리 셀에는 제 2 전압이 제공되며, 상기 제 1 전압은 상기 제 2 전압보다 높은 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 전압은 적어도 상기 더미 메모리 셀을 턴 온 시키는 전압인 불휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 2 전압은 상기 더미 메모리 셀을 턴 온 시키는 전압보다 낮은 불휘발성 메모리 장치.
  5. 제 2 항에 있어서,
    상기 복수의 메모리 셀들은
    상기 제 1 및 제 2 메모리 셀 사이에 위치하는 제 3 메모리 셀을 더 포함하며,
    상기 제 3 메모리 셀은 상기 제 1 메모리 셀에 대응하는 제 1 채널과 상기 제 2 메모리 셀에 대응하는 제 2 채널을 분리하며, 상기 제 1 및 제 2 채널의 전위 차는 상기 더미 메모리 셀을 턴 오프 시킴으로써 감소되는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 기준 거리보다 짧은 경우에 상기 더미 메모리 셀에는 적어도 상기 더미 메모리 셀을 턴 온 시키는 전압이 제공되는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 기준 거리보다 긴 경우에 상기 더미 메모리 셀에는 상기 더미 메모리 셀을 턴 오프 시키는 전압이 제공되는 불휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 복수의 메모리 셀들 중 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 증가할수록 상기 더미 메모리 셀에 제공되는 전압은 감소하는 불휘발성 메모리 장치.
  9. 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    복수의 메모리 셀들 중 선택된 메모리 셀과 더미 메모리 셀 사이의 거리를 판단하는 단계; 및
    상기 선택된 메모리 셀에 프로그램 전압을 제공하고, 상기 더미 메모리 셀에 디스터브 방지 전압을 제공하는 단계를 포함하며,
    상기 디스터브 방지 전압의 레벨은 상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리에 따라 가변되는 불휘발성 메모리 장치의 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 기준 거리보다 짧은 경우에 상기 더미 메모리 셀에는 제 1 디스터브 방지 전압이 제공되고, 상기 선택된 메모리 셀과 상기 더미 메모리 셀 사이의 거리가 기준 거리보다 긴 경우에 상기 더미 메모리 셀에는 제 2 디스터브 방지 전압이 제공되며,
    상기 제 1 디스터브 방지 전압은 상기 제 2 디스터브 방지 전압보다 높은 불휘발성 메모리 장치의 프로그램 방법.
KR1020100055561A 2010-06-11 2010-06-11 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법 KR101681738B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100055561A KR101681738B1 (ko) 2010-06-11 2010-06-11 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법
US13/157,343 US8804417B2 (en) 2010-06-11 2011-06-10 Nonvolatile memory device including dummy memory cell and program method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100055561A KR101681738B1 (ko) 2010-06-11 2010-06-11 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법

Publications (2)

Publication Number Publication Date
KR20110135693A true KR20110135693A (ko) 2011-12-19
KR101681738B1 KR101681738B1 (ko) 2016-12-02

Family

ID=45096130

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100055561A KR101681738B1 (ko) 2010-06-11 2010-06-11 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법

Country Status (2)

Country Link
US (1) US8804417B2 (ko)
KR (1) KR101681738B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9373402B2 (en) 2014-10-02 2016-06-21 SK Hynix Inc. Semiconductor memory device including a dummy memory cell and method of programming the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130074294A (ko) * 2011-12-26 2013-07-04 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR102197070B1 (ko) 2014-04-14 2020-12-30 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
US9601193B1 (en) * 2015-09-14 2017-03-21 Intel Corporation Cross point memory control
US9460805B1 (en) * 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory
US10297323B2 (en) * 2017-10-06 2019-05-21 Sandisk Technologies Llc Reducing disturbs with delayed ramp up of dummy word line after pre-charge during programming
KR102471276B1 (ko) * 2018-01-08 2022-11-28 삼성전자주식회사 메모리 장치
KR102618315B1 (ko) * 2018-12-21 2023-12-27 에스케이하이닉스 주식회사 반도체 장치, 메모리 시스템 및 그 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7079437B2 (en) * 2002-09-30 2006-07-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having configuration of NAND strings with dummy memory cells adjacent to select transistors
US20070236990A1 (en) * 2006-03-28 2007-10-11 Micron Technology, Inc. Programming method to reduce word line to word line breakdown for NAND flash
KR20080114251A (ko) * 2007-06-27 2008-12-31 삼성전자주식회사 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법
KR20090110605A (ko) * 2008-04-18 2009-10-22 삼성전자주식회사 더미 셀을 포함하는 불휘발성 메모리 장치 및 그것의프로그램 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680485B1 (ko) 2004-11-30 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 소자
DE102005058601A1 (de) 2004-12-27 2006-07-06 Hynix Semiconductor Inc., Icheon Flash-Speicherbauelement
KR20070018216A (ko) 2005-08-09 2007-02-14 주식회사 하이닉스반도체 비휘발성 메모리 장치
US7978522B2 (en) 2006-01-09 2011-07-12 Samsung Electronics Co., Ltd. Flash memory device including a dummy cell
US7433231B2 (en) * 2006-04-26 2008-10-07 Micron Technology, Inc. Multiple select gates with non-volatile memory cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7079437B2 (en) * 2002-09-30 2006-07-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having configuration of NAND strings with dummy memory cells adjacent to select transistors
US20070236990A1 (en) * 2006-03-28 2007-10-11 Micron Technology, Inc. Programming method to reduce word line to word line breakdown for NAND flash
KR20080114251A (ko) * 2007-06-27 2008-12-31 삼성전자주식회사 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법
KR20090110605A (ko) * 2008-04-18 2009-10-22 삼성전자주식회사 더미 셀을 포함하는 불휘발성 메모리 장치 및 그것의프로그램 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9373402B2 (en) 2014-10-02 2016-06-21 SK Hynix Inc. Semiconductor memory device including a dummy memory cell and method of programming the same

Also Published As

Publication number Publication date
KR101681738B1 (ko) 2016-12-02
US20110305079A1 (en) 2011-12-15
US8804417B2 (en) 2014-08-12

Similar Documents

Publication Publication Date Title
US10438672B2 (en) Memory devices and apparatus configured to apply positive voltage levels to data lines for memory cells selected for and inhibited from programming
US8923047B2 (en) Semiconductor memory device
US8625367B2 (en) Memory devices and program methods thereof
US9741438B2 (en) Nonvolatile memory device and program method thereof
KR101579579B1 (ko) 개선된 프로그래밍 동작을 갖는 메모리 장치
US20140056069A1 (en) Nonvolatile memory device having near/far memory cell groupings and data processing method
KR101681738B1 (ko) 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9171626B2 (en) Memory devices and programming memory arrays thereof
KR20110131984A (ko) 프로그램 시퀀서를 포함하는 플래시 메모리 장치 및 시스템, 그리고 그것의 프로그램 방법
KR20140133268A (ko) 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
US9496038B1 (en) Three-dimensional flash memory device including dummy word line
US8174893B2 (en) Independent well bias management in a memory device
KR20140136691A (ko) 반도체 메모리 장치 및 이의 동작 방법
US9443596B2 (en) Non-volatile memory device and method of programming the same
KR102375365B1 (ko) 비휘발성 메모리 장치, 그것의 프로그램 방법, 및 그것을 포함하는 저장 장치
US8605509B2 (en) Data line management in a memory device
KR20160097006A (ko) 반도체 메모리 장치 및 그 프로그램 방법
KR20100064481A (ko) 메모리 셀간의 커플링 현상을 줄일 수 있는 메모리 장치의 구동 방법, 및 이를 포함하는 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 4