CN106169306A - 半导体存储器件及其操作方法 - Google Patents

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CN106169306A CN201510771686.9A CN201510771686A CN106169306A CN 106169306 A CN106169306 A CN 106169306A CN 201510771686 A CN201510771686 A CN 201510771686A CN 106169306 A CN106169306 A CN 106169306A
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Abstract

一种半导体存储器件，包括：存储单元阵列，存储单元阵列包括多个页；外围电路，适用于对存储单元阵列执行编程操作和读取操作；以及控制逻辑，适用于控制外围电路以在编程验证操作或读取操作期间分别将第一通过电压和第二通过电压施加至与选中字线相邻的第一字线和第二字线。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2015年5月20日在韩国知识产权局提交的申请号为10-2015-0070546的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
本公开的实施例涉及一种电子器件，且更具体地，涉及一种半导体存储器件及其操作方法。
背景技术
半导体存储器件通常分类为易失性存储器件和非易失性存储器件。
虽然非易失性存储器件以相对较低速度执行读写操作，但即使在无恒定电源的情况下仍保持储存的数据。因此，非易失性存储器件被用在需要在无恒定电源的情况下储存数据的情形中。非易失性存储器件的示例包括只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)等。快闪存储器分类为或非(NOR)型快闪存储器和与非(NAND)型快闪存储器。
快闪存储器具有RAM的优点：数据被任意地编程和擦除，以及ROM的优点：在其中即使在无恒定的电源的情况下仍保持储存的数据。快闪存储器广泛用作便携式电子设备(诸如，数字相机、个人数字助理(PDA)和MP3播放器)的储存介质。
发明内容
实施例提供一种半导体存储器件及其操作方法，其可以防止在读取操作和编程验证操作期间的干扰现象。
根据本公开的实施例，提供一种半导体存储器件，包括：存储单元阵列，存储单元阵列包括多个页；外围电路，适用于对存储单元阵列执行编程操作和读取操作；以及控制逻辑，适用于控制外围电路以在编程验证操作或读取操作期间分别将第一通过电压和第二通过电压施加至与选中字线相邻的第一字线和第二字线。
根据本公开的实施例，提供一种半导体存储器件的编程操作方法，包括：将编程电压施加至从多个字线中选择的字线，所述多个字线耦接至包括多个页的存储单元阵列；以及对耦接至选中字线的页执行编程验证操作。编程验证操作可以包括：将验证电压施加至选中字线；以及分别将第一通过电压和第二通过电压施加至与选中字线相邻的第一字线和第二字线。
根据本公开的实施例，提供一种半导体存储器件的读取操作方法，包括：将读取电压施加至从多个字线中选择的字线，所述多个字线耦接至包括多个页的存储单元阵列；以及分别将第一通过电压和第二通过电压施加至与选中字线相邻的第一字线和第二字线。
附图说明
现在将参照附图来在下文中更充分地描述示例性实施例；然而，示例性实施例可以以不同的形式来实现，而不应当被解释为局限于本文中陈述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底且完整的，且这些实施例将把本发明的范围充分地传达给本领域技术人员。
将理解的是，当元件被称作在两个元件“之间”时，其可以为两个元件中唯一的元件，或者也可以存在一个或更多个中间元件。相同的附图标记在本文中指代相同的元件。
图1是图示根据本公开的实施例的半导体存储器件的框图。
图2是图示图1的存储块的电路图。
图3是图示根据本公开的实施例的半导体存储器件的编程操作的流程图。
图4A和图4B是图示根据本公开的实施例的在编程验证操作期间施加至字线的电压的波形图。
图5是图示根据本公开的实施例的半导体存储器件的读取操作的流程图。
图6A和图6B是图示根据本公开的实施例的在读取操作期间施加至字线的电压的波形图。
图7是图示包括图1的半导体存储器件的存储系统的框图。
图8是图示图7的存储系统的应用示例的框图。
图9是图示包括参照图8描述的存储系统的计算系统的框图。
具体实施方式
在下面的具体实施方式中，将描述实施例。如本领域技术人员将认识到的，可以在完全不脱离本公开的精神或范围的情况下以各种方式来修改实施例。因此，附图和描述将被当作本质上是说明性的而非限制性的。
在整个说明书中，当元件被称作“连接”或“耦接”至另一个元件时，其可以直接连接或耦接至另一个元件，或者可以在一个或更多个中间元件介于其间的情况下间接连接或耦接至另一个元件。此外，当元件被称作“包括”组件时，这表示该元件还可以包括另一个组件。
图1是图示根据本公开的实施例的半导体存储器件的框图。
参见图1，半导体存储器件100包括存储单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压发生器150。
存储单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过字线WL耦接至地址解码器120。多个存储块BLK1至BLKz耦接至读写电路130。多个存储块BLK1至BLKz中的每个包括多个存储单元。在实施例中，多个存储单元为非易失性存储单元。在多个存储单元之中，耦接至单个字线的存储单元被定义为单个页。即，存储单元阵列110用多个页来配置。
存储单元阵列110中的多个存储块BLK1至BLKz中的每个包括多个单元串。多个单元串中的每个包括串联耦接在位线与源极线之间的漏极选择晶体管、多个存储单元和源极选择晶体管。之后将详细地描述存储单元阵列110。
地址解码器120、读写电路130和电压发生器150作为用于驱动存储单元阵列110的外围电路来操作。
地址解码器120通过字线WL耦接至存储单元阵列110。地址解码器120在控制逻辑的控制下操作。地址解码器120通过半导体存储器件100内部的输入/输出缓冲器(未示出)来接收地址ADDR。
地址解码器120将在编程操作期间提供的地址ADDR的行地址解码，并根据解码的行地址来将从电压发生器150产生的编程电压、第一通过电压至第三通过电压Vpass1、Vpass2和Vpass3、验证电压Vverify或读取电压Vread以及多个操作电压供应至存储单元阵列110中的多个存储单元以及漏极选择晶体管和源极选择晶体管。
地址解码器120将在编程操作和读取操作期间提供的地址ADDR的列地址解码。地址解码器120将解码的列地址Yi传输至读写电路130。
半导体存储器件100可以以页为单位来执行半导体存储器件100的编程操作和读取操作。此外，半导体存储器件100可以执行在存储块中包括的多个页之中仅针对单个页编程或读取的单页编程/读取操作。
在编程操作和读取操作期间提供的地址ADDR包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储块和一个字线。地址解码器120可以将列地址解码并提供至读写电路130。
地址解码器120可以包括块解码器、行解码器和地址缓冲器等。
读写电路130包括多个页缓冲器PB1至PBm。多个页缓冲器PB1至PBm通过位线BL1至BLm耦接至存储单元阵列110。在编程操作期间当编程电压被施加时，多个页缓冲器PB1至PBm中的每个根据要被编程的数据DATA来控制对应的位线BL1至BLm的电势。此外，在编程操作期间多个页缓冲器PB1至PBm中的每个感测对应的位线BL1至BLm的电势或电流，由此执行验证操作。此外，在读取操作期间多个页缓冲器PB1至PBm中的每个感测对应的位线BL1至BLm的电势或电流，由此锁存数据DATA，然后将锁存的数据DATA输出至外部。
读写电路130在控制逻辑140的控制下操作。
作为示例性实施例，读写电路130可以包括页缓冲器(或页寄存器)、列选择电路等。
控制逻辑140耦接至地址解码器120、读写电路130和电压发生器150。控制逻辑140通过半导体存储器件100内部的输入/输出缓冲器(未示出)来接收命令CMD和控制信号CTRL。控制逻辑140响应于命令CMD和控制信号CTRL来控制半导体存储器件100的总体操作。
在选中存储块中包括的所有页的编程验证操作或读取操作期间，控制逻辑140可以控制电压发生器150和地址解码器120来将比被施加至其他未选中字线的电压高的通过电压施加至与选中字线两侧相邻的未选中字线。此外，在选中存储块中包括的多个页中的一个页的编程验证操作或读取操作期间，控制逻辑140可以控制电压发生器150和地址解码器120来将不同的通过电压施加至与选中字线两侧相邻的未选中字线。
例如，在单页编程/读取操作期间，第一通过电压Vpass1被施加至在源极选择晶体管方向上与选中字线相邻的未选中字线，而第二通过电压Vpass2被施加至在漏极选择晶体管方向上与选中字线相邻的未选中字线。此外，第三通过电压Vpass3被施加至除与选中字线相邻的未选中字线以外的剩余的未选中字线。第一通过电压Vpass1可以低于第二通过电压Vpass2，而第三通过电压Vpass3可以低于第一通过电压Vpass1。
当执行编程操作和读取操作时，电压发生器150根据控制逻辑140的控制来产生编程电压、验证电压Vverify、读取电压Vread、第一通过电压至第三通过电压Vpass1、Vpass和Vpass3以及多个操作电压。第一通过电压Vpass1可以低于第二通过电压Vpass，而第三通过电压Vpass3可以低于第一通过电压Vpass1。
图2是图示图1中示出的多个存储块之中的一个存储块BLK1的电路图。
参见图2，存储块BLK1包括多个单元串ST0至STm。多个单元串ST0至STm分别耦接至多个位线BL1至BLm。
多个单元串ST0至STm中的每个包括源极选择晶体管SST、串联耦接的多个存储单元MC0至MCn以及漏极选择晶体管DST。源极选择晶体管SST耦接至源极选择线SSL。多个存储单元MC0至MCn分别耦接至字线WL0至WLn。漏极选择晶体管DST耦接至漏极选择线DSL。源极线SL耦接至源极选择晶体管SST的源极。位线BL1至BLm中的每个耦接至对应的漏极选择晶体管DST的漏极。多个字线WL包括源极选择线SSL、字线WL0至WLn以及漏极选择线DSL。源极选择线SSL、字线WL0至WLn以及漏极选择线DSL由地址解码器120来驱动。
图3是图示根据本公开的实施例的半导体存储器件的编程操作的流程图。
图4A和图4B是图示根据本公开的实施例的在编程验证操作期间施加至字线WL的电压的波形图。
将参照图1至图4A来将根据本公开的实施例的半导体存储器件的单页编程操作描述如下。
1)输入编程命令(S310)
一旦接收到针对单个页的编程命令，控制逻辑140就控制外围电路来执行半导体存储器件的单页编程操作。读写电路130暂时地储存从外部输入的要被编程的数据DATA，并根据储存的数据DATA来控制位线BL1至BLm的电势电平作为编程许可电压或编程禁止电压。
2)施加编程电压(S320)
电压发生器150产生要被施加至选中字线的编程电压以及要被施加至未选中字线的第三通过电压Vpass3。此外，电压发生器150与编程电压和第三通过电压Vpass3一起来产生要被施加至漏极选择线DSL和源极选择线SSL的操作电压。
地址解码器120响应于地址信号ADDR来选择用于执行单页编程操作的单个字线，并将由电压发生器150产生的编程电压施加至选中字线。
3)验证操作(S330)
一旦完成编程电压的施加，就对选中存储单元执行验证操作。验证操作将详细描述如下。
3-1)将验证电压施加至选中字线(S331)
电压发生器150产生要被施加至选中字线Sel WL<α>的验证电压Vverify。地址解码器120响应于地址信号ADDR来将验证电压Vverify施加至选中字线Sel WL<α>以执行单页编程操作。在此情形下，可以在验证电压Vverify被施加之前将第三通过电压Vpass3施加至选中字线Sel WL<α>。
3-2)将第一电压和第二电压施加至相邻的字线(S332)
电压发生器150产生要被分别施加至与选中字线Sel WL<α>两侧相邻的未选中字线WL<α-1>和WL<α+1>的第一通过电压Vpass1和第二通过电压Vpass2，并且地址解码器120分别将第一通过电压Vpass1和第二通过电压Vpass2施加至未选中字线WL<α-1>和WL<α+1>。
未选中字线WL<α-1>和WL<α+1>之中的未选中字线WL<α-1>耦接至在源极选择晶体管SST的方向上与选中存储单元相邻的存储单元，而未选中字线WL<α+1>耦接至在漏极选择晶体管DST的方向上与选中存储单元相邻的存储单元。
第一通过电压Vpass1可以低于第二通过电压Vpass2。
3-3)将第三通过电压施加至剩余的未选中字线(S333)
电压发生器150产生要被施加至多个字线WL0至WLn之中的除相邻且未选中字线WL<α-1>和WL<α+1>以外的剩余的未选中字线的第三通过电压Vpass3，并且地址解码器120将第三通过电压Vpass3施加至剩余的未选中字线。
第三通过电压Vpass3可以低于第一通过电压Vpass1。
在单页编程操作期间，耦接至选中字线和在源极选择线SSL的方向上与选中字线相邻的字线WL<α-1>的存储单元的沟道耦接至具有接地电势电平的源极线SL，由此引起干扰现象，在干扰现象中电子被高于第三通过电压Vpass3的第一通过电压Vpass1隧穿，因此阈值电压的分布增大。由于在单页编程操作期间仅单个页被连续选中并被编程，因此干扰现象持续出现在耦接至相邻字线WL<α-1>的存储单元上，因此，阈值电压的分布逐渐劣化。为了防止这种情况，分别将比被施加至剩余的未选中字线的第三通过电压Vpass3高的第一通过电压Vpass1和第二通过电压Vpass2施加至与如上所述的选中字线相邻的未选中字线WL<α-1>和WL<α+1>。在此状态下，第一通过电压Vpass1被施加为比第二通过电压Vpass2低，其中，第一通过电压Vpass1被施加至在源极选择线SSL的方向上与选中字线相邻的未选中字线WL<α-1>，第二通过电压Vpass2低被施加至在漏极选择晶体线DSL的方向上与选中字线相邻的未选中字线WL<α+1>，使得能够防止干扰现象的同时改善阈值电压的分布。
3-4)确定验证结果(S334)
读写电路130通过感测位线BL0至BLm的电势电平或电流量来检测编程验证结果，并将检测到的编程验证结果传输至控制逻辑140。当确定选中页中包括的所有存储单元都已经被编程时，控制逻辑140结束编程操作。
4)增大编程电压(S340)
当在步骤S334处确定至少一个存储单元还未被编程时，增大编程电压，且从步骤S320重新执行编程操作。
参见图4B，在步骤S331处，将施加至选中字线Sel WL<α>的第三通过电压Vpass3放电为接地电压，然后将验证电压Vverify施加至选中字线Sel WL<α>。因此，在验证操作期间，可以通过在步骤S331之前被施加至选中字线Sel WL<α>的第三通过电压Vpass3来防止选中字线Sel WL<α>的电势电平高于验证电压Vverify。
图5是图示根据本公开的实施例的半导体存储器件的读取操作的流程图。
图6A和图6B是图示根据本公开的实施例的在读取操作期间施加至字线WL的电压的波形图。
将参照图1、图2、图5和图6A来将根据本公开的实施例的半导体存储器件的单页读取操作描述如下。
1)输入读取命令(S510)
一旦接收到针对单个页的读取命令，控制逻辑140就控制外围电路来执行半导体存储器件的单页读取操作。
2)将读取电压施加至选中字线(S520)
电压发生器150产生要被施加至选中字线Sel WL<α>的读取电压Vread。地址解码器120响应于地址信号ADDR来将读取电压Vread施加至选中字线Sel WL<α>以执行单页读取操作。在此情形下，可以在验证电压Vverify被施加之前将第三通过电压Vpass3施加至选中字线Sel WL<α>。
3)将第一通过电压和第二通过电压施加至相邻字线(S530)
电压发生器150产生要被分别施加至与选中字线Sel WL<α>两侧相邻的未选中字线WL<α-1>和WL<α+1>的第一通过电压Vpass1和第二通过电压Vpass2，并且地址解码器120分别将第一通过电压Vpass1和第二通过电压Vpass2施加至未选中字线WL<α-1>和WL<α+1>。
未选中字线WL<α-1>和WL<α+1>之中的未选中字线WL<α-1>耦接至在源极选择晶体管SST的方向上与选中存储单元相邻的存储单元，而未选中字线WL<α+1>耦接至在漏极选择晶体管DST的方向上与选中存储单元相邻的存储单元。
第一通过电压Vpass1可以低于第二通过电压Vpass2。
4)将第三通过电压施加至其他字线(S540)
电压发生器150产生要被施加至多个字线WL0至WLn之中的除相邻且未选中字线WL<α-1>和WL<α+1>以外的剩余的未选中字线的第三通过电压Vpass3，并且地址解码器120将第三通过电压Vpass3施加至剩余的未选中字线。
第三通过电压Vpass3可以低于第一通过电压Vpass1。
在单页读取操作期间，耦接至选中字线以及在源极选择线SSL的方向上与选中字线相邻的字线WL<α-1>的存储单元的沟道耦接至具有接地电势电平的源极线SL，由此引起干扰现象，在干扰现象中电子被高于第三通过电压Vpass3的第一通过电压Vpass1隧穿，因此，阈值电压的分布增大。由于在单页读取操作期间仅单个页被连续选中并读取，因此干扰现象持续出现在耦接至相邻字线WL<α-1>的存储单元上，因此，阈值电压的分布逐渐劣化。为了防止这种情况，将比被施加至剩余的未选中字线的第三通过电压Vpass3高的第一通过电压Vpass1和第二通过电压Vpass2分别施加至与如上所述的选中字线相邻的未选中字线WL<α-1>和WL<α+1>。在此情形下，第一通过电压Vpass1被施加为比第二通过电压Vpass2低，其中，第一通过电压Vpass1被施加至在源极选择线SSL的方向上与选中字线相邻的未选中字线WL<α-1>，第二通过电压Vpass2被施加至在漏极选择线DSL的方向上与选中字线相邻的未选中字线WL<α+1>，使得可以在防止干扰现象的同时改善阈值电压的分布。
参见图6B，在步骤S520处，将施加至选中字线Sel WL<α>的第三通过电压Vpass3放电为接地电压，然后将读取电压Vread施加至选中字线Sel WL<α>。因此，在读取操作期间，可以通过在步骤S520之前被施加至选中字线Sel WL<α>的第三通过电压Vpass3来防止选中字线Sel WL<α>的电势电平高于读取电压Vread。
在本公开的实施例中，已经作为示例描述了单页编程/读取操作。然而，上述技术也可以应用至编程或读取存储块中包括的所有页的操作。
图7是图示包括图1的半导体存储器件的存储系统的框图。
参见图7，存储系统1000包括半导体存储器件100和控制器1100。
半导体存储器件100与参照图1描述的半导体存储器件相同。在下文中，将省略重复的描述。
控制器1100连接至主机Host和半导体存储器件100。控制器1100被配置用来响应于来自主机Host的请求来访问半导体存储器件100。例如，控制器1100被配置用来控制半导体存储器件100的读取操作、写入操作、擦除操作和后台操作。控制器1100被配置用来提供半导体存储器件100与主机Host之间的接口。控制器1100被配置用来驱动用于控制半导体存储器件100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110用作处理单元1120的操作存储器、半导体存储器件100与主机Host之间的高速缓冲存储器以及半导体存储器件100与主机Host之间的缓冲存储器中的至少一种。处理单元1120控制控制器1100的全部操作。此外，控制器1100可以在读取操作被执行时任意地储存从主机Host提供的程序数据。
主机接口1130包括用于在主机Host与控制器1100之间交换数据的协议。作为实施例，控制器1100被配置用来通过各种接口协议(诸如，通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小盘接口(ESDI)协议、集成驱动器电路(IDE)协议和私人协议)中的至少一种来与主机Host通信。
存储器接口1140与半导体存储器件100接口。例如，存储器接口1140可以包括与非(NAND)接口或或非(NOR)接口。
错误校正块1150被配置用来通过使用错误校正码(ECC)来检测和校正从半导体存储器件100接收到的数据的错误。处理单元1120可以基于错误校正块1150的错误校正结果来调节读取电压，以及控制半导体存储器件100来执行重新读取操作。作为示例性实施例，错误校正块1150可以被设置为控制器1100的组件。
控制器1100和半导体存储器件100可以集成在一个半导体器件中。作为实施例，控制器1100和半导体存储器件100可以集成在一个半导体器件中以构成存储卡。例如，控制器1100和半导体存储器件100可以集成在一个半导体器件中以构成存储卡(诸如，PC卡(个人计算机存储卡国际协会(PCMCIA)、小型快闪(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用快闪储存器(UFS))。
控制器1100和半导体存储器件100可以集成在一个半导体器件中以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括被配置用来将数据储存在半导体存储器中的储存设备。如果存储系统1000被用作半导体驱动器SSD，则连接至存储系统1000的主机Host的操作速度可以大幅提升。
作为另一个示例，存储系统1000可以被提供作为电子设备(诸如，计算机、超移动PC(UMPC)、工作站、网络本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字相机、三维电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字录像机、数字视频播放器、能够在无线环境中发送/接收信息的设备、构成家庭网络的各种电子设备中的一种、构成计算机网络的各种电子设备中的一种、构成远程信息处理网络的各种电子设备中的一种、RFID设备或者构成计算系统的各种组件中的一种)的各种组件中的一种。
作为实施例，半导体存储器件100或存储系统1000可以以各种形式来封装。例如，半导体存储器件100或存储系统1000可以以诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级处理层叠封装(WSP)的方式来封装。
图8是图示图7的存储系统的应用示例的框图。
参见图8，存储系统2000包括半导体存储器件2100和控制器2200。半导体存储器件2100包括多个半导体存储芯片。多个半导体存储芯片划分为多个组。
在图8中，图示了多个组通过第一通道CH1至第k通道CHk来与控制器2200通信。每个半导体存储芯片可以与参照图1描述的半导体存储器件100相同地配置和操作。
每个组被配置用来通过一个公共通道与控制器2200通信。控制器2200类似于参照图6描述的控制器1100来配置。控制器2200被配置用来通过多个通道CH1至CHk来控制半导体存储器件2100的多个存储芯片。
图9是图示包括参照图8描述的存储系统的计算系统的框图。
参见图9，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000通过系统总线3500电连接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理单元3100处理过的数据被储存在存储系统2000中。
在图9中，图示了半导体存储器件2100通过控制器2200连接至系统总线3500。然而，半导体存储器件2100可以直接连接至系统总线3500。在此情形下，控制器2200的功能可以由中央处理单元3100和RAM 3200来执行。
在图9中，图示了参照图8描述的存储系统2000被提供。然而，存储系统2000可以由参照图8描述的存储系统1000来取代。作为示例性实施例，计算系统3000可以被配置为包括参照图7和图8描述的存储系统1000和2000二者。
根据本公开，当半导体存储器件的读取操作和编程验证操作被执行时，不同的电压被分别施加至选中字线以及第一字线和第二字线，使得能够在执行单页操作时防止干扰现象。此外，能够改善存储单元的阈值电压的分布。
在本文中已经公开了实施例，尽管采用了特定术语，但特定术语将仅在一般意义和描述性意义上使用和解释而非用于限制。在某些情况下，通过本申请的提交时的内容对本领域技术人员将明显的是，除非另外具体指出，否则关于特定实施例描述的特征、特性和/或元件可以单独地使用，或者可以结合关于其他实施例描述的特征、特性和/或元件来使用。因此，本领域技术人员将理解，在不脱离由所附权利要求书所限定的本公开的精神和范围的情况下，可以做出形式和细节上的各种改变。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器件，包括：
存储单元阵列，包括多个页；
外围电路，适用于对存储单元阵列执行编程操作和读取操作；以及
控制逻辑，适用于控制外围电路以在编程验证操作或读取操作期间分别将第一通过电压和第二通过电压施加至与选中字线相邻的第一字线和第二字线。
技术方案2.如技术方案1所述的半导体存储器件，其中，第一字线在源极选择线的方向上与选中字线相邻。
技术方案3.如技术方案1所述的半导体存储器件，其中，第二字线在漏极选择线的方向上与选中字线相邻。
技术方案4.如技术方案1所述的半导体存储器件，其中，第一通过电压具有比第二通过电压更低的电势。
技术方案5.如技术方案1所述的半导体存储器件，其中，控制逻辑控制外围电路来将第三通过电压施加至除选中字线以及第一字线和第二字线以外的未选中字线。
技术方案6.如技术方案5所述的半导体存储器件，其中，第三通过电压具有比第一通过电压更低的电势。
技术方案7.如技术方案1所述的半导体存储器件，其中，编程操作是对从所述多个页中选择的一个页执行编程操作的单页编程操作。
技术方案8.如技术方案1所述的半导体存储器件，其中，读取操作是对从所述多个页中选择的一个页执行读取操作的单页读取操作。
技术方案9.一种半导体存储器件的编程操作方法，包括：
将编程电压施加至从多个字线中选择的字线，所述多个字线耦接至包括多个页的存储单元阵列；以及
对耦接至选中字线的页执行编程验证操作，
其中，编程验证操作包括：
将验证电压施加至选中字线；以及
分别将第一通过电压和第二通过电压施加至与选中字线相邻的第一字线和第二字线。
技术方案10.如技术方案9所述的编程操作方法，其中，编程验证操作还包括：将第三通过电压施加至所述多个字线之中的除选中字线以及第一字线和第二字线以外的未选中字线。
技术方案11.如技术方案9所述的编程操作方法，其中，第一字线在源极选择线的方向上与选中字线相邻。
技术方案12.如技术方案9所述的编程操作方法，其中，第二字线在漏极选择线的方向上与选中字线相邻。
技术方案13.如技术方案9所述的编程操作方法，其中，第一通过电压具有比第二通过电压更低的电势。
技术方案14.如技术方案10所述的编程操作方法，其中，第三通过电压具有比第一通过电压更低的电势。
技术方案15.一种半导体存储器件的读取操作方法，包括：
将读取电压施加至从多个字线中选择的字线，所述多个字线耦接至包括多个页的存储单元阵列；以及
分别将第一通过电压和第二通过电压施加至与选中字线相邻的第一字线和第二字线。
技术方案16.如技术方案15所述的读取操作方法，还包括：将第三通过电压施加至所述多个字线之中的除选中字线以及第一字线和第二字线以外的未选中字线。
技术方案17.如技术方案15所述的读取操作方法，其中，第一字线在源极选择线的方向上与选中字线相邻。
技术方案18.如技术方案15所述的读取操作方法，其中，第二字线在漏极选择线的方向上与选中字线相邻。
技术方案19.如技术方案15所述的读取操作方法，其中，第一通过电压具有比第二通过电压更低的电势。
技术方案20.如技术方案16所述的读取操作方法，其中，第三通过电压具有比第一通过电压更低的电势。

Claims (10)

1.一种半导体存储器件，包括：
存储单元阵列，包括多个页；
外围电路，适用于对存储单元阵列执行编程操作和读取操作；以及
控制逻辑，适用于控制外围电路以在编程验证操作或读取操作期间分别将第一通过电压和第二通过电压施加至与选中字线相邻的第一字线和第二字线。
2.如权利要求1所述的半导体存储器件，其中，第一字线在源极选择线的方向上与选中字线相邻。
3.如权利要求1所述的半导体存储器件，其中，第二字线在漏极选择线的方向上与选中字线相邻。
4.如权利要求1所述的半导体存储器件，其中，第一通过电压具有比第二通过电压更低的电势。
5.如权利要求1所述的半导体存储器件，其中，控制逻辑控制外围电路来将第三通过电压施加至除选中字线以及第一字线和第二字线以外的未选中字线。
6.如权利要求5所述的半导体存储器件，其中，第三通过电压具有比第一通过电压更低的电势。
7.如权利要求1所述的半导体存储器件，其中，编程操作是对从所述多个页中选择的一个页执行编程操作的单页编程操作。
8.如权利要求1所述的半导体存储器件，其中，读取操作是对从所述多个页中选择的一个页执行读取操作的单页读取操作。
9.一种半导体存储器件的编程操作方法，包括：
将编程电压施加至从多个字线中选择的字线，所述多个字线耦接至包括多个页的存储单元阵列；以及
对耦接至选中字线的页执行编程验证操作，
其中，编程验证操作包括：
将验证电压施加至选中字线；以及
分别将第一通过电压和第二通过电压施加至与选中字线相邻的第一字线和第二字线。
10.一种半导体存储器件的读取操作方法，包括：
将读取电压施加至从多个字线中选择的字线，所述多个字线耦接至包括多个页的存储单元阵列；以及
分别将第一通过电压和第二通过电压施加至与选中字线相邻的第一字线和第二字线。
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