CN110896665B - 具有减小的干扰的三维存储器件编程 - Google Patents

具有减小的干扰的三维存储器件编程 Download PDF

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Abstract

公开了3D存储器件和用于操作所述3D存储器件的方法的实施例。在示例中，公开了一种用于操作3D存储器件的方法。所述3D存储器件包括存储堆栈，每个存储堆栈在竖直方向上包括多个存储层。第一存储堆栈中的每个存储层被第一编程。第一编程包括将编程电压施加至所述存储层，并且将小于所述编程电压的第一沟道通过电压施加至其余存储层中的每者。处于所述第一存储堆栈上方的第二存储堆栈中的每个存储层被第二编程，所述第二编程包括：将所述编程电压施加至所述存储层，并且将所述第一沟道通过电压施加至其余存储层中的每者。所述第二编程还包括：将小于所述第一沟道通过电压的第二沟道通过电压施加至所述第一存储堆栈中的每个存储层。

Description

具有减小的干扰的三维存储器件编程
相关申请的交叉引用
本申请要求2019年3月29日提交的中国专利申请No.201910252053.5的优先权，通过引用将该中国专利申请的全文并入本文。
背景技术
本公开的实施例涉及三维(3D)存储器件及其操作方法。
通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加困难，而且成本更加高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。
发明内容
文中公开了3D存储器件和用于操作3D存储器件的方法的实施例。
在一个示例中，公开了一种用于操作3D存储器件的方法。所述3D存储器件包括多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层。所述多个存储堆栈中的第一存储堆栈中的每个存储层被第一编程。第一编程包括将编程电压施加至存储层并且将小于编程电压的第一沟道通过电压施加至第一存储堆栈中的其余存储层中的每者。多个存储堆栈中的处于第一存储堆栈上方的第二存储堆栈中的每个存储层被第二编程。第二编程包括将编程电压施加至存储层，并且将第一沟道通过电压施加至第二存储堆栈中的其余存储层中的每者。第二编程还包括将小于第一沟道通过电压的第二沟道通过电压施加至第一存储堆栈中的每个存储层。
在另一示例中，公开了一种用于操作3D存储器件的方法。所述3D存储器件包括：多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层；以及在竖直方向上处于第一存储堆栈和第二存储堆栈之间的多个第一虚设存储层。所述多个存储堆栈中的第一存储堆栈中的每个存储层被第一编程。第一编程包括将编程电压施加至所述存储层并且将小于所述编程电压的沟道通过电压施加至第一存储堆栈中的其余存储层中的每者。所述多个存储堆栈中的处于第一存储堆栈上方的第二存储堆栈中的每个存储层被第二编程。第二编程包括将编程电压施加至存储层，并且将所述沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者。第二编程还包括将0V电压施加到第一虚设存储层中的至少一个。第二编程还包括将0V电压施加到第一存储堆栈中的每个存储层。
在又一示例中，一种3D存储器件包括外围电路和多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层。所述外围电路被配置为对所述多个存储堆栈中的第一存储堆栈中的每个存储层编程，并且之后对所述多个存储堆栈中的处于第一存储堆栈上方的第二存储堆栈中的每个存储层编程。为了对第一存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将编程电压施加至所述存储层并且将小于所述编程电压的第一沟道通过电压施加至第一存储堆栈中的其余存储层中的每者。为了对第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将编程电压施加至存储层，并且将第一沟道通过电压施加至第二存储堆栈中的其余存储层中的每者，并且将小于第一沟道通过电压的第二沟道通过电压施加至第一存储堆栈中的每个存储层。
在又一示例中，一种3D存储器件包括：外围电路；多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层；以及在竖直方向上处于第一存储堆栈和第二存储堆栈之间的多个第一虚设存储层。所述外围电路被配置为对所述多个存储堆栈中的第一存储堆栈中的每个存储层编程，并且之后对所述多个存储堆栈中的处于第一存储堆栈上方的第二存储堆栈中的每个存储层编程。为了对第一存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将编程电压施加至所述存储层并且将小于所述编程电压的沟道通过电压施加至第一存储堆栈中的其余存储层中的每者。为了对第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将编程电压施加至所述存储层并且将所述沟道通过电压施加至第二存储堆栈中的其余存储层中的每者。为了对第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将0V电压施加至第一虚设存储层中的至少一个，并且将0V电压施加至第一存储堆栈中的每个存储层。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些实施例的示例性3D存储器件的图示。
图2示出了根据本公开的一些实施例的示例性存储阵列器件的截面图。
图3A示出了用于单堆栈3D NAND存储器件的编程方案。
图3B示出了用于多堆栈3D NAND存储器件的编程方案。
图4示出了根据本公开的一些实施例的用于多堆栈3D NAND存储器件的示例性编程方案。
图5A和图5B示出了根据本公开的一些实施例的用于多堆栈3D NAND存储器件的另一示例性编程方案。
图6示出了根据本公开的一些实施例的用于多堆栈3D NAND存储器件的又一示例性编程方案。
图7是根据本公开的一些实施例的用于操作3D存储器件的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”表示标称地垂直于衬底的横向表面。
根据本公开的各种实施例提供了一种具有减小的干扰的用于3D存储器件(特别是用于多堆栈3D NAND存储器件)的新颖编程方案。对于所选择的3D NAND存储器串，本文公开的编程方案能够减小沟道通过电压引起的对已编程的存储层的干扰(又名“沟道通过电压干扰”)。对于取消选择的3D存储器串，本文公开的编程方案还能够减小由编程电压引起的对正在编程的存储层的干扰(又名“编程电压干扰”)。在任何上存储堆栈的编程操作期间，可以对处于上存储堆栈下方的每个存储层或虚设存储层施加减小的沟道通过电压(例如，0V)，以减小沟道通过电压干扰，并且避免在取消选择的NAND存储器串的下部区域中出现沟道耦合效应。在一些实施例中，处于下存储堆栈和上存储堆栈之间的虚设存储层中的至少一个通过向其控制栅施加0V电压而被截止，由此防止上存储堆栈和下存储堆栈之间的泄漏电流。在一些实施例中，逐渐下降的一组电压被施加至上存储堆栈和下存储堆栈之间的虚设存储层，以形成从沟道通过电压到0V的电压梯度，这能够避免在取消选择的NAND存储器串中的沟道热电子注入(CHE)效应。
图1示出了根据本公开的一些实施例的示例性3D存储器件100的图示。3D存储器件100可以包括存储阵列器件102和耦合至存储阵列器件102的外围电路104。存储阵列器件102可以是3D NAND闪速存储器件，其中，存储单元106是以NAND存储器串108的阵列的形式提供的，每个NAND存储器串108在衬底(未示出)上方竖直延伸。在一些实施例中，每个NAND存储器串108包括串联耦合并且竖直堆叠的多个存储单元106。每个存储单元106能够保持连续的模拟值，例如电压或电荷，其取决于在存储单元106的区域内捕获的电子的数量。每个存储单元106可以是包括浮栅晶体管的“浮栅”类型的存储单元，或者可以是包括电荷捕获晶体管的“电荷捕获”类型的存储单元。
在一些实施例中，每个存储单元106是具有两种可能的存储状态并且因而能够存储一位数据的单级单元(SLC)。例如，第一存储状态“0”可以对应于第一范围的电压，并且第二存储状态“1”可以对应于第二范围的电压。在一些实施例中，每个存储单元106是能够以多于四个存储状态存储多于一位的数据的多级单元(MLC)。例如，MLC能够每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为呈现一定范围的可能的标称存储单元。在一个示例中，如果每个MLC存储两位的数据，那么可以通过将三个可能的标称存储值之一写入到所述单元而将MLC从擦除状态编程为呈现三个可能的编程级之一。第四标称存储值可以用于擦除状态。
如图1所示，每个NAND存储器串108可以包括处于其源极端的源极选择晶体管110以及处于其漏极端的漏极选择晶体管112。源极选择晶体管110和漏极选择晶体管112可以被配置为在读取和编程操作期间激活所选择的NAND存储器串108(阵列的列)。在一些实施例中，同一存储块中的NAND存储器串108的源极选择晶体管110通过同一条源极线114(例如，公共源极线)耦合至地。根据一些实施例，每个NAND存储器串108的漏极选择晶体管112耦合至相应的位线116，能够经由输出总线(未示出)从位线116读取数据。在一些实施例中，每个NAND存储器串108被配置为通过在源极选择晶体管110连接至公共地(即，0V)的同时向相应的漏极选择晶体管112施加选择电压(例如，超过漏极选择晶体管112的阈值电压)或取消选择电压(例如，0V)而被选择或取消选择。
相邻NAND存储器串108的存储单元106可以通过字线118耦合，字线118选择哪一行存储单元受到读取和编程操作的影响。在一些实施例中，每条字线118耦合至存储单元的页(存储页)120，其为用于读取和编程操作的最小可物理寻址数据单元。以位为单位的存储页的尺寸可以对应于通过字线118耦合的NAND存储器串108的数量。每条字线118可以包括处于相应存储页120中的每个存储单元106处的多个控制栅以及耦合控制栅的栅极线。
图2示出了根据本公开的一些实施例的示例性存储阵列器件200的截面图。存储阵列器件200是图1所示的存储阵列器件102的示例。如图2所示，存储阵列器件200包括在衬底202上方竖直延伸的3D NAND存储器串210(例如，图1中的3D NAND存储器串108)。衬底202可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当材料。要指出的是，在图2中包括x轴和y轴以进一步例示存储阵列器件200中的部件之间的空间关系。衬底202包括沿x方向(即，横向方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如文中所使用的，当衬底在y方向(即，竖直方向或深度方向)上处于半导体结构(例如，存储阵列器件200)的最低平面中时，半导体结构的一个部件是处于另一部件“上”、“上方”还是“下方”是在y方向上相对于半导体结构的衬底(例如，衬底202)而确定的。在本公开中将通篇应用相同的概念来描述空间关系。
如图2所示，3D NAND存储器串210在衬底202上方竖直延伸穿过具有交错的栅极导电层206(文中又称为“存储层”)和栅极到栅极电介质层208的存储堆叠层204。存储堆叠层204中的栅极导电层206和栅极到栅极电介质层208可以在竖直方向上交替。换言之，除了存储堆叠层204的顶部或底部的层之外，每个栅极导电层206可以在两侧与两个栅极到栅极电介质层208邻接，并且每个栅极到栅极电介质层208可以在两侧与两个栅极导电层206邻接。存储堆叠层204中的栅极导电层206和栅极到栅极电介质层208的对的数量(例如，32、64、96或128)确定存储阵列器件200中的存储单元的数量。每个栅极导电层206可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施例中，每个栅极导电层206包括金属层，例如钨层。在实施例中，每个栅极导电层206包括掺杂多晶硅层。每个栅极导电层/存储层206可以包括围绕3D NAND存储器串210的存储单元(例如，图1中的存储单元106)并且能够作为字线(例如，图1中的字线118)横向延伸的控制栅。
存储堆叠层204可以具有多堆栈架构，例如包括处于衬底202上方的下存储堆栈204A以及处于下存储堆栈204A上方的上存储堆栈204B的双堆栈存储堆叠层，如图2所示。下存储堆栈204A和上存储堆栈204B中的每者中的栅极导电层206和栅极到栅极电介质层208的对的数量可以是相同的或者不同的。下存储堆栈204A和上存储堆栈204B中的每者可以包括如上文所述的交错的栅极导电层206和栅极到栅极电介质层208。
如图2所示，3D NAND存储器串210包括竖直延伸穿过下存储堆栈204A和上存储堆栈204B的沟道结构212。在一些实施例中，沟道结构212可以包括以半导体材料(例如，作为半导体沟道220)和电介质材料(例如，作为存储膜218)填充的沟道孔。在一些实施例中，半导体沟道220包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜218是包括隧道层226、储存层224(又称为“电荷捕获/储存层”)和阻挡层222的复合电介质层。沟道结构212可以具有圆柱形状(例如，柱形形状)。根据一些实施例，半导体沟道220、隧道层226、储存层224和阻挡层222按此顺序从柱的中心向柱的外表面径向布置。隧道层226可以包括氧化硅、氮氧化硅或其任何组合。储存层224可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层222可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜218可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，3D NAND存储器串210还包括处于3D NAND存储器串210的下部部分中(例如，处于其下端)的半导体插塞214。半导体插塞214可以包括在任何适当方向上从衬底202外延生长的半导体材料，例如单晶硅。半导体插塞214可以充当3D NAND存储器串210的源极选择晶体管(例如，图1的源极选择晶体管110)的沟道的部分。在一些实施例中，3D NAND存储器串210还包括处于3D NAND存储器串210的上部部分中(例如，处于其上端)的沟道插塞216。在一些实施例中，沟道插塞216能够充当3D NAND存储器串210的漏极选择晶体管(例如，图1的漏极选择晶体管112)的沟道。如文中所使用的，在衬底202被置于存储阵列器件200的最低平面中时，部件(例如，沟道结构212)的“上端”是在y方向上离衬底202较远的一端，并且部件(例如，沟道结构212)的“下端”是在y方向上离衬底202较近的一端。
在一些实施例中，3D NAND存储器串210包括针对3D NAND存储器串210的存储单元的多个控制栅(每者是栅极导电层/存储层206的部分)。栅极导电层206可以包括针对多个3D NAND存储器串210的多个控制栅，并且可以作为结束于存储堆叠层204的边缘处的字线横向延伸，所述字线可以通过(例如)读取、擦除和编程操作而接收用于控制存储单元的操作的字线偏置电压VWL(例如，如图1所示)。应当理解，尽管图2中未示出，但是可以形成存储阵列器件200的附加部件，所述部件包括但不限于栅缝隙/源极接触部、局部接触部、互连层等。
在图2中，3D NAND存储器串210包括单沟道结构212，其又被称为单单元形成(SCF)结构。应当理解，在一些实施例中，3D NAND存储器串210可以包括通过堆栈间插塞(未示出)电连接的两个沟道结构，其又被称为双单元形成(DCF)结构。还应当理解，在一些实施例中，存储堆叠层204可以包括多于两个存储堆栈，并且3D NAND存储器串210可以包括竖直延伸穿过存储堆栈的单沟道结构，或者包括多于两个沟道结构，它们中的每者竖直延伸穿过存储堆栈中的相应存储堆栈。对于具有多堆栈存储堆叠层的3D存储器件，多个存储堆栈中的每者可以在竖直方向上包括多个存储层(例如，栅极导电层206)。在一些实施例中，在竖直方向上在相邻存储堆栈之间形成一组虚设存储层，例如如图2所示的在竖直方向上处于下存储堆栈204A和上存储堆栈204B之间的虚设存储层204C、或者在DCF结构中围绕堆栈间插塞的虚设存储层(未示出)。虚设存储层可以具有与存储层相同的物理结构，但是具有与存储层不同的电气配置，因为通过虚设存储层耦合的存储单元不用于数据存储(即，作为虚设存储单元)。
重新参考图1，外围电路104可以包括用于促进3D存储器件100的操作的任何适当数字、模拟和/或混合信号电路。例如，外围电路104可以包括以下中的一者或多者：数据缓冲器(例如，位线页缓冲器)、解码器(例如，行解码器或列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，外围电路104是使用互补金属氧化物半导体(CMOS)技术形成的。
在一些实施例中，外围电路104包括字线驱动电路122和位线驱动电路124。字线驱动电路122可以实施本文公开的用于对存储阵列器件102中的存储单元106编程的编程方案。外围电路104可以通过字线118以字线偏置电压VWL的形式向每个存储页120提供编程方案的波形。如下文所详述的，能够施加至字线118的字线偏置电压VWL包括编程电压Vprogram、沟道通过电压Vpass、截止电压Vcut等。位线驱动电路124能够通过经由相应的位线116向相应的漏极选择晶体管112施加选择电压或取消选择电压而选择或取消选择NAND存储器串108(及其存储单元106)，以用于各种存储操作，例如所选择的存储单元106的编程。
图3A示出了用于单堆栈3D NAND存储器件300的编程方案。3D NAND存储器件300包括在竖直方向上具有多个存储层(例如，栅极导电层)的存储堆叠层302，所述存储层充当3DNAND存储器件300的字线。3D NAND存储器件300还包括处于存储堆叠层302下方的一组下虚设存储层304以及处于存储堆叠层302上方的一组上虚设存储层306。如图3A所示，3D NAND存储器件300还包括多个NAND存储器串308和310，它们每者竖直延伸穿过存储堆叠层302。每个NAND存储器串308或310分别包括处于下虚设存储层304下方的源极选择晶体管312或314。每个NAND存储器串308或310还分别包括处于上虚设存储层306上方的漏极选择晶体管316或318。
在3D NAND存储器件300的编程操作期间，通过(例如)将源极选择晶体管312和314电耦合至公共地而将0V电压施加至每个NAND存储器串308或310的源极选择晶体管312和314两者。在3D NAND存储器件300的编程操作期间，将选择电压Vtop施加至NAND存储器串308的漏极选择晶体管316，以选择NAND存储器串308(即，激活NAND存储器串308中的存储单元)，并且将取消选择电压(例如，0V)施加至NAND存储器串310的漏极选择晶体管318，以取消选择NAND存储器串310(即，停用NAND存储器串308中的存储单元)。
在3D NAND存储器件300的编程操作期间，通过相继地向每个存储层施加编程电压Vprogram而顺次对存储堆叠层302中的每个存储层编程。例如，在对存储层320编程时，将编程电压施加至存储层320，以对被存储层320包围的所选择的NAND存储器串308的存储单元编程。在对存储层320编程时，将沟道通过电压Vpass施加到存储堆叠层302中的其余存储层中的每者，以打开所选择的NAND存储器串308的沟道(例如，图2的半导体沟道220)，这使得能够对存储层320编程。在3D NAND存储器件300的编程操作期间，将一组电压施加到下虚设存储层304或上虚设存储层306的每一组。如图3A所示，将一组电压Vdmy_bottom_1—Vdmy_bottom_n1分别施加到下虚设存储层304，并且将另一组电压Vdmy_top_1—Vdmy_top_n1分别施加到上虚设存储层306。
在3D NAND存储器件300的编程操作期间，对于取消选择的NAND存储器串310，由于处于其每个端部处的漏极选择晶体管318和源极选择晶体管314被关断，因而取消选择的NAND存储器串310的沟道处于浮置状态。由于存储堆叠层302的每个存储层也围绕取消选择的NAND存储器串310，因而施加至存储堆叠层302中的其余存储层中的每者的沟道通过电压在取消选择的NAND存储器串310中形成耦合电势322，以抑制由于施加至存储层320的编程电压而对取消选择的NAND存储器串310中的存储层320的编程。在沟道通过电压被施加至存储堆叠层302中的其余存储层时，耦合电势322通过处于浮置状态的取消选择的NAND存储器串310中的沟道耦合效应而形成。为了实现对施加至存储层320的编程电压的预期抑制作用，沟道通过电压必须大到足以生成与编程电压可比拟的耦合电势322。然而，对于所选择的NAND存储器串308，如果沟道通过电压过高，那么施加至已被编程的存储层(例如，处于存储层320下方的每个存储层)的沟道通过电压可能引起对已编程的存储单元的干扰，所述干扰被称为对所选NAND存储器串308的“沟道通过电压干扰”。另一方面，对于取消选择的NAND存储器串310，如果编程电压过高，那么耦合电势322可能无法有效地抑制对取消选择的NAND存储器串310中的存储单元的编程，这被称为对取消选择NAND存储器串310的“编程电压干扰”。
随着3D NAND存储器件中的堆叠存储层的数量的持续提高，沟道通过电压干扰变得更加显著，因为向已编程存储层施加沟道通过电压的持续时间也增大。与此同时，编程电压干扰也变得更加显著，因为沟道深度(在竖直方向上)增大，由此减小了耦合电势。例如，图3B示出了用于多堆栈3D NAND存储器件301的编程方案。与图3A中的3D NAND存储器件300不同，3D NAND存储器件301还包括下存储堆栈303、处于下存储堆栈303上方的上存储堆栈305、以及在竖直方向上处于下存储堆栈303和上存储堆栈305之间的一组中间虚设存储层307，中间虚设存储层307提高了3D NAND存储器件301中的存储单元的数量。
首先对下存储堆栈303中的存储层编程。在对上存储堆栈305中的存储层320编程时，编程电压Vprogram被施加至存储层320，其在取消选择的NAND存储器串310中引起编程电压干扰。由于多堆栈3D NAND存储器件301中的y方向上的沟道深度大于单堆栈3D NAND存储器件300中的沟道深度，因而延伸到取消选择的NAND存储器串310中的下存储堆栈303和上存储堆栈305两者以及中间虚设存储层307中的耦合电势322在多堆栈3D NAND存储器件301中变得更小。因而，编程电压干扰在多堆栈3D NAND存储器件301中变得更加显著。另一方面，在对上存储堆栈305中的存储层320编程时，沟道通过电压Vpass被施加至上存储堆栈305中的其余存储层中的每者、中间虚设存储层307中的每者以及下存储堆栈303中的存储层中的每者，由此引起对所选择的NAND存储器串308(特别是对下存储堆栈303中的已编程的存储层)的沟道通过电压干扰。由于向下存储堆栈303中的每个已编程的存储层施加沟道通过电压的持续时间因存储层的数量提高而增大，因而沟道通过电压干扰在多堆栈3DNAND存储器件301中也变得更加显著。
如下文联系图4-7所详述的，本公开提供了一种用于3D存储器件、特别是用于具有多个存储堆栈的3D NAND存储器件的具有减小的干扰(例如，编程电压干扰和沟道通过电压干扰)的新颖编程方案。图4示出了根据本公开的一些实施例的用于多堆栈3D NAND存储器件400的示例性编程方案。3D NAND存储器件400的物理结构与图3B中的3D NAND存储器件301的物理结构类似，因而本文中可能不再详细地重复。
如图4所示，3D NAND存储器件400包括所选择的NAND存储器串402和取消选择的NAND存储器串404。为了选择NAND存储器串402，可以向NAND存储器串402的漏极选择晶体管406施加选择电压Vtop。为了使漏极选择晶体管406导通，选择电压可以是大于漏极选择晶体管406的阈值电压的任何适当电压。为了取消选择NAND存储器串404，可以对NAND存储器串404的漏极选择晶体管408施加取消选择电压。为了使漏极选择晶体管408关断，取消选择电压可以是小于漏极选择晶体管408的阈值电压的任何适当电压，例如0V。
如图4所示，3D NAND存储器件400还包括下存储堆栈410、处于下存储堆栈410上方的上存储堆栈412以及在竖直方向上处于下存储堆栈410和上存储堆栈412之间的一组中间虚设存储层414。所选择的NAND存储器串402和取消选择的NAND存储器串404中的每者可以竖直延伸穿过下存储堆栈410和上存储堆栈412，并在其相交处形成存储单元。在一些实施例中，3D NAND存储器件400还包括在竖直方向上处于源极选择晶体管420和下存储堆栈410之间的一组下虚设存储层416、以及在竖直方向上处于漏极选择晶体管406和408与上存储堆栈412之间的一组上虚设存储层418。
在3D NAND存储器件400的编程操作期间，下存储堆栈410中的每个存储层首先按照编程顺序被顺次编程。在一些实施例中，编程顺序在下存储堆栈410中是自底向上，即，从底部存储层向顶部存储层。应当理解，在其他实施例中可以应用任何其他适当的编程顺序。为了对下存储堆栈410编程，可以按照编程顺序相继地向每个存储层施加编程电压Vprogram，并且可以向下存储堆栈410中的其余存储层中的每者施加第一沟道通过电压Vpass_1。编程电压可以大于存储单元的控制栅的阈值电压，并且还高到足以将电子注入到所选择的NAND存储器串402的存储膜(例如，图2中的存储膜218的ONO结构)中。例如，编程电压可以为大约20V，例如20V。第一沟道通过电压可以大于存储单元的控制栅的阈值电压，以打开所选择的NAND存储器串402的沟道(例如，图2中的半导体沟道220)。在一些实施例中，第一沟道通过电压小于编程电压。例如，第一沟道通过电压可以为大约8V、9V或者10V，例如8V、9V或者10V。应当理解，在一些实施例中，用于下存储堆栈410的编程方案可以基本上与用于图3B中的3D NAND存储器件301的下存储堆栈303的编程方案类似。
在3D NAND存储器件400的编程操作期间，假设存储堆栈410和412的编程顺序为自底向上，则上存储堆栈412中的每个存储层然后按照编程顺序被顺次编程。在一些实施例中，编程顺序在上存储堆栈412中是自底向上，即，从底部存储层向顶部存储层。应当理解，在其他实施例中可以应用任何其他适当的编程顺序。为了对上存储堆栈412编程，可以按照编程顺序相继地向每个存储层422施加编程电压Vprogram，并且可以向上存储堆栈412中的其余存储层中的每者施加第一沟道通过电压Vpass_1。在上文在图3B中描述的针对上存储堆栈305的常规编程方案中，在对上存储堆栈305编程的同时向下存储堆栈303中的每个已编程的存储层施加相同的沟道通过电压，与所述常规编程方案不同，为了对上存储堆栈412中的存储层422编程，可以对下存储堆栈410中的每个已编程的存储层施加小于第一沟道通过电压的第二沟道通过电压。如图4所示，第二沟道通过电压可以为大约0V，例如0V。通过在对上存储堆栈412编程时向下存储堆栈410中的已编程的存储层施加减小的沟道通过电压(例如，0V)，可以减小对所选择的NAND存储器串402的沟道通过电压干扰。
另一方面，在沟道通过电压被减小到存储单元的控制栅的阈值电压(例如，0V)以下时，取消选择的NAND存储器串404中的部分耦合电势424不能延伸到下存储堆栈410中。与在图3B中的延伸到取消选择的NAND存储器串310的下存储堆栈303和上存储堆栈305两者中的耦合电势322相比，根据一些实施例，减小了部分耦合电势424在竖直方向上的尺寸。结果，能够提高部分耦合电势424的强度，由此抑制对取消选择的NAND存储器串404的编程电压干扰。
在一些实施例中，为了减小在对上存储堆栈412编程时的在下存储堆栈410和上存储堆栈412之间的泄漏电流，向中间虚设存储层414的至少其中之一的控制栅施加小于存储单元的控制栅的阈值电压的截止电压，以关断控制栅。根据一些实施例，截止电压为大约0V，例如0V。如图4所示，可以向最低的中间虚设存储层426施加截止电压(例如，0V)。在一些实施例中，最低的中间虚设存储层426首先被施加编程电压(超过阈值电压)，并且之后切换至截止电压(低于阈值电压)，以关断其控制栅。在一些实施例中，截止电压被施加至两个或更多中间虚设存储层414。
根据一些实施例，一组电压被施加至至少一个虚设存储层(例如，最低的中间虚设存储层426)上方的一组中间虚设存储层414。为了避免取消选择的NAND存储器串404中的CHE效应，该组电压可以从第一沟道通过电压Vpass_1逐渐下降至截止电压(例如，0V)。如图4所示，施加至中间虚设存储层414中的最高的中间虚设存储层的电压Vdmy_middle_n3可以在标称上等于或者略微小于第一沟道通过电压，并且施加至最低的中间虚设存储层426的电压可以为大约0V，例如0V。相邻中间虚设存储层414之间的电压偏移量可以是相同或者不同的。在一些实施例中，为了在截止电压上方形成电压梯度，在被施加截止电压的中间虚设存储层上方还有至少两个中间虚设存储层414。
上文联系具有两个存储堆栈的3D NAND存储器件400描述的编程方案可以扩展至具有多于两个存储堆栈的3D NAND存储器件。例如，图5A和图5B示出了根据本公开的一些实施例的用于多堆栈3D NAND存储器件500的另一示例性编程方案。如图5A和图5B所示，3DNAND存储器件500在竖直方向上包括下存储堆栈502、处于下存储堆栈502上方的中间存储堆栈504以及处于中间存储堆栈504上方的上存储堆栈506。3D NAND存储器件500还可以包括在竖直方向上处于下存储堆栈502和中间存储堆栈504之间的一组第一中间虚设存储层508以及在竖直方向上处于中间存储堆栈504和上存储堆栈506之间的一组第二中间虚设存储层510。3D NAND存储器件500的其余物理部件与其在图4中的3D NAND存储器件400中的对等部件类似，因而本文中可能不再详细重复。
在3D NAND存储器件500的编程操作期间，下存储堆栈502中的每个存储层首先按照编程顺序被顺次编程。应当理解，用于下存储堆栈502的编程方案可以基本上与用于图4中的3D NAND存储器件400的下存储堆栈410的编程方案类似，因而本文中可能不再详细重复。假设存储堆栈502、504和506的编程顺序是自底向上，那么在3D NAND存储器件500的编程操作期间，中间存储堆栈504中的每个存储层然后按照编程顺序(例如，自底向上)被顺次编程。为了对中间存储堆栈504中的存储层512进行编程，编程电压Vprogram可以被施加至存储层512，第一沟道通过电压Vpass_1可以被施加至中间存储堆栈504中的其余存储层中的处于存储层512上方的每个存储层，并且第二沟道通过电压Vpass_2可以被施加至中间存储堆栈504中的其余存储层中的处于存储层512下方的每个存储层。在一些实施例中，在对中间存储堆栈504编程时，第一沟道通过电压被施加至中间存储堆栈506中的每个存储层并且也被施加至每个第二中间虚设存储层510。第一沟道通过电压Vpass_1可以在标称上与第二沟道通过电压Vpass_2相同。
根据一些实施例，为了对中间存储堆栈504中的存储层512编程，小于第一和第二沟道通过电压的第三沟道通过电压可以被施加至下存储堆栈502中的每个已编程存储层。第三沟道通过电压可以为大约0V，例如0V。通过在对中间存储堆栈504编程时向下存储堆栈502中的已编程存储层施加减小的沟道通过电压(例如，0V)，能够减小对所选择的NAND存储器串402的沟道通过电压干扰以及对取消选择的NAND存储器串404的编程电压干扰两者，如上文联系图4所详述的。
在一些实施例中，为了减小在对中间存储堆栈504编程时的在下存储堆栈502和中间存储堆栈504之间的泄漏电流，向第一中间虚设存储层508的至少其中之一(例如，最低的第一中间虚设存储层514)的控制栅施加小于存储单元的控制栅的阈值电压的截止电压，以关断控制栅。截止电压可以为大约0V，例如0V。为了避免取消选择的NAND存储器串404中的CHE效应，从第二沟道通过电压Vpass_2逐渐下降至截止电压(例如，0V)的一组电压可以被施加至至少一个第一中间虚设存储层(例如，最低的第一中间虚设存储层514)上方的一组第一中间虚设存储层508。
类似地，在3D NAND存储器件500的编程操作期间，上存储堆栈506中的每个存储层然后按照编程顺序(例如，自底向上)被顺次编程。为了对上存储堆栈506中的存储层516编程，编程电压Vprogram可以被施加至存储层516，第一沟道通过电压Vpass_1可以被施加至上存储堆栈506中的其余存储层中的每者，并且第三沟道通过电压(例如，0V)可以被施加至下存储堆栈502和中间存储堆栈504中的每个已编程存储层以及每个第一中间虚设存储层508。在一些实施例中，通过向下存储堆栈502和中间存储堆栈504中的每个存储层施加小于存储单元的控制栅的阈值电压的第三沟道通过电压，部分耦合电势515能够被进一步限制于取消选择的NAND存储器串404中并且不能延伸到下存储堆栈502和中间存储堆栈504中。
在一些实施例中，为了减小在对上存储堆栈506编程时的在中间存储堆栈504和上存储堆栈506之间的泄漏电流，向第二中间虚设存储层510的至少其中之一(例如，最低的第二中间虚设存储层518)的控制栅施加截止电压，以关断控制栅。为了避免取消选择的NAND存储器串404中的CHE效应，从第一沟道通过电压Vpass_1逐渐下降至截止电压(例如，0V)的一组电压可以被施加至处于至少一个第二中间虚设存储层(例如，最低的第二中间虚设存储层518)上方的一组第二中间虚设存储层510。
上文联系图4、图5A和图5B中的具有两个或三个存储堆栈的3D NAND存储器件所描述的编程方案可以扩展至具有n个存储堆栈的任何3D NAND存储器件，其中，n为大于1的正整数。例如，图6示出了根据本公开的一些实施例的用于多堆栈3D NAND存储器件600的又一示例性编程方案。如图6所示，3D NAND存储器件600在竖直方向上包括n个存储堆栈(例如，MD 1……MD i-1、MD i……MD n)。3D NAND存储器件600还可以包括k组中间虚设存储层(例如，DM 1……DM i-1、DM i……DM k)，所述k组中的每组在竖直方向上处于两个相邻的存储堆栈之间。3D NAND存储器件600的其余物理部件与其在图4中的3D NAND存储器件400中的对等部件类似，因而本文中可能不再详细重复。
假设n个存储堆栈的编程顺序是自底向上，则在3D NAND存储器件600的编程操作期间，MD 1(最低存储堆栈)中的每个存储层首先按照编程顺序被顺次编程。应当理解，在一些实施例中，用于MD 1的编程方案可以基本上与用于图4中的3D NAND存储器件400的下存储堆栈410的编程方案类似，因而本文中可能不再详细重复。如图6所示，在对MD i(即，MD 1上方的任何存储堆栈)中的存储层602编程时，编程电压Vprogram可以被施加至存储层602，沟道通过电压Vpass可以被施加至MD i中的其余存储层中的每者以及MD i+1到MD n(即，MD i上方的任何存储堆栈)中的每个存储层。在一些实施例中，在对MD i编程时，0V电压被施加至MD 1到MD i-1(即，MD i下方的任何存储堆栈)中的每个存储层以及每个DM1到DM i-1(即，MD i-1下方的任何中间虚设存储层)。结果，部分耦合电势604不能延伸到MD 1到MD i-1(即，MD i下方的任何存储堆栈)中。通过在对MD i编程时向MD 1到MD i-1中的已编程存储层施加0V电压，能够减小对所选择的NAND存储器串402的沟道通过电压干扰以及对取消选择的NAND存储器串404的编程电压干扰两者，如上文联系图4详述的。
在一些实施例中，为了减小在对MD i编程时的在MD i和MD i-1之间的泄漏电流，0V电压被施加至DM i的至少其中之一(例如，最低DM i 606)的控制栅，以关断控制栅。为了避免取消选择的NAND存储器串404中的CHE效应，从沟道通过电压Vpass逐渐下降至0V的一组电压可以被施加至至少一个DM i(例如，最低DM i 606)上方的DM i。应当理解，在一些实施例中，0V截止电压可以被施加至DM 1到DM i中的任一者(即，MD i下方的任何中间虚设存储层)。
图7是根据本公开的一些实施例的用于操作3D存储器件的示例性方法700的流程图。图7所示的3D存储器件的示例包括图4、图5A、图5B和图6中分别所示的3D NAND存储器件400、500和600。应当理解，方法700中所示的操作并不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图7所示的顺序执行的。
参考图7，方法700开始于操作702，其中，多个存储堆栈中的第一存储堆栈中的每个存储层被编程。第一编程包括将编程电压施加至存储层并且将小于编程电压的第一沟道通过电压施加至第一存储堆栈中的其余存储层中的每者。在一些实施例中，第一编程操作是由外围电路104(例如，字线驱动电路122)经由字线118执行的。
方法700进行至操作704，如图7所示，其中，多个存储堆栈中的处于第一存储堆栈上方的第二存储堆栈中的每个存储层被编程。第二编程包括将编程电压施加至存储层，并且将第一沟道通过电压施加至第二存储堆栈中的其余存储层中的每者。第二编程还包括将小于第一沟道通过电压的第二沟道通过电压施加至第一存储堆栈中的每个存储层。在一些实施例中，第二编程还包括将小于控制栅的阈值电压的截止电压施加至虚设存储层中的至少一个的控制栅以关断控制栅。根据一些实施例，第二沟道通过电压和截止电压中的每者为0V。在一些实施例中，在第一编程操作之后由外围电路104(例如，字线驱动电路122)经由字线118执行第二编程操作。
方法700进行至操作706，如图7所示，其中，选择电压被施加至第一NAND存储器串的漏极选择晶体管，以选择第一NAND存储器串。方法700进行至操作708，如图7所示，其中，取消选择电压被施加至第二NAND存储器串的漏极选择晶体管以取消选择第二NAND存储器串。在一些实施例中，第一沟道通过电压被施加至第二存储堆栈中的其余存储层中的每者，并且第二沟道通过电压被施加至第一存储堆栈中的每个存储层，使得取消选择的第二NAND存储器串中的部分耦合电势不延伸到第一存储堆栈。在一些实施例中，选择操作和取消选择操作是由外围电路104(例如，位线驱动电路124)经由位线116执行的。
根据本公开的一个方面，公开了一种用于操作3D存储器件的方法。所述3D存储器件包括多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层。所述多个存储堆栈中的第一存储堆栈中的每个存储层被第一编程。第一编程包括将编程电压施加至所述存储层并且将小于所述编程电压的第一沟道通过电压施加至第一存储堆栈中的其余存储层中的每者。所述多个存储堆栈中的处于第一存储堆栈上方的第二存储堆栈中的每个存储层被第二编程。第二编程包括将编程电压施加至存储层，并且将第一沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者。第二编程还包括将小于第一沟道通过电压的第二沟道通过电压施加至第一存储堆栈中的每个存储层。
在一些实施例中，所述3D存储器件包括处于第一存储堆栈和第二存储堆栈之间的第三存储堆栈以及在竖直方向上处于第一存储堆栈和第三存储堆栈之间的多个虚设存储层。根据一些实施例，所述第二编程还包括将第二沟道通过电压施加至第三存储堆栈中的存储层中的每者以及所述虚设存储层。
在一些实施例中，第二沟道通过电压为大约0V。
在一些实施例中，所述3D存储器件包括多个NAND存储器串，它们的每者竖直延伸穿过所述多个存储堆栈并且均包括漏极选择晶体管。选择电压可以被施加至NAND存储器串中的第一NAND存储器串的漏极选择晶体管，以选择所述第一NAND存储器串。取消选择电压可以被施加至NAND存储器串中的第二NAND存储器串的漏极选择晶体管，以取消选择所述第二NAND存储器串。在一些实施例中，第一沟道通过电压被施加至所述第二存储堆栈中的其余存储层中的每者，并且第二沟道通过电压被施加至第一存储堆栈中的每个存储层，使得取消选择的第二NAND存储器串中的部分耦合电势不延伸到第一存储堆栈。
在一些实施例中，所述3D存储器件还包括在竖直方向上处于第一存储堆栈和第二存储堆栈之间的多个虚设存储层。小于控制栅的阈值电压的截止电压可以被施加至所述虚设存储层中的至少一个的控制栅以关断该控制栅。一组电压可以被施加至所述至少一个虚设存储层上方的一组虚设存储层。在一些实施例中，该组电压从第一沟道通过电压逐渐下降至截止电压。在一些实施例中，截止电压为大约0V。根据一些实施例，所述至少一个虚设存储层包括所述虚设存储层中的最低虚设存储层。
根据本公开的另一方面，公开了一种用于操作3D存储器件的方法。所述3D存储器件包括：多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层；以及在竖直方向上处于第一存储堆栈和第二存储堆栈之间的多个第一虚设存储层。所述多个存储堆栈中的第一存储堆栈中的每个存储层被第一编程。所述第一编程包括将编程电压施加至所述存储层并且将小于所述编程电压的沟道通过电压施加至第一存储堆栈中的其余存储层中的每者。所述多个存储堆栈中的处于第一存储堆栈上方的第二存储堆栈中的每个存储层被第二编程。所述第二编程包括将编程电压施加至存储层，并且将所述沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者。所述第二编程还包括将0V电压施加至第一虚设存储层中的至少一个。所述第二编程还包括将0V电压施加至第一存储堆栈中的每个存储层。
在一些实施例中，一组电压被施加至所述至少一个第一虚设存储层上方的一组第一虚设存储层。该组电压可以从所述沟道通过电压逐渐下降至大约0V。
在一些实施例中，所述至少一个第一虚设存储层包括所述第一虚设存储层中的最低第一虚设存储层。
在一些实施例中，所述3D存储器件包括处于第一存储堆栈和第二存储堆栈之间的第三存储堆栈以及在竖直方向上处于第一存储堆栈和第三存储堆栈之间的多个第二虚设存储层。0V电压可以被施加至第三存储堆栈中的存储层中的每者以及第二虚设存储层。
根据本公开的又一方面，一种3D存储器件包括外围电路和多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层。所述外围电路被配置为对所述多个存储堆栈中的第一存储堆栈中的每个存储层编程，并且然后对所述多个存储堆栈中的处于第一存储堆栈上方的第二存储堆栈中的每个存储层编程。为了对第一存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将编程电压施加至所述存储层并且将小于所述编程电压的第一沟道通过电压施加至第一存储堆栈中的其余存储层中的每者。为了对第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将编程电压施加至存储层，并且将第一沟道通过电压施加至第二存储堆栈中的其余存储层的每者，并且将小于第一沟道通过电压的第二沟道通过电压施加至第一存储堆栈中的每个存储层。
在一些实施例中，所述3D存储器件包括处于第一存储堆栈和第二存储堆栈之间的第三存储堆栈以及在竖直方向上处于第一存储堆栈和第三存储堆栈之间的多个虚设存储层。为了对第二存储堆栈中的每个存储层编程，所述外围电路可以被进一步配置为将第二沟道通过电压施加至第三存储堆栈中的存储层中的每者以及所述虚设存储层。在一些实施例中，第二沟道通过电压为大约0V。
在一些实施例中，所述3D存储器件包括多个NAND存储器串，每个NAND存储器串竖直延伸穿过所述多个存储堆栈并且包括漏极选择晶体管。所述外围电路可以被进一步配置为将选择电压施加至NAND存储器串中的第一NAND存储器串的漏极选择晶体管，以选择第一NAND存储器串，并且将取消选择电压施加至NAND存储器串中的第二NAND存储器串的漏极选择晶体管，以取消选择所述第二NAND存储器串。
在一些实施例中，为了对第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将第一沟道通过电压施加至第二存储堆栈中的其余存储层中的每者，并且将第二沟道通过电压施加至第一存储堆栈中的每个存储层，使得取消选择的第二NAND存储器串中的部分耦合电势不延伸至第一存储堆栈。
在一些实施例中，所述3D存储器件还包括在竖直方向上处于第一存储堆栈和第二存储堆栈之间的多个虚设存储层。所述外围电路被进一步配置为将小于控制栅的阈值电压的截止电压施加至虚设存储层中的至少一个的控制栅以关断该控制栅。在一些实施例中，为了对第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将一组电压施加至处于所述至少一个虚设存储层上方的一组虚设存储层。该组电压从第一沟道通过电压逐渐下降至截止电压。根据一些实施例，所述截止电压为大约0V。在一些实施例中，所述至少一个虚设存储层包括所述虚设存储层中的最低虚设存储层。
根据本公开的又一方面，一种3D存储器件包括：外围电路；多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层；以及在竖直方向上处于第一存储堆栈和第二存储堆栈之间的多个第一虚设存储层。所述外围电路被配置为对所述多个存储堆栈中的第一存储堆栈中的每个存储层编程，并且然后对所述多个存储堆栈中的处于第一存储堆栈上方的第二存储堆栈中的每个存储层编程。为了对第一存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将编程电压施加至所述存储层并且将小于所述编程电压的沟道通过电压施加至第一存储堆栈中的其余存储层中的每者。为了对第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将编程电压施加至所述存储层并且将所述沟道通过电压施加至第二存储堆栈中的其余存储层中的每者。为了对第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将0V电压施加至第一虚设存储层中的至少一个，并且将0V电压施加至第一存储堆栈中的每个存储层。
在一些实施例中，为了对第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将一组电压施加至处于所述至少一个第一虚设存储层上方的一组第一虚设存储层。在一些实施例中，该组电压可以从所述沟道通过电压逐渐下降至大约0V。
在一些实施例中，所述至少一个第一虚设存储层包括所述第一虚设存储层中的最低第一虚设存储层。
在一些实施例中，所述3D存储器件包括在竖直方向上处于第一存储堆栈和第二存储堆栈之间的第三存储堆栈以及处于第一存储堆栈和第三存储堆栈之间的多个第二虚设存储层。为了对第二存储堆栈中的每个存储层编程，所述外围电路可以被进一步配置为将0V电压施加至第三存储堆栈中的存储层中的每者以及第二虚设存储层。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围中的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围中。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据下方权利要求书及其等同物来进行限定。

Claims (28)

1.一种用于操作三维(3D)存储器件的方法，其中，所述3D存储器件包括多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层，所述方法包括：
对所述多个存储堆栈中的第一存储堆栈中的每个存储层进行第一编程，所述第一编程包括将编程电压施加至所述存储层，并且将小于所述编程电压的第一沟道通过电压施加至所述第一存储堆栈中的其余存储层中的每者；以及
对所述多个存储堆栈中的处于所述第一存储堆栈上方的第二存储堆栈中的每个存储层进行第二编程，所述第二编程包括(i)将所述编程电压施加至所述存储层，并且将所述第一沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者；以及(ii)将小于所述第一沟道通过电压的第二沟道通过电压施加至所述第一存储堆栈中的每个存储层；
其中，所述3D存储器件包括在竖直方向上处于所述第一存储堆栈和所述第二存储堆栈之间的第三存储堆栈以及处于所述第一存储堆栈和所述第三存储堆栈之间的多个虚设存储层，所述第二编程还包括将所述第二沟道通过电压施加至所述第三存储堆栈中的存储层中的每者以及所述虚设存储层。
2.根据权利要求1所述的方法，其中，所述第二沟道通过电压为大约0V。
3.根据权利要求1-2中的任一项所述的方法，其中，所述3D存储器件包括多个NAND存储器串，每个NAND存储器串竖直延伸穿过所述多个存储堆栈并且每个NAND存储器串包括漏极选择晶体管，所述方法还包括：
将选择电压施加至所述NAND存储器串中的第一NAND存储器串的漏极选择晶体管，以选择所述第一NAND存储器串；以及
将取消选择电压施加至所述NAND存储器串中的第二NAND存储器串的漏极选择晶体管，以取消选择所述第二NAND存储器串。
4.根据权利要求3所述的方法，其中，所述第二编程还包括将所述第一沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者，并且将所述第二沟道通过电压施加至第一存储堆栈中的每个存储层，使得取消选择的第二NAND存储器串中的部分耦合电势不延伸至所述第一存储堆栈。
5.根据权利要求1所述的方法，其中，所述3D存储器件还包括在所述竖直方向上处于所述第一存储堆栈和所述第二存储堆栈之间的多个虚设存储层，所述第二编程还包括将小于控制栅的阈值电压的截止电压施加至所述虚设存储层中的至少一个虚设存储层的控制栅，以关断所述控制栅。
6.根据权利要求5所述的方法，其中，所述第二编程还包括将一组电压施加至处于所述至少一个虚设存储层上方的一组所述虚设存储层。
7.根据权利要求6所述的方法，其中，所述一组电压从所述第一沟道通过电压逐渐下降至所述截止电压。
8.根据权利要求5-7中的任一项所述的方法，其中，所述截止电压为大约0V。
9.根据权利要求5-7中的任一项所述的方法，其中，所述至少一个虚设存储层包括所述虚设存储层中的最低虚设存储层。
10.一种用于操作三维(3D)存储器件的方法，其中，所述3D存储器件包括：多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层；以及在所述竖直方向上处于第一存储堆栈和第二存储堆栈之间的多个第一虚设存储层，所述方法包括：
对所述多个存储堆栈中的第一存储堆栈中的每个存储层进行第一编程，所述第一编程包括将编程电压施加至所述存储层，并且将小于所述编程电压的沟道通过电压施加至所述第一存储堆栈中的其余存储层中的每者；以及
对所述多个存储堆栈中的处于所述第一存储堆栈上方的第二存储堆栈中的每个存储层进行第二编程，所述第二编程包括：
将所述编程电压施加至所述存储层，并且将所述沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者；
将0V电压施加至所述第一虚设存储层中的至少一个；以及
将所述0V电压施加至所述第一存储堆栈中的每个存储层。
11.根据权利要求10所述的方法，其中，所述第二编程还包括将一组电压施加至处于所述至少一个第一虚设存储层上方的一组所述第一虚设存储层。
12.根据权利要求11所述的方法，其中，所述一组电压从所述沟道通过电压逐渐下降至大约0V。
13.根据权利要求10-12中的任一项所述的方法，其中，所述至少一个第一虚设存储层包括所述第一虚设存储层中的最低第一虚设存储层。
14.根据权利要求10-12中的任一项所述的方法，其中，所述3D存储器件包括在所述竖直方向上处于所述第一存储堆栈和所述第二存储堆栈之间的第三存储堆栈以及处于所述第一存储堆栈和所述第三存储堆栈之间的多个第二虚设存储层，所述第二编程还包括将所述0V电压施加至所述第三存储堆栈中的存储层中的每者以及所述第二虚设存储层。
15.一种三维(3D)存储器件，包括：
多个存储堆栈，每个存储堆栈在竖直方向上包括多个存储层；以及
外围电路，其被配置为对所述多个存储堆栈中的第一存储堆栈中的每个存储层编程，并且然后对所述多个存储堆栈中的处于所述第一存储堆栈上方的第二存储堆栈中的每个存储层编程，
其中，为了对所述第一存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将编程电压施加至所述存储层并且将小于所述编程电压的第一沟道通过电压施加至所述第一存储堆栈中的其余存储层中的每者；并且
为了对所述第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为：
将所述编程电压施加至所述存储层，并且将所述第一沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者；并且
将小于所述第一沟道通过电压的第二沟道通过电压施加至所述第一存储堆栈中的每个存储层；
其中，所述3D存储器件包括在竖直方向上处于所述第一存储堆栈和所述第二存储堆栈之间的第三存储堆栈以及处于所述第一存储堆栈和所述第三存储堆栈之间的多个虚设存储层；并且
为了对所述第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将所述第二沟道通过电压施加至所述第三存储堆栈中的存储层中的每者以及所述虚设存储层。
16.根据权利要求15所述的3D存储器件，其中，所述第二沟道通过电压为大约0V。
17.根据权利要求15-16中的任一项所述的3D存储器件，其中，
所述3D存储器件包括多个NAND存储器串，每个NAND存储器串竖直延伸穿过所述多个存储堆栈并且包括漏极选择晶体管；并且
所述外围电路被进一步配置为：
将选择电压施加至所述NAND存储器串中的第一NAND存储器串的漏极选择晶体管，以选择所述第一NAND存储器串；以及
将取消选择电压施加至所述NAND存储器串中的第二NAND存储器串的漏极选择晶体管，以取消选择所述第二NAND存储器串。
18.根据权利要求17所述的3D存储器件，其中，为了对所述第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将所述第一沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者，并且将所述第二沟道通过电压施加至所述第一存储堆栈中的每个存储层，使得取消选择的第二NAND存储器串中的部分耦合电势不延伸至所述第一存储堆栈。
19.根据权利要求15所述的3D存储器件，其中，
所述3D存储器件还包括在所述竖直方向上处于所述第一存储堆栈和所述第二存储堆栈之间的多个虚设存储层；并且
所述外围电路被进一步配置为将小于控制栅的阈值电压的截止电压施加至所述虚设存储层中的至少一个的所述控制栅以关断所述控制栅。
20.根据权利要求19所述的3D存储器件，其中，为了对所述第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将一组电压施加至处于所述至少一个虚设存储层上方的一组所述虚设存储层。
21.根据权利要求20所述的3D存储器件，其中，所述一组电压从所述第一沟道通过电压逐渐下降至所述截止电压。
22.根据权利要求19-21中的任一项所述的3D存储器件，其中，所述截止电压为大约0V。
23.根据权利要求19-21中的任一项所述的3D存储器件，其中，所述至少一个虚设存储层包括所述虚设存储层中的最低虚设存储层。
24.一种三维(3D)存储器件，包括：
多个存储堆栈以及在竖直方向上处于第一存储堆栈和第二存储堆栈之间的多个第一虚设存储层，其中每个存储堆栈在所述竖直方向上包括多个存储层；以及
外围电路，其被配置为对所述多个存储堆栈中的第一存储堆栈中的每个存储层编程，并且然后对所述多个存储堆栈中的处于所述第一存储堆栈上方的第二存储堆栈中的每个存储层编程，
其中，为了对所述第一存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将编程电压施加至所述存储层并且将小于所述编程电压的沟道通过电压施加至所述第一存储堆栈中的其余存储层中的每者；并且
为了对所述第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为：
将所述编程电压施加至所述存储层，并且将所述沟道通过电压施加至所述第二存储堆栈中的其余存储层中的每者；
将0V电压施加至所述第一虚设存储层中的至少一个；以及
将所述0V电压施加至所述第一存储堆栈中的每个存储层。
25.根据权利要求24所述的3D存储器件，其中，为了对所述第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将一组电压施加至处于所述至少一个第一虚设存储层上方的一组所述第一虚设存储层。
26.根据权利要求25所述的3D存储器件，其中，所述一组电压从所述沟道通过电压逐渐下降至大约0V。
27.根据权利要求24-26中的任一项所述的3D存储器件，其中，所述至少一个第一虚设存储层包括所述第一虚设存储层中的最低第一虚设存储层。
28.根据权利要求24-26中的任一项所述的3D存储器件，其中，
所述3D存储器件包括在所述竖直方向上处于所述第一存储堆栈和所述第二存储堆栈之间的第三存储堆栈以及处于所述第一存储堆栈和所述第三存储堆栈之间的多个第二虚设存储层；并且
为了对所述第二存储堆栈中的每个存储层编程，所述外围电路被进一步配置为将所述0V电压施加至所述第三存储堆栈中的存储层中的每者以及所述第二虚设存储层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110619910B (zh) * 2019-08-30 2021-08-03 长江存储科技有限责任公司 存储器的控制方法、装置、存储介质
JP7181419B2 (ja) 2019-10-31 2022-11-30 長江存儲科技有限責任公司 不揮発性メモリデバイスおよび制御方法
CN111344793A (zh) * 2020-02-06 2020-06-26 长江存储科技有限责任公司 对3d存储器件进行编程的方法及相关3d存储器件
WO2021159228A1 (en) * 2020-02-10 2021-08-19 Yangtze Memory Technologies Co., Ltd. Semiconductor plug having etch-resistant layer in three-dimensional memory devices
JP7326582B2 (ja) * 2020-02-10 2023-08-15 長江存儲科技有限責任公司 複数の部分を含み、プログラム妨害を低減するために使用されるメモリ、およびそのプログラム方法
KR20210106753A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
CN111370046B (zh) * 2020-03-19 2022-04-19 中国科学院微电子研究所 一种三维存储器的编程方法及编程系统
WO2021189185A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Operation Method for 3D NAND Flash and 3D NAND Flash
WO2021232223A1 (en) * 2020-05-19 2021-11-25 Yangtze Memory Technologies Co., Ltd. 3d nand flash and operation method thereof
US11537484B2 (en) * 2020-08-27 2022-12-27 Micron Technology, Inc. Salvaging bad blocks in a memory device
CN112434484A (zh) * 2020-12-02 2021-03-02 长江存储科技有限责任公司 一种冗余填充方法
CN112771616B (zh) 2021-01-04 2023-12-26 长江存储科技有限责任公司 具有降低的阈值电压偏移的三维存储器器件编程
WO2022141618A1 (en) * 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance
CN112802505B (zh) * 2021-01-20 2022-05-20 长江存储科技有限责任公司 存储器的编程操作方法及装置
CN114296636B (zh) * 2021-12-06 2024-03-19 长江存储科技有限责任公司 存储器的操作方法、存储器及存储系统
TWI778923B (zh) * 2022-02-24 2022-09-21 旺宏電子股份有限公司 記憶體裝置及其操作方法
US11823751B2 (en) 2022-02-24 2023-11-21 Macronix International Co., Ltd. Memory device and operation method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101847438A (zh) * 2009-03-25 2010-09-29 三星电子株式会社 闪存器件、编程方法和存储器系统
CN106169306A (zh) * 2015-05-20 2016-11-30 爱思开海力士有限公司 半导体存储器件及其操作方法
CN107665721A (zh) * 2016-07-28 2018-02-06 爱思开海力士有限公司 存储器装置及其操作方法
CN107665719A (zh) * 2016-07-28 2018-02-06 爱思开海力士有限公司 半导体存储器装置及其操作方法
CN108281166A (zh) * 2017-01-05 2018-07-13 爱思开海力士有限公司 存储装置及其操作方法
CN109961820A (zh) * 2017-12-22 2019-07-02 三星电子株式会社 非易失性存储器装置和在其中编程的方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100739946B1 (ko) * 2004-12-27 2007-07-16 주식회사 하이닉스반도체 더미 워드라인을 구비한 낸드 플래시 메모리 장치
US7894269B2 (en) * 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
JP2008084471A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
KR20100013956A (ko) * 2008-08-01 2010-02-10 주식회사 하이닉스반도체 플래시 메모리 소자 및 이의 프로그램 방법
CN102810332A (zh) * 2011-06-03 2012-12-05 三星电子株式会社 非易失性存储器和根据被选字线控制虚设字线电压的方法
KR20120134941A (ko) * 2011-06-03 2012-12-12 삼성전자주식회사 선택 워드라인의 위치에 따라 더미 워드라인을 제어하는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 장치들
KR20130076372A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
US9171627B2 (en) * 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
KR101979395B1 (ko) * 2012-05-08 2019-08-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9171636B2 (en) * 2013-01-29 2015-10-27 Macronix International Co. Ltd. Hot carrier generation and programming in NAND flash
KR102062314B1 (ko) * 2013-03-15 2020-01-03 삼성전자주식회사 불휘발성 메모리 장치 및 프로그램 방법
KR102070724B1 (ko) * 2013-03-29 2020-01-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
US8982626B2 (en) * 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
KR102197070B1 (ko) * 2014-04-14 2020-12-30 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
US9245642B1 (en) * 2015-03-30 2016-01-26 Sandisk Technologies Inc. Temperature dependent voltage to unselected drain side select transistor during program of 3D NAND
KR102415401B1 (ko) * 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
US9786375B2 (en) * 2015-09-11 2017-10-10 Intel Corporation Multiple blocks per string in 3D NAND memory
KR102057283B1 (ko) * 2015-11-03 2019-12-18 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
KR102005849B1 (ko) * 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법
US9953717B2 (en) * 2016-03-31 2018-04-24 Sandisk Technologies Llc NAND structure with tier select gate transistors
US9666282B1 (en) * 2016-05-03 2017-05-30 Micron Technology, Inc. Program inhibiting in memory devices
US10074430B2 (en) * 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
KR102650333B1 (ko) * 2016-08-10 2024-03-25 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
US10381094B2 (en) * 2016-10-11 2019-08-13 Macronix International Co., Ltd. 3D memory with staged-level multibit programming
JP2018147535A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
KR102289598B1 (ko) * 2017-06-26 2021-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법
TWI745602B (zh) * 2017-06-29 2021-11-11 韓商愛思開海力士有限公司 執行編程操作的非揮發性記憶體裝置及其操作方法
US10970204B2 (en) * 2017-08-29 2021-04-06 Samsung Electronics Co., Ltd. Reducing read-write interference by adaptive scheduling in NAND flash SSDs
CN107507646A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种降低编程干扰的控制方法及装置
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
KR102336660B1 (ko) * 2017-09-12 2021-12-07 삼성전자 주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
CN108565266B (zh) * 2018-06-04 2023-10-27 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN109273042A (zh) * 2018-09-18 2019-01-25 长江存储科技有限责任公司 Nand存储器及其访问方法、访问装置
CN109346474B (zh) * 2018-10-16 2020-07-10 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101847438A (zh) * 2009-03-25 2010-09-29 三星电子株式会社 闪存器件、编程方法和存储器系统
CN106169306A (zh) * 2015-05-20 2016-11-30 爱思开海力士有限公司 半导体存储器件及其操作方法
CN107665721A (zh) * 2016-07-28 2018-02-06 爱思开海力士有限公司 存储器装置及其操作方法
CN107665719A (zh) * 2016-07-28 2018-02-06 爱思开海力士有限公司 半导体存储器装置及其操作方法
CN108281166A (zh) * 2017-01-05 2018-07-13 爱思开海力士有限公司 存储装置及其操作方法
CN109961820A (zh) * 2017-12-22 2019-07-02 三星电子株式会社 非易失性存储器装置和在其中编程的方法

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