TWI778923B

TWI778923B - 記憶體裝置及其操作方法

Info

Publication number: TWI778923B
Application number: TW111106794A
Authority: TW
Inventors: 吳冠緯; 張耀文; 楊怡箴
Original assignee: 旺宏電子股份有限公司
Priority date: 2022-02-24
Filing date: 2022-02-24
Publication date: 2022-09-21
Also published as: TW202334968A

Abstract

本案提供記憶體裝置與其操作方法。該記憶體裝置之操作方法包括：於一讀取操作或一寫入驗證操作結束時，在一字元線電壓下降階段，同步施加複數個不同逐漸下降信號線參考電壓至複數個接地選擇線與複數個串選擇線，其中，該些不同逐漸下降信號線參考電壓之值有關於該些接地選擇線與該些串選擇線之複數個信號線位置。

Description

記憶體裝置及其操作方法

本發明係有關於一種記憶體裝置及其操作方法。

於二維記憶體裝置中，通道與P井之間有電性接觸。所以，當施加負字元線電壓而P井保持於0V時，通道電壓也不會降至負電壓。這是因為P井可以持續地提供電洞以保持通道電壓。

然而，三維記憶體裝置中，通道與P井之間則沒有電性接觸。所以，於程式化操作或讀取操作時，隨著字元線電壓降低，導致該通道處於浮接狀態(沒有導電路徑至源極與位元線)，則通道電壓可能有電容性耦合並下降至負電壓。這將會導致程式化狀態字元線與相鄰字元線(處於抹除狀態)之間出現大電場，導致熱電子模式干擾。

例如，以字元線WL1與WL(N-1)(N為正整數且N>2)被程式化至高臨界狀態，而其餘字元線則處於抹除狀態。隨著高臨界狀態字元線WL1與WL(N-1)的電壓下降，位於字元線WL1與WL(N-1)之間的字元線WL2~WL(N-2)將成為浮接狀態。而且，在字元線WL0與WL1之間出現大電場，在字元線WLN 與WL(N-1)之間出現大電場。故而，對於字元線WL0與WLN將會受到熱電子模式干擾(hot-electron mode disturbance)，當讀取周期愈來愈多時，受到熱電子模式干擾的字元線的臨界電壓將愈來愈高，不利於記憶體裝置之操作與性能。

故而，如何避免三維記憶體裝置內的熱電子模式干擾乃是努力方向之一。

根據本案一實例，提出一種記憶體裝置之操作方法，該記憶體裝置包括複數個接地選擇線、複數個串選擇線、複數個冗餘接地選擇線與複數個冗餘串選擇線，該記憶體裝置之操作方法包括：於一讀取操作或一寫入驗證操作結束時，在一字元線電壓下降階段，同步施加複數個不同逐漸下降信號線參考電壓至該些接地選擇線與該些串選擇線，其中，該些不同逐漸下降信號線參考電壓之值有關於該些接地選擇線與該些串選擇線之複數個信號線位置。

根據本案又一實例，提出一種記憶體裝置，包括：複數個記憶體單元；複數個接地選擇線；複數個冗餘接地選擇線；複數個位元線；複數個串選擇線；複數個冗餘串選擇線；複數個字元線，耦接至該些記憶體單元，該些記憶體單元更耦接至該些位元線；以及複數個開關，耦接至該些接地選擇線、該些冗餘接地選擇線、該些位元線、該些串選擇線與該些冗餘串選擇線；其中，於一讀取操作或一寫入驗證操作結束時，在一字元線電壓下降階段，同步施加複數個不同逐漸下降信號線參考電壓至該些接地選擇線與該些串選擇線，其中，該些不同逐漸下降信號線參考電壓之值有關於該些接地選擇線與該些串選擇線之複數個信號線位置。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100:記憶體裝置

B0~BQ:記憶體區塊

CSL:共同源極線

WL0~WLN:字元線

BL0~BLP:位元線

SW:開關

SSL0~SSL2:串選擇線

SSLD0~SSLD2:冗餘串選擇線

GSL0~GSL2:接地選擇線

GSLD0~GSLD3:冗餘接地選擇線

SS:記憶體串

MC:記憶體單元

P1~P4:階段

T1:時序

L41、L42:曲線圖

510:步驟

第1圖顯示根據本案一實施例之記憶體裝置之等效電路示意圖。

第2圖顯示根據本案一實施例之記憶體裝置之波形圖。

第3圖顯示根據本案另一實施例之記憶體裝置之波形圖。

第4圖顯示本案一實施例與習知技術之通道電壓波形圖。

第5圖顯示根據本案又一實施例之記憶體裝置操作方法之流程圖。

本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。

第1圖顯示根據本案一實施例之記憶體裝置100之等效電路示意圖。記憶體裝置100例如但不受限於，為三維(3D)記憶體裝置。如第1圖所示，記憶體裝置100包括複數個記憶體區塊(memory block)B0~BQ(Q為正整數)、共同源極線(common source line)CSL、複數條字元線WL0~WLN(N為正整數)，複數條位元線BL0~BLP(P為正整數)、複數條串選擇線(string select line，SSL)、複數條冗餘(dummy)串選擇線、複數條接地選擇線(ground select line，GSL)與複數條冗餘接地選擇線。在第1圖中，雖顯示出3條串選擇線SSL0~SSL2、3條冗餘串選擇線SSLD0~SSLD2、3條接地選擇線GSL0~GSL2與4條冗餘接地選擇線GSLD0~GSLD3，但本案並不受限於此，該些串選擇線、該些冗餘串選擇線、該些接地選擇線與該些冗餘接地選擇線可以有其他數量，此亦在本案精神範圍內。

以記憶體裝置100為例，由底部往頂端的順序分別是：接地選擇線GSL0~GSL2、冗餘接地選擇線GSLD0~GSLD3、字元線WL0~WLN、冗餘串選擇線SSLD0~SSLD2與串選擇線SSL0~SSL2。亦即，接地選擇線GSL0位於最底部，而串選擇線SSL2位於最頂端。或者是，在本案一實施例中，「外側」乃是定義成較遠離該些字元線，而內側則是定義成較接近該些字元線。例如，接地選擇線GSL0與串選擇線SSL2可視為最外側信號線，因接地選擇線GSL0與串選擇線SSL2最遠離該些字元線WL0~WLN；以及，冗餘接地選擇線GSLD3與冗餘串選擇線 SSLD0可視為最內側信號線，因冗餘接地選擇線GSLD3與冗餘串選擇線SSLD0最靠近該些字元線WL0~WLN。

各該些記憶體區塊B0~BQ包括複數個開關SW與複數個記憶體串SS。各記憶體串SS包括複數個記憶體單元MC。該些記憶體單元MC位於該些字元線WL0~WLN與該些位元線BL0~BLP之交叉處。在同一記憶體區塊內，耦接至同一位元線的該些記憶體單元MC組成一記憶體串SS。

該些開關SW分別位於串選擇線SSL0~SSL2與該些位元線BL0~BLP之交叉處，或者是，冗餘串選擇線SSLD0~SSLD2與該些位元線BL0~BLP之交叉處，或者是，接地選擇線GSL0~GSL2與該些位元線BL0~BLP之交叉處，或者是，冗餘接地選擇線GSLD0~GSLD3與該些位元線BL0~BLP之交叉處。當選擇一相關記憶體串SS時，相關的開關SW將被導通。

流經該些記憶體串SS的複數個晶胞電流將透過共同源極線CSL而流至後端的相關電路以進行相關操作。

第2圖顯示根據本案一實施例之記憶體裝置之波形圖。第2圖以讀取操作為例做說明，但當知本案並不受限於此。本案其他實施例亦可應用於寫入驗證(write verify)操作，寫入驗證操作包括程式化驗證(program verify)操作與抹除驗證(erase verify)操作。

如第2圖所示，於讀取操作開始之前，一受選字元線SWL、複數條未選字元線UWL、該些冗餘串選擇線SSLD0~SSLD2、該些冗餘接地選擇線GSLD0~GSLD3、該些串選擇線SSL0~SSL2、該些接地選擇線GSL0~GSL2、該些位元線BL0~BLP與該共同源極線CSL之電壓為第一參考電壓，例如但不受限於，為0V。受選字元線SWL為該些字元線WL0~WLN之一，而未選字元線UWL則代表其餘的未選字元線。

讀取操作包括4個階段P1~P4，底下將分別說明之。

於第一階段P1內，受選字元線SWL仍維持於第一參考電壓；未選字元線UWL由第一參考電壓上升至第二參考電壓Vpass(例如但不受限於，為8V~9V)；該些冗餘接地選擇線GSLD0~GSLD3與該些冗餘串選擇線SSLD0~SSLD2由第一參考電壓上升至第二參考電壓Vpass；該些接地選擇線GSL0~GSL2與該些串選擇線SSL0~SSL2由第一參考電壓上升至第二參考電壓Vpass；該些位元線BL0~BLP由第一參考電壓上升至第三參考電壓VBL(例如但不受限於，為1.3V)；以及，該共同源極線CSL由第一參考電壓上升至第四參考電壓VCSL(例如但不受限於，為0.6V)。

於第二階段P2內，受選字元線SWL由第一參考電壓上升至第五參考電壓Vread1(例如但不受限於，為2V)，以及，由第五參考電壓Vread1上升至第六參考電壓Vread2(例如但不受限於，為6V)；未選字元線UWL維持於第二參考電壓Vpass；該些冗餘接地選擇線GSLD0~GSLD3與該些冗餘串選擇線SSLD0~SSLD2維持於第二參考電壓Vpass；該些接地選擇線GSL0~GSL2與該些串選擇線SSL0~SSL2維持於第二參考電壓Vpass；該些位元線BL0~BLP維持於第三參考電壓VBL；以及，該共同源極線CSL維持於第四參考電壓VCSL。

於第三階段P3內，受選字元線SWL維持於第六參考電壓Vread2；未選字元線UWL維持於第二參考電壓Vpass；該些冗餘接地選擇線GSLD0~GSLD3與該些冗餘串選擇線SSLD0~SSLD2維持於第二參考電壓Vpass；該些接地選擇線GSL0~GSL2與該些串選擇線SSL0~SSL2維持於第二參考電壓Vpass；該些位元線BL0~BLP維持於第三參考電壓VBL；以及，該共同源極線CSL維持於第四參考電壓VCSL。

於第四階段P4內，受選字元線SWL由第六參考電壓Vread2下降至第一參考電壓；未選字元線UWL由第二參考電壓Vpass下降至第一參考電壓；該些冗餘接地選擇線GSLD0~GSLD3與該些冗餘串選擇線SSLD0~SSLD2由第二參考電壓Vpass下降至第一參考電壓；接地選擇線GSL0與串選擇線SSL2由第二參考電壓Vpass下降至第七參考電壓(例如但不受限於為0V)；接地選擇線GSL1與串選擇線SSL1由第二參考電壓Vpass下降至第八參考電壓(例如但不受限於為-1V)；接地選擇線GSL2與串選擇線SSL0由第二參考電壓Vpass下降至第九參考電壓(例如但不受限於為-2V)；該些位元線BL0~BLP由第三參考電壓VBL下降至第一參考電壓；以及，該共同源極線CSL由第四參考電壓VCSL下降至第一參考電壓。

如第2圖所示，於第四階段P4內(亦即在字元線電壓下降階段內)，施加逐漸下降參考電壓至該些接地選擇線(GSL0~GSL2)與該些串選擇線(SSL0~SSL2)，藉此避免習知技術的熱電子模式干擾，其理由將於底下說明之。

於讀取操作的4個階段P1~P4結束後，在時序T1處，受選字元線SWL維持於第一參考電壓；未選字元線UWL維持於第一參考電壓；該些冗餘接地選擇線GSLD0~GSLD3與該些冗餘串選擇線SSLD0~SSLD2維持於第一參考電壓；接地選擇線GSL0與串選擇線SSL2維持於第七參考電壓；接地選擇線GSL1與串選擇線SSL1維持於第八參考電壓；接地選擇線GSL2與串選擇線SSL0維持於第九參考電壓；該些位元線BL0~BLP維持於第一參考電壓；以及，該共同源極線CSL維持於第一參考電壓。

於第2圖中，該些第七參考電壓、第八參考電壓與第九參考電壓間之電壓差雖為1V，但當知本案並不受限於此。於本案其他實施例中，該些第七參考電壓、第八參考電壓與第九參考電壓間之電壓差可為其他值，此亦在本案精神範圍內。

於第2圖中，施加至該些接地選擇線GSL0~GSL2與該些串選擇線SSL0~SSL2之電壓波形雖顯示為線性下降波形，但當知本案並不受限於此。於本案其他實施例中，施加至該些接地選擇線GSL0~GSL2與該些串選擇線SSL0~SSL2之電壓波形可為其他下降波形，此亦在本案精神範圍內。

由第2圖可知，於本案一實施例中，於一讀取操作或一寫入驗證操作結束時，在一字元線電壓下降階段，同步施加複數個不同逐漸下降信號線參考電壓(亦即第七參考電壓至第九參考電壓)至複數個接地選擇線與複數個串選擇線，其中，該些不同逐漸下降信號線參考電壓之值有關於該些接地選擇線與該些串選擇線之複數個信號線位置。

由第2圖可知，於本案一實施例中，施加至該些接地選擇線與該些串選擇線之一外側接地選擇線(如GSL0)與一外側串選擇線(如SSL2)之一第一信號線參考電壓高於施加至該些接地選擇線與該些串選擇線之一內側接地選擇線(如GSL1)與一內側串選擇線(如SSL1)之一第二信號線參考電壓。

第3圖顯示根據本案另一實施例之記憶體裝置之波形圖。第3圖以讀取操作為例做說明，但當知本案並不受限於此。本案其他實施例亦可應用於寫入驗證。

第3圖之波形原則上相似於第2圖。底下將說明兩者不同之處。

於第四階段P4內，受選字元線SWL由第六參考電壓Vread2下降至第一參考電壓；未選字元線UWL由第二參考電壓Vpass下降至第一參考電壓；冗餘接地選擇線GSLD0與冗餘串選擇線SSLD2由第二參考電壓Vpass下降至第十參考電壓(例如但不受限於為-3V)；冗餘接地選擇線GSLD1與冗餘串選擇線SSLD1由第二參考電壓Vpass下降至第十一參考電壓(例如但不受限於為-4V)；冗餘接地選擇線GSLD2與冗餘串選擇線SSLD0由第二參考電壓Vpass下降至第十二參考電壓(例如但不受限於為-5V)；冗餘接地選擇線GSLD3由第二參考電壓Vpass下降至第十三參考電壓(例如但不受限於為-6V)；接地選擇線GSL0與串選擇線SSL2由第二參考電壓Vpass下降至第七參考電壓；接地選擇線GSL1與串選擇線SSL1由第二參考電壓Vpass下降至第八參考電壓；接地選擇線GSL2與串選擇線SSL0由第二參考電壓Vpass下降至第九參考電壓；該些位元線BL0~BLP由第三參考電壓VBL下降至第一參考電壓；以及，該共同源極線CSL由第四參考電壓VCSL下降至第一參考電壓。

如第3圖所示，於第四階段P4內(亦即在字元線電壓下降階段內)，施加逐漸下降參考電壓至該些接地選擇線(GSL0~GSL2)、該些串選擇線(SSL0~SSL2)、該些冗餘接地選擇線GSLD0~GSLD3與該些冗餘串選擇線SSLD0~SSLD2，藉此避免習知技術的熱電子模式干擾，其理由將於底下說明之。

於讀取操作的4個階段P1~P4結束後，在時序T1處，受選字元線SWL維持於第一參考電壓；未選字元線UWL維持於第一參考電壓；冗餘接地選擇線GSLD0與冗餘串選擇線SSLD2維持於第十參考電壓；冗餘接地選擇線GSLD1與冗餘串選擇線SSLD1維持於第十一參考電壓；冗餘接地選擇線GSLD2 與冗餘串選擇線SSLD0維持於第十二參考電壓；冗餘接地選擇線GSLD3維持於第十三參考電壓；接地選擇線GSL0與串選擇線SSL2維持於第七參考電壓；接地選擇線GSL1與串選擇線SSL1維持於第八參考電壓；接地選擇線GSL2與串選擇線SSL0維持於第九參考電壓；該些位元線BL0~BLP維持於第一參考電壓；以及，該共同源極線CSL維持於第一參考電壓。

於第3圖中，該些第十參考電壓、第十一參考電壓、第十二參考電壓與第十三參考電壓間之電壓差雖為1V，但當知本案並不受限於此。於本案其他實施例中，該些第十參考電壓、第十一參考電壓、第十二參考電壓與第十三參考電壓間可為其他值，此亦在本案精神範圍內。

於第3圖中，施加至該些冗餘接地選擇線GSLD0~GSLD3與該些冗餘串選擇線SSLD0~SSLD2之電壓波形雖顯示為線性下降波形，但當知本案並不受限於此。於本案其他實施例中，施加至該些冗餘接地選擇線GSLD0~GSLD3與該些冗餘串選擇線SSLD0~SSLD2之電壓波形可為其他下降波形，此亦在本案精神範圍內。

由第3圖可知，於本案一實施例中，於該讀取操作或該寫入驗證操作結束時，在該字元線電壓下降階段(如第4階段P4)，同步施加複數個不同逐漸下降冗餘信號線參考電壓(亦即第十參考電壓至第十三參考電壓)至複數個冗餘接地選擇線與複數個冗餘串選擇線，其中，該些不同逐漸下降冗餘信號線參考電壓之值有關於該些冗餘接地選擇線與該些冗餘串選擇線之複數個冗餘信號線位置。

由第3圖可知，於本案一實施例中，施加至該些冗餘接地選擇線與該些冗餘串選擇線之一外側冗餘接地選擇線(如GSLD0)與一外側冗餘串選擇線(如SSLD2)之一第一冗餘信號線參考電壓高於施加至該些冗餘接地選擇線與該些冗餘串選擇線之一冗餘內側接地選擇線(如GSLD1)與一冗餘內側串選擇線(如SSLD1)之一第二冗餘信號線參考電壓。

第4圖顯示本案一實施例與習知技術之通道電壓波形圖。第4圖之橫軸代表信號線位置，最左邊位置代表底部的接地選擇線GSL0，最右邊位置代表頂端的串選擇線SSL2。第4圖之縱軸代表通道電壓。曲線L41代表，於本案一實施例中，於操作結束(如第2圖或第3圖的時序T1)時，在各信號線位置所測量到的通道電壓；曲線L42代表，於習知技術，於操作結束(如第2圖或第3圖的時序T1)時，在各信號線位置所測量到的通道電壓。在第4圖中，假設字元線WL1與WL(N-1)處於程式化狀態，而其餘字元線WL0、WL2~WL(N-2)與WLN則處於抹除狀態。

比較曲線L41與L42可以看出，在本案一實施例中，透過施加逐漸下降的參考電壓至該些接地選擇線、該些串選擇線，及/或該些冗餘接地選擇線與該些冗餘串選擇線，可以降低字元線WL1與WL0之間的電壓差，也可以降低字元線WL(N-1)與WLN之間的電壓。故而，在字元線WL0與WLN的熱電子模式干擾可以得到減緩，進而避免記憶裝置之操作與性能受到負面影響。

此外，透過施加逐漸下降的參考電壓至該些接地選擇線、該些串選擇線，及/或該些冗餘接地選擇線與該些冗餘串選擇線，本案實施例可以保護該些接地選擇線、該些串選擇線，及/或該些冗餘接地選擇線與該些冗餘串選擇線免於額外干擾。

第5圖顯示根據本案又一實施例之記憶體裝置操作方法之流程圖。如第5圖所示，記憶體裝置操作方法包括：於一讀取操作或一寫入驗證操作結束時，在一字元線電壓下降階段，同步施加複數個不同逐漸下降信號線參考電壓至該些接地選擇線與該些串選擇線，其中，該些不同逐漸下降信號線參考電壓之值有關於該些接地選擇線與該些串選擇線之複數個信號線位置(510)。

在本案一實施例中，於讀取操作或寫入驗證操作結束時，在字元線電壓下降階段(如第4階段P4)，最外側(outermost)的接地選擇線(亦即第1圖中的接地選擇線GSL0)與最外側的串選擇線(亦即第1圖中的串選擇線SSL2)下降至第一參考電壓(如0V)，而較內側的接地選擇線(亦即第1圖中的接地選擇線GSL1~GSL2)與較內側的串選擇線(亦即第1圖中的串選擇線SSL0~SSL1)同步下降至逐漸負電壓，可以避免熱電子模式干擾。

更甚至，在本案一實施例中，於讀取操作或寫入驗證操作結束時，於字元線電壓下降階段(如第4階段P4)，最外側 (outermost)的接地選擇線(亦即第1圖中的接地選擇線GSL0)與最外側的串選擇線(亦即第1圖中的串選擇線SSL2)下降至第一參考電壓(如0V)，而較內側的接地選擇線(亦即第1圖中的接地選擇線GSL1~GSL2)與較內側的串選擇線(亦即第1圖中的串選擇線SSL0~SSL1)同步下降至逐漸負電壓，且更內側的冗餘接地選擇線(亦即第1圖中的冗餘接地選擇線GSLD0~GSLD3)與更內側的冗餘串選擇線(亦即第1圖中的冗餘串選擇線SSLD0~SSLD2)同步下降至更逐漸負電壓，可以避免熱電子模式干擾。

本案一實施例可應用於受到熱電子模式干擾的三維記憶體裝置中，例如但不受限於，浮接閘極三維記憶體裝置、氮化矽電荷捕捉層(nitride charge trapping)三維記憶體裝置與閘極全環電晶體-垂直通道(Gate-all-around vertical channel)三維記憶體裝置等之中。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

510:步驟

Claims

一種記憶體裝置之操作方法，該記憶體裝置包括複數個接地選擇線、複數個串選擇線、複數個冗餘接地選擇線與複數個冗餘串選擇線，該記憶體裝置之操作方法包括：於一讀取操作或一寫入驗證操作結束時，在一字元線電壓下降階段，同步施加複數個不同逐漸下降信號線參考電壓至該些接地選擇線與該些串選擇線，其中，該些不同逐漸下降信號線參考電壓之值有關於該些接地選擇線與該些串選擇線之複數個信號線位置。
如請求項1所述之記憶體裝置之操作方法，更包括：於該讀取操作或該寫入驗證操作結束時，在該字元線電壓下降階段，同步施加複數個不同逐漸下降冗餘信號線參考電壓至該些冗餘接地選擇線與該些冗餘串選擇線，其中，該些不同逐漸下降冗餘信號線參考電壓之值有關於該些冗餘接地選擇線與該些冗餘串選擇線之複數個冗餘信號線位置。
如請求項1所述之記憶體裝置之操作方法，其中，施加至該些接地選擇線與該些串選擇線之一外側接地選擇線與一外側串選擇線之一第一信號線參考電壓高於施加至該些接地選擇線與該些串選擇線之一內側接地選擇線與一內側串選擇線之一第二信號線參考電壓。
如請求項2所述之記憶體裝置之操作方法，其中，施加至該些冗餘接地選擇線與該些冗餘串選擇線之一外側冗餘接地選擇線與一外側冗餘串選擇線之一第一冗餘信號線參考電壓高於施加至該些冗餘接地選擇線與該些冗餘串選擇線之一冗餘內側接地選擇線與一冗餘內側串選擇線之一第二冗餘信號線參考電壓。
如請求項2所述之記憶體裝置之操作方法，其中，該些不同逐漸下降信號線參考電壓為線性下降；該些不同逐漸下降冗餘信號線參考電壓為線性下降；該些不同逐漸下降信號線參考電壓間之複數個電壓差為相同；以及，該些不同逐漸下降冗餘信號線參考電壓間之複數個電壓差為相同。
一種記憶體裝置，包括：複數個記憶體單元；複數個接地選擇線；複數個冗餘接地選擇線；複數個位元線；複數個串選擇線；複數個冗餘串選擇線；複數個字元線，耦接至該些記憶體單元，該些記憶體單元更耦接至該些位元線；以及複數個開關，耦接至該些接地選擇線、該些冗餘接地選擇線、該些位元線、該些串選擇線與該些冗餘串選擇線；其中，於一讀取操作或一寫入驗證操作結束時，在一字元線電壓下降階段，同步施加複數個不同逐漸下降信號線參考電壓至該些接地選擇線與該些串選擇線，其中，該些不同逐漸下降信號線參考電壓之值有關於該些接地選擇線與該些串選擇線之複數個信號線位置。
如請求項6所述之記憶體裝置，其中，於該讀取操作或該寫入驗證操作結束時，在該字元線電壓下降階段，同步施加複數個不同逐漸下降冗餘信號線參考電壓至該些冗餘接地選擇線與該些冗餘串選擇線，其中，該些不同逐漸下降冗餘信號線參考電壓之值有關於該些冗餘接地選擇線與該些冗餘串選擇線之複數個冗餘信號線位置。
如請求項6所述之記憶體裝置，其中，施加至該些接地選擇線與該些串選擇線之一外側接地選擇線與一外側串選擇線之一第一信號線參考電壓高於施加至該些接地選擇線與該些串選擇線之一內側接地選擇線與一內側串選擇線之一第二信號線參考電壓。
如請求項7所述之記憶體裝置，其中，施加至該些冗餘接地選擇線與該些冗餘串選擇線之一外側冗餘接地選擇線與一外側冗餘串選擇線之一第一冗餘信號線參考電壓高於施加至該些冗餘接地選擇線與該些冗餘串選擇線之一冗餘內側接地選擇線與一冗餘內側串選擇線之一第二冗餘信號線參考電壓。
如請求項7所述之記憶體裝置，其中，該些不同逐漸下降信號線參考電壓為線性下降；該些不同逐漸下降冗餘信號線參考電壓為線性下降；該些不同逐漸下降信號線參考電壓間之複數個電壓差為相同；以及，該些不同逐漸下降冗餘信號線參考電壓間之複數個電壓差為相同。