CN107507646A - 一种降低编程干扰的控制方法及装置 - Google Patents
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Abstract
本方案提供了一种降低编程干扰的控制方法及装置，该方法应用于存储器件，所述存储器件包括源极、漏极、顶栅和底栅，该控制方法在预充电阶段，在所述存储器件的漏极或顶栅上加载第一预设电压，在所述存储器件的源极或底栅上加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。可见，本方案采用同时对沟道的两端进行预充电，使得沟道上不会有电流产生，因此，不会增加存储器件的功耗，并且，由于沟道上有电压输入，提高了沟道耦合电压，进一步降低了编程干扰。
Description
技术领域
本发明涉及闪存存储器领域，更具体地说，涉及一种降低编程干扰的控制方法及装置。
背景技术
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。
在3D NAND存储器结构中，需要通过控制电路对各存储单元进行控制，如图1所示，开关管阵列对应存储单元阵列，在三维存储器中，存储单元A、存储单元B、存储单元C以及存储单元D均位于相同的字线(图1中，存储单元与字线WL2相连)。在编程时序段，被选中的存储单元对应的字线会被通高电压，例如，需要选中存储单元A，那么，会将WL2上加载高电压，这时，为了让不被选中存储单元B、存储单元C以及存储单元D不被编程，需要将存储单元B、C、D进行抑制。
目前，是通过控制SSL以及GSL上的信号，对未被选中的存储单元，例如B、C、D，关断其对应串的SSL和GSL，这样这些串就会处于浮空状态，在栅端加上高压的时候，这些串对应的沟道会耦合出高压，从而减少沟道和栅端之间的电压差，最终实现对存储单元B、C、D的编程抑制，nand编程分为三个阶段，第一个阶段是预充电阶段，这个阶段是在漏极和SSL上预冲一个电压(一般是逻辑电路的正常工作电压)，减少沟道的电子的数目，从而提高沟道在浮空阶段的耦合电压，增强编程抑制效果，当然，增加这个预冲电压的电压值，是可以增强预充电的效果的，不过这样会增加了外围控制电路的负载，导致能耗较高，编程干扰较大。
发明内容
有鉴于此，本发明提供了一种降低编程干扰的控制方法及装置，降低了沟道能耗消耗，提高了沟道耦合电压，降低了编程干扰。
为实现上述目的，本发明提供如下技术方案：
一种降低编程干扰的控制方法，应用于存储器件，所述存储器件包括源极、漏极、顶栅和底栅，该控制方法包括：
在预充电阶段，在所述存储器件的漏极或顶栅上加载第一预设电压，在所述存储器件的源极或底栅上加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。
可选的，还包括：
在沟道打开阶段，通过字线对所述存储器件通入第三预设电压；
在编程阶段，对选中的存储单元通第四预设电压，对未选中的存储单元通入所述第三预设电压。
可选的，所述第二预设电压与所述第一预设电压相同。
可选的，在预充电阶段，在所述存储器件的漏极以及顶栅上加载第一预设电压，在所述存储器件的源极、底栅以及衬底上均加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。
可选的，所述第二预设电压与所述第一预设电压的差值为第一差值，所述第一差值不等于零。
一种降低编程干扰的控制装置，包括：
第一控制模块，用于在预充电阶段，在所述存储器件的漏极或顶栅上加载第一预设电压，在所述存储器件的源极或底栅上加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。
可选的，还包括：
第二控制模块，用于在沟道打开阶段，通过字线对所述存储器件通入第三预设电压；
第三控制模块，用于在编程阶段，对选中的存储单元通第四预设电压，对未选中的存储单元通入所述第三预设电压。
可选的，所述第二预设电压与所述第一预设电压相同。
可选的，所述第一控制模块还用于：
在预充电阶段，在所述存储器件的漏极以及顶栅上加载第一预设电压，在所述存储器件的源极、底栅以及衬底上均加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。
可选的，所述第二预设电压与所述第一预设电压的差值为第一差值，所述第一差值不等于零。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本方案提供了一种降低编程干扰的控制方法，应用于存储器件，所述存储器件包括源极、漏极、顶栅和底栅，该控制方法在预充电阶段，在所述存储器件的漏极或顶栅上加载第一预设电压，在所述存储器件的源极或底栅上加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。可见，本方案采用同时对沟道的两端进行预充电，使得沟道上不会有电流产生，因此，不会增加存储器件的功耗，并且，由于沟道上有电压输入，提高了沟道耦合电压，进一步降低了编程干扰。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中提供的一种3D NAND存储器件的控制电路的示意图；
图2为本实施例提供的存储器件的结构示意图；
图3为现有技术中对存储器件的时序控制图；
图4为发明人对存储器件进行的电压与编程绕组实验的曲线图；
图5为本实施例提供的一种抑制编程干扰的控制方法的流程图；
图6为本实施例提供的一种对存储器件的时序控制图；
图7为采用本实施例提供的控制方法后，对存储器件进行的电压与编程绕组实验的曲线图；
图8为本实施例提供的又一种抑制编程干扰的控制方法的流程图；
图9为本实施例提供的又一种抑制编程干扰的控制方法的流程图；
图10为本实施例提供的一种抑制编程干扰的控制装置的结构示意图；
图11为本实施例提供的一种抑制编程干扰的控制装置的又一结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本方案提供了一种降低编程干扰的控制方法及装置，该方法应用于存储器件，所述存储器件包括源极、漏极、顶栅和底栅，该控制方法在预充电阶段，在所述存储器件的漏极或顶栅上加载第一预设电压，在所述存储器件的源极或底栅上加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。可见，本方案采用同时对沟道的两端进行预充电，使得沟道上不会有电流产生，因此，不会增加存储器件的功耗，并且，由于沟道上有电压输入，提高了沟道耦合电压，进一步降低了编程干扰。
具体的，请参阅图1-图4，其中，图1为现有技术中提供的一种3D NAND存储器件的控制电路的示意图，图2为本实施例提供的存储器件的结构示意图，图3为现有技术中对存储器件的时序控制图，图4为发明人对存储器件进行的电压与编程绕组实验的曲线图。其中，本实施例中存储器件包括源极(source)、漏极(Drain)、顶栅(TSG)和底栅(BSG)，发明人发现，现有技术中在预充电序段(Pre-charge)，只对存储器件的漏极以及顶栅(其中，SSL为顶栅的信号线)输入Vcc电压，这样会导致沟道上有电流通过，造成器件能耗的消耗。
在此基础上，发明人进行了电压与编程串扰的仿真实验，如图4所示，随着加载在漏极上的电压Vcc的值的增加，该存储器件上的编程串扰会降低，因此，本实施例提供了一种控制方法，如图5所示，相应的，其时序图如图6所示，包括步骤：
S51、在预充电阶段，在所述存储器件的漏极或顶栅上加载第一预设电压，在所述存储器件的源极或底栅上加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。
可见，本方案采用同时对沟道的两端进行预充电，使得沟道上不会有电流产生，因此，不会增加存储器件的功耗，并且，由于沟道上有电压输入，提高了沟道耦合电压，进一步降低了编程干扰。
为了进一步验证本实施例提供的控制方法的可行性，发明人对采用本控制方法下的编程串扰进行了仿真，如图7所示，从图中不难发现，本控制方法相比现有技术，其编程串扰小。
在上述实施例的基础上，本实施例还提供了一种降低编程干扰的控制方法，即，在上述步骤的基础上，如图8所示，还包括步骤：
S81、在沟道打开阶段，通过字线对所述存储器件通入第三预设电压；
S82、在编程阶段，对选中的存储单元通第四预设电压，对未选中的存储单元通入所述第三预设电压。
需要说明的是，在本实施例中，所述第二预设电压优选与所述第一预设电压相同，如均为Vcc。当然，第二预设电压还可以与第一预设电压不同，如，所述第二预设电压与所述第一预设电压的差值为第一差值，所述第一差值不等于零。
第三电压优选为Vpass，第四电压优选为Vpgm。
除此，如图9所示，还可以包括步骤S91、在预充电阶段，在所述存储器件的漏极以及顶栅上加载第一预设电压，在所述存储器件的源极、底栅以及衬底上均加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。
在本实施例中，并不限定预充电的具体电压值，只要能通过对沟道的TSG以及BSG同时充电，减小沟道电流即可。
在上述实施例的基础上，如图10所示，本实施例还提供了一种降低编程干扰的控制装置，包括：
第一控制模块101，用于在预充电阶段，在所述存储器件的漏极或顶栅上加载第一预设电压，在所述存储器件的源极或底栅上加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。
优选的，本实施例还提供的一种降低编程干扰的控制装置，如图11所示，还包括：
第二控制模块111，用于在沟道打开阶段，通过字线对所述存储器件通入第三预设电压；
第三控制模块112，用于在编程阶段，对选中的存储单元通第四预设电压，对未选中的存储单元通入所述第三预设电压。
其中，所述第二预设电压与所述第一预设电压相同。或，所述第二预设电压与所述第一预设电压的差值为第一差值，所述第一差值不等于零。
除此，本实施例提供的一种降低编程干扰的控制装置中的所述第一控制模块还可以具体用于：
在预充电阶段，在所述存储器件的漏极以及顶栅上加载第一预设电压，在所述存储器件的源极、底栅以及衬底上均加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。
控制装置的工作原理请参见控制方法的实施例，在此不进行详述。
综上所述，本方案提供了一种降低编程干扰的控制方法及装置，该方法应用于存储器件，所述存储器件包括源极、漏极、顶栅和底栅，该控制方法在预充电阶段，在所述存储器件的漏极或顶栅上加载第一预设电压，在所述存储器件的源极或底栅上加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。可见，本方案采用同时对沟道的两端进行预充电，使得沟道上不会有电流产生，因此，不会增加存储器件的功耗，并且，由于沟道上有电压输入，提高了沟道耦合电压，进一步降低了编程干扰。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种降低编程干扰的控制方法，其特征在于，应用于存储器件，所述存储器件包括源极、漏极、顶栅、底栅和存储层，该控制方法包括：
在预充电阶段，在所述存储器件的漏极和顶栅上加载第一预设电压，在所述存储器件的源极和底栅上加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。
2.根据权利要求1所述的降低编程干扰的控制方法，其特征在于，还包括：
在沟道打开阶段，通过字线对所述存储器件通入第三预设电压；
在编程阶段，对选中的存储单元通第四预设电压，对未选中的存储单元通入所述第三预设电压。
3.根据权利要求1所述的降低编程干扰的控制方法，其特征在于，所述第二预设电压与所述第一预设电压相同。
4.根据权利要求1所述的降低编程干扰的控制方法，其特征在于，
在预充电阶段，在所述存储器件的漏极以及顶栅上加载第一预设电压，在所述存储器件的源极、底栅以及衬底上均加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。
5.根据权利要求1所述的降低编程干扰的控制方法，其特征在于，所述第二预设电压与所述第一预设电压的差值为第一差值，所述第一差值不等于零。
6.一种降低编程干扰的控制装置，其特征在于，包括：
第一控制模块，用于在预充电阶段，在所述存储器件的漏极或顶栅上加载第一预设电压，在所述存储器件的源极或底栅上加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。
7.根据权利要求1所述的降低编程干扰的控制装置，其特征在于，还包括：
第二控制模块，用于在沟道打开阶段，通过字线对所述存储器件通入第三预设电压；
第三控制模块，用于在编程阶段，对选中的存储单元通第四预设电压，对未选中的存储单元通入所述第三预设电压。
8.根据权利要求1所述的降低编程干扰的控制装置，其特征在于，所述第二预设电压与所述第一预设电压相同。
9.根据权利要求1所述的降低编程干扰的控制装置，其特征在于，所述第一控制模块还用于：
在预充电阶段，在所述存储器件的漏极以及顶栅上加载第一预设电压，在所述存储器件的源极、底栅以及衬底上均加载第二预设电压，以使所述存储器件中的沟道通过所述第一预设电压以及所述第二预设电压进行预充电。
10.根据权利要求1所述的降低编程干扰的控制装置，其特征在于，所述第二预设电压与所述第一预设电压的差值为第一差值，所述第一差值不等于零。
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