CN110945592A - 执行编程操作的方法及相关的存储器件 - Google Patents

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Abstract

公开了一种对三维(3D)NAND存储器件执行编程操作的方法。该方法使得能够去除在预充电阶段期间在3D NAND存储器件的未选定串的中间虚设存储单元的储存区域中俘获的残余电子，从而减小对与未选定串相邻的选定串的编程干扰。

Description

执行编程操作的方法及相关的存储器件
技术领域
本发明涉及一种执行编程操作的方法，并且更具体而言，涉及一种对三维(3D)NAND存储器件执行编程操作的方法。
背景技术
半导体存储器广泛用于各种电子设备中，例如蜂窝电话、数码相机、个人数字助理、医疗电子设备、移动计算设备和非移动计算设备。非易失性存储器允许存储和保留信息。非易失性存储器的示例包括闪存(例如，NAND型和NOR型闪存)和电可擦除可编程只读存储器(电可擦除可编程只读存储器，EEPROM)。
一些NAND架构中的存储单元具有电荷储存区域，该电荷储存区域保持电荷以便对存储单元进行编程。电荷储存区域的一个示例是浮栅。当对EEPROM或闪存器件(诸如NAND闪存器件)进行编程时，通常将编程电压施加到控制栅极(或选定字线)，并且将位线接地。来自沟道的电子被注入到电荷储存区域中。当电子积累在电荷储存区域中时，电荷储存区域变为带负电荷，并且存储单元的阈值电压升高，使得存储单元处于被编程状态。
申请人注意到，在预充电阶段期间，在未选定串的虚设单元(dummy cells)的储存区域中可能俘获残余电子，从而导致对与未选定串相邻的选定串的选定存储单元的编程干扰。例如，在升压/编程阶段期间，在未选定串中俘获的残余电子可能降低与选定串的选定存储单元相对应的沟道电位，从而引起编程干扰。
因此，需要提供一种减少编程干扰的方法和存储器件。
发明内容
因此，本发明的目的是提供一种用于减少编程干扰的方法和相关的存储器件。
本发明公开了一种对三维(3D)NAND存储器件执行编程操作的方法。该方法包括：在编程操作的预充电阶段期间，导通3D NAND存储器件的未选定串的沟道的第一部分，其中，第一部分垂直位于未选定串的选定存储单元下方，并且位于未选定串的多个虚设单元上方；在预充电阶段期间，在未选定串的沟道的第一部分已经关断之后，导通未选定串的沟道的第二部分，其中，第二部分垂直位于选定存储单元和第一部分的上方；以及在编程操作的升压阶段期间，当第一部分和第二部分被导通时，关断未选定串的沟道的第三部分，其中，第三部分垂直位于第二部分下方和第一部分与选定存储单元上方。
本发明还公开了一种三维(3D)NAND存储器件，其包括：多条位线；多条字线；存储器阵列，其包括多个串；字线驱动器，其耦合到存储器阵列，并被配置为根据多个控制信号来生成施加到存储器阵列的多条字线上的多个电压；控制电路，被配置为根据执行编程操作的过程来生成多个控制信号。该过程包括对3D NAND存储器件执行编程操作的方法的步骤。
在阅读了以下在各个附图和图中示出的优选实施例的详细说明之后，本发明的这些和其他目的对于本领域的普通技术人员无疑将变得显而易见。
附图说明
图1示出了残留在与选定串相邻的未选定串的沟道中的残余电子。
图2是对图1中的串的编程操作的信号图。
图3示出了根据本发明实施例的残留在与选定串相邻的未选定串的沟道中的残余电子的运动。
图4是对图3中的串的编程操作的信号图。
图5是根据本发明实施例的存储器件的功能框图。
图6是根据本发明实施例的对图3中的串的编程操作的过程的流程图。
具体实施方式
图1示出了残留在与选定串10相邻的未选定串12的沟道中的残余电子。存储器阵列可以包括选定串10和未选定串12。存储器阵列可以是包括多条位线、多条字线和多个串的三维NAND闪存阵列，其中，每个串垂直延伸，并且包括形成在多个水平层中的多个存储单元。
串10和12在结构上是相同的；例如，串10和12中的每一个可以包括顶部选择单元、多个顶部虚设单元、多个顶部存储单元、多个中间虚设单元、多个底部存储单元、多个底部虚设单元，以及底部选择单元，其中，串中包括的单元串联连接。该多个顶部虚设单元包括i个单元，该多个顶部存储单元包括j个单元，该多个中间虚设单元包括k个单元，该多个底部存储单元包括m个单元，并且该多个底部虚设单元包括n个单元，其中，i、j、k、m和n是大于1的整数。
字线WL_TSG连接到串10和12的顶部选择单元的栅极。多条字线WL_TD_1至WL_TD_i连接到多个顶部虚设单元的多个栅极。多条字线WL_1至WL_j连接到串10和12的多个顶部存储单元的多个栅极。多条字线WL_1至WL_j中的一条是连接到选定串10的选定存储单元和与选定存储单元水平相邻的存储单元的选定字线WL_x。多条字线WL_1至WL_j中的一条是连接到与选定串10的选定存储单元垂直相邻的第一相邻存储单元的第一相邻字线WL_x+1。多条字线WL_1至WL_j中的一条是连接到与选定串10的第一相邻存储单元垂直相邻的第二相邻存储单元的第二相邻字线WL_x+2。
多条字线WL_MD_1至WL_MD_k连接到串10和12的多个中间虚设单元的多个栅极。多条字线WL_B_1至WL_B_m连接到串10和12的多个底部虚设单元的多个栅极。多条字线WL_BD_1至WL_BD_n连接到串10和12的多个底部虚设单元的多个栅极。字线WL_BSG连接到串10和12的底部选择单元的栅极。
顶部选择单元的漏极连接到位线(BL)，并且在编程操作期间总是向选定串10的位线施加零(接地)电压，而在编程操作期间向未选定串12的位线施加系统电压脉冲Vcc。在编程操作的预充电阶段期间，可能在与未选定串12的多条字线WL_MD_1至WL_MD_k相对应的多个中间虚设单元的储存区域中俘获一定量的残余电子，从而导致对相邻选定串10的编程干扰。
图2是对图1中的串10和12的编程操作的信号图。在预充电阶段期间，选定串12的位线的电压从时间T0处的零伏增大到时间T4处的电压Vcc。字线WL_TSG的电压从时间T0处的零伏增大到时间T1处的电压Vtsg，并且字线WL_TSG的电压从时间T3减小到时间T4处的零伏。在预充电阶段期间，字线WL_BSG、WL_BD_1至WL_BD_n、WL_B_1至WL_B_m、WL_MD_1至WL_MD_k、WL_1至WL_j以及WL_TD_1至WL_TD_i处于零伏。多条字线WL_1至WL_j中的一条是选定字线WL_x。
在时间T1至时间T2期间，在与未选定串12的多条字线WL_MD_1至WL_MD_k相对应的多个中间虚设单元的储存区域中可能俘获一定量的残余电子，从而导致对相邻选定串10的编程干扰。例如，在未选定串12的升压阶段和选定串10的编程阶段期间，特别是从时间T9到时间T10，将电压Vpass施加到对应于存储单元的字线WL_B_1至WL_B_m和WL_1至WL_j，以增大存储单元的沟道电位，并将电压Vbias施加到对应于虚设单元的字线WL_BD_1至WL_BD_n、WL_MD_1至WL_MD_k和WL_TD_1至WL_TD_i，以增大虚设单元的沟道电位。在时间T10到时间T11期间，将编程电压Vpgm施加到选定字线WL_x。然而，未选定串12的中间虚设单元处的残余电子可以感生出针对相邻选定串10的横向场，从而引起编程干扰。例如，由于残余电子感生的横向场，对应于选定串10的选定存储单元的沟道电位降低。
为了减小编程干扰，请参考图3，图3示出了根据本发明实施例的残留在与选定串10相邻的未选定串12的沟道中的残余电子的运动。为了减少残余电子以避免编程干扰，在预充电阶段期间，向字线WL_1至WL_x-1施加电压Von以部分地导通未选定串12的沟道，从而残余电子可以沿着部分导通的沟道从中间虚设单元移动到顶部存储单元。此外，在预充电阶段期间，在向字线WL_1至WL_x-1施加零伏以部分地关断未选定串12的沟道之后，向字线WL_x+2施加电压Vpass以部分地导通未选定串12的沟道，从而残余电子可以沿着部分导通的沟道从顶部存储单元移动到顶部虚设单元。最后，在升压/编程阶段期间，向字线WL_x+1施加电压Vcut，以弱关断与字线WL_x+1相对应的顶部存储单元，从而部分地关断未选定串12的沟道，以防止残余电子移回到在与字线WL_x+1相对应的顶部存储单元下方的顶部存储单元。结果，可以从多个中间虚设单元中去除残余电子，以避免编程干扰。
图4是对图3中的串10和12的编程操作的信号图。详细地，预充电阶段在时间T0处开始，并在时间T7处结束。未选定串12的位线的电压从时间T0处的零伏增大到时间T1处的电压Vcc，从时间T1到时间T6将电压Vcc施加到未选定串12的位线，并且未选定串12的位线的电压从时间T6处的电压Vcc减小到时间T7处的零伏。在编程操作期间，始终向选定串10的位线施加零伏。字线WL_TSG的电压从时间T0处的零伏增大到时间T1处的电压Vtsg，从时间T1到时间T5将电压Vtsg施加到字线WL_TSG，并且当预充电阶段即将结束时，字线WL_TSG的电压从时间T5处的电压Vtsg减小到时间T6处的零伏。在编程操作期间，字线WL_x+2、WL_x+1、WL_x、WL_B_1至WL_B_m、WL_TD_1至WL_TD_i、WL_MD_1至WL_MD_k以及WL_BD_1至WL_BD_n的电压始终施加有零伏。
从时间T1到时间T2，将电压Von施加到字线WL_1至WL_x-1以部分地导通位于选定存储单元下方的顶部存储单元处的沟道。因此，在未选定串12的多个中间虚设单元的储存区域中俘获的残余电子在被电压Von所提供的电压电势所吸引时，它们可以向与字线WL_1至WL_x-1相对应的顶部存储单元移动。从时间T2到时间T3，字线WL_1至WL_x-1的电压从电压Von减小至零伏，直到预充电阶段结束，以关断与字线WL_1至WL_x-1相对应的顶部存储单元处的未选定串12的沟道。
对应于第二相邻存储单元的字线WL_x+2的电压从时间T4处的零伏增大到时间T5处的电压Vpass，以部分地导通未选定串12的第二相邻存储单元处的沟道。因此，当对应于字线WL_1至WL_x-1的顶部存储单元处的残余电子被电压Vpass所提供的电压电势所吸引时，它们可以移动到对应于字线WL_x+2的第二相邻存储单元。注意，从预充电阶段的时间T5到升压阶段的时间T11，向字线WL_x+2施加电压Vpass。从另一角度来看，对应于字线WL_x+2的第二相邻存储单元在多条字线WL_1至WL_x+1和WL_x+3至WL_j的其余部分之前被导通，从而在进入升压/编程阶段之前，提升对应于字线WL_x+2的沟道电位。
注意，在图2中的预充电阶段在时间T0处开始并在时间T4处结束，而图4中的预充电阶段在时间T0处开始并且在时间T7处结束。本发明的预充电阶段被扩展以允许残余电子在预充电阶段期间从位线放电。
预充电阶段在时间T7处结束，未选定串12的升压阶段和选定串10的编程阶段在时间T7处开始并在时间T12处结束。
详细地，对应于第一相邻存储单元的字线WL_x+1的电压从时间T7处的零伏增大到时间T8处的电压Vcut，从时间T8到T11向字线WL_x+1施加电压Vcut，并且字线WL_x+1的电压从时间T11处的电压Vcut减小到时间T12处的零伏。字线WL_1至WL_x-1、WL_x、WL_B_1至WL_B_m的电压从时间T7处的零伏增大到时间T8处的电压Vpass，从时间T8到时间T11向字线WL_1至WL_x-1、WL_x、WL_B_1至WL_B_m施加电压Vpass，并且字线WL_1到WL_x-1、WL_x、WL_B_1到WL_B_m的电压从时间T11处的电压Vcut减小到时间T12处的零伏。字线WL_TD_1至WL_TD_i、WL_MD_1至WL_MD_k和WL_BD_1至WL_BD_n的电压从时间T7处的零伏增大至时间T8处的电压Vbias，从时间T8到时间T11向字线WL_TD_1到WL_TD_i、WL_MD_1到WL_MD_k以及WL_BD_1到WL_BD_n施加电压Vbias，并且字线WL_TD_1到WL_TD_i、WL_MD_1到WL_MD_k以及WL_BD_1到WL_BD_n的电压从时间T11处的电压Vcut减小到时间T12处的零伏。
在未选定串12的升压阶段期间，向对应于第二相邻存储单元的字线WL_x+2施加电压Vpass(T8至T11)，向对应于第一相邻存储单元的字线WL_x+1施加电压Vcut(T8至T11)，并向对应于选定存储单元的字线WL_x施加电压Vpass(T8至T9)和电压Vpgm(T10至T11)，其中，电压Vcut小于电压Vpass和Vpgm。因此，第一相邻存储单元被电压Vcut弱关断，从而未选定串12的沟道被第一相邻存储单元切断，并且位于第一相邻存储单元上方的存储单元与位于第一相邻存储单元下方的存储单元隔离。结果，残余电子可以通过未选定串12的位线和被弱关断的第一相邻存储单元放电，以防止残余电子被电压Vpass或Vpgm所提供的电压电势所吸引。
在未选定串12的升压阶段(T8至T11)期间，通过向对应于存储单元的字线施加电压Vpass并向对应于虚设单元的字线施加电压Vbias，来提升未选定串12的沟道电位，这防止未选定串12的对应于选定字线WL_x的存储单元被电压Vpgm无意地编程。
在选定串10的编程阶段期间，通过从时间T8到时间T9施加电压Vpass来提升对应于选定存储单元的沟道电位。将电压Vpgm施加到与选定串10的选定存储单元相对应的选定字线WL_x，以从时间T10到时间T11执行编程操作。
最终，升压阶段和编程阶段将从时间T11开始结束，并且当升压阶段和编程阶段结束时，所有位线和所有字线在时间T12处降至零伏。
结果，可以在预充电阶段期间从未选定串12去除残余电子，从而减小在升压/编程阶段期间对相邻选定串10的编程干扰。
图5是根据本发明实施例的存储器件5的功能框图。存储器件5包括存储器阵列50、字线驱动器52和控制电路54。存储器件5可以是三维NAND闪存器件。存储器阵列5包括多条位线(BL)、多条字线和多个串(例如，图3中的串10和12)。每个串包括多个存储单元和多个虚设单元，其中，多个存储单元和多个虚设单元串联连接并在衬底(未示出)上方垂直延伸。控制电路54被配置为生成对字线驱动器52的多个控制信号以执行编程操作。字线驱动器52耦合到控制电路54和存储器阵列50，并被配置为根据由控制电路54生成的多个控制信号来生成施加到存储器阵列50的多条字线上的多个电压。
图6是根据本发明实施例的对图3中的串的编程操作的过程6的流程图。过程6可以由控制电路54执行，并且包括以下步骤。
步骤61：在编程操作的预充电阶段期间，向多条第一字线施加第一电压，其中，多条第一字线垂直位于选定字线下方及多条虚设字线上方。
步骤62：在预充电阶段期间，向第二相邻字线施加第二电压，其中，第二相邻字线垂直位于多条第一字线和选定字线上方。
步骤63：在编程操作的升压阶段期间，向第二相邻字线和多条第一字线施加第二电压，并向第一相邻字线施加第三电压，其中，第一相邻字线垂直位于第二相邻字线下方及选定字线、多条第一字线和多条虚设字线上方。
在步骤61中，在编程操作的预充电阶段期间，控制电路54被配置为向多条第一字线(例如，WL_1至WL_x-1)施加第一电压(例如，Von)，其中，多条第一字线(例如，WL_1至WL_x-1)垂直位于选定字线(例如，WL_x)下方及多条虚设字线(例如，WL_MD_1至WL_MD_k)上方。因此，在多个中间虚设单元的储存区域中俘获的残余电子可以向上移动到与字线WL_1至WL_x-1相对应的顶部存储单元。
在步骤62中，在预充电阶段期间，控制电路54被配置为向第二相邻字线(例如，WL_x+2)施加第二电压(例如，Vpass)，其中，第二相邻字线(例如，WL_x+2)垂直位于多条第一字线(例如，WL_1至WL_x-1)和选定字线(例如，WL_x)上方。因此，与字线WL_1至WL_x-1相对应的顶部存储单元处的残余电子可以进一步移动到与第二相邻字线WL_x+2相对应的第二相邻存储单元。
在步骤63中，在编程操作的升压阶段期间，控制电路54被配置为向第二相邻字线(例如，WL_x+2)和多条第一字线施加第二电压(例如，Vpass)，并向第一相邻字线(例如，WL_x+1)施加第三电压(例如，Vcut)，其中，第一相邻字线(例如，WL_x+1)垂直位于第二相邻字线(例如，WL_x+2)下方及选定字线(例如，WL_x)、多条第一字线(例如，WL_1至WL_x-1)和多条虚设字线(例如，WL_MD_1至WL_MD_k)上方。因此，由于第三电压Vcut小于第二电压Vpass，因此未选定串12的沟道被部分地关断，以防止残余电子移回到与字线WL_x+1相对应的顶部存储单元下方的顶部存储单元。结果，可以从未选定串12去除残余电子，以减少对相邻选定串10的编程干扰。
综上所述，本发明提供了一种编程操作的方法，以去除在预充电阶段期间在未选定串的中间虚设存储单元的储存区域中俘获的残余电子，从而减小对与未选定串相邻的选定串的编程干扰。
本领域技术人员将容易地观察到，在保持本发明的教导的同时，可以对器件和方法进行多种修改和变更。因此，以上公开内容应被解释为仅由所附权利要求的界限来限定。

Claims (20)

1.一种对三维(3D)NAND存储器件执行编程操作的方法，包括：
在所述编程操作的预充电阶段期间，向所述3D NAND存储器件的多条第一字线施加第一电压，其中，所述多条第一字线垂直位于选定字线下方及多条虚设字线上方；
在所述预充电阶段期间，向所述3D NAND存储器件的第二相邻字线施加第二电压，其中，所述第二相邻字线垂直位于所述多条第一字线和所述选定字线上方；以及
在所述编程操作的升压阶段期间，向所述第二相邻字线和所述多条第一字线施加所述第二电压，并且向所述3D NAND存储器件的第一相邻字线施加第三电压，其中，所述第一相邻字线垂直位于所述第二相邻字线下方和所述选定字线、所述多条第一字线和所述多条虚设字线上方。
2.根据权利要求1所述的方法，其中，在所述编程操作的所述预充电阶段期间，向所述3D NAND存储器件的多条第一字线施加第一电压包括：
当所述预充电阶段开始时，将所述多条第一字线的电压从零伏增大；
从第一时间到第二时间向所述多条第一字线施加所述第一电压；以及
将所述多条第一字线的电压从所述第二时间处的所述第一电压减小到第三时间处的零伏，直至所述预充电阶段结束。
3.根据权利要求2所述的方法，还包括：
当所述预充电阶段结束时，从所述第三时间到第七时间向所述多条字线施加零伏；
将所述多条字线的电压从所述第七时间处的零伏增大到第八时间处的所述第二电压；
从所述第八时间到第十一时间向所述多条第一字线施加所述第二电压；以及
将所述多条字线的电压从所述第十一时间处的所述第二电压减小到第十二时间处的零伏；
其中，所述升压阶段在所述第七时间处开始，并在所述第十二时间处结束。
4.根据权利要求1所述的方法，其中，在所述预充电阶段期间，向所述3D NAND存储器件的所述第二相邻字线施加所述第二电压包括：
将所述第二相邻字线的电压从第四时间处的零伏增大到第五时间处的所述第二电压；以及
从所述第五时间到第七时间向所述第二相邻字线施加所述第二电压；
其中，在所述第七时间处所述预充电阶段结束而所述升压阶段开始。
5.根据权利要求4所述的方法，其中，在所述升压阶段期间，所述方法还包括：
从所述第七时间到第十一时间向所述第二相邻字线施加所述第二电压；以及
将所述第二相邻字线的电压从所述第十一时间处的所述第二电压减小到第十二时间处的零伏；
其中，所述升压阶段在所述第十二时间处结束。
6.根据权利要求1所述的方法，其中，向所述3D NAND存储器件的所述第一相邻字线施加所述第三电压包括：
在所述预充电阶段期间向所述第一相邻字线施加零伏；
将第一相邻字线的电压从第七时间处的零伏增大到第八时间处的第三电压；
从所述第八时间到第十一时间向所述第一相邻字线施加所述第三电压；以及
将所述第一相邻字线的电压从所述第十一时间处的所述第三电压减小到第十二时间处的零伏；
其中，第一相邻存储单元垂直位于选定存储单元上方及未选定串的第二相邻存储单元下方；
其中，所述第三电压小于施加到选定字线、第一部分和第二部分的所述第二电压，并且所述第三电压弱关断所述第一相邻存储单元以关断所述未选定串的沟道的第三部分。
7.根据权利要求1所述的方法，还包括：
在所述预充电阶段期间，从第一时间到第六时间向所述3D NAND存储器件的未选定串的位线施加第四电压；
在所述预充电阶段期间，将所述未选定串的位线的电压从所述第六时间处的所述第四电压减小到第七时间处的零伏；以及
在所述升压阶段期间，从第七时间到第十二时间向所述未选定串的位线施加零伏；
其中，在所述第七时间处所述预充电阶段结束而所述升压阶段开始，而在所述第十二时间处所述升压阶段结束。
8.根据权利要求1所述的方法，还包括：
在所述预充电阶段期间，从所述第一时间到第五时间向所述3D NAND存储器件的顶部选择字线施加第五电压，其中，所述顶部选择字线垂直位于所述第二相邻字线、所述选定字线、所述多条第一字线和所述多条虚设字线上方；
在所述预充电阶段期间，将所述顶部选择字线的电压从所述第五时间处的所述第五电压减小到第六时间处的零伏；以及
从所述第六时间到第十二时间向所述顶部选择字线施加零伏；
其中，所述预充电阶段在第七时间处结束，所述升压阶段在所述第七时间处开始并且在所述第十二时间处结束。
9.根据权利要求1所述的方法，还包括：
在所述预充电阶段期间，向所述多条虚设字线施加零伏；
将所述多条虚设字线的电压从第七时间到第八时间从零伏增大；
从所述第八时间到第十一时间向所述多条虚设字线施加第六电压；以及
将所述多条虚设字线的电压从所述第十一时间处的所述第六电压减小到第十二时间处的零伏。
10.根据权利要求1所述的方法，还包括：
在所述升压阶段期间，向选定字线施加零伏；
将所述选定字线的电压从第七时间处的零伏增大到第八时间处的第二电压；
从所述第八时间到第九时间向所述选定字线施加所述第二电压；
将所述选定字线的电压从所述第九时间处的所述第二电压增大到第十时间处的第七电压；
从所述第十时间到第十一时间向所述选定字线施加所述第七电压；以及
将所述选定字线的电压从所述第十一时间处的所述第七电压减小到第十二时间处的零伏。
11.一种三维(3D)NAND存储器件，包括：
多条位线；
多条字线；
存储器阵列，包括多个串；
字线驱动器，耦合到所述存储器阵列，并被配置为根据多个控制信号生成施加到所述存储器阵列的所述多条字线的多个电压；
控制电路，被配置为根据执行编程操作的过程来生成所述多个控制信号，其中，所述过程包括：
在所述编程操作的预充电阶段期间，向所述3D NAND存储器件的多条第一字线施加第一电压，其中，所述多条第一字线垂直位于选定字线下方及多条虚设字线上方；
在所述预充电阶段期间，向所述3D NAND存储器件的第二相邻字线施加第二电压，其中，所述第二相邻字线垂直位于所述多条第一字线和所述选定字线上方；以及
在所述编程操作的升压阶段期间，向所述第二相邻字线和所述多条第一字线施加所述第二电压，并且向所述3D NAND存储器件的第一相邻字线施加第三电压，其中，所述第一相邻字线垂直位于所述第二相邻字线的下方和所述选定字线、所述多条第一字线和所述多条虚设字线上方。
12.根据权利要求11所述的3D NAND存储器件，其中，在所述编程操作的所述预充电阶段期间，向所述3D NAND存储器件的多条第一字线施加第一电压包括：
当所述预充电阶段开始时，将所述多条第一字线的电压从零伏增大；
从第一时间到第二时间向所述多条第一字线施加所述第一电压；以及
将所述多条第一字线的电压从所述第二时间处的所述第一电压减小到第三时间处的零伏，直至所述预充电阶段结束。
13.根据权利要求12所述的3D NAND存储器件，其中，所述过程包括：
当所述预充电阶段结束时，从所述第三时间到第七时间向所述多条字线施加零伏；
将所述多条字线的电压从所述第七时间处的零伏增大到第八时间处的所述第二电压；
从所述第八时间到第十一时间向所述多条第一字线施加所述第二电压；以及
将所述多条字线的电压从所述第十一时间处的所述第二电压减小到第十二时间处的零伏；
其中，所述升压阶段在所述第七时间处开始，并在所述第十二时间处结束。
14.根据权利要求11所述的3D NAND存储器件，其中，在所述预充电阶段期间，向所述3DNAND存储器件的所述第二相邻字线施加所述第二电压包括：
将所述第二相邻字线的电压从第四时间处的零伏增大到第五时间处的所述第二电压；以及
从所述第五时间到第七时间向所述第二相邻字线施加所述第二电压；
其中，在所述第七时间处所述预充电阶段结束而所述升压阶段开始。
15.根据权利要求14所述的3D NAND存储器件，其中，在所述升压阶段期间，所述过程包括：
从所述第七时间到第十一时间向所述第二相邻字线施加所述第二电压；以及
将所述第二相邻字线的电压从所述第十一时间处的所述第二电压减小到第十二时间处的零伏；
其中，所述升压阶段在所述第十二时间处结束。
16.根据权利要求11所述的3D NAND存储器件，其中，向所述3D NAND存储器件的所述第一相邻字线施加所述第三电压包括：
在所述预充电阶段期间向所述第一相邻字线施加零伏；
将第一相邻字线的电压从第七时间处的零伏增大到第八时间处的第三电压；
从所述第八时间到第十一时间向所述第一相邻字线施加所述第三电压；以及
将所述第一相邻字线的电压从所述第十一时间处的所述第三电压减小到第十二时间处的零伏；
其中，第一相邻存储单元垂直位于所述选定存储单元上方及未选定串的第二相邻存储单元下方；
其中，所述第三电压小于施加到选定字线、第一部分和第二部分的所述第二电压，并且所述第三电压弱关断所述第一相邻存储单元以关断所述未选定串的沟道的第三部分。
17.根据权利要求11所述的3D NAND存储器件，其中，所述过程包括：
在所述预充电阶段期间，从第一时间到第六时间向所述3D NAND存储器件的未选定串的位线施加第四电压；
在所述预充电阶段期间，将所述未选定串的位线的电压从所述第六时间处的所述第四电压减小到第七时间处的零伏；以及
在所述升压阶段期间，从第七时间到第十二时间向所述未选定串的位线施加零伏；
其中，在所述第七时间处所述预充电阶段结束而所述升压阶段开始，而在所述第十二时间处所述升压阶段结束。
18.根据权利要求11所述的3D NAND存储器件，其中，所述过程包括：
在所述预充电阶段期间，从所述第一时间到第五时间向所述3D NAND存储器件的顶部选择字线施加第五电压，其中，所述顶部选择字线垂直位于所述第二相邻字线、所述选定字线、所述多条第一字线和所述多条虚设字线上方；
在所述预充电阶段期间，将所述顶部选择字线的电压从所述第五时间处的所述第五电压减小到第六时间处的零伏；以及
从所述第六时间到第十二时间向所述顶部选择字线施加零伏；
其中，所述预充电阶段在第七时间处结束，所述升压阶段在所述第七时间处开始并且在所述第十二时间处结束。
19.根据权利要求11所述的3D NAND存储器件，其中，所述过程包括：
在所述预充电阶段期间，向所述多条虚设字线施加零伏；
将所述多条虚设字线的电压从第七时间到第八时间从零伏增大；
从所述第八时间到第十一时间向所述多条虚设字线施加第六电压；以及
将所述多条虚设字线的电压从所述第十一时间处的所述第六电压减小到第十二时间处的零伏。
20.根据权利要求11所述的3D NAND存储器件，其中，所述过程包括：
在所述升压阶段期间，向选定字线施加零伏；
将所述选定字线的电压从第七时间处的零伏增大到第八时间处的第二电压；
从所述第八时间到第九时间向所述选定字线施加所述第二电压；
将所述选定字线的电压从所述第九时间处的所述第二电压增大到第十时间处的第七电压；
从所述第十时间到第十一时间向所述选定字线施加所述第七电压；以及
将所述选定字线的电压从所述第十一时间处的所述第七电压减小到第十二时间处的零伏。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111758130A (zh) * 2020-05-19 2020-10-09 长江存储科技有限责任公司 3d nand闪存及其操作方法
CN112614533A (zh) * 2021-01-06 2021-04-06 长江存储科技有限责任公司 用于半导体器件的编程方法及半导体器件
CN112771616A (zh) * 2021-01-04 2021-05-07 长江存储科技有限责任公司 具有降低的阈值电压偏移的三维存储器器件编程
CN112863564A (zh) * 2021-02-20 2021-05-28 长江存储科技有限责任公司 三维存储器及其控制方法
WO2022141618A1 (en) * 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135912A1 (en) * 2006-12-07 2008-06-12 Samsung Electronics Co., Ltd. Memory device and method of fabricating the same
US20090168536A1 (en) * 2007-12-27 2009-07-02 Hynix Semiconductor Inc. Method of programming non-volatile memory device
TW201351418A (zh) * 2012-06-06 2013-12-16 Toshiba Kk 半導體儲存裝置、其控制器及進行其中之資料運算之方法
CN103971722A (zh) * 2013-01-11 2014-08-06 三星电子株式会社 三维半导体器件及其制造方法
CN105938723A (zh) * 2015-03-04 2016-09-14 爱思开海力士有限公司 半导体器件
CN107507646A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种降低编程干扰的控制方法及装置
CN108028070A (zh) * 2015-10-19 2018-05-11 桑迪士克科技有限责任公司 用于存储器的字线相关的沟道预充电
WO2019070429A1 (en) * 2017-10-06 2019-04-11 Sandisk Technologies Llc REDUCTION OF PERTURBATIONS BY DELAYED RATING OF A DIFFICULT LINE OF WORDS AFTER PRELOAD DURING PROGRAMMING
CN109817262A (zh) * 2017-11-20 2019-05-28 旺宏电子股份有限公司 具有增进抗虚置字线干扰的可靠性的存储器和编程方法
CN110428859A (zh) * 2019-08-08 2019-11-08 长江存储科技有限责任公司 非易失性存储器及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632942B1 (ko) * 2004-05-17 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
US7440322B2 (en) * 2006-04-20 2008-10-21 Sandisk Corporation Method and system for flash memory devices
US7852683B2 (en) * 2008-07-02 2010-12-14 Sandisk Corporation Correcting for over programming non-volatile storage
KR101487524B1 (ko) * 2008-08-27 2015-01-29 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
KR20120134941A (ko) * 2011-06-03 2012-12-12 삼성전자주식회사 선택 워드라인의 위치에 따라 더미 워드라인을 제어하는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 비휘발성 메모리 장치를 포함하는 장치들
US8988937B2 (en) * 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
CN105321872B (zh) * 2014-07-30 2018-05-11 旺宏电子股份有限公司 尺寸减小的半导体装置及其制造方法与操作方法
JP2017174482A (ja) * 2016-03-24 2017-09-28 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその消去方法
US9640273B1 (en) * 2016-08-25 2017-05-02 Sandisk Technologies Llc Mitigating hot electron program disturb
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
JP2019109952A (ja) 2017-12-19 2019-07-04 東芝メモリ株式会社 半導体記憶装置
TWI663602B (zh) * 2018-04-25 2019-06-21 旺宏電子股份有限公司 記憶體系統及編程方法
CN113409858B (zh) * 2019-03-26 2022-07-05 长江存储科技有限责任公司 3d nand存储器及其抑制顶层存储层编程串扰的方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135912A1 (en) * 2006-12-07 2008-06-12 Samsung Electronics Co., Ltd. Memory device and method of fabricating the same
US20090168536A1 (en) * 2007-12-27 2009-07-02 Hynix Semiconductor Inc. Method of programming non-volatile memory device
TW201351418A (zh) * 2012-06-06 2013-12-16 Toshiba Kk 半導體儲存裝置、其控制器及進行其中之資料運算之方法
CN103971722A (zh) * 2013-01-11 2014-08-06 三星电子株式会社 三维半导体器件及其制造方法
CN105938723A (zh) * 2015-03-04 2016-09-14 爱思开海力士有限公司 半导体器件
CN108028070A (zh) * 2015-10-19 2018-05-11 桑迪士克科技有限责任公司 用于存储器的字线相关的沟道预充电
CN107507646A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种降低编程干扰的控制方法及装置
WO2019070429A1 (en) * 2017-10-06 2019-04-11 Sandisk Technologies Llc REDUCTION OF PERTURBATIONS BY DELAYED RATING OF A DIFFICULT LINE OF WORDS AFTER PRELOAD DURING PROGRAMMING
CN109817262A (zh) * 2017-11-20 2019-05-28 旺宏电子股份有限公司 具有增进抗虚置字线干扰的可靠性的存储器和编程方法
CN110428859A (zh) * 2019-08-08 2019-11-08 长江存储科技有限责任公司 非易失性存储器及其制造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111758130B (zh) * 2020-05-19 2021-04-16 长江存储科技有限责任公司 3d nand闪存及其操作方法
CN111758130A (zh) * 2020-05-19 2020-10-09 长江存储科技有限责任公司 3d nand闪存及其操作方法
WO2022141619A1 (en) * 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced threshold voltage shift
CN112771616A (zh) * 2021-01-04 2021-05-07 长江存储科技有限责任公司 具有降低的阈值电压偏移的三维存储器器件编程
WO2022141618A1 (en) * 2021-01-04 2022-07-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance
US11423995B2 (en) 2021-01-04 2022-08-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance
US11670373B2 (en) 2021-01-04 2023-06-06 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced threshold voltage shift
US11710529B2 (en) 2021-01-04 2023-07-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device programming with reduced disturbance
CN112771616B (zh) * 2021-01-04 2023-12-26 长江存储科技有限责任公司 具有降低的阈值电压偏移的三维存储器器件编程
CN112614533B (zh) * 2021-01-06 2021-11-02 长江存储科技有限责任公司 用于半导体器件的编程方法及半导体器件
CN112614533A (zh) * 2021-01-06 2021-04-06 长江存储科技有限责任公司 用于半导体器件的编程方法及半导体器件
WO2022148102A1 (zh) * 2021-01-06 2022-07-14 长江存储科技有限责任公司 用于半导体器件的编程方法及半导体器件
CN112863564A (zh) * 2021-02-20 2021-05-28 长江存储科技有限责任公司 三维存储器及其控制方法
CN112863564B (zh) * 2021-02-20 2023-09-29 长江存储科技有限责任公司 三维存储器及其控制方法

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