TWI622051B - 記憶體裝置中之程式化抑制 - Google Patents

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Abstract

在一實例中，一種方法可包含：將經施加至一串聯連接記憶體單元串中之一未經程式化第一記憶體單元之一電壓自一第一電壓增加至一第二電壓，同時使經施加至該串聯連接記憶體單元串中之第二記憶體單元之一電壓處於該第一電壓；及將經施加至該等第二記憶體單元之該電壓自該第一電壓增加至一通過電壓，同時將經施加至該未經程式化第一記憶體單元之該電壓自該第二電壓增加至一程式化電壓。

Description

記憶體裝置中之程式化抑制
本發明一般而言係關於將記憶體裝置程式化，且特定而言，本發明係關於記憶體裝置中之程式化抑制。
快閃記憶體裝置(例如，NAND、NOR等)已發展成用於一寬廣範圍之電子應用之非揮發性記憶體之一普遍來源。非揮發性記憶體係可在不施加電力之情況下將其資料值保持達某一延伸週期之記憶體。快閃記憶體裝置通常使用單電晶體記憶體單元。透過電荷儲存結構(例如，浮動閘極或電荷陷阱)之程式化(有時其稱為寫入)或其他物理現象(例如，相位改變或極化)，該等單元之臨限電壓之改變判定每一單元之資料值。快閃記憶體及其他非揮發性記憶體之常見使用包含個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、器具、運載工具、無線裝置、行動電話及可抽換式記憶體模組，且非揮發性記憶體之使用範圍不斷擴大。 一NAND快閃記憶體裝置係一常見類型之快閃記憶體裝置，如此稱謂係針對配置基本記憶體單元組態所依之邏輯形式。通常，NAND快閃記憶體裝置之記憶體單元陣列經配置使得該陣列之一列之每一記憶體單元之控制閘極連接在一起以形成一存取線，諸如一字線。舉例而言，一列記憶體單元可係通常連接至一存取線之彼等記憶體單元。該陣列之行可包含在一對選擇電晶體(例如，一源極選擇電晶體與一汲極選擇電晶體)之間串聯連接在一起之記憶體單元串(經常稱作NAND串)。每一源極選擇電晶體連接至一源極，而每一汲極選擇電晶體連接至一資料線(諸如位元線)。舉例而言，如本文中所使用，當元件被連接時，其係(例如)藉助於一導電路徑而電連接。舉例而言，如本文中所使用，當元件被斷開連接時，其係彼此斷開電連接(例如，電隔離)。 一「行」可係指通常連接至一資料線之記憶體單元。其並不需要任何特定定向或線性關係，而是替代地係指記憶體單元與資料線之間的邏輯關係。一列記憶體單元可(但不必)包含通常連接至一存取線之所有記憶體單元。一列記憶體單元可包含通常連接至一存取線之每隔一個記憶體單元。舉例而言，通常連接至一存取線且選擇性地連接至偶數資料線之記憶體單元可係一列記憶體單元，而通常連接至彼存取線且選擇性地連接至奇數資料線之記憶體單元可係另一列記憶體單元。通常連接至一存取線之記憶體單元之其他群組亦可定義一列記憶體單元。對於某些記憶體裝置，可認為通常連接至一給定存取線之所有記憶體單元係一實體列，而可認為在一單個讀取操作期間讀取或在一單個程式化操作期間經程式化的實體列之彼等部分(例如，偶數或奇數記憶體單元)係一邏輯列(有時稱為一頁)。 某些記憶體裝置可包含(例如)通常稱為三維記憶體陣列之堆疊式記憶體陣列。舉例而言，一堆疊式記憶體陣列可包含(例如)在一源極與一資料線之間串聯連接之複數個垂直記憶體單元串(例如，NAND串)。術語垂直可定義為(舉例而言)垂直於一基底結構(諸如一積體電路晶粒之一表面)之一方向。應認識到術語垂直考慮到由於常規製造及/或裝配變化而自「恰好」垂直之變化，且應認識到熟習此項技術者將知道由術語垂直所意指之內容。 在某些實例中，一垂直記憶體單元串可毗鄰於(例如)可稱為一垂直柱之一垂直半導體(例如，在該垂直半導體上)。舉例而言，垂直串中之記憶體單元之啟動可在毗鄰於彼等記憶體單元之柱中形成一導電通道區域。複數個存取線中之各別者可分別連接至垂直串中之記憶體單元中之各別者。存取線中之每一者通常可連接至複數個垂直串中之每一者中之一記憶體單元，其中複數個垂直串中之該等垂直串可分別毗鄰於柱(舉例而言)。亦即，沿著一存取線可存在複數個柱及複數個記憶體單元。 一存取線可連接至可產生待供應至通常連接至該存取線之記憶體單元之一程式化電壓之電壓產生電路(諸如一電荷泵)。然而，(例如)由於電壓產生電路與存取線之間的電阻性及/或電容性效應所致之電壓延遲(例如，其可稱為一RC延遲)可導致存取線處比由電壓產生電路所產生低之一程式化電壓。沿著存取線可存在(例如)由於存取線之RC及/或柱之電阻及/或電容所致之額外電壓延遲，該額外電壓延遲可導致沿著存取線之程式化電壓之一降低(舉例而言)。
在以下詳細說明中，參考形成本文之一部分且其中以圖解說明之方式展示特定實例之隨附圖式。在圖式中，貫穿數個視圖相似數字可闡述實質上類似之組件。可利用其他實例，且可在不背離本發明之範疇之情況下做出結構、邏輯及電改變。因此，以下詳細說明不應視為具有一限制意義。 圖1係圖解說明根據背景技術之諸如一個三維記憶體陣列之一堆疊式記憶體陣列100之一實例的一示意圖。舉例而言，記憶體陣列100可包含複數個資料線110 (例如，位元線)。複數個選擇電晶體115-1至115-M (例如，汲極選擇電晶體)可連接至複數個資料線110中之每一者。串聯連接記憶體單元120-1至120-L (諸如非揮發性記憶體單元)之串118-1至118-M (例如，NAND串)中之各別者可分別連接至選擇電晶體115-1至115-M (連接至複數個資料線110中之每一者)中之各別者。舉例而言，串118-1至118-M中之各別者可藉由選擇電晶體115-1至115-M中之各別者而分別選擇性地電連接至每一資料線110。舉例而言，串118-1至118-M中之每一者可係(例如)毗鄰於諸如一垂直半導體柱之一垂直半導體(例如，在該垂直半導體上)之具有記憶體單元120-1至120-L之一垂直堆疊的一垂直串。 選擇電晶體125-1至125-M (諸如源極選擇電晶體)中之各別者可分別連接至串118-1至118-M (可選擇性地電連接至複數個資料線110中之每一者)中之各別者。可分別連接至串118-1至118-M (可選擇性地電連接至複數個資料線110中之每一者)中之各別者之選擇電晶體125-1至125-M通常可連接至一共同源極130且通常可藉由其各別控制閘極而連接至一共同選擇線135 (諸如一共同源極選擇線)。 串118-1至118-M (可選擇性地電連接至複數個資料線110中之每一者)中之每一者中之記憶體單元120-1至120-L中之各別者之控制閘極可分別連接至共同存取線140-1至140-L中之各別者。連接複數個資料線110中之每一者之選擇電晶體115-1至連接複數個資料線110中之每一者之選擇電晶體115-M可分別連接至選擇線145-1至145-M (諸如汲極選擇線)中之各別者。舉例而言，連接複數個資料線110中之每一者之選擇電晶體115-1之控制閘極通常可連接至選擇線145-1；連接複數個資料線110中之每一者之選擇電晶體115-2之控制閘極通常可連接至選擇線145-2；…且連接複數個資料線110中之每一者之選擇電晶體115-M之控制閘極通常可連接至選擇線145-M。 選擇線145-1至145-M中之各別者上之信號分別控制(例如，啟動及撤銷啟動)連接複數個資料線110中之每一者之選擇電晶體115-1至連接複數個資料線110中之每一者之選擇電晶體115-M。舉例而言，在感測及/或程式化操作期間，可一次一個地啟動選擇電晶體115-1至115-M。應注意，啟動選擇電晶體115-1至115-M中之一給定者可將串118-1至118-M中之一各別者選擇性地電連接至複數個資料線110中之一各別者(舉例而言)。 圖2係圖解說明根據背景技術之毗鄰於諸如一垂直半導體柱210之一垂直半導體(例如，在該垂直半導體上)的串聯連接記憶體單元120-1至120-L之一串之一實例之一剖面立面圖。舉例而言，串聯連接記憶體單元120-1至120-L之串所毗鄰之柱210可係一堆疊式記憶體陣列(諸如圖1中之堆疊式記憶體陣列100)之一部分。如此，串聯連接記憶體單元120-1至120-L之串可係圖1中之串118-1至118-M中之任一者(舉例而言)。共同或類似編號用於圖1及圖2中之類似(例如，相同)組件。 記憶體單元120-1至120-L中之每一者可包含(例如)可係存取線140-1至140-L之一部分或連接至存取線140-1至140-L中之一各別者之一控制閘極。舉例而言，在圖2中，存取線140-1至140-L可分別包含記憶體單元120-1至120-L之控制閘極，使得記憶體單元120-1至120-L之控制閘極可分別由存取線140-1至140-L表示。 記憶體單元120-1至120-L中之每一者可包含一電荷儲存結構214 (諸如(例如)位於柱210與存取線140-1至140-L中之一各別存取線之相交點處之一電荷陷阱或一浮動閘極)。記憶體單元120-1至120-L中之每一者可包含可位於存取線140-1至140-L中之一各別存取線與一各別電荷儲存結構214之間的一介電質218 (諸如一阻擋介電質)。舉例而言，記憶體單元120-i之一介電質218可位於存取線140-i與記憶體單元120-i之電荷儲存結構214之間。記憶體單元120-1至120-L中之每一者可包含可位於一各別電荷儲存結構214與柱210之間的一介電質223 (諸如一穿隧介電質)。舉例而言，記憶體單元120-i之一介電質223可位於記憶體單元120-i之電荷儲存結構214與柱210之間。介電質218、電荷儲存結構214、介電質223、存取線140-1至140-L中之一各別存取線(諸如存取線140-i)及因此記憶體單元120-1至120-L中之一各別記憶體單元(諸如記憶體單元120-i)可完全包覆柱210 (舉例而言)，且可位於各別存取線與柱210之相交點處。 一選擇線135 (諸如一源極選擇線)可位於在一最下部存取線(諸如存取線140-1)及因此一最下部記憶體單元(諸如記憶體單元120-1)下方之一垂直層(vertical level)處。舉例而言，選擇線135可位於存取線140-1與源極130之間，該源極可位於選擇線135下方之一垂直層處且可與柱210之一端(例如，一下部端)接觸(例如，直接實體接觸)。 一選擇電晶體125 (諸如一源極選擇電晶體)可位於選擇線135與柱210之一相交點處且可連接至源極130 (例如，透過柱210)。選擇電晶體125可包含連接至選擇線135或係選擇線135之一部分之一控制閘極。舉例而言，在圖2中，選擇電晶體125之控制閘極可包含於選擇線135中。選擇電晶體125之一介電質229 (諸如一閘極介電質)可位於選擇線135與柱210之間(舉例而言)。選擇線135及介電質229以及因此選擇電晶體125可完全包覆柱210 (舉例而言)。 一選擇線145 (諸如一汲極選擇線)可位於可在最上部記憶體單元(諸如記憶體單元120-L)及最上部存取線(諸如存取線140-L)上方之一垂直層處。舉例而言，選擇線145可位於存取線140-L與一資料線110之間，該資料線可位於選擇線145上方之一垂直層處。 一選擇電晶體115 (諸如一汲極選擇電晶體)可位於選擇線145與柱210之一相交點處。選擇電晶體115可包含連接至選擇線145或係選擇線145之一部分之一控制閘極。舉例而言，在圖2中，選擇電晶體115之控制閘極可包含於選擇線145中。選擇電晶體115之一介電質235 (諸如一閘極介電質)可位於選擇線145與柱210之間。選擇線145及介電質235以及因此選擇電晶體115可完全包覆柱210 (舉例而言)。資料線110可連接至一觸點238 (舉例而言) (例如，藉由與該觸點直接實體接觸)，該觸點可連接至柱210之一端(例如，一上部端) (例如，藉由與該端直接實體接觸)且因此連接至選擇電晶體115。亦即，舉例而言，資料線110可連接至選擇電晶體115。 串聯連接記憶體單元120-1至120-L之串之一端可串聯連接至選擇電晶體125，且串聯連接記憶體單元120-1至120-L之串之一相對端可串聯連接至選擇電晶體115。選擇電晶體115可經組態以將串聯連接記憶體單元120-1至120-L之串選擇性地電連接至資料線110，且選擇電晶體125可經組態以將串聯連接記憶體單元120-1至120-L之串選擇性地電連接至源極130。 存取線140-1至140-L可係電隔離的且彼此分離(舉例而言)。亦即，舉例而言，一介電質240可位於存取線140-1至140-L中之毗鄰者之間。一介電質242可位於存取線140-1與選擇線135之間；一介電質244可位於存取線140-L與選擇線145之間；一介電質246可位於選擇線135與源極130之間；且一介電質248可位於選擇線145與資料線110之間。 圖3係根據背景技術之毗鄰於一垂直半導體柱210 (例如，在該垂直半導體柱上)之串聯連接記憶體單元120-1至120-L之一垂直串118之一實例之一示意圖。共同編號用於圖2及圖3中之類似(例如，相同)組件。 在某些實例中，記憶體單元120-1至120-(i-1)可處於一經程式化狀態中。舉例而言，記憶體單元120-1至120-(i-1)可各自已自一初始狀態(例如，諸如一經抹除狀態或在一修復操作之後之一狀態之一最低狀態)經程式化至一最終狀態。舉例而言，記憶體單元120-1至120-(i-1)中之每一者可具有大於一初始臨限電壓(諸如一抹除臨限電壓或在已執行一抹除操作之後已執行一修復操作之後之一臨限電壓) (例如，已自該初始臨限電壓移位)之一臨限電壓。亦即，舉例而言，在結合圖4至圖6之隨後論述期間，記憶體單元120-1至120-(i-1)中之每一者可係經程式化的。 在某些實例中，記憶體單元120-i至120-L可係未經程式化的。舉例而言，記憶體單元120-i至120-L可各自處於一初始狀態(例如，諸如一經抹除狀態或在一修復操作之後之一狀態之一最低狀態)中。舉例而言，記憶體單元120-i至120-L中之每一者可處於一初始臨限電壓(諸如一抹除臨限電壓或在已執行一抹除操作之後已執行一修復操作之後之一電壓)。亦即，舉例而言，在結合圖4至圖6之隨後論述期間，記憶體單元120-i至120-L中之每一者可係未經程式化的。分別經連接至記憶體單元120-1至120-(i-1)及120-(i+1)至120-L之控制閘極的存取線140-1至140-(i-1)及140-(i+1)至140-L可係未選定存取線140-1至140-(i-1)及140-(i+1)至140-L。舉例而言，一未經程式化記憶體單元可係處於一最低狀態(諸如一經抹除狀態或在一修復操作之後之一狀態)中之一記憶體單元。一經程式化記憶體單元可係處於高於最低狀態之經程式化狀態中之一記憶體單元。 記憶體單元120-(i+1)至120-L可指代位於串118中之記憶體單元120-i之一資料線側(例如，資料線110)上。亦即，舉例而言，可指代位於記憶體單元120-i之資料線側上的記憶體單元120-(i+1)至120-L可位於記憶體單元120-i與選擇電晶體115及因此資料線110之間。記憶體單元120-(i+2)至120-L可指代位於串118中之記憶體單元120-(i+1)之一資料線側上。亦即，舉例而言，可指代位於記憶體單元120-(i+1)之資料線側上的記憶體單元120-(i+2)至120-L可位於記憶體單元120-(i+1)與選擇電晶體115及因此資料線110之間。記憶體單元120-1至120-(i-1)可指代位於串118中之記憶體單元120-i之一源極側(例如，源極130)上。亦即，舉例而言，可指代位於記憶體單元120-i之源極側上的記憶體單元120-1至120-(i-1)可位於記憶體單元120-i與選擇電晶體125及因此源極130之間。記憶體單元120-1至120-(i-2)可指代位於串118中之記憶體單元120-(i-1)之一源極側上。亦即，舉例而言，可指代位於記憶體單元120-(i-1)之源極側上的記憶體單元120-1至120-(i-2)可位於記憶體單元120-(i-1)與選擇電晶體125及因此源極130之間。 記憶體單元120-i之控制閘極可經連接至存取線140-i。存取線140-i可係可進一步經連接至一目標記憶體單元之一控制閘極之一選定存取線140-i，該目標記憶體單元可被定為程式化之目標，且可係毗鄰於另一垂直柱210 (例如，在該另一垂直柱上)之串聯連接記憶體單元之另一垂直串的一部分。未選定存取線140-1至140-(i-1)及140-(i+1)至140-L可經連接至包含目標記憶體單元之串中之未被定為程式化之目標之其他記憶體單元的控制閘極。當目標記憶體單元正被程式化時，記憶體單元120-i可係可被抑制進行程式化之一經抑制記憶體單元120-i。 圖3中之串118之一端可經串聯連接至一選擇電晶體125 (諸如一源極選擇電晶體)，該選擇電晶體可經連接至源極130。選擇電晶體125之一控制閘極可經連接至選擇線135。串118之一相對端可經串聯連接至一選擇電晶體115 (諸如一汲極選擇電晶體)，該選擇電晶體可經連接至資料線110。選擇電晶體115之一控制閘極可經連接至選擇線145。 存取線140-1至140-L中之每一者可經連接至可產生待供應至通常連接至存取線140-1至140-L中之每一者之記憶體單元之一程式化電壓的電壓產生電路(諸如一電荷泵)。舉例而言，電荷泵可係透過一路徑連接至存取線140-1至140-L中之一給定(例如，一選定)存取線140-i的始端，該路徑可包含經連接至佈線電路之一核心驅動器，該佈線電路經連接至一個串驅動器，該串驅動器經連接至存取線140-i (舉例而言)。舉例而言，該路徑可將由電荷泵產生之程式化電壓引導至存取線140-i之始端。 該路徑可能由於電阻性及/或電容性效應而導致一電壓延遲(通常稱為一RC延遲)，此導致在存取線140-i之始端處及因此在毗鄰於一柱(諸如一柱210) (毗鄰於存取線140-i之始端)之一記憶體單元處之比由電荷泵所產生低之一程式化電壓。在存取線140-i之始端與存取線140-i之末端之間可存在額外RC延遲(例如，由電荷泵產生之程式化電壓之降低)，此乃由於(例如)在存取線140-i之始端與該存取線之末端之間沿著該存取線之長度的該存取線之電阻性及/或電容性效應及/或各柱(諸如複數個柱210)之電阻性及/或電容性效應而造成。因此，在存取線140-i之末端處及因此在毗鄰於一柱(毗鄰於存取線140-i之末端)之一記憶體單元處之程式化電壓可小於在存取線140-i之始端處及因此在毗鄰於柱(毗鄰於存取線之始端)之記憶體單元處之程式化電壓。 在某些實例中，為將一程式化電壓提供至毗鄰於一柱(毗鄰於存取線140-i之末端)之記憶體單元，可將在電荷泵處產生之已相對高程式化電壓(例如，約19伏特至約27伏特)增加(例如)約5伏特以補償RC延遲。然而，電荷泵與存取線140-i之始端之間的路徑中之裝置可不能夠處理此大程式化電壓。此外，利用一電荷泵產生此高程式化電壓可係不合意的。產生此高程式化電壓可係一電力密集任務。 圖4呈現一程式化抑制操作(例如，作為一程式化操作之一部分)之一實例之時序圖之實例，當連接至存取線140-i之目標記憶體單元正被程式化時，該程式化抑制操作抑制記憶體單元120-i。在圖4中之抑制操作期間，可將一資料線抑制電壓Vinh (例如，諸如2伏特之Vcc)施加至圖3中之資料線110。在圖4中之抑制操作期間，可將一電壓(例如，零(0)伏特)施加至選擇線135，且因此施加至圖3中之選擇電晶體125之控制閘極(舉例而言)，使得在抑制操作期間選擇電晶體125可被撤銷啟動(例如，不導電)，且在抑制操作期間串118及柱210可與源極130斷開電連接。 可將一電壓410施加至選擇線145，且因此施加至選擇電晶體115之控制閘極。可將一電壓415施加至選定存取線140-i，且因此施加至未經程式化記憶體單元120-i之控制閘極。可將一電壓420施加至未選定存取線140-1至140-(i-1)中之每一者(且因此施加至經程式化記憶體單元120-1至120-(i-1)中之每一者之控制閘極，)且施加至未選定存取線140-(i+1)至140-L (且因此施加至未經程式化記憶體單元120-(i+1)至120-L之控制閘極)。電壓425係柱210之對應於記憶體單元120-i (例如，在該記憶體單元下)之一部分中之一通道310 (圖3)之一電壓。電壓430係柱210之對應於記憶體單元120-1至120-(i-1) (例如，在該等記憶體單元下)之一部分中之一通道315之一電壓。電壓435係柱210之對應於記憶體單元120-(i+1)至120-L (例如，在該等記憶體單元下)之一部分中之一通道320 (圖3)之一電壓。 程式化操作及因此抑制操作可藉由將施加至選擇線145之電壓410自一較低撤銷啟動電壓Vdeactlow (諸如零(0)伏特(例如，接地))增加至一較高撤銷啟動電壓Vdeacthigh (可實質上等於(例如，等於)施加至資料線110之資料線抑制電壓Vinh)而開始。舉例而言，撤銷啟動電壓Vdeactlow可致使選擇電晶體115撤銷啟動，使得資料線110與串118及柱210斷開電連接，且撤銷啟動電壓Vdeacthigh亦可致使選擇電晶體115撤銷啟動，使得資料線110與串118及柱210斷開電連接。 應注意，可將一非抑制電壓(例如，零(0)伏特)施加至對應於包含連接至選定存取線140-i之目標記憶體單元之一串之一資料線。在程式化操作期間當記憶體單元120-i被抑制時，可將彼資料線電連接至包含目標記憶體單元之串及柱，使得可將非抑制電壓施加至包含目標記憶體單元之串及柱，且因此施加至目標記憶體單元。在某些實例中，電壓Vdeacthigh可足以致使連接於資料線與包含目標記憶體單元之串之間的一選擇電晶體啟動，以將該資料線電連接至包含目標記憶體單元之該串。 可將施加至選定存取線140-i之電壓415自一電壓Vlow (例如，0伏特)增加至一中間電壓Vint，例如，同時將電壓410自撤銷啟動電壓Vdeactlow增加至撤銷啟動電壓Vdeacthigh，使得在施加至選定存取線140-i之電壓415處於電壓Vint時，施加至選擇線145之電壓410處於電壓Vdeacthigh。在某些實例中，中間電壓Vint可等於(例如)待施加至選定存取線140-i以用於程式化連接至存取線140-i之目標記憶體單元之一程式化電壓Vpgm與一電壓之間的差，該電壓係可將施加至未選定存取線140-1至140-(i-1)及140-(i+1)至140-L之電壓420自電壓Vlow增加以達到一程式化通過電壓Vpass之所增加量。舉例而言，Vint可係Vpgm – (Vpass – Vlow)，例如，其中當Vlow可係零伏特時，Vint可係Vpgm – Vpass。舉例而言，程式化電壓Vpgm可足以改變(例如，移位)耦合至選定存取線140-i之目標記憶體單元之臨限電壓。 如本文中所使用，多個動作同時執行將意指在一各別時間週期內執行此等動作中之每一者，且此等各別時間週期中之每一者與其餘各別時間週期中之每一者部分地或全部地重疊。換言之，在至少某個時間週期內同時執行彼等動作。 電壓Vlow及電壓Vint可足以啟動(例如，接通)連接至選定存取線140-i之未經程式化記憶體單元120-i (舉例而言)。在將施加至選定存取線140-i之電壓415自電壓Vlow增加至電壓Vint時及在電壓415處於電壓Vint時，施加至未選定存取線140-1至140-(i-1)及140-(i+1)至140-L之電壓420可保持處於電壓Vlow。電壓Vlow (舉例而言)可足以啟動分別連接至存取線140-(i+1)至140-L之未經程式化記憶體單元120-(i+1)至120-L，但不足以啟動分別連接至存取線140-1至140-(i-1)之經程式化記憶體單元120-1至120-(i-1)。 當記憶體單元120-i被啟動時，柱210之對應於記憶體單元120-i之部分中之通道310可導電，且當記憶體單元120-(i+1)至120-L被啟動時，柱210之對應於記憶體單元120-(i+1)至120-L之部分中之通道320可導電。如此，舉例而言，通道320可與通道310連通且可與選定存取線140-i連通。舉例而言，柱210之對應於通道320之部分之電容可連接至通道310且可連接至選定存取線140-i。此外，選定存取線140-i與通道310之間透過記憶體單元120-i之耦合比率可相對小。 柱210之對應於通道320之部分之電容連接至通道310及選定存取線140-i與通道310之間的相對小耦合比率(舉例而言)可用於致使回應於將施加至選定存取線140-i之電壓415自電壓Vlow增加至電壓Vint而可發生的通道310之電壓425之任何增加可忽略不計。亦即，舉例而言，回應於將施加至選定存取線140-i之電壓415自電壓Vlow增加至電壓Vint，通道310之電壓425可實質上保持處於電壓Vlow。 隨著選擇電晶體115與連接一選定存取線之一未經程式化記憶體單元之間的未經程式化記憶體單元之數目減小(例如，隨著通道320之大小減小)，連接至該未經程式化記憶體單元(連接該選定存取線)之電容可減小。此可用於致使回應於增加連接至未經程式化記憶體單元(連接至選定存取線)之存取線上之電壓，對應於彼未經程式化記憶體單元之通道上之電壓之一較大改變。 在某些實例中，(例如)與將電壓415自電壓Vlow增加至電壓Vint同時，可將施加至選擇線145之電壓410自撤銷啟動電壓Vdeactlow增加至一電壓Vact (例如，4伏特)，電壓Vact可足以啟動選擇電晶體115 (例如，以致使選擇電晶體115導電)，因此致使(舉例而言)選擇電晶體115將資料線110 (及因此電壓Vinh)電連接至串118 (且因此電連接至柱210)。亦即，在電壓415處於電壓Vint時，施加至選擇線145之電壓410可處於電壓Vact，使得在電壓415處於電壓Vint時，選擇電晶體115可被啟動，且因此電壓Vinh可施加至串118及柱210。 當施加至選定存取線140-i之電壓415處於電壓Vint時，隨後可將施加至選擇線145之電壓410自電壓Vact減小至電壓Vdeacthigh，且因此選擇電晶體115隨後可被撤銷啟動且電壓Vinh隨後可與串118及柱210斷開電連接。此可致使電壓Vinh保持於串118及柱210上(舉例而言)。 在施加至選定存取線140-i之電壓415處於電壓Vint之後(例如，達一特定時間)，可將施加至未選定存取線140-1至140-(i-1)及140-(i+1)至140-L中之每一者之電壓420自電壓Vlow增加至電壓Vpass，例如，同時將施加至選定存取線140-i之電壓415自電壓Vint增加至程式化電壓Vpgm。舉例而言，電壓415自電壓Vint至電壓Vpgm之增加可實質上等於(例如，等於)電壓420自電壓Vlow至電壓Vpass之增加。舉例而言，電壓Vpgm與電壓Vint之間的電壓差可實質上等於(例如，等於)電壓Vpass與電壓Vlow之間的電壓差。 未選定存取線140-1至140-(i-1)可與選定存取線140-i連通(例如，透過一電容性耦合)。分別連接至存取線140-(i+1)至140-L之未經程式化記憶體單元120-(i+1)至120-L可被啟動，且因此對應於未經程式化記憶體單元120-(i+1)至120-L之通道320可導電且透過導電通道310與未經程式化記憶體單元120-i連通(例如，電連接至該等未經程式化記憶體單元)，且因此與選定存取線140-i連通(例如，電連接至該選定存取線)。另外，未選定存取線140-(i+1)至140-L可與選定存取線140-i連通(例如，透過一電容性耦合)。如此，舉例而言，在將施加至未選定存取線140-1至140-(i-1)及140-(i+1)至140-L之電壓420增加至Vpass時，電壓420可耦合至選定存取線140-i。 舉例而言，在將施加至選定存取線140-i之電壓415自電壓Vlow增加至電壓Vint之後，將施加至未選定存取線140-1至140-(i-1)及140-(i+1)至140-L之電壓420自電壓Vlow增加至電壓Vpass可促進或輔助電壓415自電壓Vint增加至程式化電壓Vpgm。此外，此可藉由降低電容性效應而促進連接至選定存取線140-i之電荷泵之電力需要之一降低。 回應於將電壓420自Vlow增加至Vpass，分別為通道315及320之電壓之電壓430及435可自Vlow增加至Vpass (舉例而言)。回應於將電壓420自Vlow增加至Vpass，通道310之電壓425可自回應於將電壓415自Vlow增加至Vint而可產生之一電壓(例如，取決於記憶體單元120-i在串118中所處之位置)增加至Vpass (舉例而言)。舉例而言，回應於將電壓420自Vlow增加至Vpass，通道310之電壓425可自實質上Vlow增加至Vpass。 圖5呈現一程式化抑制操作(例如，作為一程式化操作之一部分)之另一實例之時序圖，當連接至存取線140-i之目標記憶體單元正被程式化時，該程式化抑制操作抑制記憶體單元120-i。共同編號在圖4及圖5中用於表示圖4及圖5所共有且可如上文結合圖4所闡述之電壓。 在圖5中之抑制操作期間，可將電壓Vinh施加至圖3中之資料線110。在圖5中之抑制操作期間，可將一電壓(例如，零伏特)施加至圖3中之選擇線135，使得在抑制操作期間選擇電晶體125被撤銷啟動，且在抑制操作期間串118與源極130斷開電連接。施加至選擇線145之電壓410可如上文結合圖4所闡述。如上文結合圖4所闡述，在圖5之實例中，可將電壓415施加至選定存取線140-i。分別為通道310、315及320之電壓之電壓425、430及435可如上文結合圖4所闡述。 如上文結合圖4針對未選定存取線140-1至140-(i-1)及140-(i+1)至140-L所闡述，可將電壓420施加至未選定存取線140-(i+1)至140-L及未選定存取線140-1至140-(i-2)。然而，在圖5之實例中，可代替電壓420而將一電壓520施加至未選定存取線140-(i-1)及因此經程式化記憶體單元120-(i-1)之控制閘極，如圖4之實例中所進行。應注意，未選定存取線140-(i-1)緊密毗鄰於選定存取線140-i且連接至緊密毗鄰於連接至選定存取線140-i之未經程式化記憶體單元120-i之經程式化記憶體單元120-(i-1)。亦即，舉例而言，經程式化記憶體單元120-(i-1)可係距離連接至選定存取線140-i之未經程式化記憶體單元120-i最近之經程式化記憶體單元。 可將施加至未選定存取線140-(i-1)之電壓520自電壓Vlow增加至一電壓Vlowhigh，同時將施加至選定存取線140-i之電壓415自電壓Vlow增加至電壓Vint且同時將施加至選擇線145之電壓410自電壓Vdeactlow增加至電壓Vdeacthigh或電壓Vact，並且使施加至未選定存取線140-1至140-(i-2)及140-(i+1)至140-L之電壓420保持處於電壓Vlow。因此，舉例而言，施加至未選定存取線140-(i-1)之電壓520可處於電壓Vlowhigh，同時電壓415處於電壓Vint，同時電壓410處於電壓Vdeacthigh或電壓Vact，且同時施加至未選定存取線140-(i+1)至140-L及140-1至140-(i-2)之電壓420係(例如，保持)處於電壓Vlow。 與將施加至選定存取線140-i且因此施加至未經程式化記憶體單元120-i之電壓415自電壓Vlow增加至電壓Vint同時，將施加至未選定存取線140-(i-1)且因此施加至經程式化記憶體單元120-(i-1)之電壓520自電壓Vlow增加至一電壓Vlowhigh可導致施加至未經程式化記憶體單元120-i與經程式化記憶體單元120-(i-1)之電壓之間的一電壓差異(Vint – Vlowhigh)，該電壓差異與圖4之實例中之施加至未經程式化記憶體單元120-i與經程式化記憶體單元120-(i-1)之電壓之間的電壓差異(Vint – Vlow)相比係降低的。由於施加至未經程式化記憶體單元120-i與經程式化記憶體單元120-(i-1)之電壓之間的電壓差異，此可促進對經程式化記憶體單元120-(i-1)之程式化干擾之一降低。 在某些實例中，將施加至選擇線145之電壓410自電壓Vdeactlow增加至電壓Vact啟動選擇電晶體115，使得資料線110上之電壓Vinh電連接至串118及因此柱210。然後，可減小電壓410，同時使電壓520處於電壓Vlowhigh且同時使電壓415處於電壓Vint (舉例而言)，使得資料線110上之電壓Vinh保持於柱210上。 在一特定時間之後，舉例而言，可將電壓420自電壓Vlow增加至電壓Vpass，同時將電壓520自電壓Vlowhigh增加至電壓Vpass，且同時將電壓415自電壓Vint增加至電壓Vpgm。 圖6呈現一程式化抑制操作(例如，作為一程式化操作之一部分)之另一實例之時序圖，當連接至存取線140-i之目標記憶體單元正被程式化時，該程式化抑制操作抑制記憶體單元120-i。共同編號在圖4及圖6中用於表示圖4及圖6所共有且可如上文結合圖4所闡述之電壓。 在圖6中之抑制操作期間，可將電壓Vinh施加至圖3中之資料線110。在圖6中之抑制操作期間，可將一電壓(例如，零伏特)施加至圖3中之選擇線135，使得在抑制操作期間選擇電晶體125被撤銷啟動，且在抑制操作期間串118與源極130斷開電連接。在圖6之實例中，可將電壓415施加至選定存取線140-i (例如，如上文結合圖4所闡述)。 在圖6之實例中，可將電壓420施加至未選定存取線140-1至140-(i-1)及未選定存取線140-(i+1) (例如，如上文結合圖4針對未選定存取線140-1至140-(i-1)及未選定存取線140-(i+1)所闡述)。 選定存取線140-i可緊密(例如，連續)毗鄰於未選定存取線140-(i-1)。可連接至選定存取線140-i之未經程式化記憶體單元120-i可緊密(例如，連續)毗鄰於可連接至未選定存取線140-(i-1)之經程式化記憶體單元120-(i-1)。未選定存取線140-(i+1)可緊密(例如，連續)毗鄰於選定存取線140-i。未選定存取線140-(i+1)可連接至可緊密(例如，連續)毗鄰於未經程式化記憶體單元120-i之未經程式化記憶體單元120-(i+1)。舉例而言，選定存取線140-i可位於未選定存取線140-(i-1)與140-(i+1)之間，且未經程式化記憶體單元120-i可位於經程式化記憶體單元120-(i-1)與未經程式化記憶體單元120-(i+1)之間。 在某些實例中，可將一電壓610施加至選擇線145且因此施加至選擇電晶體115之控制閘極。另一選擇係，舉例而言，可將一電壓615施加至選擇線145且因此施加至選擇電晶體115之控制閘極。可將一電壓620施加至未選定存取線140-(i+2)至140-L及因此未經程式化記憶體單元120-(i+2)至120-L之控制閘極。電壓625係柱210之對應於記憶體單元120-i (例如，在該記憶體單元下)之部分中之通道310 (圖3)之一電壓。電壓630係柱210之對應於記憶體單元120-1至120-(i-1) (例如，在該等記憶體單元下)之部分中之通道315之一電壓。電壓635係柱210之對應於記憶體單元120-(i+1)至120-L (例如，在該等記憶體單元下)之部分中之通道320 (圖3)之一電壓。 在某些實例中，可將經施加至選擇線145之電壓610自電壓Vdeactlow增加至電壓Vdeacthigh。應注意，電壓Vdeacthigh可等於資料線110上之電壓Vinh，且電壓Vdeacthigh可不啟動選擇電晶體115。可將經施加至未選定存取線140-(i+2)至140-L之電壓620自電壓Vlow增加至一電壓V1，同時將經施加至選定存取線140-i之電壓415自電壓Vlow增加至電壓Vint，且同時將電壓610自電壓Vdeactlow增加至電壓Vdeacthigh，並且使經施加至未選定存取線140-1至140-(i-1)及140-(i+1)之電壓420保持處於電壓Vlow。 電壓V1可實質上等於(例如，等於)一電壓Vterase (例如，3V)，電壓Vterase可實質上等於(例如，等於) (例如)具有最低抹除臨限電壓之一經抹除記憶體單元之一抹除臨限電壓的量值。舉例而言，經抹除記憶體單元之一樣本的抹除臨限電壓可經判定以判定電壓V1可實質上等於(例如，等於)的抹除電壓。在某些實例中，經抹除記憶體單元之樣本可係一或多個記憶體單元區塊(諸如一或多個抹除區塊)中之記憶體單元。 舉例而言，可(例如)在一記憶體裝置(例如，下文結合圖7所論述之記憶體裝置700)之製作階段處(諸如在記憶體裝置經釋放以用於生產及/或銷售之前)執行測試運行及/或模擬以判定(例如)來自樣本之電壓Vterase。另一選擇係，舉例而言，一記憶體控制器(例如，下文結合圖7所論述之控制器730)可經組態以判定(例如)來自樣本之電壓Vterase (例如，在使用者操作(諸如客戶操作)期間，例如，在記憶體裝置已被銷售之後)。 應注意，抹除臨限電壓可係負的(舉例而言)。將電壓V1施加至未選定存取線140-(i+2)至140-L，同時將電壓Vint施加至選定存取線140-i且同時將電壓Vlow施加至存取線140-1至140-(i-1)及140-(i+1)可撤銷啟動(例如，關斷)經連接至未選定存取線140-(i+1)之未經程式化記憶體單元120-(i+1)。分別經連接至存取線140-1至140-(i-1)之經程式化記憶體單元120-1至120-(i-1)可保持撤銷啟動，且經連接至選定存取線140-i之未經程式化記憶體單元120-i及分別經連接至未選定存取線140-(i+2)至140-L之未經程式化記憶體單元120-(i+2)至120-L可保持啟動。 如此，藉由經撤銷啟動之未經程式化記憶體單元120-(i+1)，經啟動之未經程式化記憶體單元120-i可與經啟動之未經程式化記憶體單元120-(i+2)至120-L電隔離。舉例而言，應注意經啟動之未經程式化記憶體單元120-i可與經撤銷啟動之經程式化記憶體單元120-1至120-(i-1)電隔離，此乃因經程式化記憶體單元120-1至120-(i-1)被撤銷啟動。舉例而言，對應於經啟動之未經程式化記憶體單元120-i (例如，在該記憶體單元下)之通道310及通道320之分別對應於經啟動之未經程式化記憶體單元120-(i+2)至120-L (例如，分別在該等記憶體單元下)的部分可係導電的；通道320之對應於經撤銷啟動之未經程式化記憶體單元120-(i+1) (例如，在該記憶體單元下)的部分可變得不導電；且對應於記憶體單元120-1至120-(i-1) (例如，在該等記憶體單元下)的通道315可不導電。 當經啟動之未經程式化記憶體單元120-i被電隔離時，回應於將經施加至選定存取線140-i之電壓415自電壓Vlow增加至電壓Vint，對應於記憶體單元120-i之導電通道310之電壓625可自電壓Vlow增加至電壓Vint。當未經程式化記憶體單元120-(i+1)被撤銷啟動且未經程式化記憶體單元120-(i+2)至120-L被啟動時，回應於將經施加至未選定存取線140-(i+2)至140-L之電壓620自電壓Vlow增加至一電壓V1，通道320之對應於未經程式化記憶體單元120-(i+1)之不導電部分及通道320之對應於未經程式化記憶體單元120-(i+2)至120-L之導電部分的電壓630可自電壓Vlow增加至一電壓V- (例如，電壓Vterase)。舉例而言，應注意，當電壓630增加至V-且電壓625增加至Vint時，對應於經撤銷啟動之經程式化記憶體單元120-1至120-(i-1)之不導電通道315可保持處於電壓Vlow。 在某些實例中，當未選定存取線140-1至140-L處於Vlow時，於將施加至未選定存取線140-(i+2)至140-L之電壓620自電壓Vlow增加至電壓V1同時將施加至選定存取線140-i之電壓415自電壓Vlow增加至電壓Vint之前，可將施加至選擇線145之電壓615自電壓Vdeactlow增加至可足以啟動選擇電晶體115之電壓Vact，因此致使(舉例而言)選擇電晶體115將資料線110 (及因此電壓Vinh)電連接至串118 (且因此電連接至柱210)。當未選定存取線140-1至140-L處於Vlow時，在將施加至未選定存取線140-(i+2)至140-L之電壓620自電壓Vlow增加至電壓V1同時將施加至選定存取線140-i之電壓415自電壓Vlow增加至電壓Vint之前，隨後可將施加至選擇線145之電壓615自電壓Vact減小至電壓Vdeacthigh，且因此選擇電晶體115隨後可被撤銷啟動，且電壓Vinh隨後可與串118及柱210斷開電連接。此可致使當未選定存取線140-1至140-L處於Vlow時，在將施加至未選定存取線140-(i+2)至140-L之電壓620自電壓Vlow增加至電壓V1同時將施加至選定存取線140-i之電壓415自電壓Vlow增加至電壓Vint之前，電壓Vinh保持於串118及柱210上(舉例而言)，使得柱210處於電壓Vinh。 舉例而言，在柱210處於電壓Vinh之情況下，可將電壓V1設定為實質上等於(例如，等於) Vterase – Vinh。在柱210處於電壓Vinh之後，可將施加至未選定存取線140-(i+2)至140-L之電壓620自電壓Vlow增加至電壓V1 (例如，實質上等於(例如，等於) Vterase – Vinh)，同時將施加至選定存取線140-i之電壓415自電壓Vlow增加至電壓Vint，並且使施加至未選定存取線140-1至140-(i-1)及140-(i+1)之電壓420保持處於電壓Vlow，且因此經程式化記憶體單元120-1至120-(i-1)保持撤銷啟動，未經程式化記憶體單元120-(i+1)撤銷啟動，未經程式化記憶體單元120-(i+2)至120-L保持啟動，且未經程式化記憶體單元120-i保持啟動且變得電隔離。舉例而言，在柱210處於電壓Vinh之情況下，通道320之電壓V-可實質上等於(例如，等於) Vterase – Vinh (舉例而言)。 在一特定時間之後，舉例而言，可將施加至未選定存取線140-1至140-(i-1)及140-(i+1)之電壓420自電壓Vlow增加至電壓Vpass同時將施加至未選定存取線140-(i+2)至140-L之電壓620自電壓V1增加至一電壓V2 (例如，10伏特)且同時將施加至選定存取線140-i之電壓415自電壓Vint增加至電壓Vpgm。舉例而言，電壓Vpgm與電壓Vint之間的電壓差及電壓V2與電壓V1之間的電壓差可實質上等於(例如，等於)電壓Vpass與電壓Vlow之間的電壓差。 舉例而言，回應於將施加至未選定存取線140-1至140-(i-1)及140-(i+1)之電壓420自電壓Vlow增加至電壓Vpass，經程式化記憶體單元120-1至120-(i-1)及未經程式化記憶體單元120-(i+1)可保持撤銷啟動；回應於將施加至未選定存取線140-(i+2)至140-L之電壓620自電壓V1增加至電壓V2，未經程式化記憶體單元120-(i+2)至120-L可保持啟動；且回應於將施加至選定存取線140-i之電壓415自電壓Vint增加至電壓Vpgm，未經程式化記憶體單元120-i可保持啟動且電隔離。亦即，舉例而言，當電壓420處於電壓Vpass時，經程式化記憶體單元120-1至120-(i-1)及未經程式化記憶體單元120-(i+1)可被撤銷啟動；當電壓620處於電壓V2時，未經程式化記憶體單元120-(i+2)至120-L可被啟動；且當電壓415處於電壓Vpgm時，未經程式化記憶體單元120-i可被啟動且電隔離。 在將施加至選定存取線140-i之電壓415自電壓Vlow增加至電壓Vint之後，將施加至未選定存取線140-1至140-(i-1)及140-(i+1)之電壓420自電壓Vlow增加至電壓Vpass可促進或輔助電壓415自電壓Vint增加至程式化電壓Vpgm。此外，此可藉由降低電容性效應而促進連接至選定存取線140-i之電荷泵之電力需要之一降低。 在某些實例中，電壓V2可係對電壓Vpass之一極限值及等於V1 + (Vpass – Vlow)之一電壓中之較小者，其中電壓差(Vpass – Vlow)係電壓420所增加之量，例如，其中對於Vlow = 0 V，(Vpass – Vlow)係Vpass。對電壓Vpass之極限值可介於自5 V至12 V之範圍內(舉例而言)。舉例而言，電壓V2可等於V1 + (Vpass – Vlow)。電壓Vpgm與電壓Vint之間的電壓差(舉例而言)可實質上等於(例如，等於)電壓Vpass與電壓Vlow之間的電壓差及電壓V2與電壓V1之間的電壓差。 回應於將施加至選定存取線140-i之電壓415自電壓Vint增加至電壓Vpgm，對應於經啟動之未經程式化記憶體單元120-i之導電通道310之電壓625可自電壓Vint增加至一電壓V++ (例如，Vpgm) (舉例而言)。回應於將施加至未選定存取線140-(i+2)至140-L之電壓620自電壓V1增加至電壓V2，對應於未經程式化記憶體單元120-(i+1)至120-L之通道320之電壓630可自電壓V-增加至一電壓V+ (例如，V+ = V- + (V2 – V1)) (舉例而言)。舉例而言，應注意，通道320之對應於經撤銷啟動之未經程式化記憶體單元120-(i+1)之部分可不導電，而通道320之對應於經啟動之未經程式化記憶體單元120-(i+2)至120-L之部分可導電。對應於經撤銷啟動之經程式化記憶體單元120-1至120-(i-1)之不導電通道315之電壓可自電壓Vlow增加至電壓Vpass (舉例而言)。 圖7係作為一電子系統之部分之電子裝置(例如，與一控制器730 (諸如一記憶體控制器(例如，一主機控制器))通信之一積體電路裝置(諸如一記憶體裝置700))之一實例之一簡化方塊圖。記憶體裝置700可係一NAND快閃記憶體裝置(舉例而言)。 控制器730可包含一處理器(舉例而言)。控制器730可耦合至一主機(舉例而言)，且可自主機接收命令信號(或命令)、位址信號(或位址)及資料信號(或資料)，且可輸出資料至主機。 記憶體裝置700包含一記憶體單元陣列704，該陣列可包含圖1中之堆疊式記憶體陣列100 (例如，作為其之一部分)。可提供一列解碼器708及一行解碼器710以解碼位址信號。接收並解碼位址信號以存取記憶體陣列704。 記憶體裝置700亦可包含輸入/輸出(I/O)控制電路712以管理命令、位址及資料至記憶體裝置700之輸入以及資料及狀態資訊自記憶體裝置700之輸出。一位址暫存器714與I/O控制電路712及列解碼器708以及行解碼器710通信以在解碼之前鎖存位址信號。一命令暫存器724與I/O控制電路712及控制邏輯716通信以鎖存傳入命令。控制邏輯716回應於命令而控制對記憶體陣列704之存取，且產生用於控制器730之狀態資訊。控制邏輯716與列解碼器708及行解碼器710通信以回應於位址而控制列解碼器708及行解碼器710。 控制邏輯716可包含於控制器730中(舉例而言)。控制器730可包含(無論單獨地還是以組合形式)其他電路、韌體、軟體或諸如此類。控制器730可係一外部控制器(例如，位於獨立於記憶體陣列704 (無論完全地還是部分地)之一晶粒中)或一內部控制器(例如，與記憶體陣列704包含於同一晶粒中)。舉例而言，一內部控制器可係一狀態機或一記憶體定序器。 控制器730可經組態以致使記憶體裝置700或一系統(諸如圖7中之包含記憶體裝置700之系統)執行本文中所揭示之方法(例如，程式化抑制方法)。舉例而言，控制器730可經組態以致使記憶體裝置700施加上文結合圖4至圖6中之時序圖之實例所闡述之電壓。 控制器730 (舉例而言)可經組態以致使記憶體裝置700施加一電壓至一串聯連接記憶體單元串中之一未經程式化第一記憶體單元，且致使該記憶體裝置施加一電壓至該串聯連接記憶體單元串中之第二記憶體單元。控制器730可經組態以致使記憶體裝置700將被致使施加至未經程式化第一記憶體單元之電壓自一第一電壓增加至一第二電壓，同時使被致使施加至第二記憶體單元之電壓處於該第一電壓。控制器730可經組態以致使記憶體裝置700將被致使施加至第二記憶體單元之電壓自第一電壓增加至一通過電壓，同時致使該記憶體裝置將被致使施加至未經程式化第一記憶體單元之電壓自第二電壓增加至一程式化電壓。 控制器730 (舉例而言)可經組態以致使記憶體裝置700執行一方法(諸如(例如)可係一程式化方法之部分之一程式化抑制方法)。舉例而言，該方法可包含：將施加至一串聯連接記憶體單元串中之一未經程式化第一記憶體單元之一電壓自一第一電壓增加至一第二電壓，同時將施加至該串聯連接記憶體單元串中之一經程式化第二記憶體單元之一電壓自該第一電壓增加至小於該第二電壓之一第三電壓，並且使施加至包括該串聯連接記憶體單元串中之該等記憶體單元之一剩餘部分之第三記憶體單元之一電壓處於該第一電壓；及將施加至該等第三記憶體單元之該電壓自該第一電壓增加至一通過電壓，同時將施加至該未經程式化第一記憶體單元之該電壓自該第二電壓增加至一程式化電壓，且同時將施加至該經程式化第二記憶體單元之該電壓自該第三電壓增加至該通過電壓。 控制器730 (舉例而言)可經組態以致使記憶體裝置700執行另一方法(諸如(例如)可係另一程式化方法之部分之另一程式化抑制方法)。舉例而言，此方法可包含：將施加至一串聯連接記憶體單元串中之一未經程式化第一記憶體單元之一電壓自一第一電壓增加至一第二電壓，同時將施加至該串聯連接記憶體單元串中之未經程式化第二記憶體單元之一電壓自該第一電壓增加至小於該第二電壓之一第三電壓，並且使施加至該串聯連接記憶體單元串中之一未經程式化第三記憶體單元且施加至該串聯連接記憶體單元串中之經程式化第四記憶體單元之一電壓處於該第一電壓；及將施加至該未經程式化第三記憶體單元且施加至該等經程式化第四記憶體單元之該電壓自該第一電壓增加至一通過電壓，同時將施加至該未經程式化第一記憶體單元之該電壓自該第二電壓增加至一程式化電壓，且同時將施加至該等未經程式化第二記憶體單元之該電壓自該第三電壓增加至小於該程式化電壓之一第四電壓。 控制邏輯716亦與一快取暫存器718通信。快取暫存器718如由控制邏輯716引導而鎖存資料(傳入或傳出)以在記憶體陣列704正忙於分別寫入或讀取其他資料時暫時地儲存資料。在一寫入操作期間，將資料自快取暫存器718傳遞至資料暫存器720；然後將來自I/O控制電路712之新資料鎖存於快取暫存器718中。在一讀取操作期間，將資料自快取暫存器718傳遞至I/O控制電路712以用於輸出至控制器730且隨後輸出至一主機；然後將新資料自資料暫存器720傳遞至快取暫存器718。一狀態暫存器722與I/O控制電路712及控制邏輯716通信以鎖存狀態資訊以用於輸出至控制器730。 記憶體裝置700經由一控制鏈路732在控制邏輯716處自控制器730接收控制信號。控制信號可包含至少一晶片啟用CE#、一命令鎖存啟用CLE、一位址鎖存啟用ALE及一寫入啟用WE#。記憶體裝置700經由一多工輸入/輸出(I/O)匯流排734自控制器730接收命令信號(其表示命令)、位址信號(其表示位址)及資料信號(其表示資料)並經由I/O匯流排734將資料輸出至控制器730。 舉例而言，命令係在I/O控制電路712處經由I/O匯流排734之輸入/輸出(I/O)接腳[7:0]接收且寫入至命令暫存器724中。位址係在I/O控制電路712處經由匯流排734之輸入/輸出(I/O)接腳[7:0]接收且寫入至位址暫存器714中。資料係在I/O控制電路712處針對一8位元裝置經由輸入/輸出(I/O)接腳[7:0]或針對一16位元裝置經由輸入/輸出(I/O)接腳[15:0]接收並寫入至快取暫存器718中。隨後將資料寫入至資料暫存器720中以用於將記憶體陣列704程式化。針對另一實施例，快取暫存器718可被省略，且將資料直接寫入至資料暫存器720中。亦針對一8位元裝置經由輸入/輸出(I/O)接腳[7:0]或針對一16位元裝置經由輸入/輸出(I/O)接腳[15:0]輸出資料。 熟習此項技術者將瞭解，可提供額外電路及信號，且應瞭解圖7之記憶體裝置700已經簡化。應認識到，可未必需要將參考圖7闡述之各種區塊組件之功能性隔離以區分一積體電路裝置之組件或組件部分。例如，一積體電路裝置之一單個組件或組件部分可經調適以執行圖7之一個以上區塊組件之功能性。另一選擇係，可組合一積體電路裝置之一或多個組件或組件部分以執行圖7之一單個區塊組件之功能性。 另外，儘管根據用於各種信號之接收及輸出之普遍慣例而闡述特定I/O接腳，但應注意，可在各種實施例中使用I/O接腳之其他組合或數目。 結論 雖然本文中已圖解說明且闡述特定實例，但熟習此項技術者將瞭解，經計算以達成相同目的之任何配置可替代所展示之特定實例。熟習此項技術者將瞭解實例之諸多更改。因此，本申請案意欲涵蓋實例之任何更改或變化。
100‧‧‧堆疊式記憶體陣列/記憶體陣列
110‧‧‧資料線
115‧‧‧選擇電晶體
115-1至115-M‧‧‧選擇電晶體
118‧‧‧垂直串/串
118-1至118-M‧‧‧串
120-1‧‧‧串聯連接記憶體單元/記憶體單元/經程式化記憶體單元/經撤銷啟動之經程式化記憶體單元
120-(i-2)‧‧‧記憶體單元
120-(i-1)‧‧‧記憶體單元/經程式化記憶體單元/經撤銷啟動之經程式化記憶體單元
120-i‧‧‧記憶體單元/經抑制記憶體單元/未經程式化記憶體單元/經啟動之未經程式化記憶體單元
120-(i+1)‧‧‧記憶體單元/未經程式化記憶體單元/經撤銷啟動之未經程式化記憶體單元
120-(i+2)‧‧‧記憶體單元/未經程式化記憶體單元/經啟動之未經程式化記憶體單元
120-L‧‧‧串聯連接記憶體單元/記憶體單元/未經程式化記憶體單元/經啟動之未經程式化記憶體單元
125‧‧‧選擇電晶體
125-1至125-M‧‧‧選擇電晶體
130‧‧‧共同源極/源極
135‧‧‧共同選擇線/選擇線
140-1‧‧‧共同存取線/存取線/未選定存取線
140-(i-2)‧‧‧未選定存取線
140-(i-1)‧‧‧存取線/未選定存取線
140-i‧‧‧存取線/選定存取線/給定存取線
140-(i+1)‧‧‧存取線/未選定存取線
140-(i+2)‧‧‧未選定存取線
140-L‧‧‧共同存取線/存取線/未選定存取線
145‧‧‧選擇線
145-1至145-M‧‧‧選擇線
210‧‧‧垂直半導體柱/柱/垂直柱
214‧‧‧電荷儲存結構/各別電荷儲存結構/
218‧‧‧介電質
223‧‧‧介電質
229‧‧‧介電質
235‧‧‧介電質
238‧‧‧觸點
240‧‧‧介電質
242‧‧‧介電質
244‧‧‧介電質
246‧‧‧介電質
248‧‧‧介電質
310‧‧‧通道/導電通道
315‧‧‧通道/不導電通道
320‧‧‧通道
410‧‧‧電壓
415‧‧‧電壓
420‧‧‧電壓
425‧‧‧電壓
430‧‧‧電壓
435‧‧‧電壓
520‧‧‧電壓
610‧‧‧電壓
615‧‧‧電壓
620‧‧‧電壓
625‧‧‧電壓
630‧‧‧電壓
635‧‧‧電壓
700‧‧‧記憶體裝置
704‧‧‧記憶體單元陣列/記憶體陣列
708‧‧‧列解碼器
710‧‧‧行解碼器
712‧‧‧輸入/輸出控制電路
714‧‧‧位址暫存器
716‧‧‧控制邏輯
718‧‧‧快取暫存器
720‧‧‧資料暫存器
722‧‧‧狀態暫存器
724‧‧‧命令暫存器
730‧‧‧控制器
732‧‧‧控制鏈路
734‧‧‧多工輸入/輸出匯流排/輸入/輸出匯流排/匯流排
V1‧‧‧電壓
V2‧‧‧電壓
V+‧‧‧電壓
V++‧‧‧電壓
V-‧‧‧電壓
Vact‧‧‧電壓
Vdeacthigh‧‧‧較高撤銷啟動電壓/撤銷啟動電壓/電壓
Vdeactlow‧‧‧較低撤銷啟動電壓/撤銷啟動電壓/電壓
Vinh‧‧‧資料線抑制電壓/電壓
Vint‧‧‧中間電壓/電壓
Vlow‧‧‧電壓
Vlowhigh‧‧‧電壓
Vpass‧‧‧程式化通過電壓/電壓
Vpgm‧‧‧程式化電壓/電壓
圖1係圖解說明根據背景技術之一堆疊式記憶體陣列之一實例之一示意圖。 圖2係根據背景技術之一堆疊式記憶體陣列之一部分之一實例的一剖面立面圖。 圖3係根據背景技術之一堆疊式記憶體陣列之一部分之一實例的一示意圖。 圖4呈現一程式化抑制操作之一實例之時序圖之實例。 圖5呈現一程式化抑制操作之另一實例之時序圖之實例。 圖6呈現一程式化抑制操作之另一實例之時序圖之實例。 圖7係一電子系統之一實例之一簡化方塊圖。

Claims (31)

  1. 一種程式化抑制方法，其包括：將經施加至一串聯連接記憶體單元串中之一未經程式化第一記憶體單元之一電壓自一第一電壓增加至一第二電壓，同時使經施加至該串聯連接記憶體單元串中之多個第二記憶體單元之一電壓保持在該第一電壓，其中該等第二記憶體單元包括一或多個未經程式化第二記憶體單元及一或多個經程式化第二記憶體單元，其中當經施加至該等第二記憶體單元之該電壓處於該第一電壓時，該等未經程式化第二記憶體單元被啟動，且其中當經施加至該等第二記憶體單元之該電壓處於該第一電壓時，該等經程式化第二記憶體單元被撤銷啟動；及將經施加至該等第二記憶體單元之該電壓自該第一電壓增加至一通過電壓，同時將經施加至該未經程式化第一記憶體單元之該電壓自該第二電壓增加至一程式化電壓。
  2. 如請求項1之方法，其中該串聯連接記憶體單元串中之該等第二記憶體單元包括該串聯連接記憶體單元串中除該未經程式化第一記憶體單元之外的所有該等記憶體單元。
  3. 如請求項1之方法，其中當經施加至該等第二記憶體單元之該電壓處於該通過電壓時，該等未經程式化第二記憶體單元被啟動且該等經程式化第二記憶體單元被撤銷啟動，且其中當經施加至該未經程式化第一記憶體單元之該電壓處於該第一電壓、該第二電壓及該程式化電壓時，該未經程式化第一記憶體單元被啟動。
  4. 如請求項3之方法，其中該等未經程式化第二記憶體單元位於該未經程式化第一記憶體單元之一資料線側上，且該等經程式化第二記憶體單元位於該未經程式化第一記憶體單元之一源極側上。
  5. 如請求項1之方法，其中該程式化電壓與該第二電壓之間之一電壓差等於該通過電壓與該第一電壓之間之一電壓差。
  6. 如請求項1之方法，其中該第一電壓係一接地電壓。
  7. 如請求項1之方法，進一步包括：當經施加至該未經程式化第一記憶體單元之該電壓處於該第二電壓時及當經施加至該未經程式化第一記憶體單元之該電壓處於該程式化電壓時，將一抑制電壓施加至該串聯連接記憶體單元串。
  8. 如請求項7之方法，其中該串聯連接記憶體單元串毗鄰於一柱，且其中將該抑制電壓施加至該串聯連接記憶體單元串包括將該抑制電壓施加至該柱。
  9. 如請求項1之方法，其中該未經程式化第一記憶體單元正被抑制，且其中經施加至該未經程式化第一記憶體單元之該電壓係施加至經連接至該未經程式化第一記憶體單元及正被程式化之一目標記憶體單元之一存取線。
  10. 一種程式化抑制方法，其包括：將經施加至一串聯連接記憶體單元串中之一未經程式化第一記憶體單元之一電壓自一第一電壓增加至一第二電壓，同時將經施加至該串聯連接記憶體單元串中之一經程式化第二記憶體單元之一電壓自該第一電壓增加至小於該第二電壓之一第三電壓，並且使經施加至包括該串聯連接記憶體單元串中之該等記憶體單元之一其餘部分之第三記憶體單元之一電壓保持在該第一電壓；及將經施加至該等第三記憶體單元之該電壓自該第一電壓增加至一通過電壓，同時將經施加至該未經程式化第一記憶體單元之該電壓自該第二電壓增加至一程式化電壓，且同時將經施加至該經程式化第二記憶體單元之該電壓自該第三電壓增加至該通過電壓。
  11. 如請求項10之方法，其中該經程式化第二記憶體單元緊密毗鄰於該未經程式化第一記憶體單元。
  12. 如請求項11之方法，其中該等第三記憶體單元包括經程式化第三記憶體單元及未經程式化第三記憶體單元，其中該經程式化第二記憶體單元位於該未經程式化第一記憶體單元之一源極側上，該等經程式化第三記憶體單元位於該經程式化第二記憶體單元之一源極側上，且該等未經程式化第三記憶體單元位於該未經程式化第一記憶體單元之一資料線側上。
  13. 如請求項10之方法，其中該程式化電壓與該第二電壓之間之一電壓差等於該第一電壓與該通過電壓之間之一電壓差。
  14. 如請求項10之方法，進一步包括：當經施加至該未經程式化第一記憶體單元之該電壓處於該第二電壓時及當經施加至該未經程式化第一記憶體單元之該電壓處於該程式化電壓時，將一抑制電壓施加至該串聯連接記憶體單元串。
  15. 一種程式化抑制方法，其包括：將經施加至一串聯連接記憶體單元串中之一未經程式化第一記憶體單元之一電壓自一第一電壓增加至一第二電壓，同時將經施加至該串聯連接記憶體單元串中之多個未經程式化第二記憶體單元之一電壓自該第一電壓增加至小於該第二電壓之一第三電壓，並且使經施加至該串聯連接記憶體單元串中之一未經程式化第三記憶體單元且經施加至該串聯連接記憶體單元串中之經程式化第四記憶體單元之一電壓保持在該第一電壓；及將經施加至該未經程式化第三記憶體單元且經施加至該等經程式化第四記憶體單元之該電壓自該第一電壓增加至一通過電壓，同時將經施加至該未經程式化第一記憶體單元之該電壓自該第二電壓增加至一程式化電壓，且同時將經施加至該等未經程式化第二記憶體單元之該電壓自該第三電壓增加至小於該程式化電壓之一第四電壓。
  16. 如請求項15之方法，其中該未經程式化第三記憶體單元緊密毗鄰於該未經程式化第一記憶體單元。
  17. 如請求項16之方法，其中該未經程式化第三記憶體單元位於該第一記憶體單元之一資料線側上，該等未經程式化第二記憶體單元位於該未經程式化第三記憶體單元之一資料線側上，且該等經程式化第四記憶體單元位於該第一記憶體單元之一源極側上。
  18. 如請求項17之方法，其中當經施加至該等未經程式化第二記憶體單元之該電壓處於該第一電壓時，該未經程式化第三記憶體單元被啟動；其中將經施加至該等未經程式化第二記憶體單元之該電壓自該第一電壓增加至該第三電壓撤銷啟動該未經程式化第三記憶體單元，使得當經施加至該未經程式化第三記憶體單元且經施加至該等經程式化第四記憶體單元之該電壓處於該第一電壓時，該未經程式化第三記憶體單元被撤銷啟動，且當將經施加至該未經程式化第三記憶體單元且經施加至該等經程式化第四記憶體單元之該電壓自第一電壓增加至該通過電壓時，該未經程式化第三記憶體單元被撤銷啟動。
  19. 如請求項18之方法，其中當經施加至該未經程式化第三記憶體單元且經施加至該等經程式化第四記憶體單元之該電壓處於該第一電壓時，該等經程式化第四記憶體單元被撤銷啟動，且當將經施加至該未經程式化第三記憶體單元且經施加至該等經程式化第四記憶體單元之該電壓自第一電壓增加至該通過電壓時，該等經程式化第四記憶體單元被撤銷啟動。
  20. 如請求項19之方法，其中當將經施加至該未經程式化第一記憶體單元之電壓自該第一電壓增加至該第二電壓及自該第二電壓增加至該程式化電壓時，該未經程式化第一記憶體單元被啟動；且其中當將經施加至該等未經程式化第二記憶體單元之該電壓自該第一電壓增加至該第三電壓及自該第三電壓增加至該第四電壓時，該等未經程式化第二記憶體單元被啟動。
  21. 如請求項15之方法，其中該第三電壓實質上等於一抹除臨限電壓之一量值。
  22. 如請求項15之方法，進一步包括：在將經施加至該未經程式化第一記憶體單元之該電壓自該第一電壓增加至該第二電壓之前，將一抑制電壓施加至該記憶體單元串。
  23. 如請求項22之方法，其中該第三電壓係一抹除臨限電壓之一量值與該抑制電壓之間之一差。
  24. 如請求項15之方法，其中該程式化電壓與該第二電壓之間之一電壓差實質上等於該通過電壓與該第一電壓之間之一電壓差。
  25. 如請求項24之方法，其中該第四電壓與該第三電壓之間之一電壓差等於該通過電壓與該第一電壓之間之該電壓差。
  26. 一種記憶體裝置，其包括：一控制器；其中該控制器經組態以致使該記憶體裝置將一電壓施加至一串聯連接記憶體單元串中之一未經程式化第一記憶體單元，且致使該記憶體裝置將一電壓施加至該串聯連接記憶體單元串中之多個第二記憶體單元，該等第二記憶體單元包括一或多個未經程式化第二記憶體單元及一或多個經程式化第二記憶體單元；其中該控制器經組態以致使該記憶體裝置將被致使待施加至該未經程式化第一記憶體單元之該電壓自一第一電壓增加至一第二電壓，同時使被致使待施加至該等第二記憶體單元之該電壓保持在足以啟動該等未經程式化第二記憶體單元且不足以啟動該等經程式化第二記憶體單元之該第一電壓；且其中該控制器經組態以致使該記憶體裝置將被致使待施加至該等第二記憶體單元之該電壓自該第一電壓增加至一通過電壓，同時致使該記憶體裝置將被致使待施加至該未經程式化第一記憶體單元之該電壓自該第二電壓增加至一程式化電壓。
  27. 如請求項26之記憶體裝置，其中該未經程式化第一記憶體單元將被抑制，且其中該控制器經組態以藉由經組態以致使該記憶體裝置進行以下操作而致使該記憶體裝置將該電壓施加至該未經程式化第一記憶體單元：將被致使待施加至該未經程式化第一記憶體單元之該電壓施加至經連接至該未經程式化第一記憶體單元且經連接至將被程式化之一目標記憶體單元之一存取線。
  28. 如請求項26之記憶體裝置，其中該等第二記憶體單元包括該串聯連接記憶體單元串中除該第一記憶體單元之外的所有該等記憶體單元，且其中該等第二記憶體單元進一步包括該第一記憶體單元之一源極側上之多個經程式化第二記憶體單元及該第一記憶體單元之一資料線側上之多個未經程式化第二記憶體單元。
  29. 如請求項26之記憶體裝置，其中該控制器經組態以致使該記憶體裝置將一電壓施加至該串聯連接記憶體單元串中之一經程式化第三記憶體單元；其中該控制器經組態以致使該記憶體裝置將被致使待施加至該經程式化第三記憶體單元之該電壓自該第一電壓增加至小於該第二電壓之一第三電壓，同時致使該記憶體裝置將被致使待施加至該未經程式化第一記憶體單元之該電壓自該第一電壓增加至該第二電壓，並且使被致使待施加至該等第二記憶體單元之該電壓保持在該第一電壓；其中該控制器經組態以致使該記憶體裝置將被致使待施加至該經程式化第三記憶體單元之該電壓自該第三電壓增加至該通過電壓，同時致使該記憶體裝置將被致使待施加至該等第二記憶體單元之該電壓自第一電壓增加至該通過電壓，且同時致使該記憶體裝置將被致使待施加至該未經程式化第一記憶體單元之該電壓自第二電壓增加至該程式化電壓；其中該經程式化第三記憶體單元緊密毗鄰於該第一記憶體單元且位於該第一記憶體單元之一源極側上；且其中該等第二記憶體單元包括該未經程式化第一記憶體單元之一資料線側上之多個未經程式化第二記憶體單元及該經程式化第三記憶體單元之一源極側上之多個經程式化第二記憶體單元。
  30. 如請求項26之記憶體裝置，其中該控制器經組態以致使該記憶體裝置將一電壓施加至該串聯連接記憶體單元串中之未經程式化第三記憶體單元；其中該控制器經組態以致使該記憶體裝置將被致使待施加至該等未經程式化第三記憶體單元之該電壓自該第一電壓增加至小於該第二電壓之一第三電壓，同時致使該記憶體裝置將被致使待施加至該未經程式化第一記憶體單元之該電壓自該第一電壓增加至該第二電壓，並且使被致使待施加至該等第二記憶體單元之該電壓處於該第一電壓；其中該控制器經組態以致使該記憶體裝置將被致使待施加至該等未經程式化第三記憶體單元之該電壓自該第三電壓增加至小於該程式化電壓之一第四電壓，同時致使該記憶體裝置將被致使待施加至該等第二記憶體單元之該電壓自第一電壓增加至該通過電壓，且同時致使該記憶體裝置將被致使待施加至該未經程式化第一記憶體單元之該電壓自第二電壓增加至該程式化電壓；其中該等第二記憶體單元包括緊密毗鄰於該未經程式化第一記憶體單元且位於該未經程式化第一記憶體單元之一資料線側上之一未經程式化第二記憶體單元，及位於該第一記憶體單元之一源極側上之多個經程式化第二記憶體單元；且其中該等未經程式化第三記憶體單元位於該未經程式化第二記憶體單元之一資料線側上。
  31. 如請求項30之記憶體裝置，其中第三電壓等於一抹除臨限電壓之一量值。
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