JP7180015B2

JP7180015B2 - プログラミング動作を実行する方法および関連するメモリデバイス

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Publication number: JP7180015B2
Application number: JP2021570984A
Authority: JP
Inventors: シンレイ・ジア; シャン・リ; カイウェイ・リ; ジアンクアン・ジア; レイ・ジン; カイカイ・ユ; イン・クイ; ヤリ・ソン; ウェイ・ホウ; ジユ・ワン; ホンタオ・リウ
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2019-11-13
Filing date: 2019-11-13
Publication date: 2022-11-29
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Also published as: KR20220002463A; CN110945592B; KR102674182B1; CN110945592A; TWI732442B; JP2022534310A; CN112634965A; CN112634965B; TW202119423A; US10885990B1; WO2021092782A1

Description

本発明は、プログラミング動作を実行する方法に関し、より詳細には、3次元(3D)NANDメモリデバイスに対してプログラミング動作を実行する方法に関する。

半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、医用電子デバイス、モバイルコンピューティングデバイス、および非モバイルコンピューティングデバイスなどの様々な電子デバイスで広く使用されている。不揮発性メモリは、情報を記憶し保持することを可能にする。不揮発性メモリの例には、フラッシュメモリ(たとえば、NANDタイプおよびNORタイプフラッシュメモリ)ならびに電気的に消去可能プログラム可能な読取り専用メモリ(電気的に消去可能プログラム可能な読取り専用メモリ、EEPR0M)が含まれる。

いくつかのNANDアーキテクチャにおけるメモリセルは、メモリセルをプログラムするために充電を保持する充電記憶領域を有する。充電記憶領域の一例はフローティングゲートである。EEPROMまたはNANDフラッシュメモリなどのフラッシュメモリデバイスをプログラムする際、一般に、制御ゲート(または被選択ワード線)にプログラム電圧が印加され、ビット線が接地される。チャネルからの電子は充電記憶領域に注入される。充電記憶領域に電子が累積すると、充電記憶領域は負に荷電され、メモリセルのしきい値電圧が上昇し、それによってメモリセルはプログラム状態になる。

出願人は、プリチャージングフェーズの間、非選択ストリングのダミーセルの記憶領域に残留電子が捕捉され、非選択ストリングに隣接する被選択ストリングの被選択メモリセルへのプログラムディスターブが生じる場合があることを認識している。たとえば、昇圧/プログラミングフェーズの間、非選択ストリングに捕捉される残留電子が、被選択ストリングの被選択メモリセルに対応するチャネル電位を低下させてプログラムディスターブを生じさせることがある。

したがって、プログラムディスターブを低減させるための方法およびメモリデバイスが必要である。

したがって、本発明の課題は、プログラムディスターブを低減させるための方法およびメモリデバイスを提供することである。

本発明は、3次元(3D)NANDメモリデバイスに対してプログラミング動作を実行する方法を開示する。この方法は、プログラミング動作のプリチャージングフェーズの間、3D NANDメモリデバイスの非選択ストリングのチャネルの第1の部分をオンにするステップであって、第1の部分が、垂直方向において非選択ストリングの被選択メモリセルの下方でかつ非選択ストリングの複数のダミーセルの上方に位置する、ステップと、プリチャージングフェーズの間、非選択ストリングのチャネルの第1の部分がオフにされた後非選択ストリングのチャネルの第2の部分をオンにするステップであって、第2の部分が、垂直方向において被選択メモリセルおよび第1の部分の上方に位置する、ステップと、プログラミング動作の昇圧フェーズの間、第1の部分および第2の部分がオンにされたときに非選択ストリングのチャネルの第3の部分をオフにするステップであって、第3の部分が、垂直方向において第2の部分の下方でかつ第1の部分および被選択メモリセルの上方に位置する、ステップとを含む。

本発明は、3次元(3D)NANDメモリデバイスであって、複数のビット線と、複数のワード線と、複数のストリングを備えるメモリアレイと、メモリアレイに結合され、複数の制御信号に従ってメモリアレイの複数のワード線に印加される複数の電圧を生成するように構成されたワード線ドライバと、プログラミング動作を実行するプロセスに従って複数の制御信号を生成するように構成された制御回路とを備える、3次元(3D)NANDメモリデバイスをさらに開示する。プロセスが、3D NANDメモリデバイスに対してプログラミング動作を実行する方法のステップを含む。

本発明のこれらの目的およびその他の目的は、当業者には、様々な図および図面に示す好ましい実施形態についての以下の詳細な説明を読んだ後で間違いなく明らかになろう。

被選択ストリングに隣接する非選択ストリングのチャネルに残留する残留電子を示す図である。図1におけるストリングに対するプログラミング動作の信号図である。本発明の実施形態による被選択ストリングに隣接する非選択ストリングのチャネルに残留する残留電子の移動を示す図である。図3におけるストリングに対するプログラミング動作の信号図である。本発明の実施形態によるメモリデバイスの機能ブロック図である。本発明の実施形態による図3におけるストリングに対するプログラミング動作のプロセスのフローチャートである。

図1は、被選択ストリング10に隣接する非選択ストリング12のチャネルに残留する残留電子を示す。メモリアレイは、被選択ストリング10と非選択ストリング12とを含んでもよい。メモリアレイは、複数のビット線と、複数のワード線と、複数のストリングとを含む3次元NANDフラッシュメモリアレイであってもよく、各ストリングは、垂直方向に延び、複数の水平層に形成された複数のメモリセルを含む。

ストリング10および12は、構造が同一であり、ストリング10および12の各々は、頂部選択セル(top select cell)と、複数の頂部ダミーセルと、複数の頂部メモリセルと、複数の中央ダミーセルと、複数の底部メモリセルと、複数の底部ダミーセルと、底部選択セルとを含んでもよく、ストリングに含まれるセルは互いに直列に接続される。複数の頂部ダミーセルはi個のセルを含み、複数の頂部メモリセルはj個のセルを含み、複数の中央ダミーセルはk個のセルを含み、複数の底部メモリセルはm個のセルを含み、複数の底部ダミーセルはn個のセルを含み、i、j、k、m、およびnは1よりも大きい整数である。

ワード線WL_TSGは、ストリング10および12の頂部選択セルのゲートに接続される。複数のワード線WL_TD_1～WL_TD_iが複数の頂部ダミーセルの複数のゲートに接続される。複数のワード線WL_1～WL_jが、ストリング10および12の複数の頂部メモリセルの複数のゲートに接続される。複数のワード線WL_1～WL_jのうちの1つが、被選択ストリング10の被選択メモリセルおよび水平方向において被選択メモリセルに隣接するメモリセルに接続された被選択ワード線WL_xである。複数のワード線WL_1～WL_jのうちの1つが、垂直方向において被選択ストリング10の被選択メモリセルに隣接する第1の隣接するメモリセルに接続された第1の隣接するワード線WL_x+1である。複数のワード線WL_1～WL_jのうちの1つが、垂直方向において被選択ストリング10の第1の隣接するメモリセルに隣接する第2の隣接するメモリセルに接続された第2の隣接するワード線WL_x+2である。

複数のワード線WL_MD_1～WL_MD_kが、ストリング10および12の複数の中央ダミーセルの複数のゲートに接続される。複数のワード線WL_B_1～WL_B_mが、ストリング10および12の複数の底部ダミーセルの複数のゲートに接続される。複数のワード線WL_BD_1～WL_BD_nが、ストリング10および12の複数の底部ダミーセルの複数のゲートに接続される。ワード線WL_BSGがストリング10および12の底部選択セルのゲートに接続される。

頂部選択セルのドレーンがビット線(BL)に接続され、被選択ストリング10のビット線には、プログラミング動作の間、常にゼロ(接地)電圧が印加され、一方、非選択ストリング12のビット線にはプログラミング動作の間、システム電圧パルスVccが印加される。プログラミング動作のプリチャージングフェーズの間、非選択ストリング12の複数のワード線WL_MD_1～WL_MD_kに対応する複数の中央ダミーセルの記憶領域に一定の量の残留電子が捕捉され、隣接する被選択ストリング10にプログラムディスターブを生じさせることがある。

図2は、図1におけるストリング10および12に対するプログラミング動作の信号図である。プリチャージングフェーズの間、非選択ストリング12のビット線の電圧は、時間T0におけるゼロボルトから時間T4における電圧Vccまで上昇する。ワード線WL_TSGの電圧は、時間T0におけるゼロボルトから時間T1における電圧Vtsgまで上昇し、ワード線WL_TSGの電圧は時間T3から時間T4におけるゼロボルトまで低下する。ワード線WL_BSG、WL_BD_1～WL_BD_n、WL_B_1～WL_B_m、WL_MD_1～WL_MD_k、WL_1～WL_j、およびWL_TD_1～WL_TD_iは、プリチャージングフェーズの間、ゼロボルトである。複数のワード線WL_1～WL_jのうちの1本は被選択ワード線WL_xである。

時間T1から時間T2までの間、非選択ストリング12の複数のワード線WL_MD_1～WL_MD_kに対応する複数の中央ダミーセルの記憶領域に一定の量の残留電子が捕捉され、隣接する被選択ストリング10にプログラムディスターブを生じさせることがある。たとえば、非選択ストリング12の昇圧フェーズおよび被選択ストリング10のプログラミングフェーズの間、特に時間T9から時間T10までは、メモリセルに対応するワード線WL_B_1～WL_B_mおよびWL_1～WL_jに電圧Vpassが印加されてメモリセルのチャネル電位が上昇し、ダミーセルに対応するワード線WL_BD_1～WL_BD_n、WL_MD_1～WL_MD_kおよびWL_TD_1～WL_TD_iに電圧Vbiasが印加され、ダミーセルのチャネル電位が上昇する。時間T10～時間T11の間、被選択ワード線WL_xにプログラミング電圧Vpgmが印加される。しかし、非選択ストリング12の中央ダミーセルにおける残留電子は、隣接する被選択ストリング10に横方向電界を誘起してプログラムディスターブを生じさせることがある。たとえば、被選択ストリング10の被選択メモリセルに対応するチャネル電位は、残留電子によって横方向電界が誘起されることに起因して低下する。

プログラムディスターブを低減させるには、図3を参照されたい。図3は、本発明の実施形態による被選択ストリング10に隣接する非選択ストリング12のチャネルに残留する残留電子の移動を示す。残留電子を低減させてプログラムディスターブを回避するには、プリチャージングフェーズの間、ワード線WL_1～WL_x-1に電圧Vonが印加されて非選択ストリング12のチャネルが部分的にオンにされ、それによって、残留電子は中央ダミーセルから部分的にオンにされたチャネルに沿って頂部メモリセルまで移動することができる。さらに、ワード線WL_1～WL_x-1にゼロボルトが印加されて非選択ストリング12のチャネルが部分的にオフになった後のプリチャージングフェーズの間、ワード線WL_x+2に電圧Vpassが印加されて非選択ストリング12のチャネルが部分的にオンにされ、それによって、残留電子は頂部メモリセルから部分的にオンにされたチャネルに沿って頂部ダミーセルまで移動することができる。最後に、昇圧/プログラミングフェーズの間、ワード線WL_x+1に電圧Vcutが印加され、ワード線WL_x+1に対応する頂部メモリセルが弱くオフにされ、それによって、非選択ストリング12のチャネルが部分的にオフにされ、残留電子が、ワード線WL_x+1に対応する頂部メモリセルの下方の頂部メモリセルに戻るのが防止される。その結果、残留電子を複数の中央ダミーセルから除去してプログラムディスターブを回避することができる。

図4は、図3におけるストリング10および12に対するプログラミング動作の信号図である。詳細には、プリチャージングフェーズは時間T0に開始し、時間T7に終了する。非選択ストリング12のビット線の電圧が、時間T0におけるゼロボルトから時間T1における電圧Vccまで上昇し、時間T1から時間T6まで非選択ストリング12のビット線に電圧Vccが印加され、非選択ストリング12のビット線の電圧が、時間T6における電圧Vccから時間T7におけるゼロボルトまで低下する。被選択ストリング10のビット線には、プログラミング動作の間、常にゼロボルトが印加される。ワード線WL_TSGの電圧が時間T0におけるゼロボルトから時間T1における電圧Vtsgまで上昇し、時間T1から時間T5までワード線WL_TSGに電圧Vtsgが印加され、ワード線WL_TSGの電圧が時間T5における電圧Vtsgから、プリチャージングフェーズが終了間近となる時間T6におけるゼロボルトまで低下する。ワード線WL_x+2、WL_x+1、WL_x、WL_B_1～WL_B_m、WL_TD_1～WL_TD_i、WL_MD_1～WL_MD_k、およびWL_BD_1～WL_BD_nの電圧には、プログラミング動作の間、常にゼロボルトが印加される。

時間T1から時間T2までの間、ワード線WL_1～WL_x-1に電圧Vonが印加され、被選択メモリセルの下方に位置する頂部メモリセルにおいてチャネルが部分的にオンになる。したがって、非選択ストリング12の複数の中央ダミーセルの記憶領域に捕捉される残留電子は、電圧Vonによって与えられる電圧電位によって引き付けられるときにワード線WL_1～WL_x-1に対応する頂部メモリセルの方へ移動することができる。時間T2から時間T3までの間、ワード線WL_1～WL_x-1の電圧が、プリチャージングフェーズが終了するまで電圧Vonからゼロボルトまで低下し、ワード線WL_1～WL_x-1に対応する頂部メモリセルにおいて非選択ストリング12のチャネルがオフになる。

第2の隣接するメモリセルに対応するワード線WL_x+2の電圧が時間T4におけるゼロボルトから時間T5における電圧Vpassまで上昇し、非選択ストリング12の第2の隣接するメモリセルにおけるチャネルを部分的にオンにする。したがって、ワード線WL_1～WL_x-1に対応する頂部メモリセルにおける残留電子は、電圧Vpassによって与えられる電圧電位によって引き付けられるときにワード線WL_x+2に対応する第2の隣接するメモリセルの方へ移動することができる。プリチャージングフェーズにおける時間T5から昇圧フェーズにおける時間T11までワード線WL_x+2に電圧Vpassが印加され、別の観点から言えば、ワード線WL_x+2に対応する第2の隣接するメモリセルが、複数のワード線WL_1～WL_x+1およびWL_x+3～WL_jのうちの残りのワード線よりも前にオンにされ、昇圧/プログラミングフェーズに入る前にワード線WL_x+2に対応するチャネル電位を昇圧する。

図2におけるプリチャージングフェーズは時間T0に開始して時間T4に終了し、一方、図4におけるプリチャージングフェーズは時間T0に開始して時間T7に終了する。本発明のプリチャージングフェーズは、プリチャージングフェーズの間、ビット線から残留電子を放出させるのを可能にするように拡張される。

プリチャージングフェーズは時間T7に終了し、非選択ストリング12の昇圧フェーズおよび被選択ストリング10のプログラミングフェーズは、時間T7に開始して時間T12に終了する。

詳細には、第1の隣接するメモリセルに対応するワード線WL_x+1の電圧が、時間T7におけるゼロボルトから時間T8における電圧Vcutまで上昇し、時間T8からT11までワード線WL_x+1に電圧Vcutが印加され、ワード線WL_x+1の電圧が、時間T11における電圧Vcutから時間T12におけるゼロボルトまで低下する。ワード線WL_1～WL_x-1、WL_x、WL_B_1～WL_B_mの電圧が時間T7におけるゼロボルトから時間T8における電圧Vpassまで上昇し、時間T8から時間T11までワード線WL_1～WL_x-1、WL_x、WL_B_1～WL_B_mに電圧Vpassが印加され、WL_1～WL_x-1、WL_x、WL_B_1～WL_B_mの電圧が、時間T11における電圧Vcutから時間T12におけるゼロボルトまで低下する。ワード線WL_TD_1～WL_TD_i、WL_MD_1～WL_MD_k、およびWL_BD_1～WL_BD_nの電圧が、時間T7におけるゼロボルトから時間T8における電圧Vbiasまで上昇し、時間T8から時間T11までワード線WL_TD_1～WL_TD_i、WL_MD_1～WL_MD_k、およびWL_BD_1～WL_BD_nに電圧Vbiasが印加され、WL_TD_1～WL_TD_i、WL_MD_1～WL_MD_k、およびWL_BD_1～WL_BD_nの電圧が時間T11における電圧Vcutから時間T12におけるゼロボルトまで低下する。

非選択ストリング12の昇圧フェーズの間、第2の隣接するメモリセルに対応するワード線WL_x+2に電圧Vpassが印加され(T8～T11)、第1の隣接するメモリセルに対応するワード線WL_x+1に電圧Vcutが印加され(T8～T11)、被選択メモリセルに対応するワード線WL_xに電圧Vpass(T8～T9)および電圧Vpgm(T10～T11)が印加され、電圧Vcutは電圧VpassおよびVpgmよりも小さい。したがって、第1の隣接するメモリセルが電圧Vcutによって弱くオフにされ、それによって、非選択ストリング12のチャネルが第1の隣接するメモリセルによって切断され、第1の隣接するメモリセルの上方に位置するメモリセルが、第1の隣接するメモリセルの下方のメモリセルから分離される。したがって、残留電子を非選択ストリング12のビット線および弱くオフにされた第1の隣接するメモリセルを通して放出することができ、残留電子が電圧VpassまたはVpgmによって与えられる電圧電位によって引き付けられるのを防止する。

非選択ストリング12の昇圧フェーズ(T8～T11)の間、非選択ストリング12のチャネル電位は、メモリセルに対応するワード線に電圧Vpassを印加し、ダミーセルに対応するワード線に電圧Vbiasを印加し、それによって、被選択ワード線WL_xに対応する非選択ストリング12のメモリセルが電圧Vpgmによって意図せずプログラムされるのを防止することによって昇圧される。

被選択ストリング10のプログラミングフェーズの間、被選択メモリセルに対応するチャネル電位が、時間T8から時間T9まで電圧Vpassを印加することによって昇圧される。被選択ストリング10の被選択メモリセルに対応する被選択ワード線WL_xに電圧Vpgmが印加され、時間T10から時間T11までプログラミング動作が実行される。

最後に、昇圧フェーズおよびプログラミングフェーズは、時間T11から終了間近になり、昇圧フェーズおよびプログラミングフェーズが終了すると、時間T12においてすべてのビット線およびすべてのワード線がゼロボルトまで低下する。

その結果、プリチャージングフェーズの間、非選択ストリング12から残留電子を除去することができ、それによって、昇圧/プログラミングフェーズの間、隣接する被選択ストリング10に対するプログラムディスターブが低減する。

図5は、本発明の実施形態によるメモリデバイス5の機能ブロック図である。メモリデバイス5は、メモリアレイ50と、ワード線ドライバ52と、制御回路54とを含む。メモリデバイス5は、3次元NANDフラッシュメモリデバイスであってもよい。メモリアレイ50は、複数のビット線(BL)と、複数のワード線と、複数のストリング(たとえば、図3におけるストリング10および12)とを含む。各ストリングは、複数のメモリセルと複数のダミーセルとを含み、複数のメモリセルおよび複数のダミーセルが直列に接続され、基板(図示せず)の上方を垂直方向に延びる。制御回路54は、ワード線ドライバ52への複数の制御信号を生成してプログラミング動作を実行するように構成される。ワード線ドライバ52は、制御回路54およびメモリアレイ50に結合され、制御回路54によって生成された複数の制御信号に従ってメモリアレイ50の複数のワード線に印加される複数の電圧を生成するように構成される。

図6は、本発明の実施形態による図3におけるストリングに対するプログラミング動作のプロセス6のフローチャートである。プロセス6は、制御回路54によって実行され、以下のステップを含んでもよい。

ステップ61: プログラミング動作のプリチャージングフェーズの間、複数の第1のワード線に第1の電圧を印加する。複数の第1のワード線は、垂直方向において被選択ワード線の下方でかつ複数のダミーワード線の上方に位置する。

ステップ62: プリチャージングフェーズの間、第2の隣接するワード線に第2の電圧を印加する。第2の隣接するワード線は、垂直方向において複数の第1のワード線および被選択ワード線の上方に位置する。

ステップ63: プログラミング動作の昇圧フェーズの間、第2の隣接するワード線および複数の第1のワード線に第2の電圧を印加し、第1の隣接するワード線に第3の電圧を印加する。第1の隣接するワード線は、垂直方向において第2の隣接するワード線の下方でかつ被選択ワード線、複数の第1のワード線、および複数のダミーワード線の上方に位置する。

制御回路54は、ステップ61において、プログラミング動作のプリチャージングフェーズの間、複数の第1のワード線(たとえば、WL_1～WL_x-1)に第1の電圧(たとえば、Von)を印加するように構成される。複数の第1のワード線(たとえば、WL_1～WL_x-1)は、垂直方向において被選択ワード線(たとえば、WL_x)の下方でかつ複数のダミーワード線(たとえば、WL_MD_1～WL_MD_k)の上方に位置する。したがって、複数の中央ダミーセルの記憶領域に捕捉される残留電子は、上方においてワード線WL_1～WL_x-1に対応する頂部メモリセルまで移動することができる。

制御回路54は、ステップ62において、プリチャージングフェーズの間、第2の隣接するワード線(たとえば、WL_x+2)に第2の電圧(たとえば、Vpass)を印加するように構成される。第2の隣接するワード線(たとえば、WL_x+2)は、垂直方向において複数の第1のワード線(たとえば、WL_1～WL_x-1)および被選択ワード線(たとえば、WL_x)の上方に位置する。したがって、ワード線WL_1～WL_x-1に対応する頂部メモリセルにおける残留電子はさらに、第2の隣接するワード線WL_x+2に対応する第2の隣接するメモリセルまで移動することができる。

制御回路54は、ステップ63において、プログラミング動作の昇圧フェーズの間、第2の隣接するワード線(たとえば、WL_x+2)および複数の第1のワード線に第2の電圧(たとえば、Vpass)を印加し、第1の隣接するワード線(たとえば、WL_x+1)に第3の電圧(たとえば、Vcut)を印加するように構成される。第1の隣接するワード線(たとえば、WL_x+1)は、垂直方向において第2の隣接するワード線(たとえば、WL_x+2)の下方でかつ被選択ワード線(たとえば、WL_x)、複数の第1のワード線(たとえば、WL_1～WL_x-1)、および複数のダミーワード線(たとえば、WL_MD_1～WL_MD_k)の上方に位置する。したがって、第3の電圧Vcutは第2の電圧Vpassよりも小さいので、非選択ストリング12のチャネルは部分的にオフにされ、残留電子がワード線WL_x+1に対応する頂部メモリセルの下方に位置する頂部メモリセルに戻るのを防止する。その結果、非選択ストリング12から残留電子を除去して隣接する被選択ストリング10に対するプログラムディスターブを低減させる。

要約すると、本発明は、プリチャージングフェーズの間、非選択ストリング12の中央ダミーメモリセルの記憶領域に捕捉される残留電子を除去し、それによって、非選択ストリングに隣接する被選択ストリングに対するプログラムディスターブを低減させるプログラミング動作の方法を提供する。

当業者には、本発明の教示を保持しつつデバイスおよび方法の多数の修正および変更を施してもよいことが容易に認識されよう。したがって、上記の開示は、添付の特許請求の範囲によってのみ限定されると解釈すべきである。

5 メモリデバイス
10 被選択ストリング
12 非選択ストリング
50 メモリアレイ
52 ワード線ドライバ
54 制御回路
T0～T12 時間
Vbias、Vcc、Vcut、Vpass、Vpgm、Von、Vtsg 電圧
WL_1～WL_j、WL_x～WL_x+3、WL_B_1～WL_B_m、WL_BSG、WL_MD_1～WL_MD_k、WL_BD_1～WL_BD_n、WL_TD_1～WL_TD_i、WL_TSG ワード線

Claims

3次元(3D)NANDメモリデバイスに対してプログラミング動作を実行する方法であって、
前記プログラミング動作のプリチャージングフェーズの間、前記3D NANDメモリデバイスの複数の第1のワード線に第1の電圧を印加するステップであって、前記複数の第1のワード線が垂直方向において被選択ワード線の下方でかつ複数のダミーワード線の上方に位置する、ステップと、
前記プリチャージングフェーズの間、前記3D NANDメモリデバイスの第2の隣接するワード線に第2の電圧を印加するステップであって、前記第2の隣接するワード線が、垂直方向において前記複数の第1のワード線および前記被選択ワード線の上方に位置する、ステップと、
前記プログラミング動作の昇圧フェーズの間、前記第2の隣接するワード線および前記複数の第1のワード線に前記第2の電圧を印加し、前記3D NANDメモリデバイスの第1の隣接するワード線に第3の電圧を印加するステップであって、前記第1の隣接するワード線が、垂直方向において前記第2の隣接するワード線の下方でかつ前記被選択ワード線、前記複数の第1のワード線、および前記複数のダミーワード線の上方に位置する、ステップとを含む方法。
前記プログラミング動作の前記プリチャージングフェーズの間、前記3D NANDメモリデバイスの複数の第1のワード線に第1の電圧を印加するステップは、
前記プリチャージングフェーズが開始するときに前記複数の第1のワード線の電圧をゼロボルトから増大させるステップと、
第1の時間から第2の時間まで前記複数の第1のワード線に前記第1の電圧を印加するステップと、
前記複数の第1のワード線の前記電圧を前記第2の時間における前記第1の電圧から第3の時間におけるゼロボルトへと、前記プリチャージングフェーズが終了するまで低下させるステップとを含む、請求項1に記載の方法。
前記第3の時間から、前記プリチャージングフェーズが終了する第7の時間まで前記複数のワード線にゼロボルトを印加するステップと、
前記複数のワード線の前記電圧を前記第7の時間におけるゼロボルトから第8の時間における前記第2の電圧まで増大させるステップと、
前記第8の時間から第11の時間まで前記複数のワード線に前記第2の電圧を印加するステップと、
前記複数のワード線の前記電圧を前記第11の時間における前記第2の電圧から第12の時間におけるゼロボルトまで低下させるステップとをさらに含み、
前記昇圧フェーズは、前記第7の時間に開始し、前記第12の時間に終了する、請求項2に記載の方法。
前記プリチャージングフェーズの間、前記3D NANDメモリデバイスの前記第2の隣接するワード線に前記第2の電圧を印加するステップは、
前記第2の隣接するワード線の電圧を第4の時間におけるゼロボルトから第5の時間における前記第2の電圧まで増大させるステップと、
前記第5の時間から第7の時間まで前記第2の隣接するワード線に前記第2の電圧を印加するステップとを含み、
前記第7の時間に、前記プリチャージングフェーズが終了し前記昇圧フェーズが開始する、請求項1に記載の方法。
前記昇圧フェーズの間、
前記第7の時間から第11の時間まで前記第2の隣接するワード線に前記第2の電圧を印加するステップと、
前記第2の隣接するワード線の前記電圧を前記第11の時間における前記第2の電圧から第12の時間におけるゼロボルトまで低下させるステップとをさらに含み、
前記昇圧フェーズは前記第12の時間に終了する、請求項4に記載の方法。
前記3D NANDメモリデバイスの前記第1の隣接するワード線に前記第3の電圧を印加するステップは、
前記プリチャージングフェーズの間、前記第1の隣接するワード線にゼロボルトを印加するステップと、
第1の隣接するワード線の電圧を第7の時間におけるゼロボルトから第8の時間における第3の電圧まで増大させるステップと、
前記第8の時間から第11の時間まで前記第1の隣接するワード線に前記第3の電圧を印加するステップと、
前記第1の隣接するワード線の前記電圧を前記第11の時間における前記第3の電圧から第12の時間におけるゼロボルトまで低下させるステップとを含み、
第1の隣接するメモリセルは、垂直方向において被選択メモリセルの上方でかつ非選択ストリングの第2の隣接するメモリセルの下方に位置し、
前記第3の電圧は、被選択ワード線、第1の部分、および第2の部分に印加される前記第2の電圧よりも小さく、前記第3の電圧は、前記第1の隣接するメモリセルを弱くオフにして前記非選択ストリングのチャネルの第3の部分をオフにする、請求項1に記載の方法。
前記プリチャージングフェーズの間、第1の時間から第6の時間まで、前記3D NANDメモリデバイスの非選択ストリングのビット線に第4の電圧を印加するステップと、
前記プリチャージングフェーズの間、前記非選択ストリングの前記ビット線の電圧を前記第6の時間における前記第4の電圧から第7の時間におけるゼロボルトまで低下させるステップと、
前記昇圧フェーズの間、前記第7の時間から第12の時間まで前記非選択ストリングの前記ビット線にゼロボルトを印加するステップとをさらに含み、
前記第7の時間に、前記プリチャージングフェーズが終了し前記昇圧フェーズが開始し、前記昇圧フェーズは前記第12の時間に終了する、請求項1に記載の方法。
前記プリチャージングフェーズの間、第1の時間から第5の時間まで、前記3D NANDメモリデバイスの頂部選択ワード線に第5の電圧を印加するステップであって、前記頂部選択ワード線が、垂直方向において前記第2の隣接するワード線、前記被選択ワード線、前記複数の第1のワード線、および前記複数のダミーワード線の上方に位置する、ステップと、
前記プリチャージングフェーズの間、前記頂部選択ワード線の電圧を前記第5の時間における前記第5の電圧から第6の時間におけるゼロボルトまで低下させるステップと、
前記第6の時間から第12の時間まで前記頂部選択ワード線にゼロボルトを印加するステップとをさらに含み、
前記プリチャージングフェーズは第7の時間に終了し、前記昇圧フェーズは、前記第7の時間に開始し前記第12の時間に終了する、請求項1に記載の方法。
前記プリチャージングフェーズの間、前記複数のダミーワード線にゼロボルトを印加するステップと、
前記複数のダミーワード線の電圧を第7の時間におけるゼロボルトから第8の時間まで増大させるステップと、
前記第8の時間から第11の時間まで前記複数のダミーワード線に第6の電圧を印加するステップと、
前記複数のダミーワード線の前記電圧を前記第11の時間における前記第6の電圧から第12の時間におけるゼロボルトまで低下させるステップとをさらに含む、請求項1に記載の方法。
前記昇圧フェーズの間、被選択ワード線にゼロボルトを印加するステップと、
前記被選択ワード線の電圧を第7の時間におけるゼロボルトから第8の時間における第2の電圧まで増大させるステップと、
前記第8の時間から第9の時間まで前記被選択ワード線に前記第2の電圧を印加するステップと、
前記被選択ワード線の前記電圧を前記第9の時間における前記第2の電圧から第10の時間における第7の電圧まで増大させるステップと、
前記第10の時間から第11の時間まで前記被選択ワード線に前記第7の電圧を印加するステップと、
前記被選択ワード線の前記電圧を前記第11の時間における前記第7の電圧から第12の時間におけるゼロボルトまで低下させるステップとをさらに含む、請求項1に記載の方法。
3次元(3D)NANDメモリデバイスであって、
複数のビット線と、
複数のワード線と、
複数のストリングを備えるメモリアレイと、
前記メモリアレイに結合され、複数の制御信号に従って前記メモリアレイの前記複数のワード線に印加される複数の電圧を生成するように構成されたワード線ドライバと、
プログラミング動作を実行するプロセスに従って前記複数の制御信号を生成するように構成された制御回路とを備え、前記プロセスが、
前記プログラミング動作のプリチャージングフェーズの間、前記3D NANDメモリデバイスの複数の第1のワード線に第1の電圧を印加するステップであって、前記複数の第1のワード線が垂直方向において被選択ワード線の下方でかつ複数のダミーワード線の上方に位置する、ステップと、
前記プリチャージングフェーズの間、前記3D NANDメモリデバイスの第2の隣接するワード線に第2の電圧を印加するステップであって、前記第2の隣接するワード線が、垂直方向において前記複数の第1のワード線および前記被選択ワード線の上方に位置する、ステップと、
前記プログラミング動作の昇圧フェーズの間、前記第2の隣接するワード線および前記複数の第1のワード線に前記第2の電圧を印加し、前記3D NANDメモリデバイスの第1の隣接するワード線に第3の電圧を印加するステップであって、前記第1の隣接するワード線が、垂直方向において前記第2の隣接するワード線の下方でかつ前記被選択ワード線、前記複数の第1のワード線、および前記複数のダミーワード線の上方に位置する、ステップとを含む3D NANDメモリデバイス。
前記プログラミング動作の前記プリチャージングフェーズの間、前記3D NANDメモリデバイスの複数の第1のワード線に第1の電圧を印加するステップは、
前記プリチャージングフェーズが開始するときに前記複数の第1のワード線の電圧をゼロボルトから増大させるステップと、
第1の時間から第2の時間まで前記複数の第1のワード線に前記第1の電圧を印加するステップと、
前記複数の第1のワード線の前記電圧を前記第2の時間における前記第1の電圧から第3の時間におけるゼロボルトへと、前記プリチャージングフェーズが終了するまで低下させるステップとを含む、請求項11に記載の3D NANDメモリデバイス。
前記プロセスは、
前記第3の時間から、前記プリチャージングフェーズが終了する第7の時間まで前記複数のワード線にゼロボルトを印加するステップと、
前記複数のワード線の前記電圧を前記第7の時間におけるゼロボルトから第8の時間における前記第2の電圧まで増大させるステップと、
前記第8の時間から第11の時間まで前記複数のワード線に前記第2の電圧を印加するステップと、
前記複数のワード線の前記電圧を前記第11の時間における前記第2の電圧から第12の時間におけるゼロボルトまで低下させるステップとを含み、
前記昇圧フェーズは、前記第7の時間に開始し、前記第12の時間に終了する、請求項12に記載の3D NANDメモリデバイス。
前記プリチャージングフェーズの間、前記3D NANDメモリデバイスの前記第2の隣接するワード線に前記第2の電圧を印加するステップは、
前記第2の隣接するワード線の電圧を第4の時間におけるゼロボルトから第5の時間における前記第2の電圧まで増大させるステップと、
前記第5の時間から第7の時間まで前記第2の隣接するワード線に前記第2の電圧を印加するステップとを含み、
前記第7の時間に、前記プリチャージングフェーズが終了し前記昇圧フェーズが開始する、請求項11に記載の3D NANDメモリデバイス。
前記昇圧フェーズの間、前記プロセスは、
前記第7の時間から第11の時間まで前記第2の隣接するワード線に前記第2の電圧を印加するステップと、
前記第2の隣接するワード線の前記電圧を前記第11の時間における前記第2の電圧から第12の時間におけるゼロボルトまで低下させるステップとを含み、
前記昇圧フェーズは前記第12の時間に終了する、請求項14に記載の3D NANDメモリデバイス。
前記3D NANDメモリデバイスの前記第1の隣接するワード線に前記第3の電圧を印加するステップは、
前記プリチャージングフェーズの間、前記第1の隣接するワード線にゼロボルトを印加するステップと、
第1の隣接するワード線の電圧を第7の時間におけるゼロボルトから第8の時間における第3の電圧まで増大させるステップと、
前記第8の時間から第11の時間まで前記第1の隣接するワード線に前記第3の電圧を印加するステップと、
前記第1の隣接するワード線の前記電圧を前記第11の時間における前記第3の電圧から第12の時間におけるゼロボルトまで低下させるステップとを含み、
第1の隣接するメモリセルは、垂直方向において被選択メモリセルの上方でかつ非選択ストリングの第2の隣接するメモリセルの下方に位置し、
前記第3の電圧は、被選択ワード線、第1の部分、および第2の部分に印加される前記第2の電圧よりも小さく、前記第3の電圧は、前記第1の隣接するメモリセルを弱くオフにして前記非選択ストリングのチャネルの第3の部分をオフにする、請求項11に記載の3D NANDメモリデバイス。
前記プロセスは、
前記プリチャージングフェーズの間、第1の時間から第6の時間まで、前記3D NANDメモリデバイスの非選択ストリングのビット線に第4の電圧を印加するステップと、
前記プリチャージングフェーズの間、前記非選択ストリングの前記ビット線の電圧を前記第6の時間における前記第4の電圧から第7の時間におけるゼロボルトまで低下させるステップと、
前記昇圧フェーズの間、前記第7の時間から第12の時間まで前記非選択ストリングの前記ビット線にゼロボルトを印加するステップとを含み、
前記第7の時間に、前記プリチャージングフェーズが終了し前記昇圧フェーズが開始し、前記昇圧フェーズは前記第12の時間に終了する、請求項11に記載の3D NANDメモリデバイス。
前記プロセスは、
前記プリチャージングフェーズの間、第1の時間から第5の時間まで、前記3D NANDメモリデバイスの頂部選択ワード線に第5の電圧を印加するステップであって、前記頂部選択ワード線が、垂直方向において前記第2の隣接するワード線、前記被選択ワード線、前記複数の第1のワード線、および前記複数のダミーワード線の上方に位置する、ステップと、
前記プリチャージングフェーズの間、前記頂部選択ワード線の電圧を前記第5の時間における前記第5の電圧から第6の時間におけるゼロボルトまで低下させるステップと、
前記第6の時間から第12の時間まで前記頂部選択ワード線にゼロボルトを印加するステップとを含み、
前記プリチャージングフェーズは第7の時間に終了し、前記昇圧フェーズは、前記第7の時間に開始し前記第12の時間に終了する、請求項11に記載の3D NANDメモリデバイス。
前記プロセスは、
前記プリチャージングフェーズの間、前記複数のダミーワード線にゼロボルトを印加するステップと、
前記複数のダミーワード線の電圧を第7の時間におけるゼロボルトから第8の時間まで増大させるステップと、
前記第8の時間から第11の時間まで前記複数のダミーワード線に第6の電圧を印加するステップと、
前記複数のダミーワード線の前記電圧を前記第11の時間における前記第6の電圧から第12の時間におけるゼロボルトまで低下させるステップとを含む、請求項11に記載の3D NANDメモリデバイス。
前記プロセスは、
前記昇圧フェーズの間、被選択ワード線にゼロボルトを印加するステップと、
前記被選択ワード線の電圧を第7の時間におけるゼロボルトから第8の時間における第2の電圧まで増大させるステップと、
前記第8の時間から第9の時間まで前記被選択ワード線に前記第2の電圧を印加するステップと、
前記被選択ワード線の前記電圧を前記第9の時間における前記第2の電圧から第10の時間における第7の電圧まで増大させるステップと、
前記第10の時間から第11の時間まで前記被選択ワード線に前記第7の電圧を印加するステップと、
前記被選択ワード線の前記電圧を前記第11の時間における前記第7の電圧から第12の時間におけるゼロボルトまで低下させるステップとを含む、請求項11に記載の3D NANDメモリデバイス。