CN111758130B - 3d nand闪存及其操作方法 - Google Patents

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Abstract

一种用于3D NAND闪存的操作方法包括：在写入操作中将数据写入到多条位线中的未选定位线的多个字线层中的WLn层中；以及在所述多条位线中的未选定位线的所述多个字线层中的至少一个第一WL层上施加第一通过电压，并且在所述多条位线中的未选定位线的所述多个字线层中的至少一个第二WL层上施加第二通过电压；其中，第一通过电压低于第二通过电压，从而在从验证阶段去除预脉冲阶段时缩小了WLn层与所述至少一个第一WL层之间的沟道电势差。

Description

3D NAND闪存及其操作方法
技术领域
本发明涉及用于3D NAND闪存的操作方法以及3D NAND闪存，并且更具体地，涉及能够减少3D NAND闪存的写入时间和功耗的用于3D NAND闪存的操作方法和3D NAND闪存。
背景技术
为了控制写入操作中的阈值电压以及实施NAND闪速存储器中的多数据的存储，广泛采用了增量步进脉冲编程(ISPP)技术。ISPP技术被配置为与两个编程操作之间的阈值电压的编程验证阶段相交错。NAND闪速存储器的通过编程验证阶段的存储单元被执行禁止编程；NAND闪速存储器的未通过编程验证阶段的存储单元则进行至ISPP技术。ISPP技术包括预充电阶段和编程阶段，其中，预充电阶段增强沟道的耦合电势并且减少编程干扰。编程验证阶段通常包括预脉冲阶段、读取阶段和预截断(pre-cutoff)阶段，其中，预脉冲阶段和预截断阶段用于减少电子的注入。
对于具有垂直沟道的3D NAND闪速存储器而言，为了在编程验证阶段中防止来自未选定(unselect)串的电压的泄漏干扰，未选定串的上部选择栅通常是截断的，并且未选定串的下部选择栅是导通的并且被共享。然而，对于未选定串而言，在对应于所述未选定串的字线WLn的存储单元处于编程阶段中时，字线WLn为选定字线，并且通过验证电压进行验证。在验证电压小于该存储单元的阈值电压时，选定存储单元的未选定串是截止的，由于字线WLn+1的电子注入，因而字线WLn与字线WLn+1之间的沟道电势差出现，并且生成干扰。上述问题的常规解决方案是在验证阶段之前添加预脉冲阶段，但是由此增加了写入时间。因此，需要对现有技术进行改进。
发明内容
本发明提供了一种用于3D NAND闪存的操作方法和一种3D NAND闪存，以减少3DNAND闪存中的写入时间和功耗。
本发明的实施例公开了一种用于具有多条位线的3D NAND闪存的操作方法，其中，所述多条位线包括多个字线(WL)层，所述操作方法包括：在写入操作中根据从所述多个字线层的第一端到所述多个字线层的第二端的写入顺序，将数据写入到所述多条位线中的未选定位线的多个字线层中的WLn层中；以及在所述多条位线中的所述未选定位线的所述多个字线层中的至少一个第一WL层上施加第一通过电压，并且在所述多条位线中的所述未选定位线的所述多个字线层中的至少一个第二WL层上施加第二通过电压；其中，第一通过电压低于第二通过电压，从而在从验证阶段去除预脉冲阶段时缩小了WLn层与所述至少一个第一WL层之间的沟道电势差。
本发明的另一个实施例公开了一种具有多条位线的3D NAND闪存，其中，所述多条位线包括多个字线(WL)层，所述3D NAND闪存包括：选定位线；至少一条未选定位线；控制器，其被配置为在写入操作中根据从所述多个字线层的第一端到所述多个字线层的第二端的写入顺序，将数据写入到所述多条位线中的所述至少一条未选定位线的所述多个字线层中的WLn层中，在所述多条位线中的所述至少一条未选定位线的所述多个字线层中的至少一个第一WL层上施加第一通过电压，以及在所述多条位线中的所述至少一条未选定位线的所述多个字线层中的至少一个第二WL层上施加第二通过电压；其中，在写入操作中根据从所述多个字线层的第一端到所述多个字线层的第二端的写入顺序，将数据写入到所述WLn层中；其中，第一通过电压低于第二通过电压，从而在从验证阶段去除预脉冲阶段时缩小了WLn层与所述至少一个第一WL层之间的沟道电势差。
对于本领域技术人员而言，在阅读了各附图和视图中示出的优选实施例的以下具体实施方式之后，本发明的这些和其他目标无疑将变得显而易见。
附图说明
图1是根据本发明实施例的3D NAND闪存的操作过程的示意图。
图2是应用根据本发明实施例的操作过程的3D NAND闪存的未选定位线的示意图。
图3是根据本发明实施例的3D NAND闪存的未选定位线的沟道电势的分布的示意图。
图4是应用根据本发明实施例的操作过程的3D NAND闪存的未选定位串的波形图。
图5是应用根据本发明实施例的操作过程的处于读取操作中的3D NAND闪存的未选定位线的示意图。
图6是应用根据本发明实施例的操作过程的编程验证电平的分布偏移的示意图。
具体实施方式
为了减少3D NAND闪存的写入时间，从编程验证阶段去除预脉冲阶段。图1是根据本发明实施例的3D NAND闪存的操作过程10的示意图。该3D NAND闪存可以包括多条位线，其中，位线包括多个字线(WL)层。该3D NAND闪存的操作过程10包括以下步骤：
步骤102：开始。
步骤104：在写入操作中根据从字线层的第一端到字线层的第二端的写入顺序，将数据写入到位线中的未选定位线的字线层中的WLn层中。
步骤106：在位线中的未选定位线的字线层中的至少一个第一WL层上施加第一通过电压，并且在位线中的未选定位线的字线层中的至少一个第二WL层上施加第二通过电压。
步骤108：在未选定位线处于读取操作中时，在第一WL层和第二WL层上施加第二通过电压。
步骤110：结束。
为了解释操作过程10，请也参考图2，图2为应用根据本发明实施例的操作过程10的3D NAND闪存的未选定位线的示意图。操作过程10可以由3D NAND闪存的控制器(图中未示出)执行。如图2所示，未选定位线包括顶部选择栅TSG、第一字线层、WLn层、第二字线层和底部选择栅BSG。
由于3D NAND闪存的写入操作可以从顶部选择栅TSG或底部选择栅BSG的一端开始，因而在实施例中，数据是从底部选择栅BSG到顶部选择栅TSG进行写入的，但不限于此。在其他实施例中，3D NAND闪存的写入操作可以从顶部选择栅TSG开始到底部选择栅BSG。
根据操作过程10，在步骤104中，在3D NAND闪存的写入操作中，根据写入顺序分别将数据写入到未选定位线的3D NAND闪存的层中。在实施例中，在数据被写入到未选定位线的字线层中的WLn层中时，即，WLn层是当前层。第一WL层是处于字线层中的顶部选择栅TSG和WLn层之间的处于擦除状态的层，并且第二WL层是处于字线层中的WLn层和底部选择栅BSG之间的编程的层。
在步骤106中，第一通过电压Vpass1被施加在位线中的未选定位线的字线层中的第一WL层上，并且第二通过电压Vpass2被施加在位线中的未选定位线的字线层中的第二WL层上。在实施例中，第一通过电压Vpass1高于处于验证阶段的3D NAND闪存的最低编程验证电平，第一通过电压Vpass1比3D NAND闪存的编程验证电平的最低分布高1到2伏。例如，在该3D NAND闪存是多电平单元(MLC)3D NAND闪存时，其包括对应于位码11、10、01、00的四个状态(即编程状态P0、P1、P2、P3)，其中，编程状态P0是编程验证电平的最低分布。在这一示例中，第一通过电压Vpass1比编程状态P0高1到2伏。此外，第二通过电压Vpass2大于3DNAND闪存的最高编程验证电平，从而使对应的位线的沟道导通。也就是说，在3D NAND闪存是MLC 3D NAND闪存时，第二通过电压Vpass2大于编程状态P3。
在实施例中，在将数据写入到WLn层中之后，执行验证阶段。换言之，在对WLn层编程之后，通过增量步进脉冲编程(ISPP)技术对WLn层执行验证阶段(其中阈值电压对应于编程验证电平)，从而对WLn层进行验证。由于第一通过电压Vpass1低于第二通过电压Vpass2，因而在从验证阶段去除预脉冲阶段时缩小了WLn层和WLn+1层之间的沟道电势差。此外，相应地降低了由从WLn+1层到WLn层的电子注入所生成的干扰。
值得注意的是，在根据操作过程10的写入操作的验证阶段中，顶部选择栅TSG是截止的，并且底部选择栅BSG是导通的，从而使得底部选择栅BSG被与其他位线共享。替代性地，在其他实施例中，底部选择栅BSG可以是截止的，从而缩小沟道电势差。
图3是根据本发明实施例的3D NAND闪存的未选定位线的沟道电势的分布的示意图。如图3所示，与现有技术中的第一WL层中的WLn+1层与WLn层之间的沟道电势差d’相比，实施操作过程10的第一WL层中的WLn+1层与WLn层之间的沟道电势差d1是缩小的。
图4是应用根据本发明实施例的操作过程10的3D NAND闪存的未选定位串的波形图。如图4所示，未选定位串包括未选定位线、选定位线、选定上部选择栅字线、第一字线层、选定字线(即，WLn层)、第二字线层、下部选定字线、公共源极线和衬底。在图4中，在包括预充电阶段和编程阶段的第N编程操作之后，执行包括验证阶段和预截断阶段的第N验证阶段。由于根据操作过程10从验证阶段去除了预脉冲阶段，因而在验证阶段中，第一字线层被施加第一通过电压Vpass1，第二字线层被施加第二通过电压Vpass2，并且选定字线(即，WLn层)被施加用于验证阶段的不同的阈值电压。
参考操作过程10的读取操作，在步骤108中，第二通过电压Vpass2被施加在第一WL层和第二WL层上。请同时参考图5，图5为应用根据本发明实施例的操作过程10的处于读取操作中的3D NAND闪存的未选定位线的示意图。
在数据被写入到3D NAND闪存的对应的存储单元中之后，第一WL层应当被施加与第二WL层相同的电压，即，第二通过电压Vpass2。由于第一WL层和第二WL层在写入操作中分别被施加第一通过电压Vpass1和第二通过电压Vpass2，因而在读取操作中生成了3D NAND闪存的编程验证电平的分布移位。如图6所示，虚线表示写入操作中的编程验证电平的分布，并且实线表示读取操作中的编程验证电平的分布。照此，对应于读取操作中的不同编程验证电平的阈值电压低于对应于写入操作中的不同编程验证电平的阈值电压，对应于编程验证电平(即，编程状态P0、P1、P2、P3)的分布的验证电压被提高，以补偿写入操作和读取操作之间的编程验证电平的分布差异。
因此，在从验证阶段去除预脉冲阶段时，字线层中的第一WL层被施加第一通过电压Vpass1，并且字线层中的第二WL层被施加第二通过电压Vpass2，以缩小WLn层与第一WL层中的WLn+1层之间的沟道电势差，其中，第一通过电压Vpass1低于第二通过电压Vpass2，因为减少了从WLn+1层到WLn层的电子注入。
值得注意的是，上文阐述的实施例说明了本发明的原理，本领域技术人员可以相应地做出适当的修改，并且不限于此。
总之，本发明提供了一种用于3D NAND闪存的操作方法和一种3D NAND闪存，其减少了隧道中的电子注入，从而减少了3D NAND闪存的写入时间和功耗。
本领域的技术人员将容易地发现在遵循本发明的教导的同时可以对所述器件和方法做出很多修改和变更。相应地，以上公开内容应当被视为仅由所附权利要求的划定范围来限定。

Claims (18)

1.一种用于具有多条位线的3D NAND闪存的操作方法，其中，所述多条位线包括多个字线(WL)层，所述操作方法包括：
在写入操作中根据从所述多个字线层的第一端到所述多个字线层的第二端的写入顺序，将数据写入到所述多条位线中的未选定位线的所述多个字线层中的WLn层中；以及
在所述多条位线中的所述未选定位线的所述多个字线层中的第一WL层上施加第一通过电压，并且在所述多条位线中的所述未选定位线的所述多个字线层中的第二WL层上施加第二通过电压；
其中，所述第一通过电压低于所述第二通过电压，从而在从验证阶段去除预脉冲阶段时缩小了所述WLn层与所述第一WL层之间的沟道电势差。
2.根据权利要求1所述的操作方法，其中，所述第一WL层处于所述多个字线层的所述WLn层与所述第一端之间，并且所述第二WL层处于所述多个字线层的所述第二端与所述WLn层之间。
3.根据权利要求1所述的操作方法，其中，所述多个字线层中的所述第一WL层处于擦除状态。
4.根据权利要求1所述的操作方法，其中，所述第二通过电压大于所述3D NAND闪存的最高编程验证电平，从而使对应的位线的沟道导通。
5.根据权利要求1所述的操作方法，其中，所述第一通过电压高于处于所述验证阶段中的所述3D NAND闪存的编程验证电平的最低分布。
6.根据权利要求1所述的操作方法，其中，所述验证阶段是在所述数据被写入到所述多个字线层中的所述WLn层中之后执行的。
7.根据权利要求1所述的操作方法，其中，所述多个字线层的所述第一端和所述第二端是顶部选择栅和底部选择栅。
8.根据权利要求1所述的操作方法，还包括：
在所述未选定位线处于读取操作中时，在所述第一WL层和所述第二WL层上施加所述第二通过电压。
9.根据权利要求8所述的操作方法，其中，对应于所述验证阶段的至少一个编程验证电平的至少一个验证电压被提高，以补偿所述写入操作和所述读取操作之间的差异。
10.一种具有多条位线的3D NAND闪存，其中，所述多条位线包括多个字线层，所述3DNAND闪存包括：
选定位线；
至少一条未选定位线；
控制器，所述控制器被配置为：在写入操作中根据从所述多个字线层的第一端到所述多个字线层的第二端的写入顺序，将数据写入到所述多条位线中的所述至少一条未选定位线的所述多个字线层中的WLn层，在所述多条位线中的所述至少一条未选定位线的所述多个字线层中的第一WL层上施加第一通过电压，并且在所述多条位线中的所述至少一条未选定位线的所述多个字线层中的第二WL层上施加第二通过电压；
其中，在写入操作中根据从所述多个字线层的第一端到所述多个字线层的第二端的写入顺序，将数据写入到所述WLn层中；
其中，所述第一通过电压低于所述第二通过电压，从而在从验证阶段去除预脉冲阶段时缩小了所述WLn层与所述第一WL层之间的沟道电势差。
11.根据权利要求10所述的3D NAND闪存，其中，所述第一WL层处于所述多个字线层的所述WLn层与所述第一端之间，并且所述第二WL层处于所述多个字线层的所述第二端与所述WLn层之间。
12.根据权利要求10所述的3D NAND闪存，其中，所述多个字线层中的所述第一WL层处于擦除状态。
13.根据权利要求10所述的3D NAND闪存，其中，所述第二通过电压大于所述3D NAND闪存的最高编程验证电平，从而使对应的位线的沟道导通。
14.根据权利要求10所述的3D NAND闪存，其中，所述第一通过电压高于处于所述验证阶段中的所述3D NAND闪存的编程验证电平的最低分布。
15.根据权利要求10所述的3D NAND闪存，其中，所述验证阶段是在所述数据被写入到所述多个字线层中的所述WLn层中之后执行的。
16.根据权利要求10所述的3D NAND闪存，其中，所述多个字线层的所述第一端和所述第二端是顶部选择栅和底部选择栅。
17.根据权利要求10所述的3D NAND闪存，其中，在所述至少一条未选定位线处于读取操作中时，所述第一WL层和所述第二WL层被施加所述第二通过电压。
18.根据权利要求17所述的3D NAND闪存，其中，对应于所述验证阶段的至少一个编程验证电平的至少一个验证电压被提高，以补偿所述写入操作和所述读取操作之间的差异。
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