KR20230026099A

KR20230026099A - 반도체 메모리 장치와 반도체 메모리 장치의 동작 방법

Info

Publication number: KR20230026099A
Application number: KR1020210108067A
Authority: KR
Inventors: 최형진
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-08-17
Filing date: 2021-08-17
Publication date: 2023-02-24
Also published as: CN115910173A; US20230058168A1

Abstract

반도체 메모리 장치는 메모리 셀 어레이 회로, 구동력 조절 회로를 포함한다. 메모리 셀 어레이 회로는 복수의 메모리 셀을 포함한다. 구동력 조절 회로는 복수의 메모리 셀에 대한 프로그램 여부에 따라 복수의 검증 패스 전압 각각의 구동력을 조절한다.

Description

반도체 메모리 장치와 반도체 메모리 장치의 동작 방법{SEMICONDUCTOR MEMORY APPARATUS AND OPERATING METHOD OF SEMICONDUCTOR MEMORY SYSTEM}

본 발명은 반도체 메모리 장치와 반도체 메모리 장치의 동작 방법에 관한 것으로, 더욱 상세하게는 복수의 워드 라인에 검증 패스 전압을 인가하여 검증 동작을 수행할 수 있는 반도체 메모리 장치와 반도체 메모리 장치의 동작 방법에 관한 것이다.

일반적으로 반도체 메모리 장치는 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile memory device)로 구분된다. 휘발성 메모리 장치와 비휘발성 메모리 장치는 전원을 인가 받아 데이터를 저장하거나 저장된 데이터를 출력하는 데이터 처리 동작이 가능하다. 여기서, 휘발성 메모리 장치는 데이터 처리 동작 속도가 빠른 장점이 있는데 반하여 저장된 데이터를 유지하기 위하여 전원을 계속적으로 공급받아야 하는 단점이 있다. 그리고 비휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 전원을 계속적으로 공급받지 않아도 되는 장점이 있는데 반하여 데이터 처리 속도가 느린 단점이 있다.

요즈음 반도체 메모리 장치에 대한 공정 및 설계 기술이 눈부시게 발전함에 따라 휘발성 메모리 장치의 데이터 처리 속도와 비휘발성 메모리 장치의 데이터 처리 속도의 차이는 많이 줄어들게 되었다. 따라서, 최근에는 저장된 데이터를 유지하는데 있어서 전원으로부터 자유로운 비휘발성 메모리 장치가 주목받고 있다.

비휘발성 메모리 장치는 복수의 메모리 셀(memory cell)이 직렬로 접속되어 스트링(string) 구조를 가지는 NAND 타입 플래쉬 메모리 장치(NAND type flash memory device)가 대표적이다. NAND 타입 플래쉬 메모리 장치의 메모리 셀은 플로팅 게이트(floating gate)를 포함한다. 그래서 메모리 셀은 파울러 노드하임 터널링(Fowler-Nordheim Tunneling) 방법을 통해 플로팅 게이트에 전자를 주입하거나 방출함으로써 논리'하이' 데이터 또는 논리'로우' 데이터를 저장하는 것이 가능하다.

NAND 타입 플래쉬 메모리 장치를 비롯한 비휘발성 메모리 장치는 메모리 셀에 데이터를 저장하기 위하여 프로그램(program) 동작을 수행하고, 메모리 셀에 저장된 데이터를 출력하기 위하여 리드(read) 동작을 수행한다. 그리고 비휘발성 메모리 장치는 프로그램 동작 이전에 메모리 셀에 저장된 데이터를 지우기 위하여 소거(erase) 동작을 수행한다. 이러한 프로그램 동작, 리드 동작, 및 소거 동작 각각은 검증 동작을 수반한다. 여기서, 검증 동작은 프로그램 동작, 리드 동작, 및 소거 동작에 따라 메모리 셀에 원하는 데이터가 정확히 저장되었는지에 대하여 확인하는 동작이다.

한편, 비휘발성 메모리 장치의 메모리 셀은 프로그램 동작시 하나의 메모리 셀에 저장되는 데이터 분포의 개수에 따라 싱글 레벨 셀(single level cell)과, 멀티 레벨 셀(multi level cell)과, 트리플 레벨 셀(triple level cell), 및 쿼드러플 레벨 셀(quadruple level cell) 등으로 정의된다. 싱글 레벨 셀은 1비트에 대응하는 2개의 논리 데이터를 저장하고, 멀티 레벨 셀은 2비트에 대응하는 4개의 논리 데이터를 저장하고, 트리플 레벨 셀은 3비트에 대응하는 8개의 논리 데이터를 저장하며, 쿼드러플 레벨 셀은 4비트에 대응하는 16개의 논리 데이터를 저장한다.

최근 메모리 셀은 저장되는 데이터 분포의 개수가 점점 증가하는 방향으로 발전하고 있다. 메모리 셀에 저장되는 데이터 분포의 개수가 점점 증가한다는 것은 데이터 분포를 그만큼 정밀하게 구분할 수 있어야 한다는 것을 의미한다. 그리고 이와 관련 있는 동작이 바로 반도체 메모리 장치의 검증 동작이다.

반도체 메모리 장치는 검증 동작을 위하여 비교적 많은 동작 시간을 할애하고 있다. 따라서, 메모리 셀에 저장되는 데이터 분포의 개수가 점점 증가할수록 검증 동작을 위한 동작 시간은 점점 늘어나고 있다. 또한, 반도체 메모리 장치는 검증 동작을 위하여 비교적 많은 전력을 소모하고 있다. 따라서, 메모리 셀에 저장되는 데이터 분포의 개수가 점점 증가할수록 검증 동작시 소모되는 전력은 점점 늘어나고 있다.

본 발명의 일 실시예는 복수의 메모리 셀에 대한 프로그램 여부에 따라 복수의 워드 라인에 인가되는 복수의 검증 패스 전압 각각의 구동력을 조절하여 검증 동작을 수행할 수 있는 반도체 메모리 장치와 반도체 메모리 장치의 동작 방법을 제공할 수 있다.

본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따르면, 복수의 워드 라인과 연결되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이 회로; 및 상기 복수의 메모리 셀 중 적어도 하나의 메모리 셀에 대한 프로그램 여부에 따라 상기 복수의 워드 라인에 인가되는 복수의 검증 패스 전압 각각의 구동력을 조절하는 구동력 조절 회로를 포함하는 반도체 메모리 장치가 제공될 수 있다.

본 발명의 일 실시예에 따르면, 검증 동작 정보를 획득하는 단계; 상기 검증 동작 정보에 기초하여 복수의 검증 패스 전압 각각의 구동력을 설정하는 단계; 복수의 워드 라인 중 검증 대상 메모리 셀에 대응하는 선택된 워드 라인을 검증 전압으로 구동하고 상기 복수의 워드 라인 중 비선택된 워드 라인을 상기 복수의 검증 패스 전압 각각으로 구동하는 단계; 및 상기 검증 대상 메모리 셀에 대한 검증 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법이 제공될 수 있다.

본 발명의 일 실시예는 반도체 메모리 장치의 검증 동작에 대한 회로 동작 시간을 최적화할 수 있고, 검증 동작시 소모되는 전력을 최소화할 수 있는 효과가 있다.

본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 보여주기 위한 블록도이다.
도 2 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부 구성을 보여주기 위한 블록도이다.
도 3 은 도 2 의 구동력 조절 회로의 개략적인 동작을 보여주기 위한 개략도이다.
도 4 는 도 3 과 관련하여 다양한 일례를 보여주기 위한 개략도이다.
도 5 는 도 1 내지 도 4 의 반도체 메모리 장치의 동작 방법을 보여주기 위한 순서도이다.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.

도 1 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 보여주기 위한 블록도이다.

도 1 을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이 회로(1000)와, 동작 구동 회로(2000), 및 동작 제어 회로(3000)를 포함할 수 있다.

우선, 메모리 셀 어레이 회로(1000)는 데이터를 저장하기 위한 구성일 수 있다. 메모리 셀 어레이 회로(1000)는 복수의 메모리 블록 회로(BK1~BKn, 여기서, n은 자연수임)를 포함할 수 있다. 복수의 메모리 블록 회로(BK1~BKn) 각각은 데이터를 저장하기 위한 복수의 메모리 셀을 포함할 수 있다. 복수의 메모리 셀은 도면의 세로 방향으로 직렬 접속되는 스트링 구조를 가질 수 있다. 그리고 복수의 메모리 셀 각각은 복수의 워드 라인(WL1~WLn) 각각과 복수의 비트 라인(BL1~BLm, 여기서, m은 자연수임) 각각으로 연결되어 행렬 구조를 가질 수 있다. 이후 다시 설명하겠지만, 복수의 워드 라인(WL1~WLn)은 워드 라인 구동 회로(2200)에 의하여 프로그램 동작, 리드 동작, 소거 동작, 및 검증 동작에 따라 기 설정된 전압으로 구동될 수 있다. 그리고 복수의 비트 라인(BL1~BLm)은 메모리 셀에 저장된 데이터 또는 저장될 데이터에 따라 기 설정된 전압으로 구동될 수 있다.

다음으로, 동작 구동 회로(2000)는 메모리 셀 어레이 회로(1000) 중 목표로 하는 메모리 셀에 대한 프로그램 동작, 리드 동작, 소거 동작, 및 검증 동작을 수행하기 위하여 구동되는 구성일 수 있다. 동작 구동 회로(2000)는 전압 생성 회로(2100), 워드 라인 구동 회로(2200), 복수의 페이지 버퍼 회로(2300), 컬럼 디코딩 회로(2400), 및 데이터 입출력 회로(2500)를 포함할 수 있다. 이하, 동작 구동 회로(2000)에 포함되는 각 구성에 대하여 살펴보기로 한다.

전압 생성 회로(2100)는 프로그램 동작, 리드 동작, 소거 동작, 및 검증 동작 각각에 필요한 내부 전압(V_INN)을 생성하기 위한 구성일 수 있다. 전압 생성 회로(2100)는 동작 제어 회로(3000)에서 생성되는 전압 제어 신호(CTR_V)에 기초하여 각 동작에 대응하는 다양한 전압 레벨의 내부 전압(V_INN)을 생성할 수 있다.

워드 라인 구동 회로(2200)는 전압 생성 회로(2100)에서 생성된 내부 전압(V_INN)을 복수의 워드 라인(WL1~WLn)에 선택적으로 인가하기 위한 구성일 수 있다. 워드 라인 구동 회로(2200)는 전압 생성 회로(2100)로부터 내부 전압(V_INN)을 인가 받을 수 있고 동작 제어 회로(3000)로부터 구동 어드레스 신호(ADD_D)를 인가 받을 수 있다. 여기서, 구동 어드레스 신호(ADD_D)는 복수의 워드 라인(WL1~WLn) 중 해당 워드 라인을 선택적으로 활성화시키기 위한 신호일 수 있다. 그래서 워드 라인 구동 회로(2200)는 구동 어드레스 신호(ADD_D)와 내부 전압(V_INN)에 기초하여 복수의 워드 라인(WL1~WLn) 각각을 활성화하고 활성화된 워드 라인을 해당하는 내부 전압(V_INN)으로 구동할 수 있다.

도면에는 도시되지 않았지만, 워드 라인 구동 회로(2200)는 메모리 셀 어레이 회로(1000)에 포함되는 드레인 선택 라인, 소스 선택 라인, 및 공통 소스 라인과도 연결될 수 있다. 그래서 워드 라인 구동 회로(2200)는 프로그램 동작, 리드 동작, 소거 동작, 및 검증에 따라 드레인 선택 라인, 소스 선택 라인, 및 공통 소스 라인 각각에 기 설정된 내부 전압(V_INN)을 인가할 수 있다.

예컨대, 프로그램 동작시 워드 라인 구동 회로(2200)는 복수의 워드 라인(WL1~WLn) 중 선택된 워드 라인에 내부 전압(V_INN) 중 하나인 프로그램 전압을 인가하고 나머지 비선택된 워드 라인에 프로그램 전압보다 낮은 전압 레벨을 가지는 프로그램 패스 전압을 인가할 수 있다. 또한, 리드 동작시 워드 라인 구동 회로(2200)는 선택된 워드 라인에 리드 전압을 인가하고 비선택된 워드 라인에 리드 전압보다 높은 전압 레벨을 가지는 리드 패스 전압을 인가할 수 있다. 또한, 소거 동작시 워드 라인 구동 회로(2200)는 선택된 워드 라인에 접지 전압을 인가 할 수 있다. 또한, 검증 동작시 워드 라인 구동 회로(2200)는 선택된 워드 라인에 내부 전압(V_INN) 중 하나인 검증 전압을 인가하고 비선택된 워드 라인에 검증 전압보다 높은 전압 레벨을 가지는 복수의 검증 패스 전압을 인가할 수 있다. 검증 동작시 인가되는 복수의 검증 패스 전압에 대해서는 아래에서 보다 자세히 살펴보기로 한다.

복수의 페이지 버퍼 회로(2300)는 메모리 셀 어레이 회로(1000)와 복수의 비트 라인(BL1~BLm)으로 연결될 수 있다. 복수의 페이지 버퍼 회로(2300)는 프로그램 동작시 복수의 비트 라인(BL1~BLm)으로 데이터를 전달하기 위한 구성일 수 있다. 그리고 복수의 페이지 버퍼 회로(2300)는 리드 동작, 검증 동작시 복수의 비트 라인(BL1~BLm)으로부터 데이터를 전달받기 위한 구성일 수 있다. 복수의 페이지 버퍼 회로(2300) 각각은 복수의 래치 회로로 구성될 수 있다. 그리고 각각의 래치 회로는 동작 제어 회로(3000)에서 생성되는 동작 제어 신호(CTR_OP)에 기초하여 입출력되는 데이터에 대한 프로그램 동작, 리드 동작, 및 검증 동작을 수행할 수 있다.

다음으로, 컬럼 디코딩 회로(2400)는 입출력되는 데이터의 전달 경로를 제어하기 위한 구성일 수 있다. 컬럼 디코딩 회로(2400)는 복수의 페이지 버퍼 회로(2300)로부터 외부로 출력될 데이터를 인가 받을 수 있고, 데이터 입출력 회로(2500)로부터 내부로 입력될 데이터를 인가 받을 수 있다. 그리고 컬럼 디코딩 회로(2400)는 동작 제어 회로(3000)로부터 선택 어드레스 신호(ADD_C)를 인가 받아 입출력되는 데이터의 전달 경로를 제어할 수 있다. 여기서, 선택 어드레스 신호(ADD_C)는 복수이 비트 라인(BL1~BLm) 중 해당 비트 라인을 선택하기 위한 신호일 수 있다.

다음으로, 데이터 입출력 회로(2500)는 외부 데이터(DAT_OUT)와 내부 데이터(DAT_IN)에 대한 입출력을 제어하기 위한 구성일 수 있다. 데이터 입출력 회로(2500)는 동작 제어 회로(3000)에서 생성되는 입출력 제어 신호(CTR_IO)에 기초하여 데이터의 입출력 동작을 수행할 수 있다. 데이터 입출력 회로(2500)는 입출력 제어 신호(CTR_IO)에 기초하여 프로그램 동작시 외부에서 입력되는 외부 데이터(DAT_OUT)를 내부 데이터(DAT_IN)로써 출력할 수 있다. 그리고 데이터 입출력 회로(2500)는 입출력 제어 신호(CTR_IO)에 기초하여 리드 동작시 컬럼 디코딩 회로(2400)에서 입력되는 내부 데이터(DAT_IN)를 외부 데이터(DAT_OUT)로써 출력할 수 있다.

다음으로, 동작 제어 회로(3000)는 동작 구동 회로(2000)에 포함되는 전압 생성 회로(2100), 워드 라인 구동 회로(2200), 복수의 페이지 버퍼 회로(2300), 컬럼 디코딩 회로(2400), 및 데이터 입출력 회로(2500)를 제어하기 위한 구성일 수 있다. 동작 제어 회로(3000)는 외부로부터 커맨드 신호(CMD)와 어드레스 신호(ADD)에 기초하여 전압 생성 회로(2100)를 제어하기 위한 전압 제어 신호(CTR_V)를 생성할 수 있다. 그리고 동작 제어 회로(3000)는 워드 라인 구동 회로(2200)에 제공되는 구동 어드레스 신호(ADD_D)를 생성할 수 있다. 그리고 동작 제어 회로(3000)는 복수의 페이지 버퍼 회로(2300)를 제어하기 위한 동작 제어 신호(CTR_OP)를 생성할 수 있다. 그리고 동작 제어 회로(3000)는 컬럼 디코딩 회로(2400)를 제어하기 위한 선택 어드레스 신호(ADD_C)를 생성할 수 있다. 그리고 동작 제어 회로(3000)는 데이터 입출력 회로(2500)를 제어하기 위한 입출력 제어 신호(CTR_IO)를 생성할 수 있다. 동작 제어 회로(3000)는 반도체 메모리 장치의 전반적인 동작을 제어할 수 있다. 다시 말하면, 반도체 메모리 장치는 동작 제어 회로(3000)에 의하여 프로그램 동작, 리드 동작, 소거 동작, 및 검증 동작 등을 수행할 수 있다.

도 2 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부 구성을 보여주기 위한 블록도이다.

도 2 를 참조하면, 반도체 메모리 장치는 메모리 셀 어레이 회로(100), 구동력 조절 회로(200)를 포함할 수 있다.

우선, 메모리 셀 어레이 회로(100)는 복수의 워드 라인(WL1, WL2, … WLn)과 연결되는 복수의 메모리 셀을 포함하기 위한 구성일 수 있다. 복수의 메모리 셀은 직렬로 연결되는 스트링 구조를 가질 수 있다. 여기서, 메모리 셀 어레이 회로(100)는 도 1 의 메모리 셀 어레이 회로(1000)에 대응하는 구성일 수 있다.

다음으로, 구동력 조절 회로(200)는 복수의 메모리 셀 중 적어도 하나의 메모리 셀에 대한 프로그램 여부에 따라 복수의 워드 라인(WL1, WL2, … WLn)에 인가되는 복수의 검증 패스 전압(VP_1, VP_2) 각각의 구동력을 조절하기 위한 구성일 수 있다. 이후 다시 설명하겠지만, 복수의 검증 패스 전압(VP_1, VP_2)은 구동력이 서로 다른 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)을 포함할 수 있다.

이하, 구동력 조절 회로(200)의 보다 자세한 구성을 살펴보기 이전에 도 3 을 통해 구동력 조절 회로(200)의 개략적인 동작을 살펴보기로 한다.

도 3 은 도 2 의 구동력 조절 회로(200)의 개략적인 동작을 보여주기 위한 개략도이다. 설명의 편의를 위하여, 도 2 의 메모리 셀 어레이 회로(100)의 일부 구성인 복수의 메모리 셀(310)을 도시하였다. 그리고 설명의 편의를 위하여, 복수의 메모리 셀(310)이 8 개의 메모리 셀을 포함하는 것을 일례로 하였다. 여기서, 8 개의 메모리 셀 각각은 아래에서 설명될 셀 트랜지스터로 구성될 수 있다.

도 3 을 참조하면, 복수의 메모리 셀(310)은 비트 라인(BL)과 드레인 선택 라인(DSL)에 연결되는 드레인 트랜지스터(TRD)와, 공통 소스 라인(CSL)과 소스 선택 라인(SSL)에 연결되는 소스 트랜지스터(TRS)를 포함할 수 있다. 그리고 복수의 메모리 셀(310)은 드레인 트랜지스터(TRD)와 소스 트랜지스터(TRS) 사이에 직렬 접속되어 스트링 구조를 가지는 제1 내지 제8 셀 트랜지스터(TR1, TR2, … TR8)을 포함할 수 있다.

여기서, 제1 내지 제8 셀 트랜지스터(TR1, TR2, … TR8) 각각은 제1 내지 제8 워드 라인(WL1, WL2, … WL8) 각각에 연결될 수 있다. 도 2 의 구동력 조절 회로(200)는 검증 동작시 제1 내지 제8 워드 라인(WL1, WL2, … WL8) 중 비선택된 워드 라인에 복수의 검증 패스 전압(VP_1, VP_2)인 제1 및 제2 검증 패스 전압(VP_1, VP_2) 각각을 인가할 수 있다. 참고로, 검증 동작시 검증 대상 메모리 셀에 저장된 데이터는 비트 라인(BL)을 통해 복수의 페이지 버퍼 회로(2300, 도 1 참조)로 전달될 수 있다.

이하, 설명의 편의를 위하여, 제1 내지 제4 셀 트랜지스터(TR1, TR2, TR3, TR4)는 프로그램 상태(P)이고, 제5 내지 제8 셀 트랜지스터(TR5, TR6, TR7, TR8)는 소거 상태(E)라고 가정하기로 한다. 그리고 검증 대상 메모리 셀은 제4 셀 트랜지스터(TR4)라고 가정하기로 한다.

도 2 의 구동력 조절 회로(200)는 제4 셀 트랜지스터(TR4)에 대한 검증 동작시 제4 셀 트랜지스터(TR4)에 대응하는 제4 워드 라인(WL4)에 검증 전압(V_SEL)을 인가할 수 있다. 다시 말하면, 제1 내지 제8 워드 라인(WL1, WL2, … WL8) 중 선택된 워드 라인인 제4 워드 라인(WL4)은 검증 전압(V_SEL)으로 구동될 수 있다.

이어서, 구동력 조절 회로(200)는 제1 내지 제8 워드 라인(WL1, WL2, … WL8) 중 비선택된 워드 라인에 제1 및 제2 검증 패스 전압(VP_1, VP_2)을 인가할 수 있다. 보다 구체적으로 설명하면, 구동력 조절 회로(200)는 프로그램 상태(P)의 제1 내지 제3 셀 트랜지스터(TR1, TR2, TR3)에 대응하는 제1 내지 제3 워드 라인(WL1, WL2, WL3)에 제1 검증 패스 전압(VP_1)을 인가할 수 있다. 그리고 구동력 조절 회로(200)는 소거 상태(E)의 제5 내지 제8 셀 트랜지스터(TR5, TR6, TR7, TR8)에 대응하는 제5 내지 제8 워드 라인(WL5, WL6, WL7, WL8)에 제2 검증 패스 전압(VP_2)을 인가할 수 있다. 다시 말하면, 제1 내지 제8 워드 라인(WL1, WL2, … WL8) 중 비선택된 워드 라인인 제1 내지 제3 워드 라인(WL1, WL2, WL3)은 제1 검증 패스 전압(VP_1)으로 구동될 수 있다. 그리고 제1 내지 제8 워드 라인(WL1, WL2, … WL8) 중 비선택된 워드 라인인 제5 내지 제8 워드 라인(WL5, WL6, WL7, WL8)은 제2 검증 패스 전압(VP_2)으로 구동될 수 있다. 여기서, 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)은 서로 다른 구동력을 가질 수 있다.

결국, 구동력 조절 회로(200)는 검증 동작시 선택된 워드 라인에 검증 전압(V_SEL)을 인가할 수 있다. 그리고 구동력 조절 회로(200)는 검증 동작시 비선택된 워드 라인에 구동력이 서로 다른 제1 및 제2 검증 패스 전압(VP_1, VP_2)을 인가할 수 있다.

본 발명의 일 실시예에 따른 반도체 메모리 장치는 구동력이 서로 다른 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)을 사용하여 검증 동작을 수행할 수 있다.

한편, 위에서 설명하였듯이, 제1 검증 패스 전압(VP_1)의 구동력과 제2 검증 패스 전압(VP_2)의 구동력은 서로 다를 수 있다. 그리고 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2) 각각의 구동력은 메모리 셀에 대한 프로그램 여부에 따라 달라질 수 있다. 이와 관련된 내용은 도 4 를 통해 보다 자세히 설명하기로 한다.

도 4 는 도 3 과 관련하여 다양한 일례를 보여주기 위한 개략도이다.

도 4 에는 도 3 에 대응하는 (A) 경우가 도시되어 있으며, (A) 경우와 다른 일례인 (B) 경우와 (C) 경우가 도시되어 있다. (A) 경우는 도 3 에서 설명한 바와 같이, 제4 셀 트랜지스터(TR4)를 검증하기 위하여 제1 및 제2 검증 패스 전압(VP_1, VP_2)이 인가되는 비선택 워드 라인이 개시되어 있다. 그리고 (B) 경우는 제3 셀 트랜지스터(TR3)를 검증하기 위하여 제1 및 제2 검증 패스 전압(VP_1, VP_2)이 인가되는 비선택 워드 라인이 개시되어 있다. 그리고 (C) 경우는 제6 셀 트랜지스터(TR6)를 검증하기 위하여 제1 및 제2 검증 패스 전압(VP_1, VP2)이 인가되는 비선택 워드 라인이 개시되어 있다.

우선, (A) 경우는 제4 셀 트랜지스터(TR4)에 대한 검증 동작일 수 있다.

(A) 경우는 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)은 서로 다른 구동력을 가질 수 있다. 다시 말하면, 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)의 기울기는 서로 다를 수 있다. 그리고 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)의 목표 전압 레벨은 서로 다를 수 있다. 제1 검증 패스 전압(VP_1)의 목표 전압 레벨은 제2 검증 패스 전압(VP_2)의 목표 전압 레벨보다 높을 수 있다. 예컨대, 제1 검증 패스 전압(VP_1)의 목표 전압 레벨은 5.5[V]에서 7[V]가 될 수 있다. 그리고 제2 검증 패스 전압(VP_2)의 목표 전압 레벨은 2[V]에서 4[V]가 될 수 있다. 여기서, 목표 전압 레벨은 하나의 일례이며 이를 한정하는 것은 아니다.

도면에서 볼 수 있듯이, (A) 경우에서 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2) 각각은 ② 시점에 목표 전압 레벨로 구동될 수 있다. 따라서, 도 1 의 복수의 페이지 버퍼 회로(2300)는 ② 시점에 활성화되어 검증 동작을 수행할 수 있다.

다음으로, (B) 경우는 제3 셀 트랜지스터(TR3)에 대한 검증 동작일 수 있다.

(B) 경우 역시 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)은 서로 다른 구동력을 가질 수 있다. 그리고 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)의 목표 전압 레벨은 서로 다를 수 있다. (B) 경우에서 제1 검증 패스 전압(VP_1)의 목표 전압 레벨은 (A) 경우에서 제1 검증 패스 전압(VP_1)의 목표 전압 레벨과 동일할 수 있다. 그리고, (B) 경우에서 제2 검증 패스 전압(VP_2)의 목표 전압 레벨은 (A) 경우에서 제2 검증 패스 전압(VP_2)의 목표 전압 레벨과 동일할 수 있다.

도면에서 볼 수 있듯이, (B) 경우에서 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)은 ① 시점에 목표 전압 레벨로 구동될 수 있다. 따라서, 도 1 의 복수의 페이지 버퍼 회로(2300)는 ① 시점에 활성화되어 검증 동작을 수행할 수 있다.

다음으로, (C) 경우는 제6 셀 트랜지스터(TR6)에 대한 검증 동작일 수 있다.

(C) 경우 역시 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)은 서로 다른 구동력을 가질 수 있다. (C) 경우에서 제1 및 제2 검증 패스 전압(VP_1, VP_2) 각각의 목표 전압 레벨은 (A) 경우와 (B) 경우에서 제1 및 제2 검증 패스 전압(VP_1, VP_2) 각각의 목표 전압 레벨과 동일할 수 있다.

도면에서 볼 수 있듯이, (C) 경우에서 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)은 ③ 시점에 목표 전압 레벨로 구동될 수 있다. 따라서, 도 1 의 복수의 페이지 버퍼 회로(2300)는 ③ 시점에 활성화되어 검증 동작을 수행할 수 있다.

한편, 도 4 에서 볼 수 있듯이, 프로그램 상태(P)의 메모리 셀에는 제1 검증 패스 전압(VP_1)이 인가될 수 있고, 소거 상태(E)의 메모리 셀에는 제2 검증 패스 전압(VP_2)이 인가될 수 있다. 그리고 소거 상태(E)의 메모리 셀에 인가되는 제2 검증 패스 전압(VP_2)은 프로그램 상태(P)의 메모리 셀에 인가되는 제1 검증 패스 전압(VP_1) 보다 구동력을 줄여줄 수 있다.

이러한 동작을 통해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 메모리 셀(310) 중 적어도 하나의 메모리 셀에 대한 프로그램 여부에 따라 제1 및 제2 검증 패스 전압(VP_1, VP_2) 각각의 구동력을 조절할 수 있다. 따라서, 반도체 메모리 장치는 검증 동작시 소모되는 전력을 최소화할 수 있다.

이와 관련하여, (A) 경우, (B) 경우, 및 (C) 경우 각각은 복수의 메모리 셀(310)에 있어서 프로그램 상태의 메모리 셀의 개수와 소거 상태의 메모리 셀의 개수가 서로 다를 수 있다. 다시 말하면, (A) 경우 복수의 메모리 셀(310) 중 프로그램 상태의 메모리 셀의 개수는 4 개일 수 있고, 소거 상태의 메모리 셀의 개수는 4 개일 수 있다. (B) 경우 복수의 메모리 셀(310) 중 프로그램 상태의 메모리 셀의 개수는 3 개일 수 있고, 소거 상태의 메모리 셀의 개수는 5 개일 수 있다. (C) 경우 복수의 메모리 셀(310) 중 프로그램 상태의 메모리 셀의 개수는 6 개일 수 있고, 소거 상태의 메모리 셀의 개수는 2 개일 수 있다. 이를 정리하면, 제1 및 제2 검증 패스 전압(VP_1, VP_2) 각각은 복수의 메모리 셀(310) 중 프로그램 상태의 메모리 셀의 개수와 소거 상태의 메모리 셀의 개수에 대응하는 구동력을 가질 수 있다.

이어서, (A) 경우 ② 시점에 복수의 페이지 버퍼 회로(2300, 도 1 참조)가 활성화될 수 있고, (B) 경우 ① 시점에 복수의 페이지 버퍼 회로(2300)가 활성화될 수 있고, (C) 경우 ③ 시점에 복수의 페이지 버퍼 회로(2300)가 활성화될 수 있다. 다시 말하면, 프로그램 상태의 메모리 셀의 개수가 적고 소거 상태의 메모리 셀의 개수가 많은 경우 즉, (B) 경우 복수의 페이지 버퍼 회로(2300)의 활성화 시점을 (A) 경우와 (C) 경우 보다 빠르게 할 수 있다.

정리하면, 구동력 조절 회로(200, 도 2 참조)는 복수의 메모리 셀(310) 중 프로그램 상태의 메모리 셀의 개수와 소거 상태의 메모리 셀의 개수에 따라 ①, ②, ③ 시점을 조절할 수 있다. 그리고 반도체 메모리 장치는 ①, ②, ③ 시점에 따라 복수의 페이지 버퍼 회로(2300, 도 1 참조)의 활성화 시점을 제어할 수 있다. 참고로, 복수의 페이지 버퍼 회로(2300)의 활성화 시점은 동작 제어 회로(3000)에서 제어할 수 있다. 따라서, 반도체 메모리 장치는 검증 동작에 대한 동작 시간을 최적화할 수 있다.

한편, 반도체 메모리 장치는 프로그램 방향을 설정할 수 있다. 여기서, 프로그램 방향은 복수의 메모리 셀에 데이터가 프로그램되는 순서로 정의될 수 있다. 다시 도 3 을 참조하면, 예컨대, 프로그램 동작은 복수의 메모리 셀(310)의 드레인 트랜지스터(TRD)에서 소스 트랜지스터(TRS) 방향으로 수행될 수 있다. 그리고 예컨대, 프로그램 동작은 복수의 메모리 셀(310)의 소스 트랜지스터(TRS)에서 드레인 트랜지스터(TRD) 방향으로 수행될 수 있다. 도 3 의 복수의 메모리 셀(310)은 드레인 트랜지스터(TRD)에서 소스 트랜지스터(TRS) 방향으로 프로그램 동작을 수행한 결과 일 수 있다. 다시 말하면, 복수의 메모리 셀(310)은 제1 셀 트랜지스터(TR1)가 프로그램되고 프로그램 방향에 따라 이후 제2 셀 트랜지스터(TR2), 제3 셀 트랜지스터(TR3)가 순차적으로 프로그램 될 수 있다.

그래서 구동력 조절 회로(230)는 검증 대상 메모리 셀의 위치에 따라 제1 및 제2 검증 패스 전압(VP1, VP_2)을 비선택된 워드 라인에 인가할 수 있다. 다시 말하면, 구동력 조절 회로(230)는 검증 대상 메모리 셀의 위치를 기준으로 프로그램 방향에 기초하여 제1 검증 패스 전압(VP1)과 제2 검증 패스 전압(VP_2)을 비선택된 워드 라인에 인가할 수 있다. 즉, 제1 및 제2 검증 패스 전압(VP_1, VP_2) 각각은 검증 대상 메모리 셀의 위치와 프로그램 방향에 대응하는 구동력을 가질 수 있다.

정리하면, 구동력 조절 회로(200, 도 2 참조)는 검증 대상 메모리 셀의 위치와 프로그램 방향에 따라 ①, ②, ③ 시점을 조절할 수 있다. 그리고 반도체 메모리 장치는 ①, ②, ③ 시점에 따라 복수의 페이지 버퍼 회로(2300, 도 1 참조)의 활성화 시점을 제어할 수 있다. 따라서, 반도체 메모리 장치는 검증 동작에 대한 동작 시간을 최적화할 수 있다.

한편, 도 4 에서는 복수의 페이지 버퍼 회로(2300, 도 1 참조)가 ①, ②, ③ 시점에 활성화되는 것을 일례로 하였으며, 본 발명의 실시예에 따른 반도체 메모리 장치는 이에 한정되지 않는다. 다시 말하면, 구동력 조절 회로(200, 도 2 참조)는 (B) 경우를 기준으로 (A) 경우의 구동력을 높여 주고, (C) 경우의 구동력을 더 높여 줄 수 있다. 따라서, 복수의 페이지 버퍼 회로(2300)는 (A), (B), (C) 경우 모두 동일한 시점에 활성화될 수 있다.

다시 도 2 를 참조하여 구동력 조절 회로(200)의 보다 자세한 구성을 살펴보기로 한다. 구동력 조절 회로(200)는 검증 제어 회로(210), 전압 생성 회로(220), 및 워드 라인 구동 회로(230)를 포함할 수 있다. 여기서, 검증 제어 회로(210), 전압 생성 회로(220), 및 워드 라인 구동 회로(230) 각각은 도 1 의 동작 제어 회로(3000), 전압 생성 회로(2100), 및 워드 라인 구동 회로(2200) 각각의 일부 구성으로 포함될 수 있다.

우선, 검증 제어 회로(210)는 프로그램 여부에 대응하는 검증 동작 정보(INF_VF)에 기초하여 선택 전압 정보(INF_VT)와 선택 워드 라인 정보(INF_WL)를 생성하기 위한 구성일 수 있다. 검증 동작 정보(INF_VF)는 도 1 의 동작 제어 회로(3000)에서 외부 커맨드 신호(CMD)에 기초하여 생성되거나 프로그램 동작 이후 내부적으로 생성될 수 있다.

여기서, 검증 동작 정보(INF_VF)는 프로그램 여부에 대응하는 정보 이외에 검증 동작을 진입하기 위한 플래그 정보와 검증 대상 메모리 셀의 위치 정보를 포함할 수 있다. 추가적으로, 검증 동작 정보(INF_VF)는 복수의 메모리 셀(310) 중 프로그램 상태의 메모리 셀의 개수 정보와 소거 상태의 메모리 셀의 개수 정보를 포함할 수 있다. 따라서, 도 2 의 구동력 조절 회로(200)는 복수의 메모리 셀(310) 중 프로그램 상태의 메모리 셀의 개수와 소거 상태의 메모리 셀의 개수에 기초하여 제1 및 제2 검증 패스 전압(VP_1, VP_2) 각각의 구동력을 조절할 수 있다. 그리고 검증 동작 정보(INF_VF)는 검증 대상 메모리 셀의 위치 정보와 함께 프로그램 방향에 대한 정보를 포함할 수 있다. 따라서, 도 2 의 구동력 조절 회로(200)는 검증 대상 메모리 셀의 위치와 프로그램 방향에 기초하여 제1 및 제2 검증 패스 전압(VP_1, VP_2) 각각의 구동력을 조절할 수 있다.

다음으로, 전압 생성 회로(220)는 선택 전압 정보(INF_VT)에 기초하여 복수의 검증 패스 전압(VP_1, VP_2) 각각의 구동력을 설정하기 위한 구성일 수 있다. 다시 말하면, 전압 생성 회로(220)는 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)의 구동력을 설정할 수 있다. 그리고 전압 생성 회로(220)는 검증 대상 메모리 셀에 대응하는 워드 라인에 인가되는 검증 전압(V_SEL) 역시 생성할 수 있다. 참고로, 선택 전압 정보(INF_VT)는 도 1 의 전압 제어 신호(CTR_V)에 포함될 수 있다.

다음으로, 워드 라인 구동 회로(230)는 선택 워드 라인 정보(INF_WL)에 기초하여 복수의 워드 라인(WL1, … WLn)을 복수의 검증 패스 전압(VP_1, VP_2)으로 구동하기 위한 구성일 수 있다. 다시 말하면, 워드 라인 구동 회로(230)는 선택 워드 라인 정보(INF_WL)에 기초하여 비선택된 워드 라인을 제1 검증 패스 전압(VP1)과 제2 검증 패스 전압(VP_2)으로 구동할 수 있다. 그리고 워드 라인 구동 회로(230)는 선택 워드 라인 정보(INF_WL)에 기초하여 선택된 워드 라인을 검증 전압(V_SEL)으로 구동할 수 있다. 참고로, 선택 워드 라인 정보(INF_WL)는 도 1 의 구동 어드레스 신호(ADD_D)에 포함될 수 있다.

위와 같은 구성을 통해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 검증 동작시 제1 및 제2 검증 패스 전압(VP_1, VP_2) 각각의 구동력을 조절할 수 있다. 그리고 반도체 메모리 장치는 제1 및 제2 검증 패스 전압(VP_1, VP_2) 각각의 구동력에 기초하여 검증 동작 구간을 조절할 수 있다.

도 5 는 도 1 내지 도 4 의 반도체 메모리 장치의 동작 방법을 보여주기 위한 순서도이다.

도 1 내지 도 5 를 참조하면, 반도체 메모리 장치의 동작 방법은 검증 동작 정보를 획득하는 단계(S510), 복수의 검증 패스 전압(VP_1, VP_2) 각각의 구동력을 설정하는 단계(S520), 복수의 워드 라인(WL1, WL2, … WLn)을 구동하는 단계(S530), 및 검증 동작을 수행하는 단계(S540)를 포함할 수 있다.

우선, 검증 동작 정보(INF_VF)를 획득하는 단계(S510)는 검증 동작 정보(INF_VF)를 제공받아 이를 획득하기 위한 단계일 수 있다. 검증 동작 정보(INF_VF)를 획득하는 단계(S510)는 도 2 의 검증 제어 회로(210)에서 수행할 수 있다. 위에서 설명하였듯이, 검증 제어 회로(210)는 검증 동작 정보(INF_VF)을 획득할 수 있고, 이를 통해 전반적인 검증 동작을 제어할 수 있다.

다음으로, 복수의 검증 패스 전압(VP_1, VP_2) 각각의 구동력을 설정하는 단계(S520)는 검증 동작 정보(INF_VF)에 기초하여 복수의 검증 패스 전압(VP_1, VP_2) 각각의 구동력을 설정하기 위한 구성일 수 있다. 복수의 검증 패스 전압(VP_1, VP_2) 각각의 구동력을 설정하는 단계(S520)는 도 2 의 전압 생성 회로(220)에서 수행할 수 있다. 위에서 설명하였듯이, 전압 생성 회로(220)는 검증 동작 정보(INF_VF)에 대응하는 선택 전압 정보(INF_VT)에 기초하여 복수의 검증 패스 전압(VP_1, VP_2) 각각의 구동력을 설정할 수 있다. 다시 말하면, 복수의 검증 패스 전압(VP_1, VP_2)인 제1 검증 패스 전압(VP_1)과 제2 검증 패스 전압(VP_2)은 검증 동작 정보(INF_VF)에 기초하여 도 4 의 (A) 경우, (B) 경우, 및 (C) 경우와 같이 설정될 수 있다.

다음으로, 복수의 워드 라인(WL1, WL2, … WLn)을 구동하는 단계(S530)는 복수의 워드 라인(WL1, WL2, … WLn) 중 비선택된 워드 라인을 복수의 검증 패스 전압(VP_1, VP_2) 각각으로 구동하기 위한 단계일 수 있다. 그리고 복수의 워드 라인(WL1, WL2, … WLn)을 구동하는 단계(S530)는 복수의 워드 라인(WL1, WL2, … WLn) 중 검증 대상 메모리 셀에 대응하는 선택된 워드 라인을 검증 전압(V_SEL)으로 구동하기 위한 단계일 수 있다. 복수의 워드 라인(WL1, WL2, … WLn)을 구동하는 단계(S530)는 도 2 의 워드 라인 구동 회로(230)에서 수행할 수 있다. 위에서 설명하였듯이, 워드 라인 구동 회로(230)는 선택 워드 라인 정보(INF_WL)에 기초하여 선택된 워드 라인을 검증 전압(V_SEL)으로 구동할 수 있다. 그리고 워드 라인 구동 회로(230)는 선택 워드 라인 정보(INF_WL)에 기초하여 비선택된 워드 라인을 복수의 검증 패스 전압(VP_1, VP_2) 각각으로 구동할 수 있다.

다음으로, 검증 동작을 수행하는 단계(S540)는 검증 대상 메모리 셀에 대한 검증 동작을 수행하기 위한 단계일 수 있다. 검증 동작을 수행하는 단계(S540)는 도 1 의 복수의 페이지 버퍼 회로(2300)에서 수행할 수 있다. 복수의 페이지 버퍼 회로(2300)는 메모리 셀 어레이 회로(1000)로부터 제공되는 데이터를 통해 검증 동작을 수행할 수 있다. 도 4 에서 설명하였듯이, 복수의 페이지 버퍼 회로(2300)의 활성화 시점은 서로 다를 수 있다.

본 발명의 일 실시예에 따른 반도체 메모리 장치는 비선택된 워드 라인을 복수의 검증 패스 전압(VP_1, VP_2) 각각으로 구동함으로써 검증 동작시 소모되는 전력을 최소화할 수 있고 검증 동작에 대한 회로 동작 시간을 최적화할 수 있다.

본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

1000 : 메모리 셀 어레이 회로 2000 : 동작 구동 회로
3000 : 동작 제어 회로

Claims

복수의 워드 라인과 연결되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이 회로; 및
상기 복수의 메모리 셀 중 적어도 하나의 메모리 셀에 대한 프로그램 여부에 따라 상기 복수의 워드 라인에 인가되는 복수의 검증 패스 전압 각각의 구동력을 조절하는 구동력 조절 회로를 포함하는
반도체 메모리 장치.
제1항에 있어서,
상기 복수의 검증 패스 전압은 구동력이 서로 다른 제1 검증 패스 전압과 제2 검증 패스 전압을 포함하며,
상기 구동력 조절 회로는 복수의 워드 라인 중 비선택된 워드 라인에 상기 제1 및 제2 검증 패스 전압 각각을 인가하는 것을 특징으로 하는
반도체 메모리 장치.
제2항에 있어서,
상기 구동력 조절 회로는 상기 복수의 메모리 셀 중 프로그램 상태의 메모리 셀에 대응하는 비선택된 워드 라인에 상기 제1 검증 패스 전압을 인가하고, 상기 복수의 메모리 셀 중 소거 상태의 메모리 셀에 대응하는 비선택된 워드 라인에 상기 제2 검증 패스 전압을 인가하는 것을 특징으로 하는
반도체 메모리 장치.
제2항에 있어서,
상기 제1 검증 패스 전압과 상기 제2 검증 패스 전압은 검증 동작시 목표 전압 레벨이 서로 다른 것을 특징으로 하는
반도체 메모리 장치.
제4항에 있어서,
상기 제1 검증 패스 전압의 목표 전압 레벨은 상기 제2 검증 패스 전압의 목표 전압 레벨보다 높은 것을 특징으로 하는
반도체 메모리 장치.
제2항에 있어서,
상기 제1 및 제2 검증 패스 전압 각각은 상기 복수의 메모리 셀 중 프로그램 상태의 메모리 셀의 개수와 소거 상태의 메모리 셀의 개수에 대응하는 구동력을 가지는 것을 특징으로 하는
반도체 메모리 장치.
제1항에 있어서,
상기 메모리 셀 어레이 회로로부터 전달되는 데이터를 입력받아 검증 동작을 수행하는 복수의 페이지 버퍼 회로를 더 포함하며,
상기 복수의 페이지 버퍼 회로는 상기 복수의 메모리 셀 중 프로그램 상태의 메모리 셀의 개수와 소거 상태의 메모리 셀의 개수에 따라 검증 동작 시점이 조절되는 것을 특징으로 하는
반도체 메모리 장치.
제2항에 있어서,
상기 구동력 조절 회로는 검증 대상 메모리 셀의 위치를 기준으로 프로그램 방향에 기초하여 상기 제1 및 제2 검증 패스 전압 각각을 상기 비선택된 워드 라인에 인가하는 것을 특징으로 하는
반도체 메모리 장치.
제2항에 있어서,
상기 제1 및 제2 검증 패스 전압 각각은 검증 대상 메모리 셀의 위치와 프로그램 방향에 대응하는 구동력을 가지는 것을 특징으로 하는
반도체 메모리 장치.
제1항에 있어서,
상기 메모리 셀 어레이 회로로부터 전달되는 데이터를 입력받아 검증 동작을 수행하는 복수의 페이지 버퍼 회로를 더 포함하며,
상기 복수의 페이지 버퍼 회로는 검증 대상 메모리 셀의 위치와 프로그램 방향에 따라 검증 동작 시점이 조절되는 것을 특징으로 하는
반도체 메모리 장치.
제1항에 있어서,
상기 구동력 조절 회로는
상기 프로그램 여부에 대응하는 검증 동작 정보에 기초하여 선택 전압 정보와 선택 워드 라인 정보를 생성하는 검증 제어 회로;
상기 선택 전압 정보에 기초하여 상기 복수의 검증 패스 전압 각각의 구동력을 설정하는 전압 생성 회로; 및
상기 선택 워드 라인 정보에 기초하여 상기 복수의 워드 라인을 상기 복수의 검증 패스 전압으로 구동하는 워드 라인 구동 회로를 포함하는
반도체 메모리 장치.
제11항에 있어서,
상기 검증 동작 정보는 검증 동작을 진입하기 위한 플래그 정보를 포함하는 것을 특징으로 하는
반도체 메모리 장치.
제1항에 있어서,
상기 메모리 셀 어레이 회로로부터 전달되는 데이터를 입력받아 검증 동작을 수행하는 복수의 페이지 버퍼 회로; 및
검증 동작시 상기 복수의 페이지 버퍼 회로의 활성화 시점을 제어하기 위한 동작 제어 회로를 더 포함하는
반도체 메모리 장치.
검증 동작 정보를 획득하는 단계;
상기 검증 동작 정보에 기초하여 복수의 검증 패스 전압 각각의 구동력을 설정하는 단계;
복수의 워드 라인 중 검증 대상 메모리 셀에 대응하는 선택된 워드 라인을 검증 전압으로 구동하고 상기 복수의 워드 라인 중 비선택된 워드 라인을 상기 복수의 검증 패스 전압 각각으로 구동하는 단계; 및
상기 검증 대상 메모리 셀에 대한 검증 동작을 수행하는 단계를 포함하는
반도체 메모리 장치의 동작 방법.
제14항에 있어서,
상기 검증 동작 정보는 복수의 메모리 셀 중 적어도 하나의 메모리 셀에 대한 프로그램 여부를 포함하는 것을 특징으로 하는
반도체 메모리 장치의 동작 방법.
제14항에 있어서,
상기 검증 동작 정보는 상기 검증 동작을 진입하기 위한 플래그 정보와 상기 검증 대상 메모리 셀의 위치 정보를 포함하며,
상기 검증 동작 정보는 복수의 메모리 셀 중 프로그램 상태의 메모리 셀의 개수 정보와 소거 상태의 메모리 셀의 개수 정보에 대응하는 정보를 포함하는 것을 특징으로 하는
반도체 메모리 장치의 동작 방법.
제16항에 있어서,
상기 검증 동작을 수행하는 단계는 상기 프로그램 상태의 메모리 셀의 개수 정보와 상기 소거 상태의 메모리 셀의 개수 정보에 따라 복수의 페이지 버퍼 회로의 활성화 시점을 조절하는 것을 특징으로 하는
반도체 메모리 장치의 동작 방법.
제14항에 있어서,
상기 검증 동작 정보는 상기 검증 동작을 진입하기 위한 플래그 정보, 상기 검증 대상 메모리 셀의 위치 정보, 및 프로그램 방향에 대한 정보를 포함하는 것을 특징으로 하는
반도체 메모리 장치의 동작 방법.
제18항에 있어서,
상기 검증 동작을 수행하는 단계는 상기 검증 대상 메모리 셀의 위치 정보와 상기 프로그램 방향에 대한 정보에 따라 복수의 페이지 버퍼 회로의 활성화 시점을 조절하는 것을 특징으로 하는
반도체 메모리 장치의 동작 방법.
제14항에 있어서,
상기 복수의 검증 패스 전압은 구동력이 서로 다른 제1 검증 패스 전압과 제2 검증 패스 전압을 포함하며,
상기 구동하는 단계는 복수의 메모리 셀 중 프로그램 상태의 메모리 셀에 대응하는 비선택된 워드 라인을 상기 제1 검증 패스 전압으로 구동하고, 상기 복수의 메모리 셀 중 소거 상태의 메모리 셀에 대응하는 비선택된 워드 라인을 상기 제2 검증 패스 전압으로 구동하는 것을 특징으로 하는
반도체 메모리 장치의 동작 방법.
제20항에 있어서,
상기 제1 및 제2 검증 패스 전압 각각은 상기 복수의 메모리 셀 중 프로그램 상태의 메모리 셀의 개수와 소거 상태의 메모리 셀의 개수에 대응하는 구동력을 가지는 것을 특징으로 하는
반도체 메모리 장치의 동작 방법.
제14항에 있어서,
상기 복수의 검증 패스 전압은 구동력이 서로 다른 제1 검증 패스 전압과 제2 검증 패스 전압을 포함하며,
상기 구동하는 단계는 검증 대상 메모리 셀의 위치를 기준으로 프로그램 방향에 기초하여 상기 비선택된 워드 라인을 상기 제1 및 제2 검증 패스 전압 각각으로 구동하는 것을 특징으로 하는
반도체 메모리 장치의 동작 방법.
제22항에 있어서,
상기 제1 및 제2 검증 패스 전압 각각은 상기 검증 대상 메모리 셀의 위치와 상기 프로그램 방향에 대응하는 구동력을 가지는 것을 특징으로 하는
반도체 메모리 장치의 동작 방법.