CN117116328A - 页缓冲器电路、操作半导体存储器装置的方法和半导体存储器系统 - Google Patents

页缓冲器电路、操作半导体存储器装置的方法和半导体存储器系统 Download PDF

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Abstract

本申请涉及页缓冲器电路、操作半导体存储器装置的方法和半导体存储器系统。一种页缓冲器电路包括数据锁存电路和感测锁存电路。数据锁存电路被配置为存储与正常操作对应的数据。感测锁存电路被配置为在根据暂停操作的进入操作中接收和存储数据锁存电路中的数据。感测锁存电路被配置为在根据暂停操作的感测操作中将存储在感测锁存电路中的数据传输至数据锁存电路。感测锁存电路被配置为感测存储器单元中的暂停数据，并且输出来自存储器单元的暂停数据。

Description

页缓冲器电路、操作半导体存储器装置的方法和半导体存储 器系统
技术领域
各种实施方式总体上涉及页缓冲器电路、操作半导体存储器装置的方法和半导体存储器系统，更具体地，涉及一种被配置为在正常操作期间暂停操作并在正常操作之后恢复操作的页缓冲器电路、操作半导体存储器装置的方法和半导体存储器系统。
背景技术
通常，半导体存储器装置可被分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置和非易失性存储器装置可接收电力以存储数据并且输出所存储的数据。易失性存储器装置可具有快速数据处理速度。相比之下，为了维持所存储的数据，易失性存储器装置可连续地接收电力。非易失性存储器装置可能不连续地接收电力以用于维持所存储的数据。相比之下，非易失性存储器装置的数据处理速度可比易失性存储器装置的数据处理速度慢。
随着半导体存储器装置的工艺和设计技术发展，易失性存储器装置和非易失性存储器装置的数据处理速度之间的差异已大大减小。因此，考虑到所存储的数据的维持，兴趣可集中在无电源的非易失性存储器装置上。
非易失性存储器装置可包括具有串结构的NAND型闪存装置，其中多个存储器单元可彼此串联连接。NAND型闪存装置的存储器单元可包括浮栅。存储器单元可通过福勒-诺德汉姆(Fowler-Nordheim)隧穿将电子充电到浮栅中或从浮栅放电，以存储逻辑“高”数据或逻辑“低”数据。
包括NAND型闪存装置的非易失性存储器装置可执行将数据存储在存储器单元中的编程操作和输出存储在存储器单元中的数据的读操作。非易失性存储器装置可在编程操作之前执行擦除存储在存储器单元中的数据的擦除操作。
半导体存储器装置可帮助暂停操作。暂停操作可在诸如编程操作、读操作等的正常操作期间根据主机装置或控制装置的请求而输出存储在存储器单元中的数据。半导体存储器装置可在暂停操作中停止进行的正常操作以根据主机装置或控制装置所期望的数据而执行感测操作和输出操作。半导体存储器装置可在通过暂停操作进行的输出操作之后恢复所停止的正常操作。即，半导体存储器装置可在暂停操作之后响应于恢复操作而执行正常操作。
发明内容
根据各种实施方式，可提供一种页缓冲器电路。页缓冲器电路可包括数据锁存电路和感测锁存电路。数据锁存电路可被配置为存储与正常操作对应的数据。感测锁存电路可在根据暂停操作的进入操作中接收数据并将数据存储在数据锁存电路中。感测锁存电路可在根据暂停操作的感测操作中将存储在感测锁存电路中的数据传输至数据锁存电路。感测锁存电路可感测存储器单元中的暂停数据，并且从存储器单元输出暂停数据。
根据各种实施方式，可提供一种操作半导体存储器装置的方法。在操作半导体存储器装置的方法中，半导体存储器装置可执行正常操作。半导体存储器装置可包括静态型感测锁存电路和动态型数据锁存电路。半导体存储器装置可基于与暂停操作对应的命令信号而进入暂停操作。可在数据锁存电路和感测锁存电路之间传输数据。可通过感测锁存电路感测和输出暂停的数据。然后可恢复正常操作。
根据各种实施方式，可提供一种半导体存储器系统。半导体存储器系统可包括半导体存储器装置和主机装置。半导体存储器装置可包括数据锁存电路和感测锁存电路。数据锁存电路可被配置为存储与正常操作对应的数据。感测锁存电路可被配置为执行感测操作。主机装置可在暂停操作中控制数据锁存电路和感测锁存电路之间的数据的传输。
附图说明
本公开的主题的以上和其它方面、特征和优点将从结合附图进行的以下详细描述更清楚地理解，附图中：
图1是示出根据实施方式的各种示例的半导体存储器装置的框图；
图2是示出图1中的多个页缓冲器电路的示例的框图；
图3是示出图2中的第一页缓冲器电路的示例的电路图；
图4和图5是示出图2和图3中的第一页缓冲器电路的暂停操作的示例的示图；
图6是示出图1中的半导体存储器装置的操作方法的示例的流程图；以及
图7是示出根据实施方式的各种示例的半导体存储器系统的框图。
具体实施方式
将参照附图更详细地描述各种实施方式。附图是各种实施方式(和中间结构)的示意图。因此，可预期由于例如制造技术和/或公差而造成的相对于例示的配置和形状的变化。因此，所描述的实施方式不应被解释为限于本文所示出的特定配置和形状，而是可包括不脱离所附权利要求中限定的本公开的精神和范围的配置和形状方面的偏差。
本文中参照横截面图和/或平面图描述的实施方式是实施方式的示例。因此，这些实施方式不应被解释为限制概念。尽管将示出和描述少量实施方式，但是本领域普通技术人员将理解，在不脱离本公开的原理和精神的情况下，可在这些实施方式中进行改变。
图1是示出根据实施方式的各种示例的半导体存储器装置的框图。
参照图1，半导体存储器装置可包括存储器单元阵列电路1000、驱动电路2000和操作控制电路3000。
存储器单元阵列电路1000可被配置为存储数据。存储器单元阵列电路1000可包括多个存储块电路BK1～BKn(n是自然数)。存储块电路BK1～BKn中的每一个可包括被配置为存储数据的多个存储器单元。各个存储器单元可具有在附图中在垂直方向上彼此串联连接的串结构。各个存储器单元可具有包括彼此交叉的多条字线WL1～WLn和多条位线BL1～BLm(m是自然数)的矩阵形状。字线WL1～WLn可由字线驱动电路2200根据编程操作、读操作和擦除操作来通过预定电压驱动。位线BL1～BLm可根据存储或要存储在存储器单元中的数据来通过预定电压驱动。本文中关于参数使用的词语“预定”(例如，预定电压或时间)意指在处理或算法中使用参数之前确定参数的值。对于一些实施方式，在处理或算法开始之前确定参数的值。在其它实施方式中，在处理或算法期间但在处理或算法中使用参数之前确定参数的值。
驱动电路2000可被驱动以相对于存储器单元阵列电路1000执行编程操作、读操作和擦除操作。驱动电路2000可包括电压发生电路2100、字线驱动电路2200、多个页缓冲器电路2300、列解码电路2400和数据输入/输出电路2500。
电压发生电路2100可被配置为生成用于编程操作、读操作和擦除操作的内部电压V_INN。电压发生电路2100可基于从操作控制电路3000生成的电压控制信号CTR_V来生成具有与操作对应的各种电压电平的内部电压V_INN。
字线驱动电路2200可被配置为使用从电压发生电路2100生成的内部电压V_INN来选择性地驱动字线WL1～WLn。如本文所使用的，波浪号“～”指示组件的范围。例如，“WL1～WLn”指示图1所示的字线WL1、WL2、…、和WLn。字线驱动电路2200可从电压发生电路2100接收内部电压V_INN。字线驱动电路2200可从操作控制电路3000接收驱动地址信号ADD_D。驱动地址信号ADD_D可选择性地启用字线WL1～WLn当中的对应字线。因此，字线驱动电路2200可基于驱动地址信号ADD_D和内部电压V_INN选择性地启用字线WL1～WLn。字线驱动电路2200可使用内部电压V_INN驱动启用的字线。
尽管图中未示出，字线驱动电路2200可连接到存储器单元阵列电路1000中的漏极选择线、源极选择线和公共源极线。因此，字线驱动电路2200可根据编程操作、读操作和擦除操作使用内部电压V_INN驱动漏极选择线、源极选择线和公共源极线中的每一条。
如上所述，各个存储器单元可连接到各条字线WL1～WLn。因此，在编程操作、读操作和擦除操作中，字线连接到所选存储器单元。以下，为了说明方便，在编程操作、读操作和擦除操作中选择的存储器单元可被称为所选存储器单元，并且连接到所选存储器单元的字线可被称为所选字线。此外，除了所选存储器单元之外的剩余存储器单元可被称为未选存储器单元，并且连接到未选存储器单元的字线可被称为未选字线。因此，编程操作、读操作和擦除操作中的所选字线和未选字线可由内部电压V_INN驱动。
例如，在编程操作中，字线驱动电路2200可将内部电压V_INN的编程电压施加到字线WL1～WLn当中的所选字线。字线驱动电路2200可将可具有低于编程电压的电压电平的电压电平的编程通过电压施加到未选字线。在读操作中，字线驱动电路2200可将读电压施加到所选字线。字线驱动电路2200可将可具有高于读电压的电压电平的电压电平的读通过电压施加到未选字线。在擦除操作中，字线驱动电路2200可将接地电压施加到所选字线。
编程操作可伴随验证操作。验证操作可验证相对于存储器单元的编程操作是否可正常地操作。然而，验证操作可能不限于编程操作内。类似于读操作，验证操作可包括相对于存储器单元的感测操作。因此，在验证操作中，字线驱动电路2200可将内部电压V_INN的验证电压施加到所选字线并将可具有高于验证电压的电压电平的电压电平的验证通过电压施加到未选字线。
页缓冲器电路2300可通过位线BL1～BLm与存储器单元阵列电路1000连接。在编程操作中，页缓冲器电路2300可向位线BL1～BLm传输数据。在读操作中，页缓冲器电路2300可从位线BL1～BLm接收数据。各个页缓冲器电路2300可包括多个锁存电路。各个锁存电路可基于从操作控制电路3000生成的操作控制信号CTR_OP来根据关于数据输入/输出的编程操作和读操作执行电路操作。
在各种实施方式中，锁存电路的数量可根据设计而改变。具体地，锁存电路的数量可根据存储在存储器单元中的数据分布的数量而改变。非易失性存储器装置的存储器单元可根据通过编程操作存储在一个存储器单元中的数据分布的数量而被定义为单级单元、多级单元、三级单元和四级单元。单级单元可存储与1比特对应的两个逻辑数据。逻辑“高”数据和逻辑“低”数据可对应于逻辑数据。多级单元可存储与2比特对应的四个逻辑数据。三级单元可存储与3比特对应的八个逻辑数据。四级单元可存储与4比特对应的十六个逻辑数据。因此，锁存电路的数量可对应于存储在存储器单元中的数据分布的数量。
列解码电路2400可被配置为控制输入/输出数据的传输路径。列解码电路2400可从页缓冲器电路2300接收数据输出。列解码电路2400可从数据输入/输出电路2500接收数据输入。列解码电路2400可从操作控制电路3000接收选择地址信号ADD_S以控制输入/输出数据的传输路径。选择地址信号ADD_S可用于选择与位线BL1～BLm当中的对应位线对应的传输路径。
数据输入/输出电路2500可被配置为控制内部数据信号DAT_INN和外部数据信号DAT_EXT的输入/输出。内部数据信号DAT_INN可包括半导体存储器装置内部的数据输入/输出。外部数据信号DAT_EXT可包括半导体存储器装置外部的数据输入/输出。数据输入/输出电路2500可基于从操作控制电路3000生成的输入/输出控制信号CTR_IO来执行数据输入/输出操作。数据输入/输出电路2500可在编程操作中基于输入/输出控制信号CTR_IO输出外部数据信号DAT_EXT作为通过主机装置或控制装置输入的内部数据信号DAT_INN。数据输入/输出电路2500可在读操作中基于输入/输出控制信号CTR_IO输出内部数据信号DAT_INN作为从列解码电路2400输入的外部数据信号DAT_EXT。
操作控制电路3000可被配置为控制驱动电路2000中的电压发生电路2100、字线驱动电路2200、页缓冲器电路2300、列解码电路2400和数据输入/输出电路2500。操作控制电路3000可基于通过主机装置或控制装置输入的命令信号CMD和地址信号ADD来生成用于控制电压发生电路2100的电压控制信号CTR_V。操作控制电路3000可生成用于控制字线驱动电路2200的驱动地址信号ADD_D、用于控制页缓冲器电路2300的操作控制信号CTR_OP、用于控制列解码电路2400的选择地址信号ADD_S和用于控制数据输入/输出电路2500的输入/输出控制信号CTR_IO。因此，操作控制电路300可生成各种控制信号以控制半导体存储器装置。
图2是示出图1中的多个页缓冲器电路的示例的框图。
参照图1和图2，页缓冲器电路2300可被配置为基于操作控制信号CTR_OP来根据编程操作和读操作存储输入/输出数据。
页缓冲器电路2300可包括连接到各条位线BL1～BLm的第一页缓冲器电路210_1至第m页缓冲器电路210_m。在各种实施方式中，可说明第一页缓冲器电路210_1至第m页缓冲器电路210_m当中的连接到第一位线BL1的第一页缓冲器电路210_1。
第一页缓冲器电路210_1可连接到第一位线BL1以存储在编程操作和读操作中输入到第一位线BL1中/从第一位线BL1输出的数据。第一页缓冲器电路210_1可包括感测锁存电路211、验证锁存电路212、第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215。感测锁存电路211、验证锁存电路212、第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215可执行各种功能以及编程操作和读操作。以下，为了说明方便，可示出各种功能当中的功能。
感测锁存电路211可接收存储在存储器单元中的数据以感测和存储该数据。例如，感测锁存电路211可在读操作和验证操作中根据通过第一位线BL1传输的数据来存储先前存储的数据或反相数据。此外，感测锁存电路211可针对第一位线BL1执行设置操作。
验证锁存电路212可被配置为存储与存储在存储器单元中的数据对应的验证数据。例如，验证锁存电路212可在根据双验证编程操作的验证操作中存储与存储在存储器单元中的数据对应的验证数据。
第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215可被配置为存储输入到存储器单元中/从存储器单元输出的数据。例如，第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215可在根据编程操作的验证操作中存储与存储在存储器单元中的数据对应的验证数据。
第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215的数量可根据设计而改变。例如，第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215的数量可对应于存储在存储器单元中的数据分布的数量。即，第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215的数量可对应于三级单元。在这种情况下，第一数据锁存电路213可存储与最高有效比特(MSB)对应的验证数据。第二数据锁存电路214可存储与中央有效比特(CSB)对应的验证数据。高速缓存锁存电路215可存储与最低有效比特(LSB)对应的验证数据。
另外，高速缓存锁存电路215可存储和输出要在读操作中最终输出的数据。针对作为暂停操作的结果值的暂停数据，读操作可与输出操作基本上类似。因此，高速缓存锁存电路215可最终存储和输出与暂停操作对应的暂停数据。
图3是示出图2中的第一页缓冲器电路的示例的电路图。可基于从图1中的操作控制电路3000生成的操作控制信号CTR_OP来控制第一页缓冲器电路210_1。因此，操作控制信号CTR_OP可包括用于控制第一页缓冲器电路210_1的各种控制信号。
参照图3，第一页缓冲器电路210_1可包括感测锁存电路211、验证锁存电路212、第一数据锁存电路213、第二数据锁存电路214、高速缓存锁存电路215和数据传输电路216。
感测锁存电路211可在存储器单元的感测操作中感测和存储通过第一位线BL1传输的数据。感测锁存电路211可包括静态型锁存电路。感测锁存电路211可包括第一PMOS晶体管P1S和第二PMOS晶体管P2S以及第一NMOS晶体管N1S至第七NMOS晶体管N7S。
具体地，感测锁存电路211可包括串联连接在芯电源电压端子VCORE和接地电源电压端子VSS之间的第一PMOS晶体管P1S和第一NMOS晶体管N1S。感测锁存电路211可包括串联连接在芯电源电压端子VCORE和接地电源电压端子VSS之间的第二PMOS晶体管P2S和第二NMOS晶体管N2S。第一PMOS晶体管P1S的栅极和第一NMOS晶体管N1S的栅极可共同连接到负感测数据节点QS_N，负感测数据节点QS_N共同连接到第二PMOS晶体管P2S和第二NMOS晶体管N2S。第二PMOS晶体管P2S的栅极和第二NMOS晶体管N2S的栅极可共同连接到正感测数据节点QS，正感测数据节点QS共同连接到第一PMOS晶体管P1S和第一NMOS晶体管N1S。
因此，感测锁存电路211可具有上述结构以存储传输至正感测数据节点QS和负感测数据节点QS_N的数据。
感测锁存电路211可包括串联连接在数据感测节点DSO和接地电源电压端子VSS之间的第三NMOS晶体管N3S和第四NMOS晶体管N4S。第三NMOS晶体管N3S的栅极可接收感测传输信号TRANS。第四NMOS晶体管N4S的栅极可连接到正感测数据节点QS。感测锁存电路211可包括串联连接在正感测数据节点QS和接地电源电压端子VSS之间的第五NMOS晶体管N5S和第六NMOS晶体管N6S。第五NMOS晶体管N5S的栅极可接收感测重置信号RSTS。第六NMOS晶体管N6S的栅极可接收页重置信号PBRST。感测锁存电路211可包括连接在负感测数据节点QS_N和第六NMOS晶体管N6S之间的第七NMOS晶体管N7S。第七NMOS晶体管N7S的栅极可接收感测设定信号SETS。感测锁存电路211可共享验证锁存电路212的第八NMOS晶体管N8M。
因此，感测锁存电路211可基于感测传输信号TRANS、页重置信号PBRST、感测重置信号RSTS和感测设定信号SETS来针对感测锁存电路211执行发起操作和数据输入/输出操作。
验证锁存电路212可在验证操作中存储验证数据。验证锁存电路212可包括静态型锁存电路。验证锁存电路212可包括第一PMOS晶体管P1M和第二PMOS晶体管P2M以及第一NMOS晶体管N1M至第九NMOS晶体管N9M。
具体地，验证锁存电路212可包括串联连接在芯电源电压端子VCORE和接地电源电压端子VSS之间的第一PMOS晶体管P1M和第一NMOS晶体管N1M。验证锁存电路212可包括串联连接在芯电源电压端子VCORE和接地电源电压端子VSS之间的第二PMOS晶体管P2M和第二NMOS晶体管N2M。第一PMOS晶体管P1M的栅极和第一NMOS晶体管N1M的栅极可共同连接到负验证数据节点QM_N。第二PMOS晶体管P2M的栅极和第二NMOS晶体管N2M的栅极可共同连接到正验证数据节点QM。
因此，验证锁存电路212可具有上述结构以存储传输至正验证数据节点QM和负验证数据节点QM_N的数据。
验证锁存电路212可包括串联连接在数据感测节点DSO和接地电源电压端子VSS之间的第三NMOS晶体管N3M和第四NMOS晶体管N4M。第三NMOS晶体管N3M的栅极可接收正验证传输信号TRANM。第四NMOS晶体管N4M的栅极可连接到正验证数据节点QM。验证锁存电路212可包括串联连接在数据感测节点DSO和接地电源电压端子VSS之间的第五NMOS晶体管N5M和第六NMOS晶体管N6M。第五NMOS晶体管N5M的栅极可接收负验证传输信号TRANM_N。第六NMOS晶体管N6M的栅极可连接到负验证数据节点QM_N。验证锁存电路212可包括串联连接在正验证数据节点QM和接地电源电压端子VSS之间的第七NMOS晶体管N7M和第八NMOS晶体管N8M。第七NMOS晶体管N7M的栅极可接收验证重置信号RSTM。第八NMOS晶体管N8M的栅极可连接到数据感测节点DSO。第九NMOS晶体管N9M可连接在负验证数据节点QM_N和第八NMOS晶体管N8M之间。第九NMOS晶体管N9M的栅极可接收验证设定信号SETM。
因此，验证锁存电路212可基于正验证传输信号TRANM和负验证传输信号TRANM_N、验证重置信号RSTM和验证设定信号SETM针对验证锁存电路212执行发起操作和数据输入/输出操作。
第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215可被配置为存储与正常操作对应的数据。正常操作可包括编程操作、读操作等。
第一数据锁存电路213可包括动态型锁存电路。动态型锁存电路所占据的面积可小于静态型锁存电路所占据的面积。如图3所示，与动态型锁存电路对应的第一数据锁存电路213可包括比与静态型锁存电路对应的验证锁存电路212的晶体管小的晶体管。即，第一数据锁存电路213的电路面积可小于验证锁存电路212的电路面积。因此，在实施方式中，第一页缓冲器电路210_1可使用具有较小面积的动态型锁存电路以稳定地执行暂停操作。
第一数据锁存电路213可包括第一NMOS晶体管N1D、第二NMOS晶体管N2D和第三NMOS晶体管N3D。
第一NMOS晶体管N1D和第二NMOS晶体管N2D可串联连接在数据感测节点DSO和接地电源电压端子VSS之间。第一NMOS晶体管N1D的栅极可接收第一数据传输信号TRAN1。第二NMOS晶体管N2D的栅极可连接到第一正数据节点Q1。第三NMOS晶体管N3D可连接在负感测数据节点QS_N和第一正数据节点Q1之间。第三NMOS晶体管N3D的栅极可接收暂停传输信号TRAN_SP。可在暂停操作中启用暂停传输信号TRAN_SP以连接负感测数据节点QS_N和第一正数据节点Q1。
尽管图中未示出，可通过第二NMOS晶体管N2D在第一正数据节点Q1处形成电容器。可在第一负数据节点Q1_N处形成与第一正数据节点Q1对应的电压电平。因此，第一数据锁存电路213可用作被配置为存储第二NMOS晶体管N2D中的数据的存储电路。第一NMOS晶体管N1D可在正常操作中用作被配置为传输数据感测节点DSO和存储电路中的数据的正常传输电路。第三NMOS晶体管N3D可在暂停操作中用作被配置为控制感测锁存电路211和存储电路之间的数据传输的暂停传输电路。
因此，第一数据锁存电路213可具有上述结构以基于第一数据传输信号TRAN1和暂停传输信号TRAN_SP来针对第一数据锁存电路213执行数据输入/输出操作。
第一页缓冲器电路210_1可包括面积相对小的动态型第一数据锁存电路213。第一页缓冲器电路210_1可在暂停操作中通过第一数据锁存电路213传输数据。
在根据暂停操作的进入操作中，第一数据锁存电路213可将第一数据锁存电路213中的数据传输至感测锁存电路211。因此，在实施方式中，第一数据锁存电路213中的数据可被保存在感测锁存电路211中而不会丢失数据。第一数据锁存电路213可在根据暂停操作的感测操作中从感测锁存电路211接收数据。因此，第一数据锁存电路213可再次存储先前存储的数据。第一数据锁存电路213可在根据暂停操作的感测操作之后在根据暂停操作的数据输出操作中再次将第一数据锁存电路213中的数据传输至感测锁存电路211。因此，在实施方式中，第一数据锁存电路213中的数据可被保存在感测锁存电路211中而不会丢失数据。第一数据锁存电路213可在根据暂停操作的恢复操作中从感测锁存电路211接收数据。因此，第一数据锁存电路213可再次存储先前存储的数据以执行因暂停操作而停止的正常操作。
第二数据锁存电路214可具有与验证锁存电路212的配置基本上相似的配置。因此，为了简明，本文中可省略关于第二数据锁存电路214的任何进一步例示。与验证锁存电路212相比，第二数据锁存电路214可接收第二正数据传输信号TRAN2和第二负数据传输信号TRAN2_N、数据重置信号RSTD和数据设定信号SETD。第二数据锁存电路214可存储第二正数据节点Q2和第二负数据节点Q2_N中的输入/输出数据。
因此，第二数据锁存电路214可具有上述结构以基于第二正数据传输信号TRAN2和第二负数据传输信号TRAN2_N、数据重置信号RSTD和数据设定信号SETD来针对第二数据锁存电路214执行发起操作和数据输入/输出操作。
高速缓存锁存电路215可存储输入到第一页缓冲器电路210_1中/从第一页缓冲器电路210_1输出的数据。高速缓存锁存电路215可包括第一PMOS晶体管P1C和第二PMOS晶体管P2C以及第一NMOS晶体管N1C至第六NMOS晶体管N6C。
具体地，高速缓存锁存电路215可包括串联连接在芯电源电压端子VCORE和接地电源电压端子VSS之间的第一PMOS晶体管P1C和第一NMOS晶体管N1C。高速缓存锁存电路215可包括串联连接在芯电源电压端子VCORE和接地电源电压端子VSS之间的第二PMOS晶体管P2C和第二NMOS晶体管N2C。第一PMOS晶体管P1C的栅极和第一NMOS晶体管N1C的栅极可共同连接到负高速缓存数据节点QC_N。第二PMOS晶体管P2C的栅极和第二NMOS晶体管N2C的栅极可共同连接到正高速缓存数据节点QC。
因此，高速缓存锁存电路215可具有上述结构以存储传输至正高速缓存数据节点QC和负高速缓存数据节点QC_N的数据。
高速缓存锁存电路215可包括串联连接在负高速缓存数据节点QC_N和数据感测节点DSO之间的第三NMOS晶体管N3C和第四NMOS晶体管N4C。第三NMOS晶体管N3C的栅极可接收高速缓存传输信号TRANC。第四NMOS晶体管N4C的栅极可接收缓冲传输信号TRANPB。第五NMOS晶体管N5C可连接在正高速缓存数据节点QC和接地电源电压端子VSS之间。第五NMOS晶体管N5C的栅极可接收高速缓存重置信号RSTC。第六NMOS晶体管N6C可连接在负高速缓存数据节点QC_N和接地电源电压端子VSS之间。第六NMOS晶体管N6C的栅极可接收高速缓存设定信号SETC。
因此，高速缓存锁存电路215可基于高速缓存传输信号TRANC、缓冲传输信号TRANPB、感测重置信号RSTC和感测设定信号SETC来针对高速缓存锁存电路215执行发起操作和数据输入/输出操作。此外，高速缓存锁存电路215可在暂停操作中接收暂停数据并最终输出。
数据传输电路216可在感测操作中存储通过第一位线BL1传输至公共感测节点CSO的数据。数据传输电路216可包括第一NMOS晶体管N1T至第五NMOS晶体管N5T以及第一PMOS晶体管P1T至第三PMOS晶体管P3T。
具体地，第一NMOS晶体管N1T和第二NMOS晶体管N2T可串联连接在第一位线BL1和接地电源电压端子VSS之间。第一NMOS晶体管N1T的栅极可接收位线选择信号BL_DIS。第三NMOS晶体管N3T可连接在位线公共节点BLCM和公共感测节点CSO之间，公共感测节点CSO共同连接到第一NMOS晶体管N1T和第二NMOS晶体管N2T。第三NMOS晶体管N3T的栅极可接收缓冲感测信号PB_SENSE。第一PMOS晶体管P1T、第二PMOS晶体管P2T和第四NMOS晶体管N4T可串联连接在芯电源电压端子VCORE和公共感测节点CSO之间。第一PMOS晶体管P1T的栅极可连接到正感测数据节点QS。第二PMOS晶体管P2T的栅极可接收预充电信号SA_PRECH_N。第四NMOS晶体管N4T的栅极可接收传输控制信号SA_SENSE。第五NMOS晶体管N5T可连接在公共感测节点CSO和共同连接到第一NMOS晶体管N1T和第二NMOS晶体管N2T的公共节点之间。第五NMOS晶体管N5T的栅极可接收电流控制信号SA_CSOC。第三PMOS晶体管P3T可连接在芯电源电压端子VCORE和数据感测节点DSO之间。第三PMOS晶体管P3T的栅极可接收公共预充电信号PRECHOSO_N。
因此，数据传输电路216可具有上述结构以执行预充电操作和数据传输操作。
图4和图5是示出图2和图3中的第一页缓冲器电路的暂停操作的示例的示图。图4可示出感测锁存电路211、验证锁存电路212、第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215。此外，图4可示出在暂停操作中感测锁存电路211、验证锁存电路212、第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215的数据传输路径和数据存储状态。以下，为了说明方便，可示出包括在例如正常操作中的编程操作。
参照图4，可在编程操作A中对存储器单元进行编程。可执行根据编程操作A的验证操作。如上所述，第一数据锁存电路213可在根据编程操作A的验证操作中存储与MSB对应的第一数据D1。第二数据锁存电路214可存储与CSB对应的第二数据D2。高速缓存锁存电路215可存储与LSB对应的第三数据D3。
主机装置或控制装置可在编程操作A期间请求暂停操作。高速缓存锁存电路215可在根据暂停操作的进入操作B中将高速缓存锁存电路215中的第三数据D3传输至验证锁存电路212。因此，验证锁存电路212可接收和存储第三数据D3。第一数据锁存电路213可在根据暂停操作的进入操作B中将第一数据锁存电路213中的第一数据D1传输至感测锁存电路211。因此，感测锁存电路211可在根据暂停操作的进入操作B中接收和存储第一数据锁存电路213中存储的第一数据D1。
如上所述，因为第一数据锁存电路213可包括动态型锁存电路，所以第一数据D1可在预定时间之后丢失。然而，根据各种实施方式，第一页缓冲器电路210_1可在根据暂停操作的进入操作B中将动态型第一数据锁存电路213中的第一数据D1传输至感测锁存电路211以使得第一数据D1可被存储在感测锁存电路211中而不会丢失第一数据D1。
感测锁存电路211可在根据暂停操作的感测操作C中将感测锁存电路211中的第一数据D1传输至第一数据锁存电路213。因此，第一数据锁存电路213可在根据暂停操作的感测操作C中接收和存储第一数据D1。感测锁存电路211可变为通过数据传输感测数据的状态。因此，感测锁存电路211可感测和存储存储器单元中存储的暂停数据D_SP。感测锁存电路211中的暂停数据D_SP可被输出至高速缓存锁存电路215。
高速缓存锁存电路215可在根据暂停操作的输出操作D中从感测锁存电路211接收、存储和输出暂停数据D_SP。即，高速缓存锁存电路215可最终输出与暂停操作对应的暂停数据D_SP。
验证锁存电路212可在根据暂停操作的恢复操作E中将验证锁存电路212中的第三数据D3传输至高速缓存锁存电路215。因此，高速缓存锁存电路215可接收和存储第三数据D3。如图中所示，在恢复操作E中第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215中的第一数据D1、第二数据D2和第三数据D3的存储状态可与在编程操作A中第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215中的第一数据D1、第二数据D2和第三数据D3的存储状态基本上相同。因此，在实施方式中，包括第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215的第一页缓冲器电路210_1可通过根据暂停操作的恢复操作E立即执行先前执行的编程操作A。
根据各种实施方式，第一页缓冲器电路210_1可在正常操作中请求的暂停操作中针对暂停数据D_SP执行感测操作和输出操作。第一页缓冲器电路210_1可通过恢复操作执行先前执行的正常操作。
另外，当根据暂停操作的输出操作D可能比设定的时间更长时，存储在第一数据锁存电路213中的第一数据D1可能丢失。因此，尽管图中未示出，第一数据锁存电路213可在根据暂停操作的输出操作D中将第一数据锁存电路213中的第一数据D1传输至感测锁存电路211。第一数据锁存电路213可在根据暂停操作的恢复操作E中接收和存储来自感测锁存电路211的第一数据D1。
图5可示出编程操作A、根据暂停操作的进入操作B、根据暂停操作的感测操作C、根据暂停操作的输出操作D、根据暂停操作的待机操作和根据暂停操作的恢复操作F。与图4相比，可在图5中进一步描绘根据暂停操作的待机操作E。以下，为了说明方便，可示出例如根据暂停操作的待机操作E。
参照图5，在执行编程操作A、根据暂停操作的进入操作B、根据暂停操作的感测操作C和根据暂停操作的输出操作D之后，主机装置或控制装置可再次请求暂停操作。即，主机装置或控制装置可再次请求针对暂停数据D_SP的感测操作和输出操作。以下，为了说明方便，包括针对连续请求的暂停操作的感测操作和输出操作的操作可被称为待机操作。
第一数据锁存电路213可在根据暂停操作的待机操作E中将第一数据锁存电路213中的第一数据D1传输至感测锁存电路211。因此，感测锁存电路211可在根据暂停操作的待机操作中接收和存储第一数据D1。如图中所示，在待机操作E中第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215中的第一数据D1、第二数据D2和第三数据D3的存储状态可与在根据暂停操作的进入操作B中第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215中的第一数据D1、第二数据D2和第三数据D3的存储状态基本上相同。因此，在实施方式中，第一页缓冲器电路210_1可在根据暂停操作的待机操作E之后稳定地执行根据暂停操作的感测操作C和输出操作D。
感测锁存电路211可在根据暂停操作的恢复操作F中将感测锁存电路211中的第一数据D1传输至第一数据锁存电路213。验证锁存电路212可将验证锁存电路212中的第三数据D3传输至高速缓存锁存电路215。因此，包括第一数据锁存电路213、第二数据锁存电路214和高速缓存锁存电路215的第一页缓冲器电路210_1可通过根据暂停操作的恢复操作F立即执行先前执行的编程操作A。
根据各种实施方式，第一页缓冲器电路210_1可通过根据暂停操作的待机操作执行连续请求的暂停操作。
图6是示出图1中的半导体存储器装置的操作方法的示例的流程图。
参照图1、图2、图4和图6，操作方法600可包括正常操作步骤610、暂停操作进入步骤620、数据传输步骤630、暂停数据感测和输出步骤640以及正常操作恢复步骤650。
在正常操作步骤610中，包括静态型感测锁存电路211和动态型第一数据锁存电路213的半导体存储器装置可执行正常操作。正常操作步骤610可包括编程操作、读操作等。
在暂停操作进入步骤620中，半导体存储器装置可基于与暂停操作对应的命令信号CMD而进入暂停操作。
在数据传输步骤630中，可在第一数据锁存电路213和感测锁存电路211之间传输数据。数据传输步骤630可包括在图4中的根据暂停操作的进入操作B中将第一数据锁存电路213中的第一数据D1传输至感测锁存电路211。数据传输步骤630可包括在图4中的根据暂停操作的感测操作C中将感测锁存电路211中的第一数据D1传输至第一数据锁存电路213。如上所述，从感测锁存电路211至第一数据锁存电路213的第一数据D1的传输可在感测操作和输出操作之前执行。
在暂停数据感测和输出步骤640中，可通过感测锁存电路211感测和输出暂停数据D_SP。暂停数据感测输出步骤640可包括图4中的根据暂停操作的输出操作D。
在正常操作恢复步骤650中，可恢复在暂停操作进入步骤620之前执行的正常操作步骤610。正常操作恢复步骤650可包括图4中的恢复操作E。
根据各种实施方式，半导体存储器装置可使用动态型锁存电路根据暂停操作稳定地感测和输出暂停数据D_SP。
此外，如上面参照图5提及的，主机装置或控制装置可连续地执行暂停操作。当暂停操作可重复时，数据传输步骤630也可重复。数据传输步骤630可包括图5中的待机操作E和恢复操作F。如图5所示，第一数据锁存电路213中的第一数据D1可在待机操作E中被传输至感测锁存电路211。感测锁存电路211中的第一数据D1可在恢复操作F中被传输至第一数据锁存电路213。
因此，在实施方式中，半导体存储器装置可稳定地感测和输出与连续执行的暂停操作对应的暂停数据D_SP。
另外，操作方法600还可包括数据返回步骤660。在数据返回步骤660中，图2中的验证锁存电路212中的数据可在正常操作恢复步骤650之前被返回给高速缓存锁存电路215。数据返回步骤660可包括将图4中的验证锁存电路212中的第三数据D3返回给高速缓存锁存电路215。
根据各种实施方式，半导体存储器装置可通过针对高速缓存锁存电路215的数据返回步骤660稳定地执行正常操作恢复步骤650。
图7是示出根据实施方式的各种示例的半导体存储器系统的框图。
参照图7，半导体存储器系统700可用于蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏装置、TV、平板PC、车载信息娱乐系统等。半导体存储器系统700可包括主机装置710和半导体存储器装置720。
主机装置710可被配置为控制半导体存储器装置720。主机装置710可基于命令信号CMD来控制半导体存储器装置720。命令信号CMD可对应于暂停操作。主机装置710可基于与暂停操作对应的命令信号CMD从半导体存储器装置720接收暂停数据D_SP。
半导体存储器装置720可基于命令信号CMD输出暂停数据D_SP。半导体存储器装置720的暂停操作可参照图1至图6示出。因此，为了简明，本文中可省略关于暂停操作的任何进一步例示。
主机装置710可向半导体存储器装置720提供暂停信息INF_SP。暂停信息INF_SP可包括连续执行的暂停操作的次数。即，当暂停操作连续地执行时，主机装置710可向半导体存储器装置720提供暂停操作的执行次数作为暂停信息INF_SP。半导体存储器装置720可维持在图5中的待机操作E中，直至在第一暂停操作之后执行第二暂停操作。具体地，半导体存储器装置720可在感测锁存电路211中维持第一数据D1，直至执行根据第二暂停操作的感测操作。
根据各种实施方式，半导体存储器系统700可根据连续执行的暂停操作的次数来控制针对感测锁存电路211的暂停操作E。因此，在实施方式中，半导体存储器系统700可使数据传输操作最小化。
上述实施方式旨在例示而非限制详细描述。各种替代和等同物是可能的。这些实施方式不受本文所描述的实施方式限制。这些实施方式也不限于任何特定类型的半导体装置。
相关申请的交叉引用
本申请要求2022年5月23日提交于韩国知识产权局的韩国申请号10-2022-0062986的优先权，其整体通过引用并入本文。

Claims (20)

1.一种页缓冲器电路，该页缓冲器电路包括：
数据锁存电路，该数据锁存电路存储与正常操作对应的数据；以及
感测锁存电路，该感测锁存电路在根据暂停操作的进入操作中接收和存储所述数据锁存电路中的数据，在根据所述暂停操作的感测操作中将所述感测锁存电路中的数据传输至所述数据锁存电路，感测存储器单元中的暂停数据，并且输出来自所述存储器单元的所述暂停数据。
2.根据权利要求1所述的页缓冲器电路，其中，所述感测锁存电路在所述正常操作中针对所述存储器单元执行感测操作。
3.根据权利要求1所述的页缓冲器电路，其中，所述数据锁存电路包括动态型锁存电路。
4.根据权利要求1所述的页缓冲器电路，其中，所述数据锁存电路包括：
存储电路，该存储电路存储数据；以及
暂停传输电路，该暂停传输电路在所述暂停操作中控制所述感测锁存电路和所述存储电路之间的数据传输。
5.根据权利要求4所述的页缓冲器电路，其中，所述数据锁存电路还包括高速缓存锁存电路，该高速缓存锁存电路在根据所述暂停操作的输出操作中接收、存储和输出来自所述感测锁存电路的所述暂停数据。
6.根据权利要求5所述的页缓冲器电路，其中，所述数据锁存电路还包括正常传输电路，该正常传输电路控制数据感测节点和所述存储电路之间的数据传输，所述数据感测节点共同连接到所述高速缓存锁存电路和所述数据锁存电路。
7.根据权利要求5所述的页缓冲器电路，其中，所述数据锁存电路和所述高速缓存锁存电路存储与根据所述正常操作的验证操作对应的数据。
8.根据权利要求5所述的页缓冲器电路，其中，所述数据锁存电路还包括验证锁存电路，该验证锁存电路在根据所述暂停操作的进入操作中接收和存储所述高速缓存锁存电路中的数据并且在根据所述暂停操作的恢复操作中将所述验证锁存电路中的数据传输至所述高速缓存锁存电路。
9.根据权利要求1所述的页缓冲器电路，其中，所述数据锁存电路在根据所述暂停操作的输出操作中将所述数据锁存电路中的数据传输至所述感测锁存电路，并且所述数据锁存电路在根据所述暂停操作的恢复操作中接收和存储来自所述感测锁存电路的数据。
10.根据权利要求1所述的页缓冲器电路，其中，所述数据锁存电路在根据所述暂停操作的待机操作中将所述数据锁存电路中的数据传输至所述感测锁存电路，并且所述数据锁存电路在根据所述暂停操作的恢复操作中接收和存储来自所述感测锁存电路的数据。
11.一种操作半导体存储器装置的方法，该方法包括以下步骤：
利用包括静态型感测锁存电路和动态型数据锁存电路的所述半导体存储器装置执行正常操作；
基于与暂停操作对应的命令信号使所述半导体存储器装置进入所述暂停操作；
在所述数据锁存电路和所述感测锁存电路之间传输数据；
通过所述感测锁存电路感测和输出暂停数据；以及
恢复所述正常操作。
12.根据权利要求11所述的方法，其中，传输所述数据的步骤包括以下步骤：
基于进入所述暂停操作，将所述数据锁存电路中的数据传输至所述感测锁存电路；以及
在感测和输出所述暂停数据之前，将所述感测锁存电路中的数据传输至所述数据锁存电路。
13.根据权利要求11所述的方法，该方法还包括以下步骤：在感测和输出所述暂停数据之后，在根据所述暂停操作的待机操作中将所述数据锁存电路中的数据传输至所述感测锁存电路。
14.根据权利要求11所述的方法，其中，进入所述暂停操作的步骤包括将高速缓存锁存电路中的数据传输至验证锁存电路，并且感测和输出所述暂停数据的步骤包括将所述暂停数据传输至所述高速缓存锁存电路。
15.根据权利要求14所述的方法，该方法还包括以下步骤：在恢复所述正常操作之前，将所述验证锁存电路中的数据返回给所述高速缓存锁存电路。
16.一种半导体存储器系统，该半导体存储器系统包括：
半导体存储器装置，该半导体存储器装置包括数据锁存电路和感测锁存电路，所述数据锁存电路存储与正常操作对应的数据，并且所述感测锁存电路执行感测操作；以及
主机装置，该主机装置控制所述数据锁存电路和所述感测锁存电路之间的数据传输。
17.根据权利要求16所述的半导体存储器系统，其中，所述半导体存储器装置在根据暂停操作的进入操作中将所述数据锁存电路中的数据传输至所述感测锁存电路，并且所述半导体存储器装置在根据所述暂停操作的感测操作中将所述感测锁存电路中的数据传输至所述数据锁存电路。
18.根据权利要求17所述的半导体存储器系统，其中，当所述暂停操作连续地执行时，重复所述数据传输。
19.根据权利要求16所述的半导体存储器系统，其中，所述半导体存储器装置将存储在所述感测锁存电路中的数据维持在所述感测锁存电路中，直至基于与连续执行的暂停操作的次数对应的暂停信息而执行根据所述暂停操作的感测操作。
20.根据权利要求16所述的半导体存储器系统，其中，所述半导体存储器装置在根据暂停操作的进入操作中将高速缓存锁存电路中的数据传输至验证锁存电路，并且所述半导体存储器装置在根据所述暂停操作的恢复操作中将所述验证锁存电路中的数据返回给所述高速缓存锁存电路。
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