CN114694724A - 存储器设备以及存储器设备的操作方法 - Google Patents

存储器设备以及存储器设备的操作方法 Download PDF

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Abstract

本公开的实施例涉及存储器设备以及存储器设备的操作方法。本公开涉及电子设备。根据本公开的存储器设备包括：存储器块，被耦合至多个局部字线；外围电路，被配置为将所述多个局部字线耦合至多个全局字线，并且被配置为对存储器块执行操作；以及控制逻辑，被配置为当存储器设备在操作之后进入就绪状态时，控制外围电路引起或增加传输开关电路的泄漏电流，以使多个局部字线的电位电平放电。

Description

存储器设备以及存储器设备的操作方法
相关申请的交叉引用
本申请要求于2020年12月28日在韩国知识产权局提交的韩国专利申请号10-2020-0185074的优先权，其全部公开内容通过引用并入本文。
技术领域
本发明的各种实施例大体上涉及电子设备，更具体地涉及存储器设备和半导体设备的存储器设备的操作。
背景技术
存储设备被配置为响应于诸如计算机或智能电话等主机设备的控制来存储数据。存储设备可以包括存储数据的存储器设备和控制存储器设备的存储器控制器。存储器设备可以被分为易失性存储器设备和非易失性存储器设备。
只要电源被供应，易失性存储器设备就可以保存数据，并且在不存在电源供应的情况下，可能会丢失所存储的数据。易失性存储器设备的类型可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
即使在不存在电源供应的情况下，非易失性存储器设备也可能不会丢失数据。非易失性存储器设备的类型可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪速存储器。
发明内容
根据实施例，存储器设备可以包括：存储器块，被耦合至多个局部字线；外围电路，被配置为通过传输开关电路将多个局部字线耦合至多个全局字线，并且被配置为对存储器块执行操作；以及控制逻辑，被配置为当存储器设备在操作之后进入就绪状态时，控制外围电路引起或增加传输开关电路的泄漏电流，以使多个局部字线的电位电平放电。
根据实施例，操作存储器设备的方法可以包括：对耦合至多个局部字线的存储器块执行操作；以及当存储器设备进入就绪状态时，引起或增加将多个局部字线耦合至多个全局字线的传输开关电路的泄漏电流，并且使多个局部字线的电位电平放电。
根据实施例，存储器设备可以包括：存储器块，被耦合至多个局部字线；以及外围电路，被配置为通过多个传输晶体管将多个局部字线耦合至多个全局字线，被配置为对存储器块执行读取操作，并且被配置为当存储器设备在读取操作之后进入就绪状态时，通过使多个传输晶体管的体区预充电或浮置来使多个局部字线的电位电平放电。使体区预充电或浮置引起或增加多个传输晶体管的泄漏电流。
附图说明
图1是图示了根据本公开的实施例的存储设备的示图；
图2是图示了图1的存储器设备的结构的示图；
图3是图示了图2的存储器单元阵列的结构的示图；
图4是图示了图2的存储器单元阵列的另一实施例的示图；
图5是图示了图4所示的存储器块BLK1至BLKz中的一个存储器块(BLKa)的电路图；
图6是图示了图4所示的存储器块BLK1至BLKz中的另一存储器块(BLKb)的电路图；
图7是图示了全局字线和局部字线的示图；
图8是图示了图7所示的传输开关电路的示图；
图9是图示了图8所示的传输晶体管的示图；
图10是图示了读取操作期间通道电压的负升压的示图；
图11是图示了根据本公开的实施例的存储器设备的操作的定时图；
图12是图示了根据本公开的实施例的存储器设备的操作的定时图；以及
图13是图示了根据本公开的实施例的存储器设备的操作的定时图。
具体实施方式
仅根据本说明书中公开的概念的实施例的示例的具体结构或功能描述被图示，以描述根据概念的实施例的示例，并且根据概念的实施例的示例可以通过各种形式执行，但描述不被限于本说明书中描述的实施例的示例。
各种实施例可以涉及一种具有提高的读取回收性能的存储器设备和存储器设备的操作方法。
图1是图示了根据本公开的实施例的存储设备50的示图。
参照图1，存储设备50可以包括存储器设备100和存储器控制器200，存储器控制器200控制存储器设备100的操作。存储设备50可以被配置为响应于主机的控制来存储数据。存储设备50的示例可以包括蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或者车载信息娱乐系统。
存储设备50可以根据对应于与主机的通信方法的主机接口被制造为各种类型的存储设备中的一种存储设备。例如，存储设备50可以被配置为诸如以下的各种种类的存储设备中的任何一种：固态驱动器(SSD)，MMC、eMMC、RS-MMC和micro-MMC形式的多媒体卡，SD、mini-SD和micro-SD形式的安全数字卡、通用串行总线(USB)存储设备，通用闪存(UFS)设备，个人计算机存储卡国际协会(PCMCIA)卡式存储设备，外围部件互连(PCI)卡式存储设备，PCI快速(PCI-E)卡式存储设备，紧凑式闪存(CF)卡、智能媒体卡和存储器棒。
存储设备50可以被制造为各种类型的封装中的任何一种。例如，存储设备50可以被制造为各种种类的封装类型中的任何一种，诸如叠层封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制作封装(WFP)和晶片级堆叠封装(WSP)。
存储器设备100可以存储数据。存储器设备100可以响应于存储器控制器200的控制而进行操作。存储器设备100可以包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。
存储器单元中的每个存储器单元可以是存储1位数据的单级单元(SLC)、存储2位数据的多级单元(MLC)、存储3位数据的三级单元(TLC)和存储4位数据的四级单元(QLC)。
存储器单元阵列可以包括多个存储器块。存储器块中的每个存储器块可以包括多个存储器单元。每个存储器块可以包括多个页。根据实施例，页可以是用于将数据存储在存储器设备100中或读取存储在存储器设备100中的数据的单位。
存储器块可以是用于擦除数据的单位。根据实施例，存储器设备100的示例可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器设备、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或者自旋转移转矩随机存取存储器(STT-RAM)。为了便于解释，假设存储器设备100是NAND闪速存储器。
存储器设备100可以从存储器控制器200接收命令和地址，并且访问响应于存储器单元阵列中的地址而选择的区域。即，存储器设备100可以对响应于地址而选择的区域执行与命令相对应的操作。例如，存储器设备100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器设备100可以将数据编程到响应于地址而选择的区域中。在读取操作期间，存储器设备100可以从由地址选择的区域读取数据。在擦除操作期间，存储器设备100可以从由地址选择的区域擦除数据。
存储器控制器200可以控制存储设备50的总体操作。
当电源被施加到存储设备50时，存储器控制器200可以执行固件FW。当存储器设备100是闪速存储器设备时，存储器控制器200可以执行诸如闪存转化层(FTL)等固件，以控制主机与存储器设备100之间的通信。
根据实施例，存储器控制器200可以从主机接收数据和逻辑块地址(LBA)，并将逻辑块地址(LBA)转换为物理块地址(PBA)，该物理块地址(PBA)指示存储器设备100中所包括的数据被存储在其中的存储器单元的地址。
响应于来自主机的请求，存储器控制器200可以控制存储器设备100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器设备100提供写入命令、物理块地址和数据。在读取操作期间，存储器控制器200可以向存储器设备100提供读取命令和物理块地址。在擦除操作期间，存储器控制器200可以向存储器设备100提供擦除命令和物理块地址。
根据实施例，无论来自主机的请求如何，存储器控制器200都可以生成命令、地址和数据，并将其传送给存储器设备100。例如，存储器控制器200可以向存储器设备100提供命令、地址和数据以执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
根据实施例，存储器控制器200可以控制至少两个存储器设备100。存储器控制器200可以根据交织方案控制存储器设备100，以提高操作性能。交织方案可以指至少两个存储器设备100的操作周期彼此重叠的操作方案。
主机可以使用各种通信方法中的至少一种通信方法与存储设备50通信，各种通信方法诸如是通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速片间(HSIC)、小型计算机系统接口(SCSI)、外围部件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和减载式DIMM(LRDIMM)通信方法。
图2是图示了图1的存储器设备100的结构的示图。
参照图2，存储器设备100可以包括存储器单元阵列110、外围电路120和控制逻辑130。控制逻辑130可以被实施为硬件、软件或者硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110可以包括多个存储器块，即第一存储器块BLK1至第z存储器块BLKz。多个存储器块BLK1至BLKz可以通过行线RL耦合至地址解码器121。存储器块BLK1至BLKz可以通过位线BL1至BLm耦合至读取和写入电路123。多个存储器块BLK1至BLKz中的每个存储器块可以包括多个存储器单元。根据实施例，多个存储器单元可以是非易失性存储器单元。在多个存储器单元中，耦合至相同字线的存储器单元可以被定义为一个页。换言之，存储器单元阵列110可以包括多个页。根据实施例，存储器单元阵列110中所包括的多个存储器块BLK1至BLKz中的每个存储器块可以包括多个虚设单元。一个或多个虚设单元可以在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间串联耦合。
存储器设备100的存储器单元中的每个存储器单元可以包括存储单个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)和存储四个数据位的四级单元(QLC)。
外围电路120可以包括地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路125。
外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110，以执行编程操作、读取操作和擦除操作。
地址解码器121可以通过行线RL耦合至存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施例，字线可以包括正常字线和虚设字线。根据实施例，行线RL还可以包括管道(pipe)选择线。
地址解码器121可以被配置为响应于控制逻辑130的控制而进行操作。地址解码器121可以从控制逻辑130接收地址ADDR。
地址解码器121可以被配置为对接收到的地址ADDR的块地址进行解码。地址解码器121可以根据经解码的块地址在存储器块BLK1至BLKz中选择至少一个存储器块。地址解码器121可以被配置为对来自接收到的地址ADDR的行地址进行解码。地址解码器121可以根据经解码的行地址在选择的存储器块的字线中选择至少一个字线。地址解码器121可以将从电压生成器122提供的操作电压Vop施加到选择的字线。
在编程操作期间，地址解码器121可以将编程电压施加到选择的字线，并且将具有比编程电压低的电压电平的编程通过电压施加到未选择的字线。在编程验证操作期间，地址解码器121可以将验证电压施加到选择的字线，并且将具有比验证电压大的电压电平的验证通过电压施加到未选择的字线。
在读取操作期间，地址解码器121可以将读取电压施加到选择的字线，并且将具有比读取电压大的电压电平的读取通过电压施加到未选择的字线。
根据本公开的实施例，存储器设备100可以对每个存储器块执行擦除操作。在擦除操作期间，被输入到存储器设备100的地址ADDR可以包括块地址。地址解码器121可以对块地址进行解码，并根据经解码的块地址选择存储器块中的至少一个存储器块。在擦除操作期间，地址解码器121可以将接地电压施加到向选择的存储器块输入的字线。
根据实施例，地址解码器121可以被配置为对所传送的地址ADDR的列地址进行解码。经解码的列地址可以被传送给读取和写入电路123。例如，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器等部件。
电压生成器122可以被配置为通过使用向存储器设备100提供的外部电源电压来生成多个操作电压Vop。电压生成器122可以由控制逻辑130控制。
根据实施例，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压可以被用作用于存储器设备100的操作电压。
根据实施例，电压生成器122可以通过使用外部电源电压或内部电源电压来生成多个电压Vop。电压生成器122可以被配置为生成存储器设备100所需的各种电压。例如，电压生成器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择的读取电压和多个未选择的读取电压。
电压生成器122可以包括接收内部电源电压的多个泵浦电容器，以生成具有各种电压电平的多个操作电压Vop，并且通过响应于控制逻辑130的控制来选择性地激活多个泵浦电容器，可以生成多个操作电压Vop。
多个操作电压Vop可以由地址解码器121提供给存储器单元阵列110。
读取和写入电路123可以包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm可以分别通过第一位线BL1至第m位线BLm耦合至存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm可以响应于控制逻辑130的控制而进行操作。
第一页缓冲器PB1至第m页缓冲器PBm可以与数据输入/输出电路124传递数据DATA。在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以通过数据输入/输出电路124和数据线DL接收要被存储的数据DATA。
在编程操作期间，当编程电压被施加到选择的字线时，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm将通过数据输入/输出电路124接收的数据DATA传送给选择的存储器单元。选择的页的存储器单元可以根据所传送的数据DATA来编程。耦合至编程许可电压(例如接地电压)被施加到的位线的存储器单元可以具有增加的阈值电压。耦合至编程禁止电压(例如电源电压)被施加到的位线的存储器单元的阈值电压可以被维持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm从选择的存储器单元读取在存储器单元中存储的数据DATA。
在读取操作期间，读取和写入电路123可以通过位线BL从选择的页的存储器单元读取数据DATA，并将读取数据DATA输出给数据输入/输出电路124。
在擦除操作期间，读取和写入电路123可以使位线BL浮置。根据实施例，读取和写入电路123可以包括列选择器。
数据输入/输出电路124通过数据线DL耦合至第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124可以响应于控制逻辑130的控制而进行操作。
数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124可以从外部控制器(未示出)接收要被存储的数据DATA。在读取操作期间，数据输入/输出电路124可以将从读取和写入电路123中所包括的第一页缓冲器PB1至第m页缓冲器PBm传送的数据DATA输出给外部控制器。
感测电路125可以响应于由控制逻辑130生成的允许位信号VRYBIT生成参考电流，并且可以将从读取和写入电路123接收的感测电压VPB与由参考电流生成的参考电压进行比较，以在读取操作或验证操作期间输出通过信号或失败信号。
控制逻辑130可以被耦合至地址解码器121、电压生成器122、读取和写入电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以被配置为控制存储器设备100的总体操作。控制逻辑130可以响应于从外部设备传送的命令CMD而进行操作。
通过响应于命令CMD和地址ADDR生成各种信号，控制逻辑130可以控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADDR输出操作信号OPSIG、地址ADDR、读取和写入控制信号PBSIGNALS和允许位VRYBIT。控制逻辑130可以将操作信号OPSIG输出给电压生成器122，将地址ADDR输出给地址解码器121，将读取和写入控制信号输出给读取和写入电路123，并将允许位VRYBIT输出给感测电路125。另外，响应于由感测电路125输出的通过或失败信号PASS/FAIL，控制逻辑130可以确定验证操作是通过还是失败。
根据实施例，地址解码器121可以包括传输开关电路，其耦合下面将参照图7描述的全局字线和局部字线。由电压生成器122生成的操作电压Vop可以被施加到全局字线。局部字线可以被耦合至存储器块。图2所示的局部字线可以包括行线RL。
地址解码器121可以基于从控制逻辑130接收到的地址ADDR向传输开关电路施加块选择信号。当传输开关电路响应于所施加的块选择信号而导通时，施加到全局字线的操作电压Vop可以被传送给局部字线。
根据实施例，外围电路120可以包括耦合多个局部字线和多个全局字线的传输开关电路，并且可以对存储器块执行读取操作。当通过字线放电操作(被包括在下面参照图13描述的读取操作中)而被升压到负电压的存储器块的通道电位被恢复至接地电压电平时，外围电路120可以将多个局部字线的电位电平放电至接地电压电平。
当存储器设备100在读取操作之后进入就绪状态时，通过增加传输开关电路的泄漏电流，控制逻辑130可以控制外围电路120对多个局部字线的电位电平进行放电。存储器设备100在读取操作期间可以处于忙碌状态，或者在读取操作完成时处于就绪状态。
传输开关电路可以包括分别耦合多个局部字线和多个全局字线的多个传输晶体管。通过将多个传输晶体管的体区预充电至正电压或使传输晶体管的体区浮置，传输开关电路可以增加传输晶体管的泄漏电流。
当存储器设备100进入就绪状态时，传输开关电路可以将具有低电压电平的块选择信号施加到多个传输晶体管中的每个传输晶体管的栅极，并且可以向多个传输晶体管的体区施加正电压或者使多个传输晶体管的体区浮置。
图3是图示了图2的存储器单元阵列110的结构的示图。
参照图3，第一存储器块BLK1至第z存储器块BLKz可以被共同耦合至第一位线BL1至第m位线BLm。在图3中，为了便于解释，多个存储器块BLK1至BLKz中的第一存储器块BLK1中所包括的部件被图示，并且第二存储器块BLK2至第z存储器块BLKz中所包括的部件可以被省略。剩余存储器块BLK2至BLKz中的每个存储器块可以以与第一存储器块BLK1基本相同的方式配置。
第一存储器块BLK1可以包括多个第一单元串CS1_1至第m单元串CS1_m，其中m是正整数。第一单元串CS1_1至第m单元串CS1_m中的每个单元串可以分别被耦合至第一位线BL1至第m位线BLm。第一单元串CS1_1至第m单元串CS1_m中的每个单元串可以包括漏极选择晶体管DST、串联耦合的多个存储器单元MC1至MCn和源极选择晶体管SST，其中n是正整数。
第一单元串CS1_1至第m单元串CS1_m中的每个单元串中所包括的漏极选择晶体管DST的栅极端子可以被耦合至第一漏极选择线DSL1。第一单元串CS1_1至第m单元串CS1_m中的每个单元串中所包括的第一存储器单元MC1至第n存储器单元MCn的栅极端子可以分别被耦合至第一字线WL1至第n字线WLn。第一单元串CS1_1至第m单元串CS1_m中的每个单元串中所包括的源极选择晶体管SST的栅极端子可以被耦合至源极选择线SSL1。
为了便于解释，单元串的结构是基于多个单元串CS1_1至CS1_m中的第一单元串CS1_1描述的。然而，要理解的是，剩余单元串CS1_2至CS1_m中的每个单元串可以以与第一单元串CS1_1相同的方式配置。
第一单元串CS1_1中所包括的漏极选择晶体管DST的漏极端子可以被耦合至第一位线BL1。第一单元串CS1_1中所包括的漏极选择晶体管DST的源极端子可以被耦合至第一单元串CS1_1中所包括的第一存储器单元MC1的漏极端子。第一存储器单元MC1至第n存储器单元MCn可以彼此串联耦合。第一单元串CS1_1中所包括的源极选择晶体管SST的漏极端子可以被耦合至第一单元串CS1_1中所包括的第n存储器单元MCn的源极端子。第一单元串CS1_1中所包括的源极选择晶体管SST的源极端子可以被耦合至公共源极线CSL。根据实施例，公共源极线CSL可以被共同连接至第一存储器块BLK1到第z存储器块BLKz。
漏极选择线DSL1、第一字线WL1至第n字线WLn和源极选择线SSL1可以被包括在图2所示的行线RL中。漏极选择线DSL1、第一字线WL1至第n字线WLn和源极选择线SSL1可以由地址解码器121控制。公共源极线CSL可以由控制逻辑130控制。第一位线BL1至第m位线BLm可以由读取和写入电路123控制。
图4是图示了图2的存储器单元阵列110的另一实施例的示图。
参照图4，存储器单元阵列110可以包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维结构。每个存储器块可以包括被堆叠在衬底上方的多个存储器单元。多个存储器单元可以被布置在+X方向、+Y方向和+Z方向上。每个存储器块的结构将参照图5和图6描述。
图5是图示了图4所示的存储器块BLK1至BLKz中的一个存储器块(BLKa)的电路图。
参照图5，存储器块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。根据实施例，多个单元串CS11至CS1m和CS21至CS2m中的每个单元串可以以‘U’形形成。在存储器块BLKa中，‘m’个单元串可以被布置在行方向(即，+X方向)上。图5图示了在列方向(即，+Y方向)上布置的两个单元串。然而，要理解的是，三个或更多单元串可以被布置在列方向上。
根据实施例，一个存储器块可以包括多个子块。一个子块可以包括在一行中以‘U’形布置的单元串。
单元串CS11至CS1m和CS21至CS2m中的每个单元串可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST中的每一者以及存储器单元MC1至MCn中的每个存储器单元可以具有彼此类似的结构。根据实施例，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一者可以包括通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。根据实施例，用于提供通道层的柱可以被设置在每个单元串中。根据实施例，用于提供通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一者的柱可以被提供给每个单元串。
每个单元串的源极选择晶体管SST可以被耦合在公共源极线CSL与第一存储器单元MC1至第n存储器单元MCn之间。
根据实施例，布置在相同行中的单元串的源极选择晶体管可以被耦合至在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管可以被耦合至不同的源极选择线。在图5中，第一行中的单元串CS11至CS1m的源极选择晶体管SST可以被耦合至第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管SST可以被耦合至第二源极选择线SSL2。
根据另一实施例，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管SST可以被共同耦合至一个源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn可以被耦合在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被分为第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以在与+Z方向相反的方向上按顺序布置，并且可以在源极选择晶体管SST和管道晶体管PT之间串联耦合。第(p+1)存储器单元MCp+1至第n存储器单元MCn可以在+Z方向上按顺序布置，并且可以在管道晶体管PT和漏极选择晶体管DST之间串联耦合。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可以通过管道晶体管PT耦合。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极可以分别被耦合至第一字线WL1至第n字线WLn。
每个单元串的管道晶体管PT的栅极可以被耦合至管道线PL。
每个单元串的漏极选择晶体管DST可以被耦合在对应位线与存储器单元MCp+1至MCn之间。在行方向上布置的单元串可以被耦合至沿着行方向延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管可以被耦合至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管DST可以被耦合至第二漏极选择线DSL2。
在列方向上布置的单元串可以被耦合至沿着列方向延伸的位线。在图5中，第一列中的单元串CS11和CS21可以被耦合至第一位线BL1。第m列中的单元串CS1m和CS2m可以被耦合至第m位线BLm。
在行方向上布置的单元串中耦合至相同字线的存储器单元可以形成单个页。例如，在第一行中的单元串CS11至CS1m中耦合至第一字线WL1的存储器单元可以构成单个页。在第二行中的单元串CS21至CS2m中耦合至第一字线WL1的存储器单元可以构成另一页。当漏极选择线DSL1和DSL2中的一个漏极选择线被选择时，布置在一个行方向上的单元串可以被选择。当第一字线WL1至第n字线WLn中的一个字线被选择时，一个页可以从选择的单元串中被选择。
根据另一实施例，偶数位线和奇数位线可以代替第一位线BL1至第m位线BLm。另外，布置在行方向上的单元串CS11至CS1m或CS21至CS2m的偶数单元串可以分别被耦合至偶数位线，并且布置在行方向上的单元串CS11至CS1m或CS21至CS2m的奇数单元串可以分别被耦合至奇数位线。
根据实施例，第一存储器单元MC1至第n存储器单元MCn中的至少一个存储器单元可以用作虚设存储器单元。例如，一个或多个虚设存储器单元可以被提供，以降低源极选择晶体管SST和存储器单元MC1至MCp之间的电场。备选地，一个或多个虚设存储器单元可以被提供，以降低漏极选择晶体管DST和存储器单元MCp+1至MCn之间的电场。当更多的虚设存储器单元被提供时，存储器块BLKa的操作可靠性可以被提高，而存储器块BLKa的大小可能被增大。另一方面，当虚设存储器单元的数目减少时，存储器块BLKa的大小可以被减小，并且存储器块BLKa的操作可靠性可能被降低。
为了高效地控制一个或多个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKa进行擦除操作之前或之后，可以对部分或全部虚设存储器单元执行编程操作。当擦除操作是在编程操作被执行之后执行时，通过控制向耦合至相应虚设存储器单元的虚设字线施加的电压，虚设存储器单元可以具有所需的阈值电压。
图6是图示了图4所示的存储器块BLK1至BLKz中的另一存储器块(BLKb)的电路图。
参照图6，存储器块BLKb可以包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个单元串可以在+Z方向上延伸。多个单元串CS11'至CS1m'和CS21'至CS2m'中的每个单元串可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST，其被堆叠在存储器块BLK1’下的衬底(未示出)上。
根据实施例，一个存储器块可以包括多个子块。一个子块可以包括在一行中以‘I’形布置的单元串。
每个单元串的源极选择晶体管SST可以被耦合在公共源极线CSL与第一存储器单元MC1至第n存储器单元MCn之间。布置在相同行中的单元串的源极选择晶体管可以被耦合至相同的源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管SST可以被耦合至第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管SST可以被耦合至第二源极选择线SSL2。根据另一实施例，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管SST可以被共同耦合至单个源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn可以在源极选择晶体管SST和漏极选择晶体管DST之间串联耦合。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别被耦合至第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST可以被耦合在对应位线与存储器单元MCp+1至MCn之间。在行方向上布置的单元串的漏极选择晶体管可以被耦合至沿着行方向延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管DST可以被耦合至第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管DST可以被耦合至第二漏极选择线DSL2。
因此，除了管道晶体管PT从存储器块BLKb的每个单元串去除之外，图6所示的存储器块BLKb可以具有与图5所示的存储器块BLKa类似的等效电路。
根据另一实施例，偶数位线和奇数位线可以代替第一位线BL1至第m位线BLm。另外，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’的偶数单元串可以分别被耦合至偶数位线，并且布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’的奇数单元串可以分别被耦合至奇数位线。
根据实施例，第一存储器单元MC1至第n存储器单元MCn中的至少一个存储器单元可以用作虚设存储器单元。例如，一个或多个虚设存储器单元可以被提供，以降低源极选择晶体管SST和第一存储器单元MC1至第n存储器单元MCn之间的电场。备选地，一个或多个虚设存储器单元可以被提供，以降低漏极选择晶体管DST和存储器单元MC1至MCn之间的电场。当更多的虚设存储器单元被提供时，存储器块BLKb的操作可靠性可以被提高，而存储器块BLKb的大小可能被增大。另一方面，当更少的存储器单元被提供时，存储器块BLKb的大小可以被减小，而存储器块BLKb的操作可靠性可能被降低。
为了高效地控制一个或多个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKb进行擦除操作之前或之后，编程操作可以对部分或全部虚设存储器单元执行。当擦除操作是在编程操作被执行之后执行时，通过控制向耦合至相应虚设存储器单元的虚设字线施加的电压，虚设存储器单元可以具有所需的阈值电压。
图7是图示了全局字线和局部字线的示图。
参照图7，局部字线组可以包括被耦合至存储器块的多个局部字线。全局字线组可以包括通过传输开关电路被耦合至多个局部字线的多个全局字线。
第一局部字线组LWL_G1可以包括被耦合至第一存储器块BLK1的局部字线。第二局部字线组LWL_G2可以包括被耦合至第二存储器块BLK2的局部字线。第三局部字线组LWL_G3可以包括被耦合至第三存储器块BLK3的局部字线。第四局部字线组LWL_G4可以包括被耦合至第四存储器块BLK4的局部字线。
局部字线组可以通过传输开关电路被耦合至全局字线组。
第一局部字线组LWL_G1可以通过第一传输开关电路PSC1被耦合至第一全局字线组GWL_G1。第二局部字线组LWL_G2可以通过第二传输开关电路PSC2被耦合至第一全局字线组GWL_G1。第三局部字线组LWL_G3可以通过第三传输开关电路PSC3被耦合至第二全局字线组GWL_G2。第四局部字线组LWL_G4可以通过第四传输开关电路PSC4被耦合至第二全局字线组GWL_G2。
与存储器操作相关联的电压可以被施加到激活的全局字线。存储器操作可以包括读取操作、编程操作、擦除操作等。被施加到激活的全局字线组的与存储器操作相关联的电压可以通过对应的传输开关电路被传送给对应的局部字线组。
在图7中，第一全局字线组GWL_G1可以被激活，并且第二全局字线组GWL_G2可以被去激活。与存储器操作相关联的电压可以被施加到第一全局字线组GWL_G1。另一方面，与存储器操作相关联的电压可能不会被施加到第二全局字线组GWL_G2。
块选择信号可以被施加到传输开关电路。第一块选择信号BLKWL_1可以被施加到第一传输开关电路PSC1和第三传输开关电路PSC3。第二块选择信号BLKWL_2可以被施加到第二传输开关电路PSC2和第四传输开关电路PSC4。
第一块选择信号BLKWL_1可以被激活，并且第二块选择信号BLKWL_2可以被停用，使得第一传输开关电路PSC1和第三传输开关电路PSC3可以被导通，并且第二传输开关电路PSC2和第四传输开关电路PSC4可以被关断。在实施例中，第一块选择信号BLKWL_1可以被导通，并且第二块选择信号BLKWL_2可以被关断，使得第一传输开关电路PSC1和第三传输开关电路PSC3可以被导通，并且第二传输开关电路PSC2和第四传输开关电路PSC4可以被关断。
由于第一传输开关电路PSC1被导通，因此被施加到第一全局字线组GWL_G1的与存储器操作相关联的电压可以被传送给第一局部字线LWL_G1。被耦合至第一局部字线组LWL_G1的第一存储器块BLK1可以是选择的存储器块(Sel)。
由于第二传输开关电路PSC2被关断，因此第一全局字线组GWL_G1和第二局部字线组LWL_G2可以彼此断开连接。被耦合至第二局部字线组LWL_G2的第二存储器块BLK2可以是未选择的存储器块(Unsel)。
虽然第三传输开关电路PSC3被导通，但是第二全局字线组GWL_G2可以被去激活。因此，耦合至第三局部字线组LWL_G3的第三存储器块BLK3可以是共享的存储器块(Shared)。
由于第四传输开关电路PSC4被关断，因此第二全局字线组GWL_G2和第四局部字线组LWL_G4可以彼此断开连接。被耦合至第四局部字线组LWL_G4的第四存储器块BLK4可以是未选择的存储器块(Unsel)。
图8是图示了图7所示的传输开关电路的示图。
参照图8，存储器块可以包括一个存储器串。然而，存储器块中所包括的存储器串的数目可以不被限于此。
存储器串可以包括在漏极选择晶体管和源极选择晶体管之间串联耦合的多个存储器单元。漏极选择线DSL可以被耦合至漏极选择晶体管的栅极。源极选择线SSL可以被耦合至源极选择晶体管的栅极。多个局部字线LWL1至LWLn可以被耦合至多个存储器单元的栅极，其中n是1或更大的自然数。
传输开关电路可以包括多个传输晶体管PT1至PTn，多个传输晶体管PT1至PTn分别耦合多个局部字线LWL1至LWLn和多个全局字线GWL1至GWLn。块选择信号BLKWL可以被施加到多个传输晶体管PT1至PTn的栅极。
当块选择信号BLKWL处于‘导通’状态时，施加到多个全局字线GWL1至GWLn的电压可以分别被传送给多个局部字线LWL1至LWLn。当块选择信号BLKWL处于‘关断’状态时，施加到多个全局字线GWL1至GWLn的电压可以分别不被传送给多个局部字线LWL1至LWLn。在实施例中，当块选择信号BLKWL处于‘活动’状态(即，激活)时，施加到多个全局字线GWL1至GWLn的电压可以分别被传送给多个局部字线LWL1至LWLn。当块选择信号BLKWL处于‘不活动’状态(即，停用)时，施加到多个全局字线GWL1至GWLn的电压可以分别不被传送给多个局部字线LWL1至LWLn。
图9是图示了图8所示的传输晶体管的示图。
参照图9，传输晶体管可以是nMOSFET晶体管。在另一实施例中，传输晶体管可以是pMOSFET晶体管。
块选择信号BLKWL可以被施加到传输晶体管的栅极端子。局部字线LWL可以被耦合至传输晶体管的漏极端子。全局字线GWL可以被耦合至传输晶体管的源极端子。传输晶体管的本体可以是P阱。
当块选择信号BLKWL处于‘关断’状态(即，不活动状态)时，全局字线GWL和局部字线LWL可以彼此断开连接。因此，泄漏电流可能从耦合至局部字线LWL的漏极端子流动到耦合至全局字线GWL的源极端子。泄漏电流的量可以取决于传输晶体管的阈值电压而变化。当传输晶体管的阈值电压被降低时，泄漏电流可以被增加。
当晶体管具有P阱本体时，如果正电压被施加到晶体管的体区，则体效应可能会被引起，使得晶体管的阈值电压可能被降低。由于体效应导致晶体管的阈值电压降低，因此晶体管的泄漏电流可能被增加。
当体区浮置时，也可能发生体效应。当被耦合至漏极端子并处于浮置状态的局部字线被升压至正电压时，由于耦合效应，浮置体区可以被增加至正电压。因此，可能会发生体效应。
如下面参照图12描述的，局部字线的电位可以在读取操作之后被升压至正电压。当局部字线的电位被升压至正电压时，应力可以被施加到具有低阈值电压的存储器单元(例如擦除单元)。因此，可能没有必要将局部字线的电位放电至接地电压电平以减小应力。
根据实施例，通过向传输晶体管的体区施加正电压或使传输晶体管的体区浮置，存储器设备可以增加传输晶体管的泄漏电流。通过增加传输晶体管的泄漏电流，存储器设备可以将局部字线的升压电位电平放电至接地电压电平，并且可以减小存储器单元的应力。在图9中，传输晶体管的N阱如所示地那样图示。
图10是图示了读取操作期间通道电压的负升压的示图。
参照图10，读取操作可以包括读取电压施加操作和字线放电操作。在读取电压施加操作期间，读取电压可以被施加到多个字线中的选择的字线，并且通过电压Vpass可以被施加到未选择的字线。在字线放电操作期间，接地电压可以被施加到多个字线。
当字线放电操作被执行时，电流可以在不同的时间被切断，从而根据存储器单元的阈值电压而变化。例如，具有高阈值电压的存储器单元可以在具有低阈值电压的存储器单元之前被切断。
在图10中，当假设存储器单元是三级单元时，具有高阈值电压的存储器单元可以被编程为作为最高编程状态的第七编程状态PV7。具有低阈值电压的存储器单元可以被擦除到作为最低编程状态的擦除状态Era。
当放电操作被执行以将接地电压施加到第一字线WL1至第八字线WL8时，分别被耦合到第一字线WL1、第四字线WL4和第七字线WL7的存储器单元A、B和C可以首先被关断(晶体管(Tr.)关断)。关断的存储器单元A、B和C之间的通道区域可以局部浮置。施加到第二字线WL2、第三字线WL3、第五字线WL5和第六字线WL6的电压可以被降低至接地电压电平。局部浮置的通道区域的电位电平可以被升压至负电压。
在实施例中，PV可以指示由编程验证电压电平定义的编程状态。例如，三级单元(TLC)可以被编程为多个编程状态(Era，PV1～PV7)中的一个编程状态。对应于第一编程状态(PV1)的编程验证电压电平是最低的。对应于第七编程状态(PV7)的编程验证电压电平是最高的。
在实施例中，局部负升压可以意味着将局部浮置的通道区域的电位电平升压为负电压。
图11是图示了根据本公开的实施例的存储器设备的操作的定时图。
参照图11，在从t1到t2的时段期间，读取电压(即，Vread)施加操作可以被执行。在读取电压施加操作期间，读取电压可以被施加到选择的字线(即，Sel WL)，并且通过电压(即，Vpass)可以被施加到未选择的字线(即，Unsel WL)。
在从t2到t3的时段期间，字线放电操作可以被执行。当字线放电操作被执行时，均衡可以被执行，以减少由选择的字线和与其相邻的未选择的字线之间的电压差引起的干扰影响。作为均衡的结果，选择的字线的电位电平可以提高到与未选择的字线的电位电平相同的通过电压，然后可以与未选择的字线一起被放电至接地电压电平。
如上面参考图10描述的，通道区域的电位被降低至负电压的负升压可能是由字线放电操作引起的。
在从t3到t4的时段期间，负升压的通道区域的电位可以被恢复至接地电压电平。通道区域的电位可以通过流过位线或公共源极线的电流恢复。当通道区域的电位从负电压恢复至接地电压电平时，由于与通道区域的耦合效应，处于浮置状态的字线可以被升压至正电压。
在从t4到t5的时段中，字线可以浮置，同时被升压至正电压。因此，由于字线被升压至的正电压，应力可能被施加到具有低阈值电压的存储器单元。例如，由于被连续施加的正电压，处于擦除状态的存储器单元可能被轻微地编程。因此，在读取操作被执行之后升压至正电压的字线的电位可能需要被放电。
当读取操作在从t1到t3的时段期间执行时，块选择信号BLKWL可以被激活(即，导通)，并且读取/忙碌信号R/B也可以被激活。当读取操作正在对存储器设备执行时，读取/忙碌信号R/B可能会变为低电平，并且指示忙碌状态(即，忙碌)。当存储器设备的读取操作完成时，读取/忙碌信号R/B可能会变为高电平，并且指示就绪状态(即，就绪)。接地电压电平可以被施加到传输晶体管的体区(P阱)。
图12是图示了根据本公开的实施例的存储器设备的操作的定时图。
参照图12，读取操作可以以与上面参照图11描述的相同方式在t1和t3之间执行。
在从t3到t4的时段期间，正电压可以被施加到传输晶体管的体区(P阱)，或者传输晶体管的体区可以浮置。当负升压至负电压的通道区域的电位被恢复至接地电压电平时，字线的电位可以被正升至正电压。
在从t4到t5的时段期间，如上面参照图9描述的，存储器设备可以向传输晶体管的体区(P阱)施加正电压或使传输晶体管的体区(P阱)浮置。通过对传输晶体管的体区(P阱)施加正电压或使传输晶体管的体区(P阱)浮置，体效应可能会引起或增加传输晶体管的泄漏电流，并且字线的电位可以被放电至接地电压电平。
根据实施例，当字线的电位在读取操作之后被放电至接地电压电平时，施加到具有低阈值电压的存储器单元的编程应力可以被减小。
图13是图示了根据本公开的实施例的存储器设备的操作的定时图。
参照图13，在步骤S1301中，存储器设备可以执行读取操作。
在步骤S1303中，存储器设备可以确定它是否处于就绪状态。当读取操作完成时，存储器设备可以确定就绪状态，并且处理流程可以进行到步骤S1305。另一方面，当读取操作正在被执行时，存储器设备可以确定忙碌状态，并且处理流程可以进行到步骤S1301。在实施例中，就绪状态是其中存储器设备不在执行诸如编程操作、读取操作、写入操作或擦除操作等操作的状态。在实施例中，忙碌状态是其中存储器设备正在执行诸如编程操作、读取操作、写入操作或擦除操作等操作的状态。
在步骤S1305中，存储器设备可以增加耦合多个局部字线和多个全局字线的传输开关电路的泄漏电流，使得存储器设备可以使多个局部字线的电位放电至接地电压电平。
根据本公开，一种具有提高的读取回收性能的存储器设备和具有提高的读取回收性能的存储器设备的操作方法可以被提供。

Claims (19)

1.一种存储器设备，包括：
存储器块，被耦合至多个局部字线；
外围电路，被配置为通过传输开关电路将所述多个局部字线耦合至多个全局字线，并且被配置为对所述存储器块执行读取操作；以及
控制逻辑，被配置为当所述存储器设备在所述读取操作之后进入就绪状态时，控制所述外围电路引起或增加所述传输开关电路的泄漏电流，以使所述多个局部字线的电位电平放电。
2.根据权利要求1所述的存储器设备，其中所述传输开关电路包括多个传输晶体管，所述多个传输晶体管分别将所述多个局部字线耦合至所述多个全局字线，并且所述传输开关电路将所述多个传输晶体管的体区预充电至正电压，或者使所述多个传输晶体管的所述体区浮置以引起或增加所述泄漏电流。
3.根据权利要求2所述的存储器设备，其中所述控制逻辑控制所述外围电路执行所述读取操作，所述读取操作包括读取电压施加操作和字线放电操作，
其中所述读取电压施加操作包括：向所述多个局部字线中的选择的局部字线施加读取电压，并且向所述多个局部字线中的未选择的局部字线施加通过电压，并且
其中所述字线放电操作包括：向所述多个局部字线施加接地电压。
4.根据权利要求3所述的存储器设备，其中当所述读取操作正在被执行时，所述存储器设备处于忙碌状态，并且
当所述读取操作被完成时，所述存储器设备处于所述就绪状态。
5.根据权利要求4所述的存储器设备，其中当所述存储器设备进入所述就绪状态时，所述传输开关电路向所述多个传输晶体管的栅极施加具有低电平的块选择信号，并且向所述多个传输晶体管的所述体区施加正电压，或者使所述多个传输晶体管的所述体区浮置。
6.根据权利要求3所述的存储器设备，其中随着升压至负电压的所述存储器块的通道电位被恢复至接地电压电平，所述外围电路将升压至所述正电压的所述多个局部字线的所述电位电平放电至所述接地电压电平。
7.根据权利要求6所述的存储器设备，其中随着所述多个传输晶体管的所述泄漏电流被引起或增加，所述多个局部字线的所述电位电平被放电至所述接地电压电平。
8.根据权利要求7所述的存储器设备，其中所述多个局部字线中的每个局部字线被耦合至所述多个传输晶体管中的每个传输晶体管的漏极端子，并且
其中所述多个全局字线中的每个全局字线被耦合至所述多个传输晶体管的至少两个源极端子。
9.根据权利要求2所述的存储器设备，其中所述多个传输晶体管中的每个传输晶体管是负金属氧化物半导体NMOS晶体管或者正金属氧化物半导体PMOS晶体管。
10.一种操作存储器设备的方法，所述方法包括：
对耦合至多个局部字线的存储器块执行读取操作；以及
当存储器设备进入就绪状态时，引起或增加将所述多个局部字线耦合至多个全局字线的传输开关电路的泄漏电流，并且使所述多个局部字线的电位电平放电。
11.根据权利要求10所述的方法，其中所述读取操作的所述执行包括：
执行向所述多个局部字线中的选择的局部字线施加读取电压、并且向所述多个局部字线中的未选择的局部字线施加通过电压的读取电压施加操作；以及
执行向所述多个局部字线施加接地电压的字线放电操作。
12.根据权利要求11所述的方法，其中所述传输开关电路包括多个传输晶体管，所述多个传输晶体管分别将所述多个局部字线耦合至所述多个全局字线。
13.根据权利要求12所述的方法，其中所述泄漏电流的所述引起或增加包括：将所述多个传输晶体管的体区预充电至正电压，或者使所述多个传输晶体管的所述体区浮置。
14.根据权利要求13所述的方法，还包括：当所述读取操作正在被执行时，将所述存储器设备设置为忙碌状态，并且当所述读取操作被完成时，将所述存储器设备设置为所述就绪状态。
15.根据权利要求14所述的方法，其中所述泄漏电流的所述引起或增加包括：
当所述存储器设备进入所述就绪状态时，向所述多个传输晶体管的栅极施加具有低电平的块选择信号；以及
向所述多个传输晶体管的所述体区施加所述正电压，或者使所述多个传输晶体管的所述体区浮置。
16.根据权利要求12所述的方法，其中所述多个局部字线的所述电位电平的所述放电包括：当通过所述字线放电操作升压至负电压的所述存储器块的通道电位被恢复至所述接地电压电平时，将升压至所述正电压的所述多个局部字线的所述电位电平放电至接地电压电平。
17.根据权利要求16所述的方法，其中随着所述多个传输晶体管的所述泄漏电流被引起或增加，所述多个局部字线的所述电位电平被放电至所述接地电压电平。
18.根据权利要求17所述的方法，其中所述多个局部字线中的每个局部字线被耦合至所述多个传输晶体管中的每个传输晶体管的漏极端子，并且
所述多个全局字线中的每个全局字线被耦合至所述多个传输晶体管的至少两个源极端子。
19.根据权利要求12所述的方法，其中所述多个传输晶体管中的每个传输晶体管是负金属氧化物半导体NMOS晶体管或者正金属氧化物半导体PMOS晶体管。
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