KR20210069262A - 메모리 장치 및 그것의 동작 방법 - Google Patents

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최형진
임성묵
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Abstract

본 기술은 메모리 장치에 관한 것으로, 본 기술에 따른 리드 성능을 갖는 메모리 장치는, 메모리 셀, 비트라인을 통해 상기 메모리 셀과 연결되고, 상기 메모리 셀에 저장된 데이터를 센싱하는 리드 동작을 수행하는 페이지 버퍼 및 상기 페이지 버퍼에 인가되는 신호를 제어하는 리셋 제어부를 포함하고, 상기 페이지 버퍼는, 상기 메모리 셀로부터 센싱된 데이터를 저장하는 데이터 저장부를 포함하고, 상기 리드 동작은, 상기 비트라인에 프리차지 전압을 인가하는 프리차지 구간, 상기 메모리 셀의 상태를 상기 비트라인의 전압에 적용하는 이밸류에이션 구간 및 상기 비트라인을 통해 센싱된 데이터를 상기 데이터 저장부에 저장하는 데이터 저장 구간을 포함하고, 상기 리셋 제어부는, 상기 이밸류에이션 구간에서 상기 데이터 저장부를 초기화하도록 제어한다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그것의 동작 방법에 관한 것이다.
스토리지 장치는 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 메모리 장치(memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다.
불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 메모리 셀의 향상된 리드 성능을 갖는 메모리 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀, 비트라인을 통해 상기 메모리 셀과 연결되고, 상기 메모리 셀에 저장된 데이터를 센싱하는 리드 동작을 수행하는 페이지 버퍼 및 상기 페이지 버퍼에 인가되는 신호를 제어하는 리셋 제어부를 포함하고, 상기 페이지 버퍼는, 상기 메모리 셀로부터 센싱된 데이터를 저장하는 데이터 저장부를 포함하고, 상기 리드 동작은, 상기 비트라인에 프리차지 전압을 인가하는 프리차지 구간, 상기 메모리 셀의 상태를 상기 비트라인의 전압에 적용하는 이밸류에이션 구간 및 상기 비트라인을 통해 센싱된 데이터를 상기 데이터 저장부에 저장하는 데이터 저장 구간을 포함하고, 상기 리셋 제어부는, 상기 이밸류에이션 구간에서 상기 데이터 저장부를 초기화하도록 제어할 수 있다.
본 발명의 실시 예에 따른 메모리 셀 및 비트라인을 통해 상기 메모리 셀과 연결되는 페이지 버퍼를 포함하는 메모리 장치의 동작 방법은, 상기 비트라인에 프리차지 전압을 인가하는 프리차지 단계, 상기 메모리 셀의 상태를 상기 비트라인의 전압에 적용하는 이밸류에이션 단계 및 상기 페이지 버퍼에 포함된 데이터 저장부에 상기 메모리 셀의 상태에 대응하는 센싱된 데이터를 저장하는 데이터 저장 단계를 포함하고, 상기 이밸류에이션 단계에서, 상기 데이터 저장부가 초기화될 수 있다.
본 발명의 실시 예에 따른 스토리지 장치는, 메모리 셀을 포함하는 메모리 장치 및 상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 상기 메모리 셀에 저장된 데이터를 센싱하는 센싱 동작을 수행한 후에, 센싱된 결과를 저장하는 래치를 포함하고, 상기 센싱 동작은, 상기 메모리 셀에 연결된 비트라인에 프리차지 전압을 인가하고, 상기 메모리 셀의 상태를 상기 비트라인의 전압에 적용하고, 상기 메모리 셀의 상태를 상기 비트라인의 전압에 적용하는 동안에 상기 래치를 초기화하는 동작을 포함할 수 있다.
본 기술의 실시 예에 따르면, 메모리 셀의 향상된 리드 성능을 갖는 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 다른 실시 예를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 메모리 셀(MC)에 저장된 데이터를 센싱하는 동작을 설명하기 위한 도면이다.
도 7은 실시 예에 따른 페이지 버퍼를 설명하기 위한 도면이다.
도 8은, 도 7에 도시된 페이지 버퍼에 인가되는 신호들을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 10는 도 9의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 11은 도 10을 참조하여 설명된 저장 장치(2000)를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다.
스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC, 이하 MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC, 이하 TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 선택된 영역을 액세스한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미한다. 예를 들면, 메모리 장치(100)는 쓰기 동작(프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
본 발명의 실시 예에서, 메모리 장치(100)는 페이지 버퍼 그룹(123) 및 리셋 제어부(131)를 포함할 수 있다.
페이지 버퍼 그룹(123)은 메모리 장치(100)에 포함된 메모리 셀에 프로그램될 데이터를 임시로 저장하거나, 메모리 셀에 저장된 데이터를 센싱하고 센싱된 데이터를 저장할 수 있다.
리셋 제어부(131)는 메모리 셀에 저장된 데이터를 센싱하기 위해 인가되는 제어신호들을 제어할 수 있다. 실시 예에서, 메모리 장치에 저장된 데이터를 센싱하는 동작은 비트라인 프리차지 구간, 이밸류에이션 구간, 센싱 래치 초기화 구간 및 데이터 저장 구간을 포함할 수 있다. 리셋 제어부(131)는 데이터를 센싱하는 동작에 소요되는 시간을 줄이기 위해서 이밸류에이션 동작 중에 센싱 래치를 초기화하도록 제어신호들을 제어할 수 있다. 전술한 데이터를 센싱하는 동작은 이하에서 설명되는 센싱 동작 또는 리드 동작과 동일하거나 상응하는 의미일 수 있다.
본 발명의 실시 예에 따른 메모리 장치 및 그것의 동작 방법에 따른 리셋 제어부(131)의 상세한 동작은 후술하는 도면들을 이용하여 설명될 것이다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어한다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 펌웨어(FW)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 비휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.
어드레스 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 어드레스 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 어드레스 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 연결되는 워드라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(120)을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 다른 실시 예를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 5에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
실시 예에서, 하나의 메모리 블록은 복수의 서브 블록들을 포함할 수 있다. 하나의 서브 블록은 하나의 열에 ‘U’자 형태로 배열되는 셀 스트링들을 포함할 수 있다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 5에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제 n 메모리 셀들(MC1~MCn)은 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결된다. 도 5에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
실시 예에서, 하나의 메모리 블록은 복수의 서브 블록들을 포함할 수 있다. 하나의 서브 블록은 하나의 열에 ‘I’자 형태로 배열되는 셀 스트링들을 포함할 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 6의 메모리 블록(BLKb)은 도 5의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 6은 메모리 셀(MC)에 저장된 데이터를 센싱하는 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 하나의 하나의 워드 라인에 연결된 다수의 메모리 셀들은 프로그램 동작에 의해 다양한 프로그램 상태(Px, Py)를 형성할 수 있다. 메모리 셀들의 문턱전압은 프로그램 전압이 인가됨에 따라서, 소거 상태(미도시)로부터 점차적으로 증가할 수 있다.
예를 들어, 프로그램 동작이 수행됨에 따라서 그룹A에 속하는 메모리 셀들의 문턱전압분포는 제1 프로그램 상태(Px)에 속하고, 그룹B에 속하는 메모리 셀들의 문턱전압분포는 제2 프로그램 상태(Py)에 속하게 된 경우를 가정한다. 그리고 센싱 기준 전압(Va)를 이용하여 메모리 셀들을 센싱하면, 문턱전압이 센싱 기준 전압(Va)보다 낮은 그룹A에 속하는 메모리 셀들을 통해서 전류가 흐를 수 있다. 즉, 그룹A에 속하는 메모리 셀들은 온-셀(On Cell)로 판단될 수 있다. 한편, 문턱전압이 센싱 기준 전압(Va)보다 높은 그룹B에 속하는 메모리 셀들을 통해서는 전류가 흐르지 않을 수 있다. 즉, 그룹B에 속하는 메모리 셀들은 오프-셀(Off Cell)로 판단될 수 있다.
도 7은 실시 예에 따른 페이지 버퍼를 설명하기 위한 도면이다.
도 8은, 도 7에 도시된 페이지 버퍼에 인가되는 신호들을 설명하기 위한 타이밍도이다.
도 7을 참조하면, 도 2를 참조하여 설명된 페이지 버퍼 그룹(123)중에서 페이지 버퍼(PB1)를 예시적으로 설명한다. 복수의 페이지 버퍼들(PB1~PBn)은 서로 유사하게 구성될 수 있다.
페이지 버퍼(PB1)는 제어 로직(130)으로부터 수신한 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작 할 수 있다. 이하에서 설명되는 신호들(SEL_BL, PB_SENSE, SA_CSOC, SA_PRECH_N, SA_SENSE, SA_PRE_N, TRANS, PBRST, SSET, SRST)은 제어 로직(130)으로부터 출력되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 포함될 수 있다.
비트라인(BL)을 통해서 메모리 셀(MC)과 연결되는 페이지 버퍼(PB1)를 이용하여 메모리 셀(MC)을 센싱하는 동작이 수행될 수 있다. 도 6을 참조하면, 설명의 편의상 메모리 셀 어레이에 포함된 복수의 메모리 셀 중에서 어느 하나의 메모리 셀(MC)에 연결된 비트라인(BL)이 도시되어 있다. 다른 비트라인 또한 이하에서 설명하는 구성이 동일하거나 상응할 수 있고, 비트라인의 수는 실시 예에 제한되지 않는다.
메모리 셀(MC)에 저장된 데이터를 센싱하는 동작은 메모리 장치의 다양한 동작들에서 수행될 수 있다. 메모리 셀(MC)에 저장된 데이터를 센싱하는 동작은 메모리 셀(MC)의 문턱전압 상태를 센싱하는 동작일 수 있다. 예를 들어, 메모리 장치에 포함된 메모리 셀(MC)에 프로그램 동작이 수행되고, 프로그램 패스 또는 페일 여부를 확인하는 프로그램 검증 동작을 수행할 때 메모리 셀(MC)을 센싱하는 동작이 수행될 수 있다. 다른 예에서, 메모리 장치에 포함된 메모리 셀(MC)에 소거 동작이 수행되고, 소거 동작의 패스 또는 페일 여부를 확인하는 소거 검증 동작을 수행할 때 메모리 셀(MC)을 센싱하는 동작이 수행될 수 있다. 다른 예에서, 메모리 셀(MC)의 문턱전압을 이용하여 메모리 셀(MC)에 저장된 데이터를 리드하는 동작은 메모리 셀(MC)을 센싱하는 동작을 포함할 수 있다. 본 발명의 실시 예는, 메모리 장치의 동작 유형에 제한되지 않고, 메모리 셀(MC)에 저장된 데이터를 센싱하는 다양한 동작들에서 적용될 수 있다.
도 7을 참조하면, 페이지 버퍼(PB1)는 비트라인(BL)을 통해 메모리 셀(MC)과 연결될 수 있다. 페이지 버퍼(PB1)는 제1 내지 제10 트랜지스터(M1~M10) 및 데이터 저장부(706)를 포함할 수 있다. 이 때, 제1 내지 제3 트랜지스터(M1~M3), 제5 트랜지스터(M5), 제8 내지 제10 트랜지스터(M8~M10)는 N-MOS 트랜지스터일 수 있다. 제4 트랜지스터(M4) 및 제6 트랜지스터(M6)는 P-MOS 트랜지스터일 수 있다. 각각의 트랜지스터들은 게이트에 인가되는 신호에 응답하여 턴온(turn on) 또는 턴오프(turn off) 될 수 있다.
페이지 버퍼(PB1)는 비트라인 연결부(701), 페이지 버퍼 센싱부(702), 센싱 제어부(703), 프리차지 제어부(704), 센싱 노드 연결부(705), 데이터 저장부(706) 및 데이터 저장부 리셋부(707)를 포함할 수 있다. 페이지 버퍼(PB1)는 제2 센싱 노드(SO), 제1 센싱 노드(CSO) 및 비트라인 연결 노드(BLCM)를 포함할 수 있다. 제2 센싱 노드(SO)는 비트라인(BL)과 데이터 저장부(706)가 연결되는 노드일 수 있다. 제1 센싱 노드(CSO)는 페이지 버퍼 센싱부(702), 센싱 제어부(703) 및 센싱 노드 연결부(705)가 공통으로 연결되는 노드일 수 있다. 비트라인 연결노드(BLCM)는 비트라인 연결부(701)와 페이지 버퍼 센싱부(702)를 연결하는 노드일 수 있다.
리드 동작이 수행되는 메모리 셀(MC)과 연결되는 비트라인(BL)은 비트라인 연결부(701)에 의해서 페이지 버퍼(PB1)와 연결될 수 있다. 비트라인 연결부(701)는 비트라인(BL)과 비트라인 연결 노드(BLCM) 사이에 연결될 수 있다. 비트라인 연결부(701)는 비트라인 선택 신호(SEL_BL)에 응답하여 제어되는 제1 트랜지스터(M1)를 포함할 수 있다. 제1 트랜지스터(M1)는 비트라인 선택 신호(SEL_BL)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구성될 수 있다.
페이지 버퍼 센싱부(702)는 비트라인 연결 노드(BLCM)와 제1 센싱 노드(CSO)의 사이에 연결될 수 있다. 페이지 버퍼 센싱부(702)는 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 제어되는 제2 트랜지스터(M2)를 포함할 수 있다. 제2 트랜지스터(M2)는 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구성될 수 있다.
센싱 제어부(703)는 제1 센싱 노드(CSO)와 코어 전압(VCORE) 단자의 사이에 연결될 수 있다. 센싱 제어부(703)는 전류 센싱 신호(SA_CSOC)에 응답하여 제어되는 제3 트랜지스터(M3)를 포함할 수 있다. 제3 트랜지스터(M3)는 전류 센싱 신호(SA_CSOC)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구성될 수 있다.
프리차지 제어부(704)는 제1 센싱노드(SO)와 코어 전압(VCORE) 단자의 사이에 연결될 수 있다. 프리차지 제어부(704)는 프리차지 신호(SA_PRECH_N)에 응답하여 제어되는 제4 트랜지스터(M4)를 포함할 수 있다. 제4 트랜지스터(M4)는 프리차지 신호(SA_PRECH_N)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 PMOS 트랜지스터로 구성될 수 있다.
센싱 노드 연결부(705)는 제2 센싱 노드(SO)와 제1 센싱 노드(CSO)의 사이에 연결될 수 있다. 센싱 노드 연결부(705)는 센싱 신호(SA_SENSE)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구성될 수 있다.
데이터 저장부(706)는 제1 노드(QS)와 제2 노드(QS_N)의 사이에 연결될 수 있다. 데이터 저장부(706)는 비트라인(BL)을 통해 센싱된 데이터를 저장하는 래치(latch)를 포함할 수 있다. 데이터 저장부(706)는 메모리 셀(MC)의 문턱전압에 기초하여 결정되는 데이터를 저장할 수 있다. 제1 노드(QS)와 제2 노드(QS_N)는 서로 반전된 값을 가질 수 있다.
데이터 저장부 리셋부(707)는 페이지 버퍼 리셋 신호(PBRST)에 응답하여 제어되는 제7 트랜지스터(M7)와 센싱 셋업 신호(SSET)에 응답하여 제어되는 제8 트랜지스터(M8)를 포함할 수 있다. 제7 트랜지스터(M7)는 페이지 버퍼 리셋 신호(PBRST)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구성될 수 있다. 제8 트랜지스터(M8)는 센싱 셋업 신호(SSET)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터로 구성될 수 있다. 실시 예에서, 데이터 저장부 리셋부(707)는 데이터 저장부(706)에 포함된 래치(latch)를 초기화할 수 있다. 데이터 저장부 리셋부(707)에 의해서 데이터 저장부(706) 또는 데이터 저장부(706)에 포함된 래치(latch)가 초기화되면, 래치(latch)에 저장된 값이 초기값으로 설정될 수 있다. 다양한 실시 예에서, 초기값은 0 또는 1 중에 어느 하나일 수 있다.
제 트랜지스터(M6)는 제1 노드(QS)의 전위에 응답하여 제어될 수 있다. 제9 트랜지스터(M9)는 센싱 리셋 신호(SRST)에 응답하여 제어될 수 있다. 제10 트랜지스터(M10)는 제2 센싱 노드(SO)의 전압 레벨에 응답하여 제어될 수 있다. 또한, 도 7을 참조하면, 제2 센싱 노드(SO)는 제4 트랜지스터(M4)의 소스 단자에 연결되고, 동시에 제5 트랜지스터(M5)의 드레인 단자에 연결되는 노드일 수 있다. 제2 센싱 노드(SO)는 메모리 셀(MC)을 센싱한 결과에 따라 전압 레벨의 크기가 달라질 수 있는 노드일 수 있다. 도 7에 도시된 실시 예에 제한되지 않으며, 그 밖의 다른 구성들을 더 포함할 수 있다.
메모리 셀(MC)에 저장된 데이터를 센싱하는 동작은 비트라인 프리차지 구간(BL precharge), 이밸류에이션 구간(EVAL), 센싱 래치 초기화 구간 및 데이터 저장 구간(DATA Storing)을 포함할 수 있다. 비트라인 프리차지 구간(BL precharge)에서는 코어 전압(VCORE) 단자로부터 공급된 전하를 이용하여 비트라인(BL)을 차징(charging)하는 동작이 수행될 수 있다. 또는 비트라인 프리차지 구간(BL precharge)에서, 비트라인(BL)에 프리차지 전압이 인가되는 동작이 수행될 수 있다. 이때 프리차지 전압은 도 7에 도시된 코어 전압(VCORE)일 수 있다. 이밸류에이션 구간(EVAL)에서는, 비트라인(BL)에 연결된 메모리 셀(MC)의 문턱전압에 따라서 메모리 셀(MC)이 턴온(turn on) 되거나 턴오프(turn off) 되고, 제2 센싱 노드(SO)가 이에 대응하는 전압 레벨을 갖도록 비트라인(BL)을 제어하는 동작이 수행될 수 있다. 또는, 이밸류에이션 구간(EVAL)은, 메모리 셀(MC)의 상태가 상기 비트라인(BL)의 전압에 적용되는 구간일 수 있다. 또는, 이밸류에이션 구간(EVAL)은 비트라인(BL)의 전압 레벨이 문턱 전압에 대응하는 값으로 설정되는 구간일 수 있다. 데이터 저장 구간(DATA Storing)에서는, 메모리 셀(MC)의 문턱전압에 기초하여 센싱된 제2 센싱 노드(SO)의 전압에 대응하는 결과를 데이터 저장부(706)에 저장하는 동작이 수행될 수 있다. 센싱 래치 초기화 구간에서는, 데이터 저장부(706)에 제2 센싱 노드(SO)의 전압 값을 저장하기 전에, 데이터 저장부(706)에 저장되어 있던 값을 초기화 하는 동작이 수행될 수 있다. 이하에서, 센싱 래치는 도 7을 참조하여 설명된 데이터 저장부(706)과 동일하거나 상응할 수 있다.
실시 예에 따르면, 센싱 래치 즉, 데이터 저장부(706)를 초기화 하는 동작이 이밸류에이션 구간(EVAL)에서 수행될 수 있다.
먼저, 프리차지 동작이 시작되는 T1 시점 이전에 데이터 저장부(706)에 셋업(set-up)동작이 수행될 수 있다. 데이터 저장부(706)를 셋업(set-up)하는 동작은 메모리 셀(MC)을 센싱하기 위한 기준을 세팅하는 동작일 수 있다. 예를 들면, 비트라인(BL)과 연결된 메모리 셀(MC)을 트리플 레벨 셀(TLC)로 가정하고, 제1 내지 제7 프로그램 상태(PV1~PV7)중에서 제5 프로그램 상태(PV5)를 목표 프로그램 상태로 갖는 경우를 가정한다. 메모리 셀(MC)에 프로그램 전압을 인가하고, 제5 프로그램 상태(PV5)에 도달하였는지를 확인하는 검증 동작을 수행할 수 있다. 이때, 비트라인(BL)을 프리차지 하기 전에 데이터 저장부(706)를 셋업(set-up)할 수 있다. 예를 들어, 검증 목표인 제5 프로그램 상태(PV5)에 대응하는 값으로 데이터 저장부(706)를 셋업(set-up)할 수 있다. 즉, 메모리 셀(MC)을 센싱하기 위한 기준이 되는 값으로 데이터 저장부(706)를 셋업(set-up)할 수 있다.
실시 예에서, 비트라인 프리차지 구간(BL precharge, T1~T2)에서 페이지 버퍼(PB1)의 동작을 설명하면 다음과 같다.
도 8을 참조하면, 비트라인(BL)에 코어 전압(CORE)이 인가됨으로써 비트라인(BL)이 프리차지 될 수 있다. T1 시점에서, 로직 로우 레벨에서 로직 하이 레벨로 천이되는 비트라인 선택 신호(SEL_BL)에 응답하여 비트라인 연결부(701)가 턴온(turn on)될 수 있다. 또한, 페이지 버퍼 센싱 신호(PB_SENSE), 전류 센싱 신호(SA_CSOC) 및 센싱 신호(SA_SENSE)가 로직 로우 레벨에서 로직 하이 레벨로 천이되어 각각 페이지 버퍼 센싱부(702), 센싱 제어부(703) 및 센싱 노드 연결부(705)가 턴온(turn on)될 수 있다. 제1 노드(QS)의 전위에 응답하여 제6 트랜지스터(M6)가 턴온(turn on)되거나 턴오프(turn off)될 수 있다. 그리고, 프리차지 신호(SA_PRECH_N)가 로직 하이 레벨에서 로직 로우 레벨로 천이되는 것에 응답하여 프리차지 제어부(704)가 턴온(turn on)될 수 있다. 이 때, 프리 센싱 신호(SA_PRE_N)는 로직 하이 레벨을 유지하므로 턴오프(turn off)된 상태를 유지할 수 있다. 프리차지 구간(BL precharge) 동안에 전술한 트랜지스터들에 인가되는 제어 신호들의 레벨이 유지될 수 있다.
실시 예에서, 이밸류에이션 구간(EVAL, T2~T3)에서 페이지 버퍼(PB1)의 동작을 설명하면 다음과 같다.
도 8을 참조하면, T2 시점에서, 이밸류에이션 구간(EVAL)이 시작될 수 있다. 이밸류에이션 구간(EVAL)에서는 메모리 셀(MC)의 문턱전압에 따라서 제2 센싱 노드(SO)의 전압 레벨의 값이 변화되거나 유지되는 동작이 수행될 수 있다. 구체적으로 이밸류에이션 구간(EVAL)은 프리차지 신호(SA_PRECH_N)가 로직 로우 레벨에서 로직 하이 레벨로 천이되어 프리차지 제어부(704)가 턴오프(turn off) 되는 것에 응답하여 시작될 수 있다. 프리차지 제어부(704)가 턴오프(turn off) 되므로, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제5 트랜지스터(M5)를 경유하는 전류 패스가 형성될 수 있다. 이밸류에이션 구간(EVAL)에서, 비트라인(BL)에 연결된 메모리 셀(MC)의 문턱전압에 따라서 제2 센싱 노드(SO)의 전압이 변경되거나 또는 변경되지 않고 유지될 수 있다. 즉, 메모리 셀(MC)의 상태가 비트라인(BL)의 전압에 적용될 수 있다. 예를 들어, 메모리 셀(MC)의 문턱전압이 센싱하는 기준 전압보다 낮은 경우에, 해당 메모리 셀(MC)는 온-셀(On Cell)로 판단되므로 비트라인(BL)을 통한 전류 패스가 형성될 수 있다. 따라서 제2 센싱 노드(SO)에 차징(charging)되어 있던 전하가 비트라인(BL)로 디스차지(discharge) 될 수 있다. 따라서, 제2 센싱 노드(SO)의 전압이 낮아질 수 있다. 도 6을 참조하면, 센싱하는 기준 전압이 Va인 경우에, 메모리 셀(MC)이 그룹A에 속하면, 제2 센싱 노드(SO)의 전압이 낮아질 수 있다. 반면에, 메모리 셀(MC)의 문턱전압이 센싱하는 기준 전압보다 높은 경우에, 해당 메모리 셀(MC)는 오프-셀(Off Cell)로 판단되므로 비트라인(BL)을 통한 전류 패스가 형성되지 않고, 제2 센싱 노드(SO)에 차징(charging)되어 있던 전하가 디스차지(discharge)되지 않을 수 있다. 따라서 제2 센싱 노드(SO)의 전압은 그대로 유지되거나 현저하게 작은 정도로 하강할 수 있다. 도 6을 참조하면, 센싱하는 기준 전압이 Va인 경우에, 메모리 셀(MC)이 그룹B에 속하면, 제2 센싱 노드(SO)의 전압이 높은 값으로 유지될 수 있다. T2 시점에서 시작된 이밸류에이션 동작(EVAL)은 T3에서 종료될 수 있다. 구체적으로, 센싱 신호(SA_SENSE)가 로직 하이 레벨에서 로직 로우 레벨로 천이되어 센싱 노드 연결부(705)가 턴오프(turn off) 되는 것에 응답하여, 이밸류에이션 구간(EVAL)이 종료될 수 있다.
이밸류에이션 구간(EVAL)이 종료된 후 제2 센싱 노드(SO)의 전압을 감지하고, 그 결과를 데이터 저장부(706)에 저장하는 데이터 저장 동작(DATA Storing)이 수행될 수 있다. 즉, 메모리 셀(MC)을 센싱한 결과를 데이터 저장부(706)에 저장하는 데이터 저장 동작(DATA Storing)이 수행될 수 있다. 이 때, 메모리 셀(MC)을 센싱한 결과를 데이터 저장부(706)에 저장하기 전에 데이터 저장부(706)를 초기화하는 동작이 필수적으로 수반되어야 한다. 실시 예에서, 데이터 저장부(706)는 래치(latch)를 포함할 수 있고, 데이터 저장 동작(DATA Storing)이 수행되기 전에 래치(latch)가 초기화되어야 한다. 구체적으로, 비트라인 프리차지(BL precharge)구간이 시작되기 전에, 데이터 저장부(706)를 이용하여 메모리 셀(MC)을 센싱하기 위한 기준을 세팅하는 셋업(set-up) 동작이 수행되었으므로, 데이터 저장부(706)에는 셋업(set-up) 용도의 데이터가 저장된 상태일 수 있다. 만약 데이터 저장부(706)을 초기화 하지 않고 제2 센싱 노드(SO)의 값이 데이터 저장부(706)에 저장된다면, 데이터 저장부(706)에 저장된 데이터는 이미 저장되어 있을 수 있는 임의의 값으로 인해 신뢰할 수 없는 데이터를 포함할 수 있다. 따라서 제2 센싱 노드(SO)의 값을 데이터 저장부(706)에 오류없이 저장하기 위해서는 데이터 저장부(706)가 초기화되어야 한다.
실시 예에 따르면, 도 2를 참조하여 설명된 리셋 제어부(131)는 이밸류에이션 구간(EVAL)이 종료되기 전에, 즉 이밸류에이션 동작이 수행되는 동안(T2~T3)에 페이지 버퍼 리셋 신호(PBRST) 및 센싱 셋업 신호(SSET)를 로직 하이 레벨로 활성화 할 수 있다. 만약 이밸류에이션 구간(EVAL)이 종료된 이후에, 즉 T3 시점 이후에 페이지 버퍼 리셋 신호(PBRST) 및 센싱 셋업 신호(SSET)가 로직 하이 레벨로 활성화 되면 센싱 동작에 소요되는 시간이 더 오래 걸릴 수 있다.
실시 예에 따르면, 도 2를 참조하여 설명된 리셋 제어부(131)는 데이터 저장부(706)가 초기화되는 타이밍(timing)을 제어할 수 있다. 즉, 리셋 제어부(131)는 이밸류에이션 구간(EVAL)에서 페이지 버퍼 리셋 신호(PBRST) 및 센싱 셋업 신호(SSET)가 활성화할 수 있다. 이에 따라서 데이터 저장부(706)는 이밸류에이션 구간(EVAL)에서 초기화 될 수 있다. 즉, 이밸류에이션 구간(EVAL)에서 데이터 저장부(706)의 초기화 동작이 오버랩(overlapped)되므로, 이밸류에이션 구간(EVAL)이 종료된 이후에 데이터 저장부(706)가 초기화 되는 것보다 센싱 동작이 빨라질 수 있다. 즉, 메모리 장치의 센싱 동작에 걸리는 시간이 짧아지므로, 메모리 장치의 성능이 개선될 수 있다. 이밸류에이션 구간(EVAL, T2~T3)에서 페이지 버퍼 리셋 신호(PBRST) 및 센싱 셋업 신호(SSET)가 활성화 되면, 데이터 저장부(706)의 제1 노드(QS)는 1로 초기화 되고, 제2 노드(QS_N)는 제1 노드(QS)의 값과 반전된 값인 0으로 초기화될 수 있다.
도 8을 참조하면, T3 시점에서 데이터 저장 구간(DATA Storing, T3 이후)이 시작될 수 있다. 데이터 저장 동작(DATA Storing)구간에서는, 앞서서 수행된 이밸류에이션 구간(EVAL)에서 남겨진 제2 센싱 노드(SO)의 전압 레벨에 응답하여, 제10 트랜지스터(M10)의 턴온(turn on) 또는 턴오프(turn off)가 제어될 수 있다. 예를 들어 도 6을 참조하면, 센싱하는 기준 전압이 Va인 경우에, 메모리 셀(MC)이 그룹A에 속하면, 해당 메모리 셀(MC)는 온-셀(On Cell)로 판단될 수 있다. 따라서, 비트라인(BL)을 통한 전류 패스가 형성되고, 제2 센싱 노드(SO)의 전하가 디스차지 (discharge)되므로, 제2 센싱 노드(SO)의 전압 레벨이 낮아질 수 있다. 이 때, 제2 센싱 노드(SO)의 전압 레벨은 제10 트랜지스터(M10)를 턴온(turn on)할 수 있을 정도의 크기보다 작을 수 있다. 따라서 제1 노드(QS) 및 제2 노드(QS_N)의 값은 변화하지 않고 그대로 유지될 수 있다. 반면에, 메모리 셀(MC)의 문턱전압이 센싱하는 기준 전압보다 높은 그룹B에 속하는 경우에, 해당 메모리 셀(MC)는 오프-셀(Off Cell)로 판단될 수 있다. 따라서, 비트라인(BL)을 통한 전류 패스가 형성되지 않을 수 있다. 즉, 제2 센싱 노드(SO)에 차징(charging)되어 있던 전하가 디스차지(discharge)되지 않고, 제2 센싱 노드(SO)의 전압은 그대로 유지되거나 현저하게 작은 정도로만 하강할 수 있다. 이 때, 제2 센싱 노드(SO)의 전압 레벨은 제10 트랜지스터(M10)를 턴온(turn on)할 수 있을 정도의 크기일 수 있다. 제10 트랜지스터(M10)가 턴온(turn on)됨에 따라, 접지로 연결되는 전류 패스가 형성되므로 제1 노드(QS)의 값이 반전될 수 있다. 제1 노드(QS)의 값과 제2 노드(QS_N)의 값은 서로 반전된 값을 가지도록 구성되므로, 제2 노드(QS_N)의 값 또한 반전될 것이다. 전술한 제1 노드(QS) 및 제2 노드(QS_N)의 값은 설명의 편의를 위해 예시적으로 나타낸 것일 뿐, 설명된 실시 예에 제한되지 않는다.
실시 예에 따르면, 데이터 저장 동작(DATA Storing)이 수행되는 구간(T3)이 시작되기 전에, 이미 이밸류에이션 구간(EVAL)에서 데이터 저장부(706)의 초기화 동작이 함께 수행될 수 있다. 따라서 이밸류에이션 구간(EVAL)이 끝나고, 데이터 저장 동작(DATA Storing)이 수행되기 전에 데이터 저장부(706)가 초기화 되는 것보다 센싱 동작에 소요되는 시간이 감소될 수 있다. 즉, 메모리 장치의 동작 성능이 개선될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 9를 참조하면, 저장 장치(1000)는 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 읽기, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(1300)에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 저장 장치(1000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1300) 또는 저장 장치(1000)는 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 저장 장치(1000)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 10는 도 9의 저장 장치의 응용 예(2000)를 보여주는 블록도이다.
도 10을 참조하면, 저장 장치(2000)는 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 10에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 9를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 10에서, 하나의 채널에 복수의 반도체 메모리 장치들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 장치가 연결되도록 저장 장치(2000)가 변형될 수 있음이 이해될 것이다.
도 11은 도 10을 참조하여 설명된 저장 장치(2000)를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 저장 장치(2000)를 포함한다.
저장 장치(2000)는 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 저장 장치(2000)에 저장된다.
도 11에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 11에서, 도 10을 참조하여 설명된 저장 장치(2000)가 제공되는 것으로 도시되어 있다. 그러나, 저장 장치(2000)는 도 9를 참조하여 설명된 저장 장치(1000)로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 9 및 도 10을 참조하여 설명된 저장 장치(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
50: 스토리지 장치
100: 메모리 장치
131: 리셋 제어부
200: 메모리 컨트롤러

Claims (19)

  1. 메모리 셀;
    비트라인을 통해 상기 메모리 셀과 연결되고, 상기 메모리 셀에 저장된 데이터를 센싱하는 리드 동작을 수행하는 페이지 버퍼; 및
    상기 페이지 버퍼에 인가되는 신호를 제어하는 리셋 제어부;를 포함하고,
    상기 페이지 버퍼는,
    상기 메모리 셀로부터 센싱된 데이터를 저장하는 데이터 저장부를 포함하고,
    상기 리드 동작은,
    상기 비트라인에 프리차지 전압을 인가하는 프리차지 구간, 상기 메모리 셀의 상태를 상기 비트라인의 전압에 적용하는 이밸류에이션 구간 및 상기 비트라인을 통해 센싱된 데이터를 상기 데이터 저장부에 저장하는 데이터 저장 구간을 포함하고,
    상기 리셋 제어부는,
    상기 이밸류에이션 구간에서 상기 데이터 저장부를 초기화하도록 제어하는, 메모리 장치.
  2. 제 1항에 있어서, 상기 페이지 버퍼는,
    상기 비트라인과 비트라인 연결 노드의 사이에 연결되는 비트라인 연결부;
    상기 비트라인 연결노드와 제1 센싱 노드 사이에 연결되는 페이지 버퍼 센싱부; 및
    상기 제1 센싱 노드와 코어 전압 단자의 사이에 연결되는 센싱 제어부;를 포함하고,
    상기 비트라인 연결부, 상기 페이지 버퍼 센싱부 및 상기 센싱 제어부는,
    상기 리드 동작이 수행되는 동안에 턴온되는 트랜지스터를 각각 포함하는, 메모리 장치.
  3. 제 2항에 있어서, 상기 페이지 버퍼는,
    상기 제1 센싱 노드와 연결되는 센싱 노드 연결부;를 더 포함하고,
    상기 센싱 노드 연결부는,
    상기 프리차지 구간 및 상기 이밸류에이션 구간 동안에 턴온되는 트랜지스터를 포함하는, 메모리 장치.
  4. 제 3항에 있어서, 상기 페이지 버퍼는,
    상기 센싱 노드 연결부와 연결되는 프리차지 제어부;를 더 포함하고,
    상기 프리차지 제어부는,
    상기 프리차지 구간 동안에 턴온되고, 상기 이밸류에이션 구간 동안에 턴오프되는 트랜지스터를 포함하는, 메모리 장치.
  5. 제 4항에 있어서, 상기 페이지 버퍼는,
    상기 프리차지 제어부와 상기 센싱 노드 연결부를 연결하는 제2 센싱 노드를 포함하고,
    상기 제2 센싱 노드의 전위에 따라 상기 데이터 저장부에 상기 센싱된 데이터가 저장되는, 메모리 장치.
  6. 제 1항에 있어서, 상기 페이지 버퍼는,
    상기 데이터 저장부를 초기화하는 데이터 저장부 리셋부;를 포함하고,
    상기 리셋 제어부는,
    상기 이밸류에이션 구간에서, 상기 데이터 저장부 리셋부에 인가되는 페이지 버퍼 리셋 신호를 활성화하는, 메모리 장치.
  7. 제 6항에 있어서,
    상기 데이터 저장부는 데이터를 저장하는 래치 회로를 포함하고,
    상기 래치 회로는 상기 페이지 버퍼 리셋 신호가 인가되는 것에 응답하여 초기화 되는, 메모리 장치.
  8. 제 4항에 있어서, 상기 데이터 저장부는,
    상기 센싱 노드 연결부가 턴온되고, 상기 프리차지 제어부가 턴오프된 동안에 초기화되는, 메모리 장치.
  9. 제 8항에 있어서, 상기 페이지 버퍼는,
    상기 데이터 저장부를 초기화하는 데이터 저장부 리셋부;를 포함하고,
    상기 리셋 제어부는,
    상기 센싱 노드 연결부가 턴온된 상태에서 상기 데이터 저장부 리셋부에 인가되는 페이지 버퍼 리셋 신호를 활성화하는, 메모리 장치.
  10. 제 9항에 있어서, 상기 리셋 제어부는,
    상기 프리차지 제어부가 턴오프된 상태에서 상기 페이지 버퍼 리셋 신호를 활성화하는, 메모리 장치.
  11. 메모리 셀 및 비트라인을 통해 상기 메모리 셀과 연결되는 페이지 버퍼를 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 비트라인에 프리차지 전압을 인가하는 프리차지 단계;
    상기 메모리 셀의 상태를 상기 비트라인의 전압에 적용하는 이밸류에이션 단계; 및
    상기 페이지 버퍼에 포함된 데이터 저장부에 상기 메모리 셀의 상태에 대응하는 센싱된 데이터를 저장하는 데이터 저장 단계;를 포함하고,
    상기 이밸류에이션 단계에서,
    상기 데이터 저장부가 초기화되는, 메모리 장치의 동작 방법.
  12. 제 11항에 있어서, 상기 페이지 버퍼는,
    상기 비트라인과 비트라인 연결 노드의 사이에 연결되는 비트라인 연결부;
    상기 비트라인 연결 노드와 제1 센싱 노드 사이에 연결되는 페이지 버퍼 센싱부; 및
    상기 제1 센싱 노드와 코어 전압 단자의 사이에 연결되는 센싱 제어부;를 포함하고,
    상기 프리차지 단계는,
    상기 비트라인 연결부, 상기 페이지 버퍼 센싱부 및 상기 센싱 제어부에 각각 포함되는 트랜지스터가 턴온 상태인, 메모리 장치의 동작 방법.
  13. 제 12항에 있어서, 상기 페이지 버퍼는,
    상기 제1 센싱 노드와 연결되는 센싱 노드 연결부; 및 상기 센싱 노드 연결부와 연결되는 프리차지 제어부;를 더 포함하고,
    상기 프리차지 단계는,
    상기 센싱 노드 연결부에 포함되는 트랜지스터가 턴온 상태이고, 상기 프리차지 제어부에 포함되는 트랜지스터가 턴온 상태인, 메모리 장치의 동작 방법.
  14. 제 13항에 있어서, 상기 이밸류에이션 단계는,
    상기 센싱 노드 연결부에 포함되는 트랜지스터가 턴온 상태이고, 상기 프리차지 제어부에 포함되는 트랜지스터가 턴오프 상태인, 메모리 장치의 동작 방법.
  15. 제 13항에 있어서, 상기 페이지 버퍼는,
    상기 프리차지 제어부와 상기 센싱 노드 연결부를 연결하는 제2 센싱 노드를 포함하고,
    상기 데이터 저장 단계는,
    상기 제2 센싱 노드의 전압 레벨에 대응하는 값을 상기 데이터 저장부에 저장하는, 메모리 장치의 동작 방법.
  16. 제 14항에 있어서, 상기 페이지 버퍼는,
    상기 데이터 저장부를 초기화하는 데이터 저장부 리셋부;를 포함하고,
    상기 이밸류에이션 단계에서, 상기 데이터 저장부 리셋부에 인가되는 신호가 활성화 되는, 메모리 장치의 동작 방법.
  17. 제 16항에 있어서, 상기 신호는,
    상기 데이터 저장부에 저장된 데이터를 초기화시키는, 메모리 장치의 동작 방법.
  18. 메모리 셀을 포함하는 메모리 장치; 및
    상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러;를 포함하고,
    상기 메모리 장치는,
    상기 메모리 셀에 저장된 데이터를 센싱하는 센싱 동작을 수행한 후에, 센싱된 결과를 저장하는 래치를 포함하고,
    상기 센싱 동작은,
    상기 메모리 셀에 연결된 비트라인에 프리차지 전압을 인가하고, 상기 메모리 셀의 상태를 상기 비트라인의 전압에 적용하고, 상기 메모리 셀의 상태를 상기 비트라인의 전압에 적용하는 동안에 상기 래치를 초기화하는 동작을 포함하는, 스토리지 장치.
  19. 제 18항에 있어서, 상기 메모리 장치는,
    상기 래치를 초기화하는 래치 리셋부;를 더 포함하고,
    상기 래치 리셋부는,
    상기 메모리 셀의 상태를 상기 비트라인의 전압에 적용하는 동안에 활성화 신호가 인가되는, 스토리지 장치.
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