CN118072797A - 能够在读操作期间防止故障的半导体装置及其操作方法 - Google Patents

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Abstract

本申请涉及能够在读操作期间防止故障的半导体装置及其操作方法。一种半导体装置包括芯片选择信号接收器，其被配置为从外部存储控制器接收启用为可与外部存储控制器通信的状态的芯片选择信号。该半导体装置还包括数据信号接收器，其被配置为从外部存储控制器接收命令和地址。该半导体装置还包括操作控制器，其被配置为根据在输入芯片选择信号的同时通过数据信号接收器接收的命令和地址来执行内部操作。该半导体装置另外包括内部信号发生器，其被配置为当在执行内部操作的同时接收到请求输出数据的命令以外的命令时，向操作控制器输出阻止传送芯片选择信号的未启用的内部芯片选择信号。

Description

能够在读操作期间防止故障的半导体装置及其操作方法
技术领域
本公开涉及电子装置，更具体地，涉及一种能够在读操作期间防止故障的半导体装置及其操作方法。
背景技术
存储器系统是在诸如计算机或智能电话的主机装置的控制下存储数据的系统。存储器系统可包括存储数据的存储器装置和控制存储器装置的存储控制器。存储器装置可被分类为易失性存储器装置或非易失性存储器装置。
在存储器单元三维层叠的非易失性存储器装置中，用于将读取存储在存储器单元中的数据时提供的电压初始化的时间可能较长。因此，非易失性存储器装置可在将存储在存储器单元中的数据输出到存储控制器的同时将提供给存储器单元的电压初始化，以改进响应速度。然而，存储控制器可能不知道非易失性存储器装置是否正在内部操作。因此，当存储控制器在非易失性存储器装置将电压初始化的同时输出命令时，非易失性存储器装置可能发生故障。
发明内容
本公开的实施方式提供一种半导体装置及其操作方法，其能够防止在执行读操作的同时接收到命令时可能发生的半导体装置的故障。
根据本公开的实施方式，一种半导体装置包括：芯片选择信号接收器，其被配置为从外部存储控制器接收启用为可与外部存储控制器通信的状态的芯片选择信号；数据信号接收器，其被配置为从外部存储控制器接收命令和地址；操作控制器，其被配置为根据在输入芯片选择信号的同时通过数据信号接收器接收的命令和地址来执行内部操作；以及内部信号发生器，其被配置为在执行内部操作的同时接收到请求输出数据的命令以外的命令时输出阻止向操作控制器传送芯片选择信号的未启用的内部芯片选择信号。
根据本公开的实施方式，一种操作半导体装置的方法包括以下步骤：从外部存储控制器接收启用为可与外部存储控制器通信的状态的芯片选择信号；从外部存储控制器接收命令和地址；在输入芯片选择信号的同时根据命令和地址执行内部操作；以及在执行内部操作的同时接收到请求输出数据的命令以外的命令时输出阻止向执行内部操作的操作控制器传送芯片选择信号的未启用的内部芯片选择信号。
根据本公开的实施方式，一种半导体装置包括：存储器单元；外围电路，其被配置为执行感测存储在存储器单元中的数据并在向外部存储控制器输出数据的同时对提供给存储器单元的电压进行放电的高速读操作；以及控制逻辑，其被配置为响应于在对提供给存储器单元的电压进行放电的同时从外部存储控制器接收到请求输出数据的命令以外的命令时未启用的内部芯片选择信号，忽略请求输出数据的命令以外的命令。
根据本技术，提供了一种半导体装置及其操作方法，其能够防止在执行读操作的同时接收到命令时可能发生的半导体装置的故障。
附图说明
图1是示出包括根据本公开的实施方式的存储器装置的存储器系统的图。
图2是示出存储器装置的高速读操作的图。
图3是示出在执行高速读操作的同时输入另一命令的情况的图。
图4是示出根据本公开的实施方式的存储器装置的高速读操作的图。
图5是示出在执行高速读操作的同时阻止另一命令输入的操作的图。
图6是示出命令解码器的图。
图7是示出内部信号发生器的图。
图8是示出就绪繁忙信号发生器的图。
图9是示出根据本公开的实施方式的高速读操作的流程图。
具体实施方式
根据本说明书或申请中公开的概念的实施方式的具体结构或功能描述仅示出为描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按各种形式执行，不应被解释为限于本说明书或申请中描述的实施方式。
图1是示出包括根据本公开的实施方式的存储器装置的存储器系统的图。
参照图1，存储器系统50可包括存储器装置100和存储控制器200。存储器系统50可以是在作为外部装置的主机300的控制下存储数据的装置。根据作为与主机300的通信方法的主机接口，存储器系统50可被制造成各种类型的存储装置中的任一种。存储器系统50可被制造成各种类型的封装中的任一种。
存储器装置100可存储数据。存储器装置100可在存储控制器200的控制下操作。在实施方式中，存储器装置100可以是非易失性存储器装置或易失性存储器装置。
存储器装置100可被配置为从存储控制器200接收命令和地址并且访问存储器单元阵列中通过所述地址选择的区域。存储器装置100可对通过所述地址选择的区域执行命令所指示的操作。存储器装置100可执行将数据存储在通过所述地址选择的区域中的编程操作(写操作)、读取数据的读操作或者擦除数据的擦除操作。
存储器装置100可通过多条输入/输出线与存储控制器200通信。在实施方式中，存储器装置100可通过数据输入/输出线DQ以及包括芯片使能线CE#、写使能线WE#、读使能线RE#、地址锁存使能线ALE、命令锁存使能线CLE和就绪繁忙线RB的控制信号线与存储控制器200通信。
存储器装置100可通过芯片使能线CE#从存储控制器200接收芯片选择信号。芯片选择信号可以是用于选择存储器装置100的信号。在实施方式中，存储控制器200可通过经由芯片使能线CE#输出启用的芯片选择信号来选择存储器装置100。例如，启用的芯片选择信号可为逻辑高。当存储器装置100接收到启用的芯片选择信号时，存储器装置100可处于存储器装置100可与存储控制器200通信的状态。接收到未启用的芯片选择信号的存储器装置100可处于存储器装置100不操作的待命状态。例如，未启用的芯片选择信号可为逻辑低。当存储器装置100接收到未启用的芯片选择信号时，存储器装置100可处于存储器装置100不与存储控制器200通信的状态。
存储器装置100可通过写使能线WE#接收写使能信号。当命令和地址被接收到存储器装置100时，写使能信号可切换。在实施方式中，当写使能信号从逻辑高改变为逻辑低时，命令和地址可被输入到存储器装置100。
存储器装置100可通过读使能线RE#从存储控制器200接收读使能信号。当数据被输出到存储控制器200时，读使能信号可切换。在实施方式中，当读使能信号从逻辑高改变为逻辑低时，数据可被输出到存储控制器200。
存储器装置100可通过地址锁存使能线ALE从存储控制器200接收地址锁存使能信号。地址锁存使能信号可以是用于输入地址的信号。在实施方式中，在地址被输入到存储器装置100时，地址锁存使能信号可为逻辑高。
存储器装置100可通过命令锁存使能线CLE从存储控制器200接收命令锁存使能信号。命令锁存使能信号可以是用于输入命令的信号。在实施方式中，在命令被输入到存储器装置100时，命令锁存使能信号可为逻辑高。
存储器装置100可通过数据输入/输出线DQ从存储控制器200接收命令、地址和数据。存储器装置100可通过数据输入/输出线DQ将数据输出到存储控制器200。在实施方式中，数据输入/输出线DQ可包括8条线以发送和接收8比特数据，并且各条数据输入/输出线DQ可发送和接收1比特数据。在另一实施方式中，数据输入/输出线DQ的数量可扩展至16比特或32比特或更多。
存储器装置100可通过就绪繁忙线RB向存储控制器200输出就绪状态或繁忙状态的外部状态信号。就绪状态的外部状态信号可以是可从存储控制器200接收命令、地址或数据的状态。就绪状态的外部状态信号可为逻辑高。繁忙状态的外部状态信号可以是不可从存储控制器200接收命令、地址或数据的状态。繁忙状态的外部状态信号可为逻辑低。
在实施方式中，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110可包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可通过行线RL连接到地址解码器121。多个存储块BLK1至BLKz可通过位线BL1至BLm连接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。多个存储器单元当中的连接到同一字线的存储器单元可被定义为一页。
在实施方式中，多个存储块BLK1至BLKz当中的任一个存储块BLKz可包括彼此平行布置在漏极选择线DSL和源极选择线SSL之间的多条字线WL1至WLn。存储块BLKz可包括连接在任一条位线和公共源极线CSL之间的多个存储器单元串。位线BL1至BLm可分别连接到多个存储器单元串，并且公共源极线CSL可共同连接到多个存储器单元串。
例如，存储器单元串可包括串联连接在公共源极线CSL和第一位线BL1之间的漏极选择晶体管DST、多个存储器单元MC1至MCn以及源极选择晶体管SST。一个存储器单元串可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。
漏极选择晶体管DST的漏极可连接到第一位线BL1，并且源极选择晶体管SST的源极可连接到公共源极线CSL。多个存储器单元MC1至MCn可串联连接在漏极选择晶体管DST和源极选择晶体管SST之间。包括在不同存储器单元串中的源极选择晶体管SST的栅极可连接到源极选择线SSL，漏极选择晶体管DST的栅极可连接到漏极选择线DSL，多个存储器单元MC1至MCn的栅极可连接到多条字线WL1至WLn。在包括在不同存储器单元串中的存储器单元当中，连接到同一字线的存储器单元可被定义为物理页PG。存储块BLKz可包括数量与多条字线WL1至WLn的数量对应的物理页。
多个存储器单元MC1至MCn中的每一个可被配置成存储一比特数据的单级单元(SLC)、存储两比特数据的多级单元(MLC)、存储三比特数据的三级单元(TLC)、能够存储四比特数据的四级单元(QLC)或者存储五比特或更多比特数据的存储器单元。
外围电路120可驱动存储器单元阵列110。例如，外围电路120可驱动存储器单元阵列110以执行编程操作、读操作和擦除操作。作为另一示例，外围电路120可根据控制逻辑130的控制将各种操作电压施加到行线RL和位线BL1至BLm或者对所施加的电压进行放电。
外围电路120可包括地址解码器121、电压发生器122、页缓冲器组123、数据输入/输出电路124和感测电路125。
地址解码器121通过行线RL连接到存储器单元阵列110。行线RL可包括漏极选择线DSL、多条字线WL1至WLn、源极选择线SSL和公共源极线CSL。
地址解码器121可被配置为响应于控制逻辑130的控制而操作。地址解码器121可从控制逻辑130接收地址ADDR。
地址解码器121被配置为对所接收的地址ADDR中的块地址进行解码。地址解码器121可根据解码的块地址在存储块BLK1至BLKz当中选择至少一个存储块。地址解码器121可被配置为对所接收的地址ADDR中的行地址进行解码。地址解码器121可通过根据解码的行地址将从电压发生器122提供的电压施加到至少一条字线WL来选择所选存储块的至少一条字线。
在读操作期间，地址解码器121可将读电压施加到所选字线并且将电平大于读电压的电平的读通过电压施加到未选字线。
地址解码器121可被配置为对所传送的地址ADDR中的列地址进行解码。解码的列地址可被传送至页缓冲器组123。例如，地址解码器121可包括诸如行解码器、列解码器和地址缓冲器的组件。
电压发生器122可被配置为通过使用供应给存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122可响应于控制逻辑130的控制而操作。
在实施方式中，电压发生器122可通过调节外部电源电压来生成内部电源电压。电压发生器122所生成的内部电源电压可用作存储器装置100的操作电压。
在实施方式中，电压发生器122可响应于操作信号OPSIG而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。电压发生器122可使用外部电源电压或内部电源电压来生成多个操作电压Vop。例如，电压发生器122可生成多个擦除电压、多个编程电压、多个通过电压、多个选择读电压和多个非选择读电压。
多个生成的操作电压Vop可通过地址解码器121供应给存储器单元阵列110。
页缓冲器组123可包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm连接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm可响应于控制逻辑130的控制而操作。
第一页缓冲器PB1至第m页缓冲器PBm可与数据输入/输出电路124通信数据。
在读操作期间，页缓冲器组123可通过位线BL从所选页的存储器单元读取数据并且将所读取的数据存储在第一页缓冲器PB1至第m页缓冲器PBm中。
数据输入/输出电路124可通过数据线DL连接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124可响应于控制逻辑130的控制而操作。
数据输入/输出电路124可包括接收输入数据的多个输入/输出缓冲器(未示出)。在读操作期间，数据输入/输出电路124可将从包括在页缓冲器组123中的第一页缓冲器PB1至第m页缓冲器PBm传送的数据输出到存储控制器200。具体地，数据输入/输出电路124可响应于从控制逻辑130接收的数据输出控制信号Dout_CTRL而将从第一页缓冲器PB1至第m页缓冲器PBm传送的数据输出到存储控制器200。
在读操作或验证操作期间，感测电路125可响应于控制逻辑130所生成的允许比特VRYBIT的信号而生成参考电流，并且可将从页缓冲器组123接收的感测电压VPB与通过参考电流生成的参考电压进行比较，以向控制逻辑130输出通过信号或失败信号。例如，当感测电压VPB的大小小于参考电压时，感测电路125可向控制逻辑130输出通过信号。作为另一示例，当感测电压VPB的大小大于参考电压时，感测电路125可向控制逻辑130输出失败信号。
控制逻辑130可连接到地址解码器121、电压发生器122、页缓冲器组123、数据输入/输出电路124和感测电路125。控制逻辑130可被配置为控制存储器装置100的所有操作。控制逻辑130可响应于从存储控制器200传送的命令而操作。控制逻辑130可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
控制逻辑130可响应于命令和地址而生成各种信号以控制外围电路120。例如，控制逻辑130可响应于通过数据输入/输出线DQ接收的命令和地址而生成操作信号OPSIG、地址ADDR、页缓冲器控制信号PBSIG和允许比特VRYBIT。控制逻辑130可将操作信号OPSIG输出到电压发生器122，将地址ADDR输出到地址解码器121，将页缓冲器控制信号PBSIG输出到页缓冲器组123，将允许比特VRYBIT输出到感测电路125，并且将数据输出控制信号Dout_CTRL输出到数据输入/输出电路124。在实施方式中，控制逻辑130可通过页缓冲器控制信号PBSIG进行控制以将存储在第一页缓冲器PB1至第m页缓冲器PBm中的数据传送到数据输入/输出电路124。在实施方式中，控制逻辑130可响应于从存储控制器200提供的数据输出命令而向数据输入/输出电路124提供数据输出控制信号Dout_CTRL。在实施方式中，控制逻辑130可通过数据输出控制信号Dout_CTRL来控制数据输入/输出电路124将传送至数据输入/输出电路124的数据提供给存储控制器200。
存储控制器200可控制存储器系统50的总体操作。
当电力施加到存储器系统50时，存储控制器200可执行固件(FW)。当存储器装置100是闪存装置时，固件(FW)可包括控制与主机300的通信的主机接口层(HIL)、控制主机300和存储器装置100之间的通信的闪存转换层(FTL)以及控制与存储器装置100的通信的闪存接口层(FIL)。
存储控制器200可根据主机300的请求控制存储器装置100执行写操作、读操作、擦除操作等。存储控制器200可根据写操作、读操作或擦除操作向存储器装置100提供命令、物理地址或数据。
在实施方式中，存储控制器200可生成命令、地址和数据并且将命令、地址和数据独立地发送到存储器装置100，而与来自主机300的请求无关。例如，存储控制器200可向存储器装置100提供用于执行在执行磨损均衡、读取回收、垃圾收集等中所涉及的读操作和写操作的命令、地址和数据。
主机300可使用各种通信方法来与存储器系统50通信。
在实施方式中，存储器系统50可包括缓冲存储器(未示出)。例如，缓冲存储器可暂时存储从主机300接收的数据或从存储器装置100接收的数据，或者暂时存储存储器装置100的元数据(例如，映射表)。缓冲存储器可以是易失性存储器或非易失性存储器。
图2是示出存储器装置的高速读操作的图。
参照图2，存储器装置100可执行高速读操作。高速读操作可以是将电压施加到连接到存储器单元的字线和位线以感测存储在存储器单元中的数据并在将所感测到的数据输出到存储控制器的同时对施加到字线和位线的电压进行放电的操作。
高速读操作可包括预充电时段Precharge、感测时段Sensing和放电时段Discharge。
时段t1至t2可以是预充电时段Precharge。预充电时段Precharge可以是多条字线和位线的电压被预充电的时段。在时段t1至t2中，存储器装置100可将读电压Vread施加到所选字线Sel_WL。在时段t1至t2中，存储器装置100可将通过电压Vpass施加到未选字线Unsel_WL。通过电压Vpass的大小可大于读电压Vread的大小。在时段t1至t2中，存储器装置100可将预充电电压Vpre施加到位线BL。
时段t2至t3可以是感测时段Sensing。感测时段Sensing可以是通过感测基于所选存储器单元的阈值电压而改变的位线的电压来感测存储在所选存储器单元中的数据的时段。在实施方式中，连接到阈值电压高于读电压Vread的存储器单元的位线的电压可被维持为预充电电压Vpre。在另一实施方式中，连接到阈值电压低于读电压Vread的存储器单元的位线的电压可降低至低于预充电电压Vpre的电压。存储器装置100可在感测时段Sensing中根据所选存储器单元的阈值电压来感测存储在所选存储器单元中的数据。存储器装置100可将所感测的数据暂时存储在页缓冲器中。
时段t3至t4可以是放电时段Discharge。放电时段Discharge可以是提供给多条字线和位线的电压被放电的时段。在时段t3至t4中，所选字线Sel_WL的电压可降低至接地电压Gnd。在时段t3至t4中，未选字线Unsel_WL的电压可降低至接地电压Gnd。在时段t3至t4中，位线BL的电压可降低至接地电压Gnd。
在时段t3至t4中，存储器装置100可将从所选存储器单元感测的数据传送至数据输入/输出电路124，并且数据输入/输出电路124可将感测到的数据输出到存储控制器200。具体地，数据输入/输出电路124可响应于从控制逻辑130接收的数据输出控制信号Dout_CTRL将感测到的数据输出到存储控制器200。即，存储器装置100可在对所选字线Sel_WL、未选字线Unsel_WL和位线BL的电压进行放电的同时将从所选存储器单元感测的数据输出到存储控制器200。
图3是示出在执行高速读操作的同时输入另一命令的情况的图。
参照图3，示出数据输入/输出线DQ、就绪繁忙线RB、内部状态信号Int Busy、读使能线RE#和芯片使能线CE#。
存储器装置100可通过数据输入/输出线DQ接收命令、地址和数据或者输出数据。存储器装置100可通过就绪繁忙线RB输出就绪状态的外部状态信号或繁忙状态的外部状态信号。就绪状态的外部状态信号可为逻辑高。繁忙状态的外部状态信号可为逻辑低。
内部状态信号可以是指示存储器装置100的操作状态的信号。例如，存储器装置100可在执行高速读操作的同时输出繁忙状态的内部状态信号。繁忙状态的内部状态信号可为逻辑高。作为另一示例，在存储器装置100处于存储器装置100不执行任何操作的待命状态时，存储器装置100可输出就绪状态的内部状态信号。就绪状态的内部状态信号可为逻辑低。
时段t1至t2可以是用于设定高速读操作的参数的时段。在时段t1至t2中，存储器装置100可通过数据输入/输出线DQ接收参数命令序列Set Read option。例如，通过数据输入/输出线DQ输入的命令序列可以是“EFh-F5h-P0<1>＝1”。在时段t1至t2中，存储器装置100可通过芯片使能线CE#接收启用的芯片选择信号。启用的芯片选择信号可为逻辑高。
时段t2至t3可以是执行与所接收的参数命令序列对应的操作的时段。在时段t2至t3中，存储器装置100可向存储控制器输出繁忙状态的外部状态信号。存储器装置100可输出繁忙状态的内部状态信号。
时段t3至t4可以是用于接收高速读操作的命令序列的时段。存储器装置100可通过数据输入/输出线DQ接收读命令序列Read Sq。例如，读命令序列Read Sq可以是“00h-Add-30h”。在时段t3至t4中，存储器装置100可输出就绪状态的外部状态信号。存储器装置100可输出就绪状态的内部状态信号。
时段t4至t7可以是存储器装置100执行高速读操作的时段。在时段t4至t7中，由于存储器装置100正在执行高速读操作，所以存储器装置100可输出繁忙状态的内部状态信号。
具体地，时段t4至t5可以是包括在高速读操作中的预充电时段Precharge和感测时段Sensing。在时段t4至t5中，存储器装置100可输出繁忙状态的外部状态信号。
时段t5至t7可以是包括在高速读操作中的放电时段。在时段t5至t7中，存储器装置100可在将从存储器单元感测的数据输出到存储控制器200的同时对施加到连接到存储器单元的字线或位线的电压进行放电。在时段t5至t7中，存储器装置100可输出就绪状态的外部状态信号以接收数据输出命令序列Dout Sq。
在时段t5至t6中，存储器装置100可响应于通过数据输入/输出线DQ接收的数据输出命令序列Dout Sq输出从存储器单元感测的数据。例如，数据输出命令序列Dout Sq可以是“12h-A0h-27h”。在时段t5至t6中，通过切换通过读使能线RE#输入的读使能信号，从存储器单元感测的数据可被输出到存储控制器200。当读使能信号从逻辑高切换为逻辑低或者从逻辑低切换为逻辑高时，从存储器单元感测的数据可被输出到存储控制器200。
在时段t6至t7中，由于存储器装置100输出就绪状态的外部状态信号，所以可通过数据输入/输出线DQ接收请求数据输出的命令以外的命令。然而，在时段t6至t7中，由于存储器装置100正在执行对提供给存储器单元的电压进行放电的操作，所以当接收到请求数据输出的命令以外的命令时，存储器装置100可能发生故障。
图4是示出根据本公开的实施方式的存储器装置的高速读操作的图。
参照图4，图1所示的控制逻辑130可包括命令解码器140、操作控制器150、内部信号发生器160和就绪繁忙信号发生器170。控制逻辑130可连接到芯片使能线CE#。控制逻辑130可通过芯片使能线CE#接收芯片选择信号。在实施方式中，控制逻辑130可包括能够接收芯片选择信号的芯片选择信号接收器。在实施方式中，芯片使能线CE#可以是芯片选择信号接收器。
控制逻辑130可连接到数据输入/输出线DQ。控制逻辑130可通过数据输入/输出线DQ接收命令、地址或数据。在实施方式中，控制逻辑130可包括能够接收命令、地址或数据的数据信号接收器。在实施方式中，数据输入/输出线DQ可以是数据信号接收器。控制逻辑130可连接到写使能线WE#。
具体地，命令解码器140可连接到数据输入/输出线DQ和写使能线WE#。命令解码器140可通过数据输入/输出线DQ接收读命令序列或数据输出命令序列。命令解码器140可响应于通过数据输入/输出线DQ输入的高速读命令而输出高速读操作信号CI_EXREAD和高速读控制信号CI_EXREAD_FLAG。
操作控制器150可响应于从命令解码器140输出的高速读操作信号CI_EXREAD而执行高速读操作。操作控制器150可输出内部状态信号Int Busy。在实施方式中，操作控制器150可在执行高速读操作的同时输出繁忙状态的内部状态信号。在另一实施方式中，当高速读操作结束时，操作控制器150可输出就绪状态的内部状态信号。
内部信号发生器160可通过芯片使能线CE#接收芯片选择信号。内部信号发生器160可响应于芯片选择信号、高速读操作信号CI_EXREAD、高速读控制信号CI_EXREAD_FLAG和内部状态信号Int Busy而输出内部芯片选择信号Int CE。
就绪繁忙信号发生器170可通过写使能线WE#接收写使能信号。就绪繁忙信号发生器170可响应于写使能信号、高速读操作信号CI_EXREAD、高速读控制信号CI_EXREAD_FLAG、内部状态信号Int Busy和内部芯片选择信号Int CE而向存储控制器200输出外部状态信号RB。
在实施方式中，当命令解码器140在对提供给存储器单元的电压进行放电的同时通过数据输入/输出线DQ接收到请求数据输出的命令以外的命令时，命令解码器140可向内部信号发生器160提供未启用的高速读操作信号。内部信号发生器160可响应于未启用的高速读操作信号和繁忙状态的内部状态信号向操作控制器150输出未启用的内部芯片选择信号。即，内部信号发生器160可接收启用的芯片选择信号并向操作控制器150提供未启用的内部芯片选择信号，从而阻止向操作控制器150供应启用的芯片选择信号。内部信号发生器160可向就绪繁忙信号发生器170提供未启用的内部芯片选择信号。
在实施方式中，就绪繁忙信号发生器170可响应于未启用的内部芯片选择信号、未启用的高速读操作信号和繁忙状态的内部状态信号而向存储控制器200输出繁忙状态的外部状态信号。当在对提供给存储器单元的电压进行放电的同时输入请求数据输出的命令以外的命令时，就绪繁忙信号发生器170可向存储控制器200输出繁忙状态的外部状态信号，以告知存储器装置100正在内部操作。
图5是示出阻止在执行高速读操作的同时输入另一命令的操作的图。
在图5中，省略与图3的内容重叠的内容。
参照图5，存储器装置100可在通过数据输入/输出线DQ接收读命令序列Read Sq之后执行高速读操作。在时间t4，高速读操作信号CI_EXREAD和高速读控制信号CI_EXREAD_FLAG可被启用。在时间t4，高速读操作信号CI_EXREAD和高速读控制信号CI_EXREAD_FLAG可从逻辑低改变为逻辑高。
时段t5至t7可以是包括在高速读操作中的放电时段Discharge。在时段t5至t7中，存储器装置100可在向存储控制器200输出从存储器单元感测的数据的同时对施加到与存储器单元连接的字线或位线的电压进行放电。
在时段t5至t7中，由于存储器装置100正在执行高速读操作，所以存储器装置100可输出繁忙状态的内部状态信号。繁忙状态的内部状态信号可为逻辑高。
在时段t6至t7中，存储器装置100可通过数据输入/输出线DQ接收请求数据输出的命令以外的命令。当输入请求数据输出的命令以外的命令时，通过写使能线WE#接收的写使能信号可切换。当写使能信号切换时，高速读操作信号CI_EXREAD可未启用。具体地，高速读操作信号CI_EXREAD可从逻辑高改变为逻辑低。在实施方式中，当输入请求数据输出的命令以外的命令时，命令解码器140可输出未启用的高速读操作信号CI_EXREAD。
当高速读操作信号CI_EXREAD未启用时，内部芯片选择信号Int CE可未启用。具体地，内部芯片选择信号Int CE可从逻辑高改变为逻辑低。在实施方式中，内部信号发生器160可响应于未启用的高速读操作信号和繁忙状态的内部状态信号而输出未启用的内部芯片选择信号。
当内部芯片选择信号Int CE未启用时，外部状态信号RB可从就绪状态改变为繁忙状态。具体地，外部状态信号RB可从逻辑高改变为逻辑低。在实施方式中，就绪繁忙信号发生器170可响应于未启用的高速读操作信号、未启用的内部芯片选择信号和繁忙状态的内部状态信号而向存储控制器200输出繁忙状态的外部状态信号。
在时间t7，高速读操作可结束。当高速读操作结束时，内部状态信号Int Busy可从繁忙状态改变为就绪状态。具体地，内部状态信号Int Busy可从逻辑高改变为逻辑低。在实施方式中，当高速读操作结束时，操作控制器150可输出就绪状态的内部状态信号。
当内部状态信号Int Busy改变为就绪状态时，未启用的内部芯片选择信号可启用。具体地，内部芯片选择信号Int CE可从逻辑低改变为逻辑高。在实施方式中，内部信号发生器160可响应于当高速读操作结束时输出的就绪状态的内部状态信号而输出启用的内部芯片选择信号。
当内部芯片选择信号Int Busy启用时，外部状态信号RB可从繁忙状态改变为就绪状态。具体地，外部状态信号可从逻辑低改变为逻辑高。在实施方式中，就绪繁忙信号发生器170可响应于启用的内部芯片选择信号和就绪状态的内部状态信号而向存储控制器200输出就绪状态的外部状态信号。
图6是示出命令解码器的图。
参照图6，命令解码器140可连接到数据输入/输出线DQ和写使能线WE#。命令解码器140可通过数据输入/输出线DQ接收命令、地址或数据。命令解码器140可包括第一DQ解码器DQ Decoder1至第三DQ解码器DQ Decoder3以及第一D触发器D-F/F1至第三D触发器D-F/F3。第一DQ解码器DQ Decoder1至第三DQ解码器DQ Decoder3可连接到数据输入/输出线DQ。第一D触发器D-F/F1至第三D触发器D-F/F3可连接到写使能线WE#。第一D触发器D-F/F1至第三D触发器D-F/F3可通过写使能线WE#接收启用的写使能信号。
第一DQ解码器DQ Decoder1和第一D触发器D-F/F1可以是与高速读操作有关的配置。第二DQ解码器DQ Decoder2和第二D触发器D-F/F2可以是与擦除操作有关的配置。第三DQ解码器DQ Decoder3和第三D触发器D-F/F3可以是与编程操作有关的配置。
在实施方式中，第一DQ解码器DQ Decoder1可向第一D触发器D-F/F1提供当通过数据输入/输出线DQ输入与高速读操作对应的高速读命令时启用的信号。第一D触发器D-F/F1可响应于从第一DQ解码器DQ Decoder1提供的信号而输出高速读操作信号CI_EXREAD。当输入高速读命令时，第二DQ解码器DQ Decoder2和第三DQ解码器DQ Decoder3可不向第二D触发器D-F/F2和第三D触发器D-F/F3输出信号。
在实施方式中，当通过数据输入/输出线DQ输入请求数据输出的命令以外的命令时，第一DQ解码器DQ Decoder1可不向第一D触发器D-F/F1输出信号。另外，当输入请求数据输出的命令以外的命令时，通过写使能线WE#接收的写使能信号可切换。当写使能信号切换时，第一D触发器D-F/F1可输出未启用的高速读操作信号。
图7是示出内部信号发生器的图。
参照图7，内部信号发生器160可连接到芯片使能线CE#。内部信号发生器160可响应于高速读操作信号CI_EXREAD、高速读控制信号CI_EXREAD_FLAG、内部状态信号Int Busy和芯片选择信号而输出内部芯片选择信号Int CE。
内部信号发生器160可被配置为包括逻辑电路，如图7所示。通过反相器反相的高速读操作信号CI_EXREAD和高速读控制信号CI_EXREAD_FLAG可被输入到第一或门161。从第一或门161输出的信号和通过反相器反相的内部状态信号Int Busy可被输入到第二或门162。从第二或门162输出的信号和通过芯片使能线CE#输入的芯片选择信号可被输入到与门163。与门163可输出内部芯片选择信号Int CE。
在实施方式中，当在执行高速读操作的同时输入请求数据输出的命令以外的命令时，内部信号发生器160可接收未启用的高速读操作信号和启用的高速读控制信号。未启用的高速读操作信号可以是逻辑值0。启用的高速读控制信号可以是逻辑值1。第一或门161可响应于未启用的高速读操作信号和启用的高速读控制信号而输出未启用的信号。未启用的信号可以是逻辑值0。第二或门162可响应于未启用的信号和繁忙状态的内部状态信号而输出未启用的信号。与门163可响应于未启用的信号和启用的芯片选择信号而输出未启用的内部芯片选择信号。未启用的内部芯片选择信号可以是逻辑值0。
在实施方式中，内部信号发生器160可响应于未启用的高速读操作信号、启用的高速读控制信号、繁忙状态的内部状态信号和启用的芯片选择信号而输出未启用的内部芯片选择信号。
在实施方式中，内部信号发生器160可响应于未启用的高速读操作信号、启用的高速读控制信号、就绪状态的内部状态信号和启用的芯片选择信号而输出启用的内部芯片选择信号。
图8是示出就绪繁忙信号发生器的图。
参照图8，就绪繁忙信号发生器170可连接到写使能线WE#。就绪繁忙信号发生器可响应于高速读操作信号CI_EXREAD、高速读控制信号CI_EXREAD_FLAG、内部状态信号IntBusy、内部芯片选择信号Int CE和写使能信号而输出外部状态信号RB。
就绪繁忙信号发生器170可由如图8所示的逻辑电路配置。高速读操作信号CI_EXREAD和写使能线WE#可连接到与门171。从与门171输出的信号可连接到D触发器172。高速读控制信号CI_EXREAD_FLAG、内部芯片选择信号以及从D触发器172输出的信号可连接到第一复用器173。内部状态信号Int Busy、高速读操作信号CI_EXREAD以及从第一复用器173输出的信号可连接到第二复用器174。内部状态信号Int Busy和从第二复用器174输出的信号可连接到与非门175。与非门175可输出外部状态信号RB。
在实施方式中，当在执行高速读操作的同时输入请求数据输出的命令以外的命令时，就绪繁忙信号发生器170可响应于未启用的高速读操作信号、未启用的内部芯片选择信号和繁忙状态的内部状态信号而输出繁忙状态的外部状态信号。
在实施方式中，在高速读操作结束之后，就绪繁忙信号发生器170可响应于启用的内部芯片选择信号和就绪状态的内部状态信号而输出就绪状态的外部状态信号。
图9是示出根据本公开的实施方式的高速读操作的流程图。
参照图9，在步骤S1201中，存储器装置100可感测存储在存储器单元中的数据。
在步骤S1203中，存储器装置100可在输出所感测到的数据的同时对提供给存储器单元的电压进行放电。存储器装置100可在对提供给存储器单元的电压进行放电的同时向存储控制器200输出就绪状态的外部状态信号。
在步骤S1205中，存储器装置100可在对施加到存储器单元的电压进行放电的同时接收与数据输出有关的命令以外的命令。
在步骤S1207中，存储器装置100可响应于未启用的高速读操作信号而输出未启用的内部芯片选择信号。高速读操作信号可以响应于接收到与数据输出有关的命令以外的命令而未启用。在实施方式中，内部信号发生器160可通过向操作控制器150提供未启用的内部芯片选择信号来阻止向操作控制器150传送芯片选择信号。
在步骤S1209中，存储器装置100可响应于未启用的内部芯片选择信号和繁忙状态的内部状态信号而向存储控制器200输出繁忙状态的外部状态信号。
相关申请的交叉引用
本申请要求2022年11月24日提交于韩国知识产权局的韩国专利申请号10-2022-0159402的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种半导体装置，该半导体装置包括：
芯片选择信号接收器，该芯片选择信号接收器从外部存储控制器接收启用为能够与所述外部存储控制器通信的状态的芯片选择信号；
数据信号接收器，该数据信号接收器从所述外部存储控制器接收命令和地址；
操作控制器，该操作控制器根据在输入所述芯片选择信号时通过所述数据信号接收器接收的所述命令和所述地址来执行内部操作；以及
内部信号发生器，当在执行所述内部操作的同时接收到请求输出数据的命令以外的命令时，该内部信号发生器向所述操作控制器输出阻止传送所述芯片选择信号的未启用的内部芯片选择信号。
2.根据权利要求1所述的半导体装置，其中，所述内部操作是在将从存储器单元感测的数据输出到所述外部存储控制器时对提供给所述存储器单元的电压进行放电的操作。
3.根据权利要求2所述的半导体装置，该半导体装置还包括：
命令解码器，该命令解码器响应于从所述外部存储控制器接收的所述命令和写使能信号而输出高速读操作信号和高速读控制信号。
4.根据权利要求3所述的半导体装置，其中，所述操作控制器输出指示是否正在执行所述内部操作的内部状态信号，并且
所述内部信号发生器响应于所述芯片选择信号、所述高速读操作信号、所述高速读控制信号和所述内部状态信号而输出所述内部芯片选择信号。
5.根据权利要求4所述的半导体装置，其中，当在对提供给所述存储器单元的所述电压进行放电的同时输入请求输出所述数据的命令以外的命令时，所述命令解码器输出未启用的高速读操作信号。
6.根据权利要求5所述的半导体装置，其中，所述内部信号发生器响应于所述未启用的高速读操作信号和繁忙状态的内部状态信号而输出所述未启用的内部芯片选择信号。
7.根据权利要求6所述的半导体装置，该半导体装置还包括：
就绪繁忙信号发生器，该就绪繁忙信号发生器响应于所述内部芯片选择信号和所述内部状态信号而向所述外部存储控制器输出外部状态信号。
8.根据权利要求7所述的半导体装置，其中，在对提供给所述存储器单元的所述电压进行放电的同时输入请求输出所述数据的命令以外的命令时之前，所述就绪繁忙信号发生器输出就绪状态的外部状态信号。
9.根据权利要求7所述的半导体装置，其中，所述就绪繁忙信号发生器响应于所述未启用的内部芯片选择信号和繁忙状态的所述内部状态信号而向所述外部存储控制器输出繁忙状态的外部状态信号。
10.根据权利要求7所述的半导体装置，其中，所述内部信号发生器响应于所述内部操作结束时输出的就绪状态的内部状态信号而输出启用的内部芯片选择信号。
11.根据权利要求10所述的半导体装置，其中，所述就绪繁忙信号发生器响应于所述启用的内部芯片选择信号和就绪状态的所述内部状态信号而向所述外部存储控制器输出就绪状态的外部状态信号。
12.根据权利要求2所述的半导体装置，其中，提供给所述存储器单元的所述电压是提供给连接到所述存储器单元的字线或位线的电压。
13.一种操作半导体装置的方法，该方法包括以下步骤：
从外部存储控制器接收启用为能够与所述外部存储控制器通信的状态的芯片选择信号；
从所述外部存储控制器接收命令和地址；
在输入所述芯片选择信号时，根据所述命令和所述地址执行内部操作；以及
当在执行所述内部操作的同时接收到请求输出数据的命令以外的命令时，输出阻止向执行所述内部操作的操作控制器传送所述芯片选择信号的未启用的内部芯片选择信号。
14.根据权利要求13所述的方法，其中，所述内部操作是在将从存储器单元感测的数据输出到所述外部存储控制器时对提供给所述存储器单元的电压进行放电的操作。
15.根据权利要求14所述的方法，其中，接收所述命令和所述地址的步骤包括以下步骤：
响应于从所述外部存储控制器接收的所述命令和写使能信号而输出高速读操作信号和高速读控制信号；以及
当在对提供给所述存储器单元的所述电压进行放电的同时输入请求输出所述数据的命令以外的命令时，输出未启用的高速读操作信号。
16.根据权利要求15所述的方法，其中，输出所述未启用的内部芯片选择信号的步骤包括以下步骤：响应于在执行所述内部操作时输出的所述未启用的高速读操作信号和繁忙状态的内部状态信号，输出所述未启用的内部芯片选择信号。
17.根据权利要求16所述的方法，其中，响应于所述未启用的内部芯片选择信号和繁忙状态的所述内部状态信号而输出繁忙状态的外部状态信号。
18.根据权利要求16所述的方法，其中，响应于当所述内部操作结束时输出的就绪状态的内部状态信号，输出启用的内部芯片选择信号。
19.一种半导体装置，该半导体装置包括：
存储器单元；
外围电路，该外围电路执行感测存储在所述存储器单元中的数据并且在向外部存储控制器输出所述数据的同时对提供给所述存储器单元的电压进行放电的高速读操作；以及
控制逻辑，该控制逻辑响应于当在对提供给所述存储器单元的所述电压进行放电的同时从所述外部存储控制器接收到请求输出所述数据的命令以外的命令时未启用的内部芯片选择信号，忽略请求输出所述数据的命令以外的命令。
20.根据权利要求19所述的半导体装置，其中，所述控制逻辑还包括就绪繁忙信号发生器，该就绪繁忙信号发生器响应于在执行所述高速读操作时输出的所述未启用的内部芯片选择信号和繁忙状态的内部状态信号，向所述外部存储控制器输出繁忙状态的外部状态信号。
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