KR20230045334A - 메모리 장치 및 메모리 장치의 동작방법 - Google Patents

메모리 장치 및 메모리 장치의 동작방법 Download PDF

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Abstract

본 기술은 메모리 장치 및 그 동작 방법에 관한 것으로서, 다수의 워드라인 다수의 비트라인 사이에 접속된 다수의 메모리 셀과, 다수의 워드라인 중 선택 워드라인에 대한 프로그램 전압 인가동작과 다수의 비트라인에 대한 비트라인 셋 업 동작을 포함하는 프로그램 동작과, 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 제1프로그램 상태를 확인하기 위해 N-1개의 제1검증전압을 설정된 순서에 따라 선택 워드라인에 인가하는 검증동작을 포함하는 프로그램 루프(loop)를 수행하는 주변회로, 및 선택 워드라인에 대한 프로그램이 완료될 때까지 프로그램 루프를 반복적으로 수행하도록 주변회로를 제어하되, 첫 번째 프로그램 루프에 포함된 검증동작의 수행결과에 따라 두 번째 프로그램 루프에 포함된 비트라인 셋 업 동작에서 다수의 비트라인 각각에 N종류의 컬럼전압 중 어느 하나를 인가하도록 주변회로를 제어하는 제어로직을 포함하며, N은 4이상의 자연수인 메모리 장치.

Description

메모리 장치 및 메모리 장치의 동작방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 메모리 장치 및 그 동작 방법에 관한 것이다.
일반적으로 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 여러가지 반도체 장치 중 메모리 시스템(memory system)을 저장 매체로 사용하는 장치, 예컨대, 디지털 카메라와 스마트폰 및 태블릿 피씨 등과 같은 이동형 디지털 전자 장치에서는 데이터를 저장하기 위해 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)를 포함할 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 유지되는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치(Flash Memory Device), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
본 발명의 실시예는 향상된 프로그램 동작 성능을 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 메모리 장치는, 다수의 워드라인 다수의 비트라인 사이에 접속된 다수의 메모리 셀; 상기 다수의 워드라인 중 선택 워드라인에 대한 프로그램 전압 인가동작과 상기 다수의 비트라인에 대한 비트라인 셋 업 동작을 포함하는 프로그램 동작과, 상기 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 제1프로그램 상태를 확인하기 위해 N-1개의 제1검증전압을 설정된 순서에 따라 상기 선택 워드라인에 인가하는 검증동작을 포함하는 프로그램 루프(loop)를 수행하는 주변회로; 및 상기 선택 워드라인에 대한 프로그램이 완료될 때까지 상기 프로그램 루프를 반복적으로 수행하도록 상기 주변회로를 제어하되, 첫 번째 프로그램 루프에 포함된 상기 검증동작의 수행결과에 따라 두 번째 프로그램 루프에 포함된 상기 비트라인 셋 업 동작에서 상기 다수의 비트라인 각각에 N종류의 컬럼전압 중 어느 하나를 인가하도록 상기 주변회로를 제어하는 제어로직을 포함하며, N은 4이상의 자연수일 수 있다.
또한, 상기 다수의 페이지 버퍼 각각은, 설정된 레벨과 M-K+1종류의 선택레벨 중 어느 하나의 레벨을 갖는 전압인가신호에 응답하여 비트라인과 상기 감지노드를 연결하는 NMOS트랜지스터; 및 N종류의 M비트 설정코드 각각이 M개의 래치에 입력되는 것에 응답하여 접지전압단과 상기 설정된 레벨보다 작되 순차적인 레벨을 갖는 K종류의 전원전압단 중 어느 하나의 전압단을 감지노드와 연결하기 위한 연결제어부를 포함할 수 있으며, K는 M 이상의 자연수일 수 있다.
또한, 상기 제어로직은, 상기 비트라인 셋 업 동작에서, 설정된 레벨과 M-K+1종류의 선택레벨 중 어느 하나의 레벨을 갖는 전압인가신호를 생성하여 상기 다수의 페이지 버퍼 각각에 포함된 NMOS트랜지스터에 입력하도록 상기 주변회로를 제어하고, 상기 다수의 M비트 설정코드 각각을 상기 다수의 페이지 버퍼 각각에 포함된 M개의 래치에 입력하여 상기 연결제어부를 통해 상기 감지노드가 접지전압단과 K종류의 전원전압단 중 어느 하나의 전압단과 연결되도록 상기 주변회로를 제어할 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작방법은, 다수의 워드라인 중 선택 워드라인에 대한 프로그램 전압 인가동작과 다수의 비트라인 대한 비트라인 셋 업 동작을 포함하는 프로그램 동작과, 상기 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 제1프로그램 상태를 확인하기 위해 N-1개의 제1검증전압을 설정된 순서에 따라 상기 선택 워드라인에 인가하는 검증동작을 포함하는 프로그램 루프(loop)단계; 및 상기 선택 워드라인에 대한 프로그램이 완료될 때까지 상기 프로그램 루프단계를 반복하여 수행하되, 첫 번째 프로그램 루프단계에 포함된 상기 검증동작의 수행결과에 따라 두 번째 프로그램 루프단계에 포함된 상기 비트라인 셋 업 동작에서 상기 다수의 비트라인 각각에 N종류의 컬럼전압 중 어느 하나를 인가하는 인가단계를 포함하며, N은 4이상의 자연수일 수 있다.
본 기술에 따르면 설정된 문턱전압레벨을 기준으로 구분되는 프로그램 상태로 프로그램된 다수의 메모리 셀에 대한 검증동작시, 설정된 문턱전압레벨과 함께 설정된 문턱전압레벨로부터 순차적으로 작아지는 적어도 3개의 검증전압을 사용함으로써, 다수의 메모리 셀 각각에 대한 프로그램 상태를 적어도 4종류로 구분할 수 있다.
이를 통해, 검증동작에서 구분된 적어도 4종류의 프로그램 상태에 따라 적어도 4종류의 컬럼전압 중 어느 하나를 선택하여 다수의 비트라인 각각에 인가하는 프로그램 동작을 수행함으로써, 향상된 프로그램 동작 성능을 기대할 수 있다.
도 1은 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 장치를 상세하게 설명하기 위한 도면이다.
도 3은 도 2에 도시된 메모리 블록을 상세하게 설명하기 위한 도면이다.
도 4는 도 2에 도시된 메모리 장치를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 TPGM동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 TPGM동작에서 상태 모드를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 TPGM동작이 포함된 ISPP(Incremental Step Pulse Program) 방식의 프로그램을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 TPGM동작을 설명하기 위한 도면이다.
도 9는 본 발명의 제1실시예에 따른 페이지 버퍼 회로의 구성을 설명하기 위한 도면이다.
도 10은 도 9에 도시된 본 발명의 제1실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 제2실시예에 따른 페이지 버퍼 회로의 구성을 설명하기 위한 도면이다.
도 12는 도 11에 도시된 본 발명의 제2실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 제3실시예에 따른 페이지 버퍼 회로의 구성을 설명하기 위한 도면이다.
도 14는 도 13에 도시된 본 발명의 제3실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 제4실시예에 따른 페이지 버퍼 회로의 구성을 설명하기 위한 도면이다.
도 16은 도 15에 도시된 본 발명의 제4실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 데이터 처리 시스템은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함할 수 있다. 호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치를 포함, 즉 컴퓨팅 장치 혹은 유무선 전자 장치를 포함할 수 있다.
호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공할 수 있다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 다수의 운영 시스템을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 다수의 커맨드를 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드에 해당하는 동작, 즉 사용자 요청에 상응하는 동작을 수행할 수 있다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장할 수 있다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치 중 어느 하나로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함할 수 있다.
그리고, 메모리 시스템(110)에 포함된 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공할 수 있다. 여기서, 메모리 장치(150)는, 데이터를 저장하는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀 어레이(미도시)는 다수의 메모리 블록을 포함할 수 있다. 각 메모리 블록은 다수의 메모리 셀을 포함할 수 있다. 하나의 메모리 블록은 다수의 페이지를 포함할 수 있다. 실시 예에 따라, 페이지는 메모리 장치(150)에 데이터를 저장하거나, 메모리 장치(150)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에 따라, 메모리 장치(150)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(150)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(150)는 컨트롤러(130)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 메모리 장치는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(150)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
컨트롤러(130)는 메모리 시스템(110)의 전반적인 동작을 제어할 수 있다.
메모리 시스템(110)에 전원이 인가되면, 컨트롤러(130)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(150)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(102)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 컨트롤러(130)는 호스트(102)와 메모리 장치(150) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(150)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에 따라, 컨트롤러(130)는 호스트(102)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(150)에 포함된 데이터가 저장될 메모리 셀의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 "논리 어드레스" 또는 "논리적 어드레스"는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 "물리 어드레스" 또는 "물리적 어드레스"는 같은 의미로 사용될 수 있다.
컨트롤러(130)는 호스트(102)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(150)를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(130)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(150)에 제공할 수 있다. 리드 동작 시, 컨트롤러(130)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(150)에 제공할 수 있다. 소거 동작 시, 컨트롤러(130)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(150)에 제공할 수 있다.
실시 예에 따라, 컨트롤러(130)는 호스트(102)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(150)에 전송할 수 있다. 예를 들면, 컨트롤러(130)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(150)로 제공할 수 있다.
실시 예에 따라, 컨트롤러(130)가 적어도 둘 이상의 메모리 장치(150)를 제어할 수 있다. 이 경우, 컨트롤러(130)는 동작 성능의 향상을 위해 메모리 장치(150)를 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(150)를 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
호스트(102)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식 중 적어도 하나를 이용하여 메모리 시스템(110)와 통신할 수 있다.
도 2는 도 1에 도시된 메모리 장치를 상세하게 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(150)는 메모리 셀 어레이(151), 주변회로(152) 및 제어로직(153)을 포함할 수 있다.
메모리 셀 어레이(151)는 다수의 메모리 블록(BLK1~BLKz)을 포함할 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 행 라인(RL)을 통해 어드레스 디코더(155)에 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 비트 라인(BL1~BLm)을 통해 페이지 버퍼 그룹(156)에 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 실시 예로서, 다수의 메모리 셀은 불휘발성 메모리 셀일 수 있다. 같은 워드 라인에 연결된 메모리 셀은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 다수의 페이지를 포함할 수 있다.
행 라인(RL)은 적어도 하나 이상의 소스 선택 라인, 다수의 워드 라인 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(151)에 포함된 메모리 셀은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변회로(152)는 제어로직(153)의 제어에 따라 메모리 셀 어레이(151)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변회로(152)는 메모리 셀 어레이(151)를 구동할 수 있다. 예를 들어, 주변회로(152)는 제어로직(153)의 제어에 따라 행 라인(RL) 및 비트 라인(BL1~BLm)에 다양한 동작 전압을 인가하거나, 인가된 전압을 디스차지 할 수 있다.
주변회로(152)는 어드레스 디코더(155), 전압 생성부(154), 페이지 버퍼 그룹(156), 데이터 입출력 회로(157) 및 센싱 회로(158)를 포함할 수 있다.
주변회로(152)는 메모리 셀 어레이(151)를 구동할 수 있다. 예를 들어, 주변회로(152)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(151)를 구동할 수 있다.
어드레스 디코더(155)는 행 라인(RL)을 통해 메모리 셀 어레이(151)에 연결될 수 있다. 행 라인(RL)은 드레인 선택 라인, 워드라인, 소스 선택 라인 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인은 노멀 워드라인과 더미 워드라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(155)는 제어로직(153)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(155)는 제어로직(153)으로부터 어드레스(RADD)를 수신할 수 있다.
어드레스 디코더(155)는 수신된 어드레스(RADD) 중 블록 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(155)는 디코딩된 블록 어드레스에 따라 메모리 블록(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(155)는 수신된 어드레스(RADD) 중 로우 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(155)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(155)는 선택 워드라인에 전압 생성부(154)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.
프로그램 동작 시에, 어드레스 디코더(155)는 선택 워드라인에 프로그램 전압을 인가하고 비선택 워드라인에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증동작 시에, 어드레스 디코더(155)는 선택 워드라인에 검증 전압을 인가하고 비선택 워드라인에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(155)는 선택 워드라인에 읽기 전압을 인가하고, 비선택 워드라인에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(150)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작 시에 메모리 장치(150)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(155)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(155)는 선택된 메모리 블록에 입력되는 워드라인에 접지 전압을 인가할 수 있다.
전압 생성부(154)는 메모리 장치(150)에 공급되는 외부 전원 전압을 이용하여 다수의 동작 전압(Vop)을 발생하도록 구성될 수 있다. 전압 생성부(154)는 제어로직(153)의 제어에 응답하여 동작할 수 있다.
실시 예로서, 전압 생성부(154)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(154)에서 생성된 내부 전원 전압은 메모리 장치(150)의 동작전압으로서 사용될 수 있다.
실시 예로서, 전압 생성부(154)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 다수의 동작 전압(Vop)을 생성할 수 있다. 전압 생성부(154)는 메모리 장치(150)에서 요구되는 다양한 전압을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(154)는 다수의 소거 전압, 다수의 프로그램 전압, 다수의 패스 전압, 다수의 선택 읽기 전압, 다수의 비선택 읽기 전압을 생성할 수 있다.
전압 생성부(154)는 다양한 전압 레벨을 갖는 다수의 동작 전압(Vop)을 생성하기 위해서, 내부 전원 전압을 수신하는 다수의 펌핑 커패시터을 포함하고, 제어로직(153)의 제어에 응답하여 다수의 펌핑 커패시터을 선택적으로 활성화하여 다수의 동작 전압(Vop)을 생성할 것이다.
생성된 다수의 동작 전압(Vop)은 어드레스 디코더(155)에 의해 메모리 셀 어레이(151)에 공급될 수 있다.
페이지 버퍼 그룹(156)는 다수의 페이지 버퍼(PB1~PBm)를 포함할 수 있다. 다수의 페이지 버퍼(PB1~PBm)는 각각 다수의 비트라인(BL1~BLm)을 통해 메모리 셀 어레이(151)에 연결될 수 있다. 다수의 페이지 버퍼(PB1~PBm)는 제어로직(153)의 제어에 응답하여 동작할 수 있다.
다수의 페이지 버퍼(PB1~PBm)는 데이터 입출력 회로(157)와 데이터(DATA)를 통신할 수 있다. 프로그램 시에, 다수의 페이지 버퍼(PB1~PBm)은 데이터 입출력 회로(157) 및 데이터 라인(DL)을 통해 저장될 데이터(DATA)를 수신할 수 있다.
프로그램 동작 시, 다수의 페이지 버퍼(PB1~PBm)은 선택 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(157)를 통해 수신한 데이터(DATA)를 비트라인(BL1~BLm)을 통해 선택된 메모리 셀에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀은 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증동작 시에, 다수의 페이지 버퍼(PB1~PBm)은 선택된 메모리 셀로부터 비트라인(BL1~BLm)을 통해 메모리 셀에 저장된 데이터(DATA)를 읽을 수 있다.
리드 동작 시, 페이지 버퍼 그룹(156)는 선택된 페이지의 메모리 셀로부터 비트라인(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 다수의 페이지 버퍼(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 페이지 버퍼 그룹(156)는 비트라인(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 페이지 버퍼 그룹(156)은 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(157)는 데이터 라인(DL)을 통해 다수의 페이지 버퍼(PB1~PBm)에 연결될 수 있다. 데이터 입출력 회로(157)는 제어로직(153)의 제어에 응답하여 동작할 수 있다.
데이터 입출력 회로(157)는 입력되는 데이터(DATA)를 수신하는 다수의 입출력 버퍼(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(157)는 컨트롤러(130, 도 1 참조)로부터 저장될 데이터(DATA)를 수신할 수 있다. 데이터 입출력 회로(157)는 리드 동작 시, 페이지 버퍼 그룹(156)에 포함된 다수의 페이지 버퍼(PB1~PBm)로부터 전달된 데이터(DATA)를 컨트롤러(130, 도 1 참조)로 출력할 수 있다.
센싱 회로(158)는 리드 동작 또는 검증동작 시, 제어로직(153)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(156)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어로직(153)으로 출력할 수 있다.
제어로직(153)은 어드레스 디코더(155), 전압 생성부(154), 페이지 버퍼 그룹(156), 데이터 입출력 회로(157) 및 센싱 회로(158)에 연결될 수 있다. 제어로직(153)은 메모리 장치(150)의 제반 동작을 제어하도록 구성될 수 있다. 제어로직(153)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어로직(153)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변회로(152)를 제어할 수 있다. 예를 들면, 제어로직(153)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어로직(153)은 동작 신호(OPSIG)를 전압 생성부(154)로 출력하고, 어드레스(RADD)를 어드레스 디코더(155)로 출력하고, 읽기 및 쓰기 제어신호(PBSIGNALS)는 페이지 버퍼 그룹(156)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(158)로 출력할 수 있다. 또한, 제어로직(153)은 센싱 회로(158)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2에 도시된 메모리 블록을 상세하게 설명하기 위한 도면이다.
도 3을 참조하면, 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된 다수의 메모리 셀 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 메모리 셀 스트링들(ST)에 각각 연결될 수 있고, 공통 소스 라인(CSL)은 메모리 셀 스트링들(ST)에 공통으로 연결될 수 있다. 메모리 셀 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 메모리 셀 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
메모리 셀 스트링(ST)은 공통 소스 라인(CSL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 메모리 셀 스트링(ST)에는 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 소스 선택 트랜지스터(SST)과 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 메모리 셀 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 메모리 셀 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다.
도 4는 도 2에 도시된 메모리 장치를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(151), 프로그램 및 검증 회로(41), 전압 생성부(42) 및 프로그램 동작 제어부(43)를 포함할 수 있다.
도 2를 참조하여 설명된 주변회로(152)는 프로그램 및 검증 회로(41)를 포함할 수 있다. 프로그램 및 검증 회로(41)는, 도 2의 어드레스 디코더(155) 및 페이지 버퍼 그룹(156)을 포함할 수 있다. 도 2를 참조하여 설명된 제어로직(153)은 프로그램 동작 제어부(43)를 포함할 수 있다. 즉, 하기에서 설명되는 프로그램 및 검증 회로(41)의 동작은 주변회로(152)의 동작이고, 프로그램 동작 제어부(43)의 동작은 제어로직(153)의 동작일 수 있다.
메모리 셀 어레이(151)는, 다수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(151)는 다수의 메모리 셀들과 연결된 워드라인들(WLs)을 통해 프로그램 및 검증 회로(41)에 연결될 수 있다. 메모리 셀 어레이(151)는, 다수의 메모리 셀들과 연결된 비트라인들(BLs)을 통해 프로그램 및 검증 회로(41)에 연결될 수 있다. 워드라인들(WLs)과 비트라인들(BLs)은 도 3에서 설명된 바와 같이 교차되어 연결될 수 있다.
전압 생성부(42)는, 전압 생성 신호(V_Gen)에 응답하여 메모리 셀들에 대한 동작에 필요한 동작 전압들을 생성할 수 있다. 동작 전압들 중 워드라인에 인가되는 전압은 워드라인 전압일 수 있다. 전압 생성부(42)는, 생성한 동작 전압들을 프로그램 및 검증 회로(41)에 제공할 수 있다.
프로그램 및 검증 회로(41)는, 전압 생성부(42)로부터 동작 전압들을 제공받을 수 있다. 프로그램 및 검증 회로(41)는, 비트라인 셋업 동작시 선택 워드라인의 메모리 셀들과 연결된 비트라인들(BLs)에 인가될 N종류의 컬럼전압을 생성할 수 있다. 이때, N은 4이상의 자연수 일 수 있다. 실시예에 따라, N이 4라고 가정할 경우, 프로그램 및 검증 회로(41)는, 비트라인 셋업 동작시 선택 워드라인의 메모리 셀들과 연결된 비트라인들(BLs)에 인가될 4종류의 컬럼전압을 생성할 수 있다. 프로그램 및 검증 회로(41)는, 비트라인 제어 신호(BL_Con) 및 워드라인 제어 신호(WL_Con)에 따라, 프로그램 동작 및 검증동작을 포함하는 프로그램 루프(loop)를 수행할 수 있다.
구체적으로, 프로그램 루프에 포함된 프로그램 동작은 메모리 셀에 저장될 데이터에 따라 메모리 셀의 문턱전압을 목표 프로그램 상태에 대응되는 문턱전압으로 상승시키는 동작일 수 있다. 프로그램 루프에 포함된 검증동작은 메모리 셀에 대한 프로그램 동작이 제대로 수행되었는지 검증하는 동작일 수 있다. 즉, 검증동작은 프로그램 동작이 수행된 메모리 셀의 문턱전압이 프로그램 동작의 목표 프로그램 상태에 대응되는 문턱전압에 도달하였는지 체크하는 동작일 수 있다.
프로그램 및 검증 회로(41)는, 선택 워드라인에 대한 프로그램 완료될 때까지 프로그램 루프를 반복적으로 수행할 수 있다. 즉, 프로그램 및 검증 회로(41)는, 선택 워드라인에 대한 프로그램이 완료될 때까지 프로그램 동작과 검증동작을 반복적으로 수행할 수 있다.
프로그램 및 검증 회로(41)는, 비트라인 제어 신호(BL_Con)에 따라 N종류의 컬럼전압을 메모리 셀들과 연결된 비트라인들(BLs) 각각에 선택적으로 인가할 수 있다. 프로그램 및 검증 회로(41)는 워드라인 제어 신호(WL_Con)에 따라, 동작 전압들을 메모리 셀들과 연결된 워드라인들(WLs) 각각에 선택적으로 인가할 수 있다.
프로그램 및 검증 회로(41)는, 워드라인 제어 신호(WL_Con)에 따라, 프로그램 대상으로 선택된 선택 워드라인에 대한 1개의 목표 프로그램 상태를 검증하기 위해 N-1개의 검증전압을 사용하여 메모리 셀에 대한 검증동작을 수행할 수 있다. 이때, N은 4이상의 자연수일 수 있다. 따라서, 프로그램 및 검증 회로(41)는, 워드라인 제어 신호(WL_Con)에 따라, 프로그램 대상으로 선택된 선택 워드라인에 대한 L개의 목표 프로그램 상태를 검증하기 위해 L*(N-1)개의 검증전압을 사용하여 메모리 셀에 대한 검증동작을 수행할 수 있다. 이때, L은 1이상의 자연수일 수 있다.
실시예에 따라, L이 2라고 가정하면, 프로그램 및 검증 회로(41)는, 검증동작에서 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 제1프로그램 상태를 확인하기 위해 N-1개의 제1검증전압을 순차적으로 선택 워드라인에 인가할 수 있다. 또한, 프로그램 및 검증 회로(41)는, 검증동작에서 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 제2프로그램 상태를 확인하기 위해 N-1개의 제2검증전압을 순차적으로 선택 워드라인에 인가할 수 있다. 이때, 첫 번째 목표 프로그램 상태인 제1프로그램 상태에 대응하는 레벨이 두 번째 목표 프로그램 상태인 제2프로그램 상태에 대응하는 레벨보다 낮다고 가정하면, N-1개의 제2검증전압의 최대레벨은 N-1개의 제1검증전압의 최대레벨보다 높을 수 있다.
실시예에 따라, N이 4이고 L이 1이라고 가정할 경우, 프로그램 및 검증 회로(41)는, 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 1개의 목표 프로그램 상태를 확인하기 위해 3개의 검증전압을 사용하여 4종류의 프로그램 상태를 검증하는 검증동작을 수행할 수 있다.
실시예에 따라, N이 4이고 L이 2이라고 가정할 경우, 프로그램 및 검증 회로(41)는, 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 첫 번째 목표 프로그램 상태인 제1프로그램 상태를 확인하기 위해 3개의 제1검증전압을 사용하여 4종류의 제1프로그램 상태를 검증하고 두 번째 목표 프로그램 상태인 제2프로그램 상태를 확인하기 위해 3개의 제2검증전압을 사용하여 4종류의 제2프로그램 상태를 검증하는 검증동작을 수행할 수 있다.
이렇게, 1개의 목표 프로그램 상태를 확인하기 위해 3개의 검증전압을 사용하여 4종류의 프로그램 상태를 검증하는 검증동작을 포함하는 프로그램 루프를 TPGM(Triple verify PGM) 동작이라고 정의할 수 있다.
N이 4이고 L이 1인 것을 가정하여 좀 더 구체적으로, 프로그램 및 검증 회로(41)는, 선택 워드라인에 대한 1개의 목표 프로그램 상태를 확인하기 위해 3개의 검증전압, 즉, 추가검증전압과 프리검증전압 및 메인검증전압을 사용하여 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 4종류의 프로그램 상태를 검증할 수 있다. 프로그램 및 검증 회로(41)는, 워드라인 제어 신호(WL_Con)에 따라 추가 검증동작시 추가검증전압을 선택 워드라인에 인가할 수 있다. 프로그램 및 검증 회로(41)는, 워드라인 제어 신호(WL_Con)에 따라 프리 검증동작시 프리검증전압을 선택 워드라인에 인가할 수 있다. 프로그램 및 검증 회로(41)는 워드라인 제어 신호(WL_Con)에 따라 메인 검증동작시 메인 검증 전압을 선택 워드라인에 인가할 수 있다.
실시예에 따라, 메인검증전압은 프로그램 동작의 목표 프로그램 상태에 대응되는 검증전압일 수 있다. 프리검증전압은 메인검증전압보다 낮은 레벨에서, 메모리 셀에 대한 프로그램 동작이 진행된 정도를 검증하는 전압일 수 있다. 추가검증전압은 프리검증전압보다 낮은 레벨에서, 메모리 셀에 대한 프로그램 동작이 진행된 정도를 검증하는 전압일 수 있다.
선택 워드라인의 메모리 셀들에 대한 검증동작의 수행 결과, 제1셀은 문턱전압이 추가검증전압보다 낮은 메모리 셀일 수 있다. 제2셀은 문턱전압이 추가검증전압보다 높고 프리검증전압보다 낮은 메모리 셀일 수 있다. 제3셀은 문턱전압이 프리검증전압보다 높고 메인검증전압보다 낮은 메모리 셀일 수 있다. 프로그램 금지 셀은 문턱전압이 메인 검증 전압보다 높은 메모리 셀일 수 있다.
문턱전압이 추가검증전압보다 낮은 제1셀에 대한 프로그램 동작은 빠르게 수행될 필요가 있다. 문턱전압이 추가검증전압보다 높고 프리검증전압보다 낮은 제2셀에 대한 프로그램 동작은 제1셀에 대한 프로그램 동작보다 천천히 수행될 필요가 있다. 문턱전압이 프리검증전압보다 높고 메인검증전압보다 낮은 제3셀에 대한 프로그램 동작은 제2셀에 대한 프로그램 동작보다 천천히 수행될 필요가 있다. 문턱전압이 메인검증전압보다 높은 제4셀은 목표 프로그램 상태인 제1프로그램 상태로 프로그램이 완료된 상태이므로, 제4셀에 대한 프로그램 동작은 금지될 필요가 있다.
한편, 프로그램 루프에 포함된 프로그램 동작은 비트라인 셋 업 동작 및 프로그램 전압 인가동작을 포함할 수 있다.
비트라인 셋 업 동작은 다수의 워드라인(WLs) 중 프로그램 대상으로 선택된 선택 워드라인의 메모리 셀들과 연결된 비트라인들(BLs)의 전위를 프로그램 동작시 필요한 전압들로 설정하는 동작일 수 있다.
프로그램 전압 인가동작은 선택 워드라인에 프로그램 전압을 인가하는 동작일 수 있다. 프로그램 전압 인가동작은 비트라인 셋 업 동작이 수행된 이후에 수행될 수 있다. 또한, 프로그램 전압 인가동작의 수행구간 중 일부는 비트라인 셋 업 동작의 수행구간 중 일부와 겹쳐질 수 있다.
전압 생성부(42)는, 전압 생성 신호(V_Gen)에 응답하여, 선택 워드라인에 인가될 프로그램 전압을 생성할 수 있다.
전술한 프로그램 루프의 검증동작에서 1개의 목표 프로그램 상태를 확인하기 위해 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 프로그램 상태를 검증한 결과에 따라 이어지는 프로그램 루프의 프로그램 동작에 포함된 비트라인 셋 업 동작에서 다수의 비트라인(BLs) 각각에 N종류의 컬럼전압 중 어느 하나를 인가할 수 있다. 즉, 먼저 수행되는 첫 번째 프로그램 루프의 검증동작에서 1개의 목표 프로그램 상태를 확인하기 위해 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 프로그램 상태를 검증한 결과에 따라 나중에 수행되는 두 번째 프로그램 루프의 프로그램 동작에 포함된 비트라인 셋 업 동작에서 다수의 비트라인(BLs) 각각에 N종류의 컬럼전압 중 어느 하나를 인가할 수 있다. 실시예에 따라, N이 4라고 가정할 경우, 앞서 수행된 첫 번째 프로그램 루프의 검증동작에서 1개의 목표 프로그램 상태를 확인하기 위해 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 4종류의 프로그램 상태를 검증한 결과에 따라 뒤에서 수행되는 두 번째 프로그램 루프의 프로그램 동작에 포함된 비트라인 셋 업 동작에서 다수의 비트라인(BLs) 각각에 4종류의 컬럼전압 중 어느 하나를 인가할 수 있다.
N이 4인 것을 가정하여 좀 더 구체적으로, 4종류의 컬럼전압은, 제1허용 전압과 제2허용 전압과 제3허용 전압 및 금지 전압을 포함할 수 있다. 제1허용 전압은 제2허용 전압보다 낮은 전압레벨을 가질 수 있다. 제2허용 전압은 제3허용 전압보다 낮은 전압레벨을 가질 수 있다. 제3허용 전압은 금지 전압보다 낮은 전압레벨을 가질 수 있다. 제1허용 전압은 접지전압레벨 또는 접지전압레벨보 낮은 음의 전압레벨을 가질 수 있다. 금지 전압은 메모리 셀이 프로그램 되지 않도록 메모리 셀과 연결된 비트라인에 인가하는 전압일 수 있다. 금지 전압은 전원전압레벨을 가질 수 있다.
프로그램 및 검증 회로(41)는, 비트라인 제어 신호(BL_Con)에 따라, 비트라인 셋 업 동작에서 선택 워드라인에 포함된 다수의 메모리 셀 중 프로그램 금지 셀과 연결된 비트라인에 금지 전압을 인가할 수 있다. 프로그램 및 검증 회로(41)는, 비트라인 제어 신호(BL_Con)에 따라 비트라인 셋 업 동작에서 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 추가검증전압보다 낮은 제1셀과 연결된 비트라인에 제1허용 전압을 인가할 수 있다. 프로그램 및 검증 회로(41)는, 비트라인 제어 신호(BL_Con)에 따라 비트라인 셋 업 동작에서 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 추가검증전압보다 높고 프리검증전압보다 낮은 제2셀과 연결된 비트라인에 제2허용 전압을 인가할 수 있다. 프로그램 및 검증 회로(41)는, 비트라인 제어 신호(BL_Con)에 따라 비트라인 셋 업 동작에서 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 프리검증전압보다 높고 메인검증전압보다 낮은 제3셀과 연결된 비트라인에 제3허용 전압을 인가할 수 있다.
프로그램 및 검증 회로(41)는, 비트라인 셋 업 동작을 통해 N종류의 컬럼전압 중 어느 하나를 다수의 비트라인 각각에 인가한 후, 워드라인 제어 신호(WL_Con)에 따라 프로그램 전압 인가동작을 통해 프로그램 전압을 선택 워드라인에 인가할 수 있다.
실시예에 따라, 제3셀에 대해 제2셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 동시에, 제2셀에 대해 제1셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 프로그램 강도는 프로그램 펄스가 인가되는 시간, 프로그램 펄스가 인가되는 횟수 및 프로그램 펄스의 전위차에 따라 결정될 수 있다. 예를 들어, 제1셀 내지 제3셀과 공통 연결된 선택 워드라인에 프로그램 전압이 인가되는 구간 동안, 제1 셀과 연결된 비트라인에 접지전압레벨을 갖는 제1허용 전압이 인가되고, 제2셀과 연결된 비트라인에 접지전압레벨보다 높은 레벨을 갖는 제2허용 전압이 인가되며, 제3셀과 연결된 비트라인에 제2허용 전압보다 높은 레벨을 갖는 제3허용 전압이 인가될 수 있다. 이 경우, 제3셀은 제2셀보다 인가되는 프로그램 전압의 전위차가 작으므로, 제3셀에 대한 프로그램 동작의 강도가 제2셀에 대한 프로그램 동작의 강도보다 더 작을 수 있다. 마찬가지로, 제2셀은 제1셀보다 인가되는 프로그램 전압의 전위차가 작으므로, 제2셀에 대한 프로그램 동작의 강도가 제1셀에 대한 프로그램 동작의 강도보다 더 작을 수 있다.
프로그램 금지 셀에 대한 프로그램 동작은 제한될 수 있다. 예를 들어, 프로그램 금지 셀과 연결된 선택 워드라인에 프로그램 전압이 인가되는 동안, 프로그램 금지 셀과 연결된 비트라인에 전원전압레벨을 갖는 금지 전압이 인가될 수 있다. 이 경우, 프로그램 금지 셀에 인가되는 프로그램 전압의 전위차가 메모리 셀의 문턱전압을 상승시키기 위한 전위차보다 낮아지므로, 금지 셀의 문턱전압을 상승시키는 프로그램 동작이 제한될 수 있다.
프로그램 동작 제어부(43)는, 프로그램 동작 또는 검증동작에 필요한 동작 전압들의 생성을 제어하는 전압 생성 신호(V_Gen)를 전압 생성부(42)에 제공할 수 있다. 프로그램 동작 제어부(43)는, 전압 생성부(42)에서 생성된 동작 전압들이 메모리 셀들과 연결된 워드라인들(WLs) 각각에 선택적으로 인가되는 것을 제어하는 워드라인 제어 신호(WL_Con)를 프로그램 및 검증 회로(41)에 제공할 수 있다. 프로그램 동작 제어부(43)는, 전압 생성부(42)에서 생성된 동작 전압들이 메모리 셀들과 연결된 비트라인들(BLs) 각각에 선택적으로 인가되는 것을 제어하는 비트라인 제어 신호(BL_Con)를 프로그램 및 검증 회로(41)에 제공할 수 있다.
실시예에 따라, 프로그램 동작 제어부(43)는, 검증동작에서 전압 생성 신호(V_Gen)를 생성하여 전압 생성부(42)에 제공함으로써, 전압 생성부(42)에서 N-1개의 검증전압을 생성하도록 제어할 수 있다. 프로그램 동작 제어부(43)는, 검증동작에서 전압 생성부(42)로부터 생성된 N-1개의 검증전압을 순차적으로 선택 워드라인으로 인가시키기 위해 워드라인 제어 신호(WL_Con)을 생성하여 프로그램 및 검증 회로(41)에 제공할 수 있다.
실시예에 따라, 프로그램 동작 제어부(43)는, 비트라인 셋 업 동작에서 전압 생성 신호(V_Gen)를 생성하여 전압 생성부(42)에 제공하고 M비트의 설정코드를 생성하여 프로그램 및 검증 회로(41)에 제공함으로써, 프로그램 및 검증 회로(41)에서 N종류의 컬럼전압을 생성하도록 제어할 수 있다. 프로그램 동작 제어부(43)는, 비트라인 셋 업 동작 구간에서 프로그램 및 검증 회로(41)에서 생성된 N종류의 컬럼전압 중 어느 하나를 다수의 비트라인 각각으로 인가시키기 위해 비트라인 제어 신호(BL_Con)를 생성하여 프로그램 및 검증 회로(41)에 제공할 수 있다.
실시예에 따라, 프로그램 동작 제어부(43)는, 프로그램 전압 인가동작에서 전압 생성 신호(V_Gen)를 생성하여 전압 생성부(42)에 제공함으로써, 전압 생성부(42)에서 프로그램 전압을 생성하도록 제어할 수 있다. 프로그램 동작 제어부(43)는, 프로그램 전압 인가동작에서 전압 생성부(42)로부터 생성된 프로그램 전압을 선택 워드라인에 인가시키기 위해 워드라인 제어 신호(WL_Con)를 생성하여 프로그램 및 검증 회로(41)에 제공할 수 있다.
도 5는 본 발명의 일 실시예에 따른 TPGM동작을 설명하기 위한 도면이다.
도 5를 참조하면, TPGM(Triple verify PGM)동작은 프로그램 동작이후 1개의 목표 프로그램 상태를 확인하기 위해 세 개의 검증전압(PVT, PVP, PVM)을 사용하여 4개의 프로그램 상태를 검증하는 검증동작이 포함된 프로그램 루프(loop)일 수 있다. 세 개의 검증전압은 추가검증전압(PVT)과 프리검증전압(PVP) 및 메인검증전압(PVM)일 수 있다. 메인검증전압(PVM)은 프로그램 동작의 목표 프로그램 상태에 대응되는 검증 전압일 수 있다. 추가검증전압(PVT)과 프리검증전압(PVP)은 메인검증전압(PVM)보다 낮은 레벨에서, 메모리 셀에 대한 프로그램 동작이 진행된 정도를 검증하는 전압일 수 있다.
도 5에서, 메모리 셀은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(SLC)로 가정하여 설명한다. 따라서, 메모리 셀에 대한 프로그램 동작의 목표 프로그램 상태는 한 개, 즉, 프로그램 상태(PROGRAM)일 수 있다.
상태 모드는 메모리 셀에 대한 프로그램 동작의 검증 결과에 따라 결정될 수 있다. 상태 모드는 제1상태모드(PGM Mode), 제2상태모드(TPGM Mode), 제3상태모드(DPGM Mode), 및 금지모드(Inhibit Mode)를 포함할 수 있다.
제1메모리 셀(MC1)의 문턱전압은 추가검증전압(PVT)보다 낮으므로, 제1메모리 셀(MC1)의 상태 모드는 제1상태모드(PGM Mode)일 수 있다. 제2메모리 셀(MC2)의 문턱전압은 추가검증전압(PVT)보다 높고 프리검증전압(PVP)보다 낮으므로, 제2메모리 셀(MC2)의 상태 모드는 제2상태모드(TPGM Mode)일 수 있다. 제3메모리 셀(MC3)의 문턱전압은 프리검증전압(PVP)보다 높고 메인검증전압(PVM)보다 낮으므로, 제3메모리 셀(MC3)의 상태 모드는 제3상태모드(DPGM Mode)일 수 있다. 제4메모리 셀(MC4)의 문턱전압은 메인검증전압(PVM)보다 높으므로, 제4메모리 셀(MC4)의 상태 모드는 금지모드(Inhibit Mode)일 수 있다.
제1메모리 셀(MC1)은 목표 프로그램 상태인 프로그램 상태(PROGRAM)에 도달하기 위해, 프로그램 동작이 빠르게 수행될 필요가 있다. 제2메모리 셀(MC2)은 목표 프로그램 상태인 프로그램 상태(PROGRAM)에 도달하기 위해, 제1메모리 셀(MC1)보다는 프로그램 동작이 천천히 수행될 필요가 있다. 제3메모리 셀(MC3)은 프로그램 동작이 목표 프로그램 상태인 프로그램 상태(PROGRAM)에 도달하기 위해, 제2메모리 셀(MC2)보다는 프로그램 동작이 천천히 수행될 필요가 있다. 제4메모리 셀(MC4)은 목표 프로그램 상태(PROGRAM)로 프로그램이 완료된 상태이므로, 프로그램 동작은 금지될 필요가 있다.
따라서, 제3메모리 셀(MC3)에 대해 제2메모리 셀(MC2)보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 또한, 제2메모리 셀(MC2)에 대해 제1메모리 셀(MC1)보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 프로그램 강도는 프로그램 펄스가 인가되는 시간, 프로그램 펄스가 인가되는 횟수 및 프로그램 펄스의 전위차에 따라 결정될 수 있다.
예를 들어, 워드라인에 프로그램 전압이 인가되는 구간 동안, 제1메모리 셀(MC1)과 연결된 비트라인에 제1허용 전압이 인가되고, 제2메모리 셀(MC2)과 연결된 비트라인에 제1허용 전압보다 높은 제2허용 전압이 인가될 수 있다. 이 경우, 제2메모리 셀(MC2)은 제1메모리 셀(MC1)보다 인가되는 프로그램 펄스의 전위차가 작으므로, 제2메모리 셀(MC2)에 대해 더 낮은 강도로 프로그램 동작이 수행될 수 있다.
마찬가지로, 워드라인에 프로그램 전압이 인가되는 구간 동안, 제2메모리 셀(MC2)과 연결된 비트라인에 제2허용 전압이 인가되고, 제3메모리 셀(MC3)과 연결된 비트라인에 제2허용 전압보다 높은 제3허용 전압이 인가될 수 있다. 이 경우, 제3메모리 셀(MC3)은 제2메모리 셀(MC2)보다 인가되는 프로그램 펄스의 전위차가 작으므로, 제3메모리 셀(MC3)에 대해 더 낮은 강도로 프로그램 동작이 수행될 수 있다.
또한, 제4메모리 셀(MC4)에 대한 프로그램 동작은 제한될 수 있다. 예를 들어, 워드라인에 프로그램 펄스가 인가되는 동안, 제4메모리 셀(MC4)과 연결된 비트라인에 금지 전압이 인가될 수 있다. 이 경우, 제4메모리 셀(MC4)에 인가되는 프로그램 펄스의 전위차가 메모리 셀의 문턱전압을 상승시키기 위한 전위차보다 낮아지므로, 제4메모리 셀(MC4)의 문턱전압을 상승시키는 프로그램 동작이 제한될 수 있다.
실시예에 따라, 제1허용 전압은 접지전압(VSS)레벨 또는 접지전압(VSS)레벨보다 낮은 음의 전압레벨을 가질 수 있다. 제2허용 전압은 접지전압(VSS)레벨보다 높은 레벨, 예컨대, 0.25V레벨을 가질 수 있다. 제3허용 전압은 제2허용 전압보다 높은 레벨, 예컨대, 0.5V레벨을 가질 수 있다. 금지 전압은 전원전압(VCORE)레벨, 예컨대, 1.8V레벨을 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 TPGM동작에서 상태 모드를 설명하기 위한 도면이다.
도 6을 참조하면, 상태 모드는 메모리 셀에 대한 프로그램 동작의 검증 결과에 따라 결정될 수 있다. 상태 모드는 제1상태모드(PGM Mode), 제2상태모드(TPGM Mode), 제3상태모드(DPGM Mode), 및 금지모드(Inhibit Mode)를 포함할 수 있다.
예시적으로, 검증 통과(verify pass, OFF)는 대응되는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다. 검증 실패(verify fail, ON)는 대응되는 검증 전압에 의해 메모리 셀이 온-셀(on-cell)로 판독된 것을 가리킨다. 다시 말해서, 메모리 셀의 문턱 전압이 검증 전압보다 낮으면(왼쪽에 위치하면) 온-셀(on-cell)로 판독되고, 검증 전압보다 높으면(오른쪽에 위치하면) 오프-셀(off-cell)로 판독된다.
도 5 및 도 6을 참조하면, 상태 모드가 제1상태모드(PGM Mode)인 메모리 셀은 추가검증전압(PVT)과 프리검증전압(PVP) 및 메인검증전압(PVM)에 의해 각각 온-셀(on-cell, ON)로 판독될 수 있다.
상태 모드가 제2상태모드(TPGM Mode)인 메모리 셀은 추가검증전압(PVT)에 의해 오프-셀(off-cell, OFF)로 판독되고, 프리검증전압(PVP) 및 메인검증전압(PVM)에 의해 각각 온-셀(on-cell, ON)로 판독될 수 있다.
상태 모드가 제3상태모드(DPGM Mode)인 메모리 셀은 추가검증전압(PVT) 및 프리검증전압(PVP)에 의해 각각 오프-셀(off-cell, OFF)로 판독되고, 메인검증전압(PVM)에 의해 온-셀(on-cell, ON)로 판독될 수 있다.
상태 모드가 금지모드(Inhibit Mode)인 메모리 셀은 추가검증전압(PVT)과 프리검증전압(PVP) 및 메인검증전압(PVM)에 의해 각각 오프-셀(off-cell, OFF)로 판독될 수 있다.
추가검증전압(PVT)은 프리검증전압(PVP) 및 메인검증전압(PVM)보다 작으므로, 추가검증전압(PVT)에 의해 온-셀(on-cell, ON)로 판독되고, 프리검증전압(PVP) 또는 메인검증전압(PVM)에 의해 오프-셀(off-cell, OFF)로 판독되는 경우는 불가능하다. 또한, 프리검증전압(PVP)은 메인검증전압(PVM)보다 작으므로, 프리검증전압(PVP)에 의해 온-셀(on-cell, ON)로 판독되고, 메인검증전압(PVM)에 의해 오프-셀(off-cell, OFF)로 판독되는 경우는 불가능하다.
도 7은 본 발명의 일 실시예에 따른 TPGM동작이 포함된 ISPP(Incremental Step Pulse Program) 방식의 프로그램을 설명하기 위한 도면이다.
도 5 및 도 7을 참조하면, ISPP(Incremental Step Pulse Program) 방식의 프로그램은 다수의 프로그램 루프(PL1~PLn)을 포함할 수 있다. 즉, ISPP방식의 프로그램을 수행하는 메모리 장치(150)는, 프로그램이 완료될 때까지 다수의 프로그램 루프(PL1~PLn)을 설정된 순서에 따라 반복적으로 수행하여 선택 워드라인에 포함된 다수의 메모리 셀 각각이 소거 상태(ERASE)와 목표 프로그램 상태인 프로그램 상태(PROGRAM) 중 어느 하나의 상태를 갖도록 프로그램 할 수 있다.
다수의 프로그램 루프(PL1~PLn) 각각은, 선택 워드라인에 프로그램 전압을 인가하는 프로그램 전압 인가동작 및 다수의 비트라인에 대한 비트라인 셋 업 동작을 포함하는 프로그램 동작(PGM Step)과, 선택 워드라인에 N-1개의 검증전압을 순차적으로 인가하여 선택 워드라인에 포함된 다수의 메모리 셀 각각이 N종류의 제1프로그램 상태 중 어떤 프로그램 상태인지를 검증하는 검증동작(Verify Step)을 포함할 수 있다. 이렇게, 앞선 프로그램 루프의 검증동작(Verify Step)에서 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 프로그램 상태를 검증한 결과에 따라 이어지는 프로그램 루프의 프로그램 동작(PGM Step)에 포함된 비트라인 셋 업 동작에서 다수의 비트라인(BLs) 각각에 N종류의 컬럼전압 중 어느 하나를 인가할 수 있다. 즉, 앞서 수행된 첫 번째 프로그램 루프(PL1)의 검증동작(Verify Step)에서 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 제1프로그램 상태를 검증한 결과에 따라 뒤에서 수행되는 두 번째 프로그램 루프(PL2)의 프로그램 동작(PGM Step)에 포함된 비트라인 셋 업 동작에서 다수의 비트라인(BLs) 각각에 N종류의 컬럼전압 중 어느 하나를 인가할 수 있다.
N이 4라고 가정하여 구체적으로, 검증동작(Verify Step)에서, 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대해 추가검증전압(PVT)과 프리검증전압(PVP) 및 메인검증전압(PVM)에 의해 검증이 수행될 수 있다. 메인검증전압(PVM)은 프로그램 동작의 목표 프로그램 상태에 대응되는 검증 전압일 수 있다. 프리검증전압(PVP)은 메인검증전압(PVM)보다 낮은 레벨에서, 메모리 셀에 대한 프로그램 동작이 진행된 정도를 검증하는 전압일 수 있다. 마찬가지로, 추가검증전압(PVT)은 프리검증전압(PVP)보다 낮은 레벨에서, 메모리 셀에 대한 프로그램 동작이 진행된 정도를 검증하는 전압일 수 있다.
예시적으로, 검증 통과(verify pass)는 대응되는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다. 검증 실패(verify fail)는 대응되는 검증 전압에 의해 메모리 셀이 온-셀(on-cell)로 판독된 것을 가리킨다.
예를 들어, 첫 번째 프로그램 루프(PL1)가 수행될 때, 제1프로그램 전압(Vpgm1)이 인가된 후에 검증동작(Verify Step)에서 선택 워드라인에 포함된 다수의 메모리 셀들의 프로그램 상태를 검증하기 위하여 추가검증전압(PVT)과 프리검증전압(PVP) 및 메인검증전압(PVM)이 설정된 순서대로 인가될 수 있다.. 이때, 설정된 순서는, 선택 워드라인에 추가검증전압(PVT)을 인가하고 이어서 프리검증전압(PVP)을 인가하며 마지막으로 메인검증전압(PVM)을 인가하는 순서를 의미할 수 있다. 반대로, 설정된 순서는, 선택 워드라인에 메인검증전압(PVM)을 인가하고 이어서 프리검증전압(PVP)을 인가하며 마지막으로 추가검증전압(PVT)을 인가하는 순서를 의미할 수 있다.
실시 예에 따라, 추가검증전압(PVT)에 의해 검증 실패(verify fail)된 메모리 셀들은 상태 모드가 제1상태모드(PGM Mode)인 메모리 셀로 판별될 수 있다. 추가검증전압(PVT)에 의해 검증 통과(verify pass)되고 프리검증전압(PVP)에 의해 검증 실패(verify fail)된 메모리 셀들은 상태 모드가 제2상태모드(TPGM Mode)인 메모리 셀로 판별될 수 있다. 프리검증전압(PVP)에 의해 검증 통과(verify pass)되고 메인검증전압(PVM)에 의해 검증 실패(verify fail)된 메모리 셀들은 상태 모드가 제3상태모드(DPGM Mode)인 메모리 셀로 판별될 수 있다. 메인검증전압(PVM)에 의해 검증 통과(verify pass)된 메모리 셀들은 상태 모드가 금지모드(Inhibit Mode)인 메모리 셀로 판별될 수 있다. 상태 모드가 금지모드(Inhit Mode)인 메모리 셀들은, 첫 번째 프로그램 루프(PL1) 이후 수행되는 두 번째 프로그램 루프(PL2)에서 프로그램 금지(program inhibit)될 것이다.
두 번째 프로그램 루프(PL2)에서 프로그램 금지된 셀들을 제외한 나머지 메모리 셀들을 프로그램 하기 위하여 첫 번째 프로그램 루프(PL1)에서 사용된 제1프로그램 전압(Vpgm1)보다 단위 전압(△Vpgm)만큼 높은 제2 프로그램 전압(Vpgm2)가 인가될 수 있다. 이 후, 첫 번째 프로그램 루프(PL1)의 검증동작과 동일하게 두 번째 프로그램 루프(PL2)의 검증동작이 수행될 수 있다.
검증동작(Verify Step)에서, 선택 워드라인에 포함된 다수의 메모리 셀에 각각 연결된 다수의 비트라인을 통해 흐르는 전류나 전압을 기초로 선택 워드라인에 포함된 다수의 메모리 셀 각각의 검증 통과 여부를 판단할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 TPGM동작을 설명하기 위한 도면이다.
먼저, 전술한 도 5 내지 도 7에서 설명한 본 발명의 일 실시예에 따른 TPGM(Triple verify PGM)동작은, 메모리 셀이 하나의 데이터 비트를 저장하는 싱글 레벨 셀(SLC)로 가정하여 설명한 바 있다. 따라서, 도 5에서 설명된 본 발명의 일 실시예에 따른 TPGM(Triple verify PGM)동작에서는 1개의 목표 프로그램 상태, 즉, 프로그램 상태(PROGRAM)를 확인하기 위해 3개의 검증전압을 사용하여 4종류의 프로그램 상태를 검증하는 검증동작을 포함한 바 있다.
도 8을 참조하면, 메모리 셀이 2개의 데이터 비트를 저장하는 멀티 레벨 셀(Multi Level Cell, MLC)인 것을 가정하여 TPGM동작을 설명한다.
여기서, 멀티 레벨 메모리 셀에 대한 프로그램은 3개의 목표 프로그램 상태, 즉, 제1프로그램 상태(PROGRAM1)과 제2프로그램 상태(PROGRAM2) 및 제3프로그램 상태(PROGRAM3)를 포함하는 것을 가정할 수 있다. 따라서, 도 7에서 설명된 ISPP(Incremental Step Pulse Program) 방식을 통해 다수의 프로그램 루프(PL1~PLn)을 설정된 순서에 따라 반복적으로 수행하여 선택 워드라인에 포함된 다수의 멀티 레벨 메모리 셀 각각이 소거 상태(ERASE)와 목표 프로그램 상태인 제1 내지 제3프로그램 상태(PROGRAM1, PROGRAM2, PROGRAM3) 중 어느 하나의 상태를 갖도록 프로그램 할 수 있다.
이렇게, 멀티 레벨 메모리 셀에 대한 프로그램은 3개의 목표 프로그램 상태(PROGRAM1, PROGRAM2, PROGRAM3)를 포함하는 것을 가정하였으므로, 다수의 프로그램 루프(PL1~PLn) 중 1번의 프로그램 루프에서 프로그램 동작이후 1개의 목표 프로그램 상태(PROGRAM1 or PROGRAM2 or PROGRAM3)를 확인하기 위해 3개의 검증전압(PVT1, PVP1, PVM1 or PVT2, PVP2, PVM2 or PVT3, PVP3, PVM3)을 사용하여 4개의 프로그램 상태를 검증하는 동작을 최대 3번까지 반복적으로 수행하는 검증동작을 포함할 수 있다.
실시예에 따라, 3개의 목표 프로그램 상태(PROGRAM1, PROGRAM2, PROGRAM3) 중 제1프로그램 상태(PROGRAM1)를 확인하기 위해 3개의 제1검증전압(PVT1, PVP1, PVM1), 즉, 제1추가검증전압(PVT1)과 제1프리검증전압(PVP1) 및 제1메인검증전압(PVM1)을 사용할 수 있다. 이때, 제1메인검증전압(PVM1)은 제1프로그램 상태(PROGRAM1)에 대응하는 검증전압일 수 있다.
3개의 목표 프로그램 상태(PROGRAM1, PROGRAM2, PROGRAM3) 중 제2프로그램 상태(PROGRAM2)를 확인하기 위해 3개의 제2검증전압(PVT2, PVP2, PVM2), 즉, 제2추가검증전압(PVT2)과 제2프리검증전압(PVP2) 및 제2메인검증전압(PVM2)을 사용할 수 있다. 이때, 제2메인검증전압(PVM2)은 제2프로그램 상태(PROGRAM2)에 대응하는 검증전압일 수 있다.
3개의 목표 프로그램 상태(PROGRAM1, PROGRAM2, PROGRAM3) 중 제3프로그램 상태(PROGRAM3)를 확인하기 위해 3개의 제3검증전압(PVT3, PVP3, PVM3), 즉, 제3추가검증전압(PVT3)과 제3프리검증전압(PVP3) 및 제3메인검증전압(PVM3)을 사용할 수 있다. 이때, 제3메인검증전압(PVM3)은 제3프로그램 상태(PROGRAM3)에 대응하는 검증전압일 수 있다.
3개의 목표 프로그램 상태(PROGRAM1, PROGRAM2, PROGRAM3) 중 제1프로그램 상태(PROGRAM1)가 가장 낮은 레벨을 갖고, 제3프로그램 상태(PROGRAM3)가 가장 높은 레벨을 가질 수 있다. 따라서, 제1프로그램 상태(PROGRAM1)를 확인하기 위한 3개의 제1검증전압(PVT1, PVP1, PVM1) 중 최대레벨, 즉, 제1메인검증전압(PVM1)의 레벨은, 제2프로그램 상태(PROGRAM2)를 확인하기 위한 3개의 제2검증전압(PVT2, PVP2, PVM2) 중 최대레벨, 즉, 제2메인검증전압(PVM2)의 레벨보다 작을 수 있다.
마찬가지로, 제2프로그램 상태(PROGRAM2)를 확인하기 위한 3개의 제2검증전압(PVT2, PVP2, PVM2) 중 최대레벨, 즉, 제2메인검증전압(PVM2)의 레벨은, 제3프로그램 상태(PROGRAM3)를 확인하기 위한 3개의 제3검증전압(PVT3, PVP3, PVM3) 중 최대레벨, 즉, 제3메인검증전압(PVM3)의 레벨보다 작을 수 있다.
3개의 목표 프로그램 상태(PROGRAM1, PROGRAM2, PROGRAM3) 각각에 대한 상태모드는, 도 5에서 설명한 바와 같이 상태 모드는 메모리 셀에 대한 프로그램 동작의 검증 결과에 따라 결정될 수 있다.
즉, 제1프로그램 상태(PROGRAM1)에 대한 상태 모드는 제1상태모드(PGM Mode), 제2상태모드(TPGM Mode), 제3상태모드(DPGM Mode), 및 금지모드(Inhibit Mode)를 포함할 수 있다. 또한, 제2프로그램 상태(PROGRAM2)에 대한 상태 모드는 제1상태모드(PGM Mode), 제2상태모드(TPGM Mode), 제3상태모드(DPGM Mode), 및 금지모드(Inhibit Mode)를 포함할 수 있다. 또한, 제3프로그램 상태(PROGRAM3)에 대한 상태 모드는 제1상태모드(PGM Mode), 제2상태모드(TPGM Mode), 제3상태모드(DPGM Mode), 및 금지모드(Inhibit Mode)를 포함할 수 있다.
제1 내지 제4메모리 셀(MC1, MC2, MC3, MC4)는 제1프로그램 상태(PROGRAM1)를 목표 프로그램 상태로 가질 수 있다. 제5 내지 제8메모리 셀(MC5, MC6, MC7, MC8)는 제2프로그램 상태(PROGRAM2)를 목표 프로그램 상태로 가질 수 있다. 제9 내지 제12메모리 셀(MC9, MCA, MCB, MCC)는 제3프로그램 상태(PROGRAM3)를 목표 프로그램 상태로 가질 수 있다.
제1메모리 셀(MC1)의 문턱전압은 제1추가검증전압(PVT1)보다 낮고 제5메모리 셀(MC5)의 문턱전압은 제2추가검증전압(PVT2)보다 낮으며 제9메모리 셀(MC9)의 문턱전압은 제3추가검증전압(PVT3)보다 낮으므로, 제1메모리 셀(MC1)과 제5메모리 셀(MC5) 및 제9메모리 셀(MC9)의 상태 모드는 제1상태모드(PGM Mode)일 수 있다.
제2메모리 셀(MC2)의 문턱전압은 제1추가검증전압(PVT1)보다 높고 제1프리검증전압(PVP1)보다 낮으며 제6메모리 셀(MC6)의 문턱전압은 제2추가검증전압(PVT2)보다 높고 제2프리검증전압(PVP2)보다 낮으며 제10메모리 셀(MCA)의 문턱전압은 제3추가검증전압(PVT3)보다 높고 제3프리검증전압(PVP3)보다 낮으므로, 제2메모리 셀(MC2)과 제6메모리 셀(MC6) 및 제10메모리 셀(MCA)의 상태 모드는 제2상태모드(TPGM Mode)일 수 있다.
제3메모리 셀(MC3)의 문턱전압은 제1프리검증전압(PVP1)보다 높고 제1메인검증전압(PVM1)보다 낮으며 제7메모리 셀(MC7)의 문턱전압은 제2프리검증전압(PVP2)보다 높고 제2메인검증전압(PVM2)보다 낮으며 제11메모리 셀(MCB)의 문턱전압은 제3프리검증전압(PVP3)보다 높고 제3메인검증전압(PVM3)보다 낮으므로, 제3메모리 셀(MC3)과 제7메모리 셀(MC7) 및 제11메모리 셀(MCB)의 상태 모드는 제3상태모드(DPGM Mode)일 수 있다.
제4메모리 셀(MC4)의 문턱전압은 제1메인검증전압(PVM1)보다 높고 제8메모리 셀(MC8)의 문턱전압은 제2메인검증전압(PVM2)보다 높으며 제12메모리 셀(MCC)의 문턱전압은 제3메인검증전압(PVM3)보다 높으므로, 제4메모리 셀(MC4)과 제8메모리 셀(MC8) 및 제12메모리 셀(MCC)의 상태 모드는 금지모드(Inhibit Mode)일 수 있다.
제1메모리 셀(MC1)과 제5메모리 셀(MC5) 및 제9메모리 셀(MC9) 각각은 목표 프로그램 상태인 제1프로그램 상태(PROGRAM1)와 제2프로그램 상태(PROGRAM2) 및 제3프로그램 상태(PROGRAM3)에 도달하기 위해, 프로그램 동작이 빠르게 수행될 필요가 있다.
제2메모리 셀(MC2)과 제6메모리 셀(MC6) 및 제10메모리 셀(MCA) 각각은 목표 프로그램 상태인 제1프로그램 상태(PROGRAM1)와 제2프로그램 상태(PROGRAM2) 및 제3프로그램 상태(PROGRAM3)에 도달하기 위해, 제1메모리 셀(MC1)과 제5메모리 셀(MC5) 및 제9메모리 셀(MC9) 각각보다는 프로그램 동작이 천천히 수행될 필요가 있다.
제3메모리 셀(MC3)과 제7메모리 셀(MC7) 및 제11메모리 셀(MCB) 각각은 프로그램 동작이 목표 프로그램 상태인 제1프로그램 상태(PROGRAM1)와 제2프로그램 상태(PROGRAM2) 및 제3프로그램 상태(PROGRAM3)에 도달하기 위해, 제2메모리 셀(MC2)과 제6메모리 셀(MC6) 및 제10메모리 셀(MCA) 각각보다는 프로그램 동작이 천천히 수행될 필요가 있다.
제4메모리 셀(MC4)과 제8메모리 셀(MC8) 및 제12메모리 셀(MCC) 각각은 목표 프로그램 상태인 제1프로그램 상태(PROGRAM1)와 제2프로그램 상태(PROGRAM2) 및 제3프로그램 상태(PROGRAM3)으로 프로그램이 완료된 상태이므로, 프로그램 동작은 금지될 필요가 있다.
따라서, 제3메모리 셀(MC3)과 제7메모리 셀(MC7) 및 제11메모리 셀(MCB) 각각에 대해 제2메모리 셀(MC2)과 제6메모리 셀(MC6) 및 제10메모리 셀(MCA) 각각보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 또한, 제2메모리 셀(MC2)과 제6메모리 셀(MC6) 및 제10메모리 셀(MCA) 각각에 대해 제1메모리 셀(MC1)과 제5메모리 셀(MC5) 및 제9메모리 셀(MC9) 각각보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 프로그램 강도는 프로그램 펄스가 인가되는 시간, 프로그램 펄스가 인가되는 횟수 및 프로그램 펄스의 전위차에 따라 결정될 수 있다.
예를 들어, 워드라인에 프로그램 전압이 인가되는 구간 동안, 제1메모리 셀(MC1)과 제5메모리 셀(MC5) 및 제9메모리 셀(MC9) 각각과 연결된 비트라인에 제1허용 전압이 인가되고, 제2메모리 셀(MC2)과 제6메모리 셀(MC6) 및 제10메모리 셀(MCA) 각각과 연결된 비트라인에 제1허용 전압보다 높은 제2허용 전압이 인가될 수 있다. 이 경우, 제2메모리 셀(MC2)과 제6메모리 셀(MC6) 및 제10메모리 셀(MCA) 각각은 제1메모리 셀(MC1)과 제5메모리 셀(MC5) 및 제9메모리 셀(MC9) 각각보다 인가되는 프로그램 펄스의 전위차가 작으므로, 제2메모리 셀(MC2)과 제6메모리 셀(MC6) 및 제10메모리 셀(MCA) 각각에 대해 더 낮은 강도로 프로그램 동작이 수행될 수 있다.
마찬가지로, 워드라인에 프로그램 전압이 인가되는 구간 동안, 제2메모리 셀(MC2)과 제6메모리 셀(MC6) 및 제10메모리 셀(MCA) 각각과 연결된 비트라인에 제2허용 전압이 인가되고, 제3메모리 셀(MC3)과 제7메모리 셀(MC7) 및 제11메모리 셀(MCB) 각각과 연결된 비트라인에 제2허용 전압보다 높은 제3허용 전압이 인가될 수 있다. 이 경우, 제3메모리 셀(MC3)과 제7메모리 셀(MC7) 및 제11메모리 셀(MCB) 각각은 제2메모리 셀(MC2)과 제6메모리 셀(MC6) 및 제10메모리 셀(MCA) 각각보다 인가되는 프로그램 펄스의 전위차가 작으므로, 제3메모리 셀(MC3)과 제7메모리 셀(MC7) 및 제11메모리 셀(MCB) 각각에 대해 더 낮은 강도로 프로그램 동작이 수행될 수 있다.
또한, 제4메모리 셀(MC4)과 제8메모리 셀(MC8) 및 제12메모리 셀(MCC) 각각에 대한 프로그램 동작은 제한될 수 있다. 예를 들어, 워드라인에 프로그램 펄스가 인가되는 동안, 제4메모리 셀(MC4)과 제8메모리 셀(MC8) 및 제12메모리 셀(MCC) 각각과 연결된 비트라인에 금지 전압이 인가될 수 있다. 이 경우, 제4메모리 셀(MC4)과 제8메모리 셀(MC8) 및 제12메모리 셀(MCC) 각각에 인가되는 프로그램 펄스의 전위차가 메모리 셀의 문턱전압을 상승시키기 위한 전위차보다 낮아지므로, 제4메모리 셀(MC4)과 제8메모리 셀(MC8) 및 제12메모리 셀(MCC) 각각의 문턱전압을 상승시키는 프로그램 동작이 제한될 수 있다.
실시예에 따라, 제1허용 전압은 접지전압(VSS)레벨 또는 접지전압(VSS)레벨보다 낮은 음의 전압레벨을 가질 수 있다. 제2허용 전압은 접지전압(VSS)레벨보다 높은 레벨, 예컨대, 0.25V레벨을 가질 수 있다. 제3허용 전압은 제2허용 전압보다 높은 레벨, 예컨대, 0.5V레벨을 가질 수 있다. 금지 전압은 전원전압(VCORE)레벨, 예컨대, 1.8V레벨을 가질 수 있다.
실시예에 따라, 다수의 프로그램 루프(PL1~PLn) 중 첫 번째 프로그램 루프(PL1)에서는 프로그램 동작이후 제1프로그램 상태(PROGRAM1)를 확인하기 위한 3개의 제1검증전압(PVT1, PVP1, PVM1)을 사용하여 4개의 프로그램 상태를 검증하는 검증동작을 수행할 수 있다. 이와 같은 경우, 제2프로그램 상태(PROGRAM2) 및 제3프로그램 상태(PROGRAM3)를 목표 프로그램 상태로 갖는 메모리 셀의 상태모드도 제1프로그램 상태(PROGRAM1)에 대한 4종류의 상태모드에 따라 구분될 수 있다.
이어서, 두 번째 프로그램 루프(PL2)에서는 프로그램 동작이후 제1프로그램 상태(PROGRAM1)를 확인하기 위한 3개의 제1검증전압(PVT1, PVP1, PVM1)을 사용하는 4개의 프로그램 상태와 제2프로그램 상태(PROGRAM2)를 확인하기 위한 3개의 제2검증전압(PVT2, PVP2, PVM2)을 사용하는 4개의 프로그램 상태를 각각 검증하는 검증동작을 수행할 수 있다. 이와 같은 경우, 제1프로그램 상태(PROGRAM1)를 목표 프로그램 상태로 하는 메모리 셀은 제1프로그램 상태(PROGRAM1)에 대한 4종류의 상태모드에 따라 구분되고, 제2프로그램 상태(PROGRAM2) 및 제3프로그램 상태(PROGRAM3)를 목표 프로그램 상태로 갖는 메모리 셀은 제2프로그램 상태(PROGRAM2)에 대한 4종류의 상태모드에 따라 구분될 수 있다.
이어서, 제3프로그램 루프(PL3)에서는 프로그램 동작이후 제1프로그램 상태(PROGRAM1)를 확인하기 위한 3개의 제1검증전압(PVT1, PVP1, PVM1)을 사용하는 4개의 프로그램 상태와 제2프로그램 상태(PROGRAM2)를 확인하기 위한 3개의 제2검증전압(PVT2, PVP2, PVM2)을 사용하는 4개의 프로그램 상태 및 제3프로그램 상태(PROGRAM3)를 확인하기 위한 3개의 제3검증전압(PVT2, PVP2, PVM2)을 사용하는 4개의 프로그램 상태를 각각 검증하는 검증동작을 수행할 수 있다. 이와 같은 경우, 제1프로그램 상태(PROGRAM1)를 목표 프로그램 상태로 하는 메모리 셀은 제1프로그램 상태(PROGRAM1)에 대한 4종류의 상태모드에 따라 구분되고, 제2프로그램 상태(PROGRAM2)를 목표 프로그램 상태로 갖는 메모리 셀은 제2프로그램 상태(PROGRAM2)에 대한 4종류의 상태모드에 따라 구분되며, 제3프로그램 상태(PROGRAM3)를 목표 프로그램 상태로 갖는 메모리 셀은 제3프로그램 상태(PROGRAM3)에 대한 4종류의 상태모드에 따라 구분될 수 있다.
앞선 제1 내지 제3프로그램 루프(PL1~PL3)을 통해 제1프로그램 상태(PROGRAM1)를 목표 프로그램 상태로 하는 메모리 셀은 모두 제1프로그램 상태에 도달하였음을 확인하는 경우, 이어지는 제4프로그램 루프(PL4)에서는 프로그램 동작이후 제2프로그램 상태(PROGRAM2)를 확인하기 위한 3개의 제2검증전압(PVT2, PVP2, PVM2)을 사용하는 4개의 프로그램 상태 및 제3프로그램 상태(PROGRAM3)를 확인하기 위한 3개의 제3검증전압(PVT2, PVP2, PVM2)을 사용하는 4개의 프로그램 상태를 각각 검증하는 검증동작을 수행할 수 있다. 이와 같은 경우, 제1프로그램 상태(PROGRAM1)를 목표 프로그램 상태로 하는 메모리 셀은 모두 금지모드로 구분하고, 제2프로그램 상태(PROGRAM2)를 목표 프로그램 상태로 갖는 메모리 셀은 제2프로그램 상태(PROGRAM2)에 대한 4종류의 상태모드에 따라 구분되며, 제3프로그램 상태(PROGRAM3)를 목표 프로그램 상태로 갖는 메모리 셀은 제3프로그램 상태(PROGRAM3)에 대한 4종류의 상태모드에 따라 구분될 수 있다.
도 9는 본 발명의 제1실시예에 따른 페이지 버퍼 회로의 구성을 설명하기 위한 도면이다.
도 9을 참조하면, 페이지 버퍼(PBx)는 도 2를 참조하여 설명된 다수의 페이지 버퍼(PB1~PBm) 중 어느 하나의 페이지 버퍼를 보여주는 회로도이다. 다수의 페이지 버퍼(PB1~PBm)각각(PBx)은, M개의 래치를 포함할 수 있다. 이때, M은 2이상의 자연수일 수 있다. 도면에서는 M이 2라고 가정하여 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)이 2개의 래치(91, 92)를 포함하는 것을 알 수 있다.
도 2 및 도 4를 참조하여 설명된 주변회로(152)는, 비트라인 셋 업 동작에서 N종류의 M비트 설정코드를 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치에 입력하여 N종류의 컬럼전압을 생성할 수 있다. N이 4이고 M이 2라고 가정하면 주변회로(152)는, 비트라인 셋 업 동작동작에서 4종류의 2비트 설정코드를 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 2개의 래치(91, 92)에 입력하여 4종류의 컬럼전압(A, B, C, D)을 생성할 수 있다. 실시예에 따라, N의 M제곱근은 2이상의 값을 갖도록 설정될 수 있다.
즉, 주변회로(152)는, 먼저 수행되는 첫 번째 프로그램 루프의 검증동작에서 1개의 목표 프로그램 상태를 확인하기 위해 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 프로그램 상태를 검증한 결과에 따라 다수의 비트라인에 대응하는 다수의 M비트 설정코드의 값이 각각 결정되면, 첫 번째 프로그램 루프보다 나중에 수행되는 두 번째 프로그램 루프의 비트라인 셋 업 동작에서 첫 번째 프로그램 루프에서 결정된 다수의 M비트 설정코드의 값을 다수의 페이지 버퍼(PB1~PBm) 각각에 포함된 M개의 래치에 입력하여 다수의 컬럼전압을 생성한 뒤, 다수의 비트라인 각각으로 인가할 수 있다. 이때, 다수의 컬럼전압 각각은 N종류의 컬럼전압 중 한 종류일 수 있다.
참고로, 다수의 M비트 설정코드는, 주변회로(152) 외부, 예컨대, 제어로직(153)에서 첫 번째 프로그램 루프의 검증동작의 결과를 확인하고, 확인결과로서 그 값을 결정한 후 주변회로(152)로 입력될 수 있다. 물론, 다수의 M비트 설정코드는, 주변회로(152) 내부에서 직접 첫 번째 프로그램 루프의 검증동작의 결과를 확인하여 그 값을 결정하는 것도 얼마든지 가능하다. 또한, 다수의 M비트 설정코드의 초기값, 즉, 최초로 수행되는 프로그램 루프에서 입력될 수 있는 다수의 M비트 설정값은, 메모리 장치의 종류 또는 특성에 따라 미리 결정될 수 있다.
실시예에 따라, N이 4이고 M이 2라고 가정하면 주변회로(152)는, 첫 번째 프로그램 루프의 검증동작에서 1개의 특정 메모리 셀에 대한 4종류의 프로그램 상태를 검증한 결과에 따라 특정 메모리 셀과 연결된 1개의 특정 비트라인에 대응하는 1개의 특정 2비트 설정코드의 값이 결정되면, 첫 번째 프로그램 루프보다 나중에 수행되는 두 번째 프로그램 루프의 비트라인 셋 업 동작에서 1개의 특정 2비트 설정코드의 값을 1개의 특정 비트라인에 대응하는 1개의 특정 페이지 버퍼에 포함된 2개의 래치에 입력하여 1개의 특정 컬럼전압을 생성한 뒤, 1개의 특정 비트라인으로 인가할 수 있다. 이때, 1개의 특정 컬럼전압은 4종류의 컬럼전압 중 한 종류일 수 있다.
도 2 및 도 4를 참조하여 설명된 제어로직(153)은, 비트라인 셋 업 동작에서 N종류의 M비트 설정코드를 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치에 입력하여 N종류의 컬럼전압을 생성하도록 주변회로(152)를 제어할 수 있다. 이때, N종류의 M비트 설정코드는, 제어로직(153)에서 주변회로(152)로 전달되는 비트라인 제어 신호(BL_Con)에 포함될 수 있다. N이 4이고 M이 2라고 가정하면 제어로직(153)은, 비트라인 셋 업 동작동작에서 4종류의 2비트 설정코드를 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 2개의 래치(91, 92)에 입력하여 4종류의 컬럼전압(A, B, C, D)을 생성하도록 주변회로(152)를 제어할 수 있다.
즉, 제어로직(153)은, 먼저 수행되는 첫 번째 프로그램 루프의 검증동작에서 1개의 목표 프로그램 상태를 확인하기 위해 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 프로그램 상태를 검증한 결과에 따라 다수의 비트라인에 대응하는 다수의 M비트 설정코드의 값을 각각 결정할 수 있다. 또한, 제어로직(153)은, 첫 번째 프로그램 루프보다 나중에 수행되는 두 번째 프로그램 루프의 비트라인 셋 업 동작에서 첫 번째 프로그램 루프에서 결정된 다수의 M비트 설정코드의 값을 다수의 페이지 버퍼(PB1~PBm) 각각에 포함된 M개의 래치에 입력하여 다수의 컬럼전압을 생성한 뒤, 다수의 비트라인 각각으로 인가하도록 주변회로(152)를 제어할 수 있다. 이때, 다수의 컬럼전압 각각은 N종류의 컬럼전압 중 한 종류일 수 있다.
실시예에 따라, N이 8이고 M이 3이라고 가정하면 제어로직(153)은, 첫 번째 프로그램 루프의 검증동작에서 1개의 특정 메모리 셀에 대한 8종류의 프로그램 상태를 검증한 결과에 따라 특정 메모리 셀과 연결된 1개의 특정 비트라인에 대응하는 1개의 특정 3비트 설정코드의 값을 결정할 수 있다. 또한, 제어로직(153)은, 첫 번째 프로그램 루프보다 나중에 수행되는 두 번째 프로그램 루프의 비트라인 셋 업 동작에서 1개의 특정 3비트 설정코드의 값을 1개의 특정 비트라인에 대응하는 1개의 특정 페이지 버퍼에 포함된 3개의 래치에 입력하여 1개의 특정 컬럼전압을 생성한 뒤, 1개의 특정 비트라인으로 인가하도록 주변회로(152)를 제어할 수 있다. 이때, 1개의 특정 컬럼전압은 8종류의 컬럼전압 중 한 종류일 수 있다.
도 9을 참조하면, 다수의 페이지 버퍼(PB1~PBm)각각(PBx)은, M개의 래치(91, 92)와, 제1NMOS트랜지스터(N1)와, 제1PMOS트랜지스터(P1)와, (N/2)-1개의 제2NMOS트랜지스터(N2)와, (N/2)-1개의 제2PMOS트랜지스터(P2)와, 제3NMOS트랜지스터(N3), 및 연결제어부(94)를 포함할 수 있다. N이 4인 것을 가정하면, 다수의 페이지 버퍼(PB1~PBm)각각(PBx)은, 2개의 래치(91, 92)와, 1개의 제1NMOS트랜지스터(N1)와, 1개의 제1PMOS트랜지스터(P1)와, 1개의 제2NMOS트랜지스터(N2)와, 1개의 제2PMOS트랜지스터(P2)와, 1개의 제3NMOS트랜지스터(N3), 및 연결제어부(94)를 포함할 수 있다.
제1NMOS트랜지스터(N1)는, 게이트로 인가되는 전원전압(VCORE)에 응답하여 감지노드(SO)와 제1노드(ND1)를 연결할 수 있다.
제1PMOS트랜지스터(P1)는, 게이트로 인가되는 접지전압(VSS)에 응답하여 감지노드(SO)와 제2노드(ND2)를 연결할 수 있다.
(N/2)-1개의 제2NMOS트랜지스터(N2)는, (N/2)-1종류의 제1기준전압(REF1) 각각에 응답하여 감지노드(SO)와 (N/2)-1개의 제3노드(ND3) 각각을 연결할 수 있다. N이 4인 것을 가정하면, 1개의 제2NMOS트랜지스터(N2)는, 1종류의 제1기준전압(REF1)에 응답하여 감지노드(SO)와 1개의 제3노드(ND3)를 연결할 수 있다.
(N/2)-1개의 제2PMOS트랜지스터(P2)는, (N/2)-1종류의 제2기준전압(REF2) 각각에 응답하여 감지노드(SO)와 (N/2)-1개의 제4노드(ND4) 각각을 연결할 수 있다. N이 4인 것을 가정하면, 1개의 제2PMOS트랜지스터(P2)는, 1종류의 제2기준전압(REF2)에 응답하여 감지노드(SO)와 1개의 제4노드(ND4)를 연결할 수 있다.
제3NMOS트랜지스터(N3)는, 전압인가신호(PBSENSE)에 응답하여 감지노드(SO)와 비트라인(BL)을 연결할 수 있다.
연결제어부(94)는, M개의 래치(91, 92)로 입력되는 M비트 설정코드의 종류에 따라 제1 내지 제4노드(ND1, ND2, ND3, ND4) 중 어느 하나의 노드를 전원전압(VCORE)단 또는 접지전압(VSS)단과 연결할 수 있다. M이 2인 것을 가정하면, 연결제어부(94)는, 2개의 래치(91, 92)로 입력되는 2비트 설정코드의 종류(00, 01, 10, 11)에 따라 제1 내지 제4노드(ND1, ND2, ND3, ND4) 중 적어도 어느 하나의 노드를 전원전압(VCORE)단 또는 접지전압(VSS)단과 연결할 수 있다.
도 2와 도 4 및 도 9를 참조하면 주변회로(152)는, 비트라인 셋 업 동작에서 전원전압(VCORE)레벨보다 높은 설정된 레벨을 갖는 전압인가신호(PBSENSE)를 생성하여 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 제3NMOS트랜지스터(N3)에 입력할 수 있다. 즉, 주변회로(152)는, 비트라인 셋 업 동작에서 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)이 비트라인(BL)과 감지노드(SO)를 전기적으로 연결된 상태로 유지하도록 제어할 수 있다. 따라서, 비트라인 셋 업 동작에서 감지노드(SO)에 실리는 전압레벨은, 손실없이 그대로 비트라인(BL)으로 전달될 수 있다. 또한, 주변회로(152)는, 비트라인 셋 업 동작에서 다수의 M비트 설정코드를 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(91, 92)에 입력하여 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 제1 내지 제4노드(ND1, ND2, ND3, ND4) 중 적어도 어느 하나의 노드를 전원전압(VCORE)단 또는 접지전압(VSS)단과 연결되도록 연결제어부(94)를 제어할 수 있다.
도 2와 도 4 및 도 9를 참조하면 제어로직(153)은, 비트라인 셋 업 동작에서 전원전압(VCORE)레벨보다 높은 설정된 레벨을 갖는 전압인가신호(PBSENSE)를 생성하여 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 제3NMOS트랜지스터(N3)에 입력하도록 주변회로(152)를 제어할 수 있다. 즉, 제어로직(153)은, 비트라인 셋 업 동작에서 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)이 비트라인(BL)과 감지노드(SO)를 전기적으로 연결된 상태로 유지하도록 주변회로(152)를 제어할 수 있다. 따라서, 비트라인 셋 업 동작에서 감지노드(SO)에 실리는 전압레벨은, 손실없이 그대로 비트라인(BL)으로 전달될 수 있다. 또한, 제어로직(153)은, 비트라인 셋 업 동작에서 다수의 M비트 설정코드를 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(91, 92)에 입력하여 연결제어부(94)를 통해 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 제1 내지 제4노드(ND1, ND2, ND3, ND4) 중 적어도 어느 하나의 노드를 전원전압(VCORE)단 또는 접지전압(VSS)단과 연결되도록 주변회로(152)를 제어할 수 있다.
도 9를 참조하여 좀 더 구체적으로, 연결제어부(94)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(91, 92)에 N종류의 M비트 설정코드 중, 제1설정코드가 입력되는 것에 응답하여 접지전압(VSS)단과 제1노드(ND1)를 연결함으로써, 접지전압(VSS)레벨을 갖는 제1컬럼전압(A)이 제1NMOS트랜지스터(N1)를 통해 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 4이고 M이 2라고 가정하면, '00'값을 갖는 제1설정코드가 2개의 래치(91, 92) 각각의 입력단(QS_N, QM_N)으로 인가되어 2개의 래치(91, 92) 각각의 출력단(QS, QM)값이 '11'인 경우, 연결제어부(94)에 포함된 2개의 NMOS트랜지스터(N4, N5)가 턴 온되고 2개의 PMOS트랜지스터(P3, P4)는 턴 오프되어 제1노드(ND1)가 접지전압(VSS)단과 연결될 수 있다. 제1노드(ND1)와 감지노드(SO) 사이에 연결된 제1NMOS트랜지스터(N1)는, 게이트로 인가되는 전원전압(VCORE)에 응답하여 턴 온된 상태이므로, 감지노드(SO)에는 접지전압(VSS)레벨을 갖는 제1컬럼전압(A)이 실릴 수 있다.
연결제어부(94)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(91, 92)에 N종류의 M비트 설정코드 중, 제2설정코드가 입력되는 것에 응답하여 전원전압(VCORE)단과 제2노드(ND2)를 연결함으로써, 전원전압(VCORE)레벨을 갖는 제2컬럼전압(D)이 제1PMOS트랜지스터(P1)를 통해 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 4이고 M이 2라고 가정하면, '11'값을 갖는 제2설정코드가 2개의 래치(91, 92) 각각의 입력단(QS_N, QM_N)으로 인가되어 2개의 래치(91, 92) 각각의 출력단(QS, QM)값이 '00'인 경우, 연결제어부(94)에 포함된 2개의 NMOS트랜지스터(N4, N5)가 턴 오프되고 2개의 PMOS트랜지스터(P3, P4)는 턴 온되어 제2노드(ND2)가 전원전압(VCORE)단과 연결될 수 있다. 제2노드(ND2)와 감지노드(SO) 사이에 연결된 제1PMOS트랜지스터(P1)는, 게이트로 인가되는 접지전압(VSS)에 응답하여 턴 온된 상태이므로, 감지노드(SO)에는 전원전압(VCORE)레벨을 갖는 제2컬럼전압(D)이 실릴 수 있다.
연결제어부(94)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(91, 92)에 N종류의 M비트 설정코드 중, (N/2)-1종류의 제3설정코드 각각이 입력되는 것에 응답하여 전원전압단과 (N/2)-1개의 제3노드(ND3) 각각을 연결함으로써, 전원전압(VCORE)레벨과 접지전압(VSS)레벨 사이에서 순차적인 레벨을 갖는 (N/2)-1종류의 제3컬럼전압(B)이 제2NMOS트랜지스터에(NS2)서 NMOS클램핑 방식을 통해 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 4이고 M이 2라고 가정하면, '10'값을 갖는 제3설정코드가 2개의 래치(91, 92) 각각의 입력단(QS_N, QM_N)으로 인가되어 2개의 래치(91, 92) 각각의 출력단(QS, QM)값이 '01'인 경우, 연결제어부(94)에 포함된 1개의 PMOS트랜지스터(P3)와 1개의 NMOS트랜지스터(N5)가 턴 온되고 1개의 PMOS트랜지스터(P4)와 1개의 NMOS트랜지스터(N4)가 턴 오프되어 제3노드(ND3)가 전원전압(VCORE)단과 연결될 수 있다. 제3노드(ND3)와 감지노드(SO) 사이에 연결된 제2NMOS트랜지스터(N2)는, 게이트로 인가되는 제1기준전압(REF1)에 응답하여 전원전압(VCORE)레벨로부터 NMOS클램핑 방식을 통해 감지노드(SO)에 프리차지(precharge)되는 제3컬럼전압(B)의 레벨을 결정할 수 있다. 이때, NMOS클램핑은, 제2NMOS트랜지스터(N2)의 게이트로 인가되는 제1기준전압(REF1)의 레벨이 드레인에 연결된 전원전압(VCORE)레벨보다 문턱전압레벨만큼 큰 레벨이 아니기 때문에 발생할 수 있다. 제3컬럼전압(B)의 레벨은, 제1기준전압(REF1)의 레벨에서 제2NMOS트랜지스터(N2)의 문턱전압레벨을 뺀 만큼의 레벨이 될 수 있다. 예컨대, 전원전압(VCORE)의 레벨은 1.8V이고, 제1기준전압(REF1)의 레벨이 1.25V이며, 제2NMOS트랜지스터(N2)의 문턱전압레벨이 1V라고 가정하면, 제3컬럼전압(B)의 레벨은 0.25V가 될 수 있다.
연결제어부(94)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(91, 92)에 N종류의 M비트 설정코드 중, 제3설정코드와 겹치지 않는 (N/2)-1종류의 제4설정코드 각각이 입력되는 것에 응답하여 접지전압(VSS)단과 (N/2)-1개의 제4노드(ND4) 각각을 연결함으로써, 전원전압(VCORE)레벨과 접지전압(VSS)레벨 사이에서 순차적인 레벨을 갖되 제3컬럼전압(B)보다 높은 (N/2)-1종류의 제4컬럼전압(C)이 제2PMOS트랜지스터(P2)에서 PMOS클램핑 방식을 통해 감지노드(SO)에 실리도록 제어할 수 있다.
실시예에 따라, N이 4이고 M이 2라고 가정하면, '01'값을 갖는 제3설정코드가 2개의 래치(91, 92) 각각의 입력단(QS_N, QM_N)으로 인가되어 2개의 래치(91, 92) 각각의 출력단(QS, QM)값이 '10'인 경우, 연결제어부(94)에 포함된 1개의 PMOS트랜지스터(P4)와 1개의 NMOS트랜지스터(N4)가 턴 온되고 1개의 PMOS트랜지스터(P3)와 1개의 NMOS트랜지스터(N5)가 턴 오프되어 제4노드(ND4)가 접지전압(VSS)단과 연결될 수 있다. 제4노드(ND4)와 감지노드(SO) 사이에 연결된 제2PMOS트랜지스터(P2)는, 게이트로 인가되는 제2기준전압(REF2)에 응답하여 접지전압(VSS)레벨로부터 PMOS클램핑 방식을 통해 감지노드(SO)에서 디스차지(discharge)되는 제4컬럼전압(C)의 레벨을 결정할 수 있다. 이때, PMOS클램핑은, 제2PMOS트랜지스터(P2)의 게이트로 인가되는 제2기준전압(REF2)의 레벨이 드레인에 연결된 접지전압(VSS)레벨보다 문턱전압레벨만큼 작은 값이 아니기 때문에 발생할 수 있다. 제4컬럼전압(C)의 레벨은, 제2기준전압(REF2)의 레벨에서 제2PMOS트랜지스터(P2)의 문턱전압레벨을 더한 만큼의 레벨이 될 수 있다. 예컨대, 접지전압(VSS)의 레벨은 0V이고, 제2기준전압(REF1)의 레벨이 -0.5V이며, 제3PMOS트랜지스터(P2)의 문턱전압레벨이 1V라고 가정하면, 제4컬럼전압(C)의 레벨은 0.5V가 될 수 있다.
도 10은 도 9에 도시된 본 발명의 제1실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 프로그램 루프에 포함된 프로그램 동작은 비트라인 셋 업 동작(t1~t3) 및 프로그램 전압 인가동작(t2~t4)을 포함할 수 있다.
비트라인 셋 업 동작에서는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치에 N종류의 M비트 설정코드가 입력되어 N종류의 컬럼전압(A, B, C, D)가 생성될 수 있다. 이렇게 생성된 N종류의 컬럼전압(A, B, C, D)는, 다수의 워드라인 중 프로그램 대상으로 선택된 선택 워드라인의 메모리 셀들과 연결된 비트라인 각각에 선택적으로 인가될 수 있다.
실시예에 따라, 선택 워드라인에 포함된 다수의 메모리 셀 중 프로그램 금지 셀과 연결된 비트라인에 N종류의 컬럼전압(A, B, C, D) 중 가장 높으며 전원전압(VCORE)레벨을 갖는 제2컬럼전압(D)을 금지 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 추가검증전압(PVT)보다 낮은 제1셀과 연결된 비트라인에 N종류의 컬럼전압(A, B, C, D) 중 가장 낮으며 접지전압(VSS)레벨을 갖는 제1컬럼전압(A)을 제1허용 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 추가검증전압(PVT)보다 높고 프리검증전압(PVP)보다 낮은 제2셀과 연결된 비트라인에 N종류의 컬럼전압(A, B, C, D) 중 세 번째로 높은 제3컬럼전압(B)을 제2허용 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 프리검증전압(PVP)보다 높고 메인검증전압(PVM)보다 낮은 제3셀과 연결된 비트라인에 N종류의 컬럼전압(A, B, C, D) 중 두 번째로 높은 제4컬럼전압(C)을 제3허용 전압으로서 인가할 수 있다.
이와 같이, 비트라인 셋 업 동작을 통해 N종류의 컬럼전압(A, B, C, D) 중 어느 하나를 다수의 비트라인 각각에 인가한 후, 프로그램 전압 인가동작을 통해 프로그램 전압을 선택 워드라인에 인가할 수 있다. 따라서, 프로그램 전압 인가동작에서, 제3셀에 대해 제2셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 동시에, 제2셀에 대해 제1셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 물론, 프로그램 금지 셀에 대한 프로그램 동작은 제한될 수 있다.
도 11은 본 발명의 제2실시예에 따른 페이지 버퍼 회로의 구성을 설명하기 위한 도면이다.
도 11을 참조하면, 페이지 버퍼(PBx)는 도 2를 참조하여 설명된 다수의 페이지 버퍼(PB1~PBm) 중 어느 하나의 페이지 버퍼를 보여주는 회로도이다. 다수의 페이지 버퍼(PB1~PBm)각각(PBx)은, M개의 래치를 포함할 수 있다. 이때, M은 2이상의 자연수일 수 있다. 도면에서는 M이 3이라고 가정하여 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)이 3개의 래치(101, 102, 103)를 포함하는 것을 알 수 있다.
도 9에 개시된 본 발명의 제1실시예에 따른 페이지 버퍼 회로의 구성과 도 11에 개시된 본 발명의 제2실시예에 따른 페이지 버퍼 회로의 구성을 비교하면, 도 9에 개시된 페이지 버퍼 회로는 N이 4이고 M이 2인 것을 가정하여 설계한 페이지 버퍼 회로의 구성인 반면, 도 11에 개시된 페이지 버퍼 회로는 N이 8이고 M이 3인 것을 가정하여 설계한 페이지 버퍼 회로의 구성인 것을 알 수 있다.
따라서, 도 11에 개시된 본 발명의 제2실시예에 다른 페이지 버퍼 회로의 동작은, 도 9에서 설명한 본 발명의 제1실시예에 따른 페이지 버퍼 회로의 동작과 거의 동일하다. 하기에서는 도 9에 개시된 본 발명의 제1실시예에 따른 페이지 버퍼 회로의 구성과 도 11에 개시된 본 발명의 제2실시예에 따른 페이지 버퍼 회로의 구성상 차이점을 설명하도록 하겠다.
도 11을 참조하면, 다수의 페이지 버퍼(PB1~PBm)각각(PBx)은, M개의 래치(101, 102, 103)와, 제1NMOS트랜지스터(N1)와, 제1PMOS트랜지스터(P1)와, (N/2)-1개의 제2NMOS트랜지스터(N2_1, N2_2, N2_3)와, (N/2)-1개의 제2PMOS트랜지스터(P2_1, P2_2, P2_3)와, 제3NMOS트랜지스터(N3), 및 연결제어부(104)를 포함할 수 있다. N이 8이고 M이 3인 것을 가정하면, 다수의 페이지 버퍼(PB1~PBm)각각(PBx)은, 3개의 래치(101, 102, 103)와, 1개의 제1NMOS트랜지스터(N1)와, 1개의 제1PMOS트랜지스터(P1)와, 3개의 제2NMOS트랜지스터(N2_1, N2_2, N2_3)와, 3개의 제2PMOS트랜지스터(P2_1, P2_2, P2_3)와, 1개의 제3NMOS트랜지스터(N3), 및 연결제어부(104)를 포함할 수 있다.
제1NMOS트랜지스터(N1)는, 게이트로 인가되는 전원전압(VCORE)에 응답하여 감지노드(SO)와 제1노드(ND1)를 연결할 수 있다.
제1PMOS트랜지스터(P1)는, 게이트로 인가되는 접지전압(VSS)에 응답하여 감지노드(SO)와 제2노드(ND2)를 연결할 수 있다.
(N/2)-1개의 제2NMOS트랜지스터(N2_1, N2_2, N2_3)는, (N/2)-1종류의 제1기준전압(REF1<1:3>) 각각에 응답하여 감지노드(SO)와 (N/2)-1개의 제3노드(ND3_1, ND3_2, ND3_3) 각각을 연결할 수 있다. N이 8이고 M이 3인 것을 가정하면, 3개의 제2NMOS트랜지스터(N2_1, N2_2, N2_3)는, 3종류의 제1기준전압(REF1<1:3>)에 응답하여 감지노드(SO)와 3개의 제3노드(ND3_1, ND3_2, ND3_3)를 연결할 수 있다.
(N/2)-1개의 제2PMOS트랜지스터(P2_1, P2_2, P2_3)는, (N/2)-1종류의 제2기준전압(REF2<1:3>) 각각에 응답하여 감지노드(SO)와 (N/2)-1개의 제4노드(ND4_1, ND4_2, ND4_3) 각각을 연결할 수 있다. N이 8이고 M이 3인 것을 가정하면, 3개의 제2PMOS트랜지스터(P2_1, P2_2, P2_3)는, 3종류의 제2기준전압(REF2<1:3>)에 응답하여 감지노드(SO)와 3개의 제4노드(ND4_1, ND4_2, ND4_3)를 연결할 수 있다.
제3NMOS트랜지스터(N3)는, 전압인가신호(PBSENSE)에 응답하여 감지노드(SO)와 비트라인(BL)을 연결할 수 있다.
연결제어부(104)는, M개의 래치(101, 102, 103)로 입력되는 M비트 설정코드의 종류에 따라 제1 내지 제4노드(ND1, ND2, ND3, ND4) 중 어느 하나의 노드를 전원전압(VCORE)단 또는 접지전압(VSS)단과 연결할 수 있다. N이 8이고 M이 3인 것을 가정하면, 연결제어부(104)는, 3개의 래치(101, 102, 103)로 입력되는 3비트 설정코드의 종류(000, 001, 010, 011, 100, 101, 110, 111)에 따라 제1 내지 제4노드(ND1, ND2, ND3_1, ND3_2, ND3_3, ND4_1, ND4_2, ND4_3) 중 적어도 어느 하나의 노드를 전원전압(VCORE)단 또는 접지전압(VSS)단과 연결할 수 있다.
도 11을 참조하여 좀 더 구체적으로, 연결제어부(104)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(101, 102, 103)에 N종류의 M비트 설정코드 중, 제1설정코드가 입력되는 것에 응답하여 접지전압(VSS)단과 제1노드(ND1)를 연결함으로써, 접지전압(VSS)레벨을 갖는 제1컬럼전압(A)이 제1NMOS트랜지스터(N1)를 통해 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 8이고 M이 3라고 가정하면, '000'값을 갖는 제1설정코드가 2개의 래치(101, 102, 103) 각각의 입력단(QS_N, QM_N, QT_N)으로 인가되어 2개의 래치(101, 102, 103) 각각의 출력단(QS, QM, QT)값이 '111'인 경우, 연결제어부(104)에 포함된 4개의 NMOS트랜지스터(N4, N5, N6, N7)가 턴 온되고 4개의 PMOS트랜지스터(P3, P4, P5, P6)는 턴 오프되어 제1노드(ND1)가 접지전압(VSS)단과 연결될 수 있다. 제1노드(ND1)와 감지노드(SO) 사이에 연결된 제1NMOS트랜지스터(N1)는, 게이트로 인가되는 전원전압(VCORE)에 응답하여 턴 온된 상태이므로, 감지노드(SO)에는 접지전압(VSS)레벨을 갖는 제1컬럼전압(A)이 실릴 수 있다.
연결제어부(104)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(101, 102, 103)에 N종류의 M비트 설정코드 중, 제2설정코드가 입력되는 것에 응답하여 전원전압(VCORE)단과 제2노드(ND2)를 연결함으로써, 전원전압(VCORE)레벨을 갖는 제2컬럼전압(H)이 제1PMOS트랜지스터(P1)를 통해 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 8이고 M이 3라고 가정하면, '111'값을 갖는 제2설정코드가 2개의 래치(101, 102, 103) 각각의 입력단(QS_N, QM_N, QT_N)으로 인가되어 3개의 래치(101, 102, 103) 각각의 출력단(QS, QM, QT)값이 '000'인 경우, 연결제어부(104)에 포함된 4개의 NMOS트랜지스터(N4, N5, N6, N7)가 턴 오프되고 4개의 PMOS트랜지스터(P3, P4, P5, P6)는 턴 온되어 제2노드(ND2)가 전원전압(VCORE)단과 연결될 수 있다. 제2노드(ND2)와 감지노드(SO) 사이에 연결된 제1PMOS트랜지스터(P1)는, 게이트로 인가되는 접지전압(VSS)에 응답하여 턴 온된 상태이므로, 감지노드(SO)에는 전원전압(VCORE)레벨을 갖는 제2컬럼전압(H)이 실릴 수 있다.
연결제어부(104)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(101, 102, 103)에 N종류의 M비트 설정코드 중, (N/2)-1종류의 제3설정코드 각각이 입력되는 것에 응답하여 전원전압단과 (N/2)-1개의 제3노드(ND3_1, ND3_2, ND3_3) 각각을 연결함으로써, 전원전압(VCORE)레벨과 접지전압(VSS)레벨 사이에서 순차적인 레벨을 갖는 (N/2)-1종류의 제3컬럼전압(B, C, D)이 제2NMOS트랜지스터(N2_1, N2_2, N2_3)에서 NMOS클램핑 방식을 통해 감지노드(SO)에 실리도록 제어할 수 있다.
실시예에 따라, N이 8이고 M이 3라고 가정하면, '100'값을 갖는 제3설정코드가 3개의 래치(101, 102, 103) 각각의 입력단(QS_N, QM_N, QT_N)으로 인가되어 3개의 래치(101, 102, 103) 각각의 출력단(QS, QM, QT)값이 '011'인 경우, 연결제어부(104)에 포함된 1개의 PMOS트랜지스터(P3)와 3개의 NMOS트랜지스터(N5, N6, N7)가 턴 온되고 3개의 PMOS트랜지스터(P4, P5, P6)와 1개의 NMOS트랜지스터(N4)가 턴 오프되어 첫 번째 제3노드(ND3_1)가 전원전압(VCORE)단과 연결될 수 있다. 첫 번째 제3노드(ND3_1)와 감지노드(SO) 사이에 연결된 첫 번째 제2NMOS트랜지스터(N2_1)는, 게이트로 인가되는 첫 번째 제1기준전압(REF1<1>)에 응답하여 전원전압(VCORE)레벨로부터 NMOS클램핑 방식을 통해 감지노드(SO)에 프리차지(precharge)되는 첫 번째 제3컬럼전압(B)의 레벨을 결정할 수 있다. 이때, NMOS클램핑은, 첫 번째 제2NMOS트랜지스터(N2_1)의 게이트로 인가되는 첫 번째 제1기준전압(REF1<1>)의 레벨이 드레인에 연결된 전원전압(VCORE)레벨보다 문턱전압레벨만큼 큰 레벨이 아니기 때문에 발생할 수 있다. 첫 번째 제3컬럼전압(B)의 레벨은, 첫 번째 제1기준전압(REF1<1>)의 레벨에서 첫 번째 제2NMOS트랜지스터(N2_1)의 문턱전압레벨을 뺀 만큼의 레벨이 될 수 있다. 예컨대, 전원전압(VCORE)의 레벨은 1.8V이고, 첫 번째 제1기준전압(REF1<1>)의 레벨이 1V이며, 첫 번째 제2NMOS트랜지스터(N2_1)의 문턱전압레벨이 0.7V라고 가정하면, 첫 번째 제3컬럼전압(B)의 레벨은 0.3V가 될 수 있다.
실시예에 따라, N이 8이고 M이 3라고 가정하면, '110'값을 갖는 제3설정코드가 3개의 래치(101, 102, 103) 각각의 입력단(QS_N, QM_N, QT_N)으로 인가되어 3개의 래치(101, 102, 103) 각각의 출력단(QS, QM, QT)값이 '001'인 경우, 연결제어부(104)에 포함된 2개의 PMOS트랜지스터(P3, P4)와 2개의 NMOS트랜지스터(N6, N7)가 턴 온되고 2개의 PMOS트랜지스터(P5, P6)와 2개의 NMOS트랜지스터(N4, N5)가 턴 오프되어 첫 번째 및 두 번째 제3노드(ND3_1, ND3_2)가 전원전압(VCORE)단과 연결될 수 있다. 첫 번째 및 두 번째 제3노드(ND3_1, ND3_2)와 감지노드(SO) 사이에 연결된 첫 번째 및 두 번째 제2NMOS트랜지스터(N2_1, N2_2)는, 게이트로 인가되는 첫 번째 및 두 번째 제1기준전압(REF1<1:2>)에 응답하여 전원전압(VCORE)레벨로부터 NMOS클램핑 방식을 통해 감지노드(SO)에 프리차지(precharge)되는 두 번째 제3컬럼전압(C)의 레벨을 결정할 수 있다. 이때, NMOS클램핑은, 첫 번째 및 두 번째 제2NMOS트랜지스터(N2_1, N2_2)의 게이트로 인가되는 첫 번째 및 두 번째 제1기준전압(REF1<1:2>)의 레벨이 드레인에 연결된 전원전압(VCORE)레벨보다 문턱전압레벨만큼 큰 레벨이 아니기 때문에 발생할 수 있다. 두 번째 제3컬럼전압(C)의 레벨은, 첫 번째 제1기준전압(REF1<1>)의 레벨에서 첫 번째 제2NMOS트랜지스터(N2_1)의 문턱전압레벨을 뺀 만큼의 레벨과, 두 번째 제1기준전압(REF1<2>)의 레벨에서 두 번째 제2NMOS트랜지스터(N2_2)의 문턱전압레벨을 뺀 만큼의 레벨 중 상대적으로 더 큰 레벨이 될 수 있다. 예컨대, 전원전압(VCORE)의 레벨은 1.8V이고, 첫 번째 제1기준전압(REF1<1>)의 레벨이 1V이며, 두 번째 제1기준전압(REF1<2>)의 레벨이 1.1V이고, 첫 번째 및 두 번째 제2NMOS트랜지스터(N2_1, N2_2) 각각의 문턱전압레벨이 0.7V라고 가정하면, 두 번째 제3컬럼전압(C)의 레벨은 두 번째 제2NMOS트랜지스터(N2_2)에 결정된 0.4V가 될 수 있다.
실시예에 따라, N이 8이고 M이 3라고 가정하면, '101'값을 갖는 제3설정코드가 3개의 래치(101, 102, 103) 각각의 입력단(QS_N, QM_N, QT_N)으로 인가되어 3개의 래치(101, 102, 103) 각각의 출력단(QS, QM, QT)값이 '010'인 경우, 연결제어부(104)에 포함된 3개의 PMOS트랜지스터(P3, P5, P6)와 1개의 NMOS트랜지스터(N5)가 턴 온되고 1개의 PMOS트랜지스터(P4)와 3개의 NMOS트랜지스터(N4, N6, N7)가 턴 오프되어 첫 번째 및 세 번째 제3노드(ND3_1, ND3_3)가 전원전압(VCORE)단과 연결될 수 있다. 첫 번째 및 세 번째 제3노드(ND3_1, ND3_3)와 감지노드(SO) 사이에 연결된 첫 번째 및 세 번째 제2NMOS트랜지스터(N2_1, N2_3)는, 게이트로 인가되는 첫 번째 및 세 번째 제1기준전압(REF1<1, 3>)에 응답하여 전원전압(VCORE)레벨로부터 NMOS클램핑 방식을 통해 감지노드(SO)에 프리차지(precharge)되는 세 번째 제3컬럼전압(D)의 레벨을 결정할 수 있다. 이때, NMOS클램핑은, 첫 번째 및 세 번째 제2NMOS트랜지스터(N2_1, N2_3)의 게이트로 인가되는 첫 번째 및 세 번째 제1기준전압(REF1<1, 3>)의 레벨이 드레인에 연결된 전원전압(VCORE)레벨보다 문턱전압레벨만큼 큰 레벨이 아니기 때문에 발생할 수 있다. 세 번째 제3컬럼전압(D)의 레벨은, 첫 번째 제1기준전압(REF1<1>)의 레벨에서 첫 번째 제2NMOS트랜지스터(N2_1)의 문턱전압레벨을 뺀 만큼의 레벨과, 세 번째 제1기준전압(REF1<3>)의 레벨에서 세 번째 제2NMOS트랜지스터(N2_3)의 문턱전압레벨을 뺀 만큼의 레벨 중 상대적으로 더 큰 레벨이 될 수 있다. 예컨대, 전원전압(VCORE)의 레벨은 1.8V이고, 첫 번째 제1기준전압(REF1<1>)의 레벨이 1V이며, 세 번째 제1기준전압(REF1<3>)의 레벨이 1.2V이고, 첫 번째 및 세 번째 제2NMOS트랜지스터(N2_1, N2_3) 각각의 문턱전압레벨이 0.7V라고 가정하면, 세 번째 제3컬럼전압(D)의 레벨은 세 번째 제2NMOS트랜지스터(N2_3)에 결정된 0.5V가 될 수 있다.
연결제어부(104)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(101, 102, 103)에 N종류의 M비트 설정코드 중, 제3설정코드와 겹치지 않는 (N/2)-1종류의 제4설정코드 각각이 입력되는 것에 응답하여 접지전압(VSS)단과 (N/2)-1개의 제4노드(ND4_1, ND4_2, ND4_3) 각각을 연결함으로써, 전원전압(VCORE)레벨과 접지전압(VSS)레벨 사이에서 순차적인 레벨을 갖되 제3컬럼전압(B)보다 높은 (N/2)-1종류의 제4컬럼전압(C)이 제2PMOS트랜지스터(P2_1, P2_2, P2_3)에서 PMOS클램핑 방식을 통해 감지노드(SO)에 실리도록 제어할 수 있다.
실시예에 따라, N이 8이고 M이 3라고 가정하면, '011'값을 갖는 제3설정코드가 3개의 래치(101, 102, 103) 각각의 입력단(QS_N, QM_N, QT_N)으로 인가되어 3개의 래치(101, 102, 103) 각각의 출력단(QS, QM, QT)값이 '100'인 경우, 연결제어부(104)에 포함된 3개의 PMOS트랜지스터(P4, P5, P6)와 1개의 NMOS트랜지스터(N4)가 턴 온되고 1개의 PMOS트랜지스터(P3)와 3개의 NMOS트랜지스터(N5, N6, N7)가 턴 오프되어 첫 번째 제4노드(ND4_1)가 접지전압(VSS)단과 연결될 수 있다. 첫 번째 제4노드(ND4_1)와 감지노드(SO) 사이에 연결된 첫 번째 제2PMOS트랜지스터(P2_1)는, 게이트로 인가되는 첫 번째 제2기준전압(REF2<1>)에 응답하여 접지전압(VSS)레벨로부터 PMOS클램핑 방식을 통해 감지노드(SO)에서 디스차지(discharge)되는 첫 번째 제4컬럼전압(E)의 레벨을 결정할 수 있다. 이때, PMOS클램핑은, 첫 번째 제2PMOS트랜지스터(P2_1)의 게이트로 인가되는 첫 번째 제2기준전압(REF2<1>)의 레벨이 드레인에 연결된 접지전압(VSS)레벨보다 문턱전압레벨만큼 작은 값이 아니기 때문에 발생할 수 있다. 첫 번째 제4컬럼전압(E)의 레벨은, 첫 번째 제2기준전압(REF2<1>)의 레벨에서 첫 번째 제2PMOS트랜지스터(P2_1)의 문턱전압레벨을 더한 만큼의 레벨이 될 수 있다. 예컨대, 접지전압(VSS)의 레벨은 0V이고, 첫 번째 제2기준전압(REF1<1>)의 레벨이 0.1V이며, 첫 번째 제3PMOS트랜지스터(P2_1)의 문턱전압레벨이 0.7V라고 가정하면, 첫 번째 제4컬럼전압(E)의 레벨은 0.8V가 될 수 있다.
실시예에 따라, N이 8이고 M이 3라고 가정하면, '001'값을 갖는 제3설정코드가 3개의 래치(101, 102, 103) 각각의 입력단(QS_N, QM_N, QT_N)으로 인가되어 3개의 래치(101, 102, 103) 각각의 출력단(QS, QM, QT)값이 '110'인 경우, 연결제어부(104)에 포함된 2개의 PMOS트랜지스터(P5, P6)와 2개의 NMOS트랜지스터(N4, N5)가 턴 온되고 2개의 PMOS트랜지스터(P3, P4)와 2개의 NMOS트랜지스터(N6, N7)가 턴 오프되어 첫 번째 및 두 번째 제4노드(ND4_1, ND4_2)가 접지전압(VSS)단과 연결될 수 있다. 첫 번째 및 두 번째 제4노드(ND4_1, ND4_2)와 감지노드(SO) 사이에 연결된 첫 번째 및 두 번째 제2PMOS트랜지스터(P2_1, P2_2)는, 게이트로 인가되는 첫 번째 및 두 번째 제2기준전압(REF2<1:2>)에 응답하여 접지전압(VSS)레벨로부터 PMOS클램핑 방식을 통해 감지노드(SO)에서 디스차지(discharge)되는 두 번째 제4컬럼전압(F)의 레벨을 결정할 수 있다. 이때, PMOS클램핑은, 첫 번째 및 두 번째 제2PMOS트랜지스터(P2_1, P2_2)의 게이트로 인가되는 첫 번째 및 두 번째 제2기준전압(REF2<1:2>)의 레벨이 드레인에 연결된 접지전압(VSS)레벨보다 문턱전압레벨만큼 작은 값이 아니기 때문에 발생할 수 있다. 두 번째 제4컬럼전압(F)의 레벨은, 첫 번째 제2기준전압(REF2<1>)의 레벨에서 첫 번째 제2PMOS트랜지스터(P2_1)의 문턱전압레벨을 더한 만큼의 레벨과, 두 번째 제2기준전압(REF2<2>)의 레벨에서 두 번째 제2PMOS트랜지스터(P2_2)의 문턱전압레벨을 더한 만큼의 레벨 중 상대적으로 더 큰 레벨이 될 수 있다. 예컨대, 접지전압(VSS)의 레벨은 0V이고, 첫 번째 제2기준전압(REF1<1>)의 레벨이 0.1V이며, 두 번째 제2기준전압(REF1<2>)의 레벨이 0.2V이고, 첫 번째 및 두 번째 제3PMOS트랜지스터(P2_1, P2_2) 각각의 문턱전압레벨이 0.7V라고 가정하면, 두 번째 제4컬럼전압(F)의 레벨은 두 번째 제2PMOS트랜지스터(P2_2)에 결정된 0.9V가 될 수 있다.
실시예에 따라, N이 8이고 M이 3라고 가정하면, '010'값을 갖는 제3설정코드가 3개의 래치(101, 102, 103) 각각의 입력단(QS_N, QM_N, QT_N)으로 인가되어 3개의 래치(101, 102, 103) 각각의 출력단(QS, QM, QT)값이 '101'인 경우, 연결제어부(104)에 포함된 1개의 PMOS트랜지스터(P4)와 3개의 NMOS트랜지스터(N4, N6, N7)가 턴 온되고 3개의 PMOS트랜지스터(P3, P5, P6)와 1개의 NMOS트랜지스터(N5)가 턴 오프되어 첫 번째 및 세 번째 제4노드(ND4_1, ND4_3)가 접지전압(VSS)단과 연결될 수 있다. 첫 번째 및 세 번째 제4노드(ND4_1, ND4_3)와 감지노드(SO) 사이에 연결된 첫 번째 및 세 번째 제2PMOS트랜지스터(P2_1, P2_3)는, 게이트로 인가되는 첫 번째 및 세 번째 제2기준전압(REF2<1, 3>)에 응답하여 접지전압(VSS)레벨로부터 PMOS클램핑 방식을 통해 감지노드(SO)에서 디스차지(discharge)되는 세 번째 제4컬럼전압(G)의 레벨을 결정할 수 있다. 이때, PMOS클램핑은, 첫 번째 및 세 번째 제2PMOS트랜지스터(P2_1, P2_3)의 게이트로 인가되는 첫 번째 및 세 번째 제2기준전압(REF2<1, 3>)의 레벨이 드레인에 연결된 접지전압(VSS)레벨보다 문턱전압레벨만큼 작은 값이 아니기 때문에 발생할 수 있다. 세 번째 제4컬럼전압(G)의 레벨은, 첫 번째 제2기준전압(REF2<1>)의 레벨에서 첫 번째 제2PMOS트랜지스터(P2_1)의 문턱전압레벨을 더한 만큼의 레벨과, 세 번째 제2기준전압(REF2<3>)의 레벨에서 세 번째 제2PMOS트랜지스터(P2_3)의 문턱전압레벨을 더한 만큼의 레벨 중 상대적으로 더 큰 레벨이 될 수 있다. 예컨대, 접지전압(VSS)의 레벨은 0V이고, 첫 번째 제2기준전압(REF1<1>)의 레벨이 0.1V이며, 세 번째 제2기준전압(REF1<3>)의 레벨이 0.3V이고, 첫 번째 및 세 번째 제3PMOS트랜지스터(P2_1, P2_3) 각각의 문턱전압레벨이 0.7V라고 가정하면, 세 번째 제4컬럼전압(G)의 레벨은 세 번째 제2PMOS트랜지스터(P2_3)에 결정된 1V가 될 수 있다.
도 12는 도 11에 도시된 본 발명의 제2실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 프로그램 루프에 포함된 프로그램 동작은 비트라인 셋 업 동작(t1~t3) 및 프로그램 전압 인가동작(t2~t4)을 포함할 수 있다.
비트라인 셋 업 동작에서는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치에 N종류의 M비트 설정코드가 입력되어 N종류의 컬럼전압(A, B, C, D, E, F, G, H)가 생성될 수 있다. 이렇게 생성된 N종류의 컬럼전압(A, B, C, D, E, F, G, H)은, 다수의 워드라인 중 프로그램 대상으로 선택된 선택 워드라인의 메모리 셀들과 연결된 비트라인 각각에 선택적으로 인가될 수 있다.
실시예에 따라, 선택 워드라인에 포함된 다수의 메모리 셀 중 프로그램 금지 셀과 연결된 비트라인에 N종류의 컬럼전압(A, B, C, D, E, F, G, H) 중 가장 높으며 전원전압(VCORE)레벨을 갖는 제2컬럼전압(H)을 금지 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 가장 낮은 제1셀과 연결된 비트라인에 N종류의 컬럼전압(A, B, C, D, E, F, G, H) 중 가장 낮은 제1컬럼전압(A)을 제1허용 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 제1셀보다 높고 제3셀의 문턱전압보다 낮은 제2셀과 연결된 비트라인에 N종류의 컬럼전압(A, B, C, D, E, F, G, H) 중 두 번째로 낮은 첫 번째 제3컬럼전압(B)을 제2허용 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 제2셀보다 높고 제4셀의 문턱전압보다 낮은 제3셀과 연결된 비트라인에 N종류의 컬럼전압(A, B, C, D, E, F, G, H) 중 세 번째로 낮은 두 번째 제3컬럼전압(C)을 제3허용 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 제3셀보다 높고 제5셀의 문턱전압보다 낮은 제4셀과 연결된 비트라인에 N종류의 컬럼전압(A, B, C, D, E, F, G, H) 중 네 번째로 낮은 세 번째 제3컬럼전압(D)을 제4허용 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 제4셀보다 높고 제6셀의 문턱전압보다 낮은 제5셀과 연결된 비트라인에 N종류의 컬럼전압(A, B, C, D, E, F, G, H) 중 다섯 번째로 낮은 첫 번째 제4컬럼전압(E)을 제5허용 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 제5셀보다 높고 제7셀의 문턱전압보다 낮은 제6셀과 연결된 비트라인에 N종류의 컬럼전압(A, B, C, D, E, F, G, H) 중 여섯 번째로 낮은 두 번째 제4컬럼전압(F)을 제6허용 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 제6셀보다 높고 프로그램 금지 셀의 문턱전압보다 낮은 제7셀과 연결된 비트라인에 N종류의 컬럼전압(A, B, C, D, E, F, G, H) 중 일곱 번째로 낮은 세 번째 제4컬럼전압(G)을 제7허용 전압으로서 인가할 수 있다.
이와 같이, 비트라인 셋 업 동작을 통해 N종류의 컬럼전압(A, B, C, D, E, F, G, H) 중 어느 하나를 다수의 비트라인 각각에 인가한 후, 프로그램 전압 인가동작을 통해 프로그램 전압을 선택 워드라인에 인가할 수 있다. 따라서, 프로그램 전압 인가동작에서, 제7셀에 대해 제6셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 동시에, 제6셀에 대해 제5셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 동시에, 제5셀에 대해 제4셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 동시에, 제4셀에 대해 제3셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 동시에, 제3셀에 대해 제2셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 동시에, 제2셀에 대해 제1셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 물론, 프로그램 금지 셀에 대한 프로그램 동작은 제한될 수 있다.
도 13은 본 발명의 제3실시예에 따른 페이지 버퍼 회로의 구성을 설명하기 위한 도면이다.
도 13을 참조하면, 페이지 버퍼(PBx)는 도 2를 참조하여 설명된 다수의 페이지 버퍼(PB1~PBm) 중 어느 하나의 페이지 버퍼를 보여주는 회로도이다. 다수의 페이지 버퍼(PB1~PBm)각각(PBx)은, M개의 래치를 포함할 수 있다. 이때, M은 2이상의 자연수일 수 있다. 도면에서는 M이 2라고 가정하여 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)이 2개의 래치(121, 122)를 포함하는 것을 알 수 있다.
도 9에 개시된 본 발명의 제1실시예에 따른 페이지 버퍼 회로의 구성과 도 13에 개시된 본 발명의 제3실시예에 따른 페이지 버퍼 회로의 구성을 비교하면, 도 9에 개시된 페이지 버퍼 회로는 하나의 전원전압(VCORE)과 하나의 접지전압(VSS)을 인가받아 동작하는 구성인 반면, 도 13에 개시된 페이지 버퍼회로는 두 개의 전원전압(VCORE, VCORE2)과 하나의 접지전압(VSS)을 인가받아 동작하는 구성인 것을 알 수 있다.
따라서, 하기에서는 도 9에 개시된 본 발명의 제1실시예에 따른 페이지 버퍼 회로의 구성과 도 13에 개시된 본 발명의 제3실시예에 따른 페이지 버퍼 회로의 구성상 차이점을 설명하도록 하겠다.
도 13을 참조하면, 다수의 페이지 버퍼(PB1~PBm)각각(PBx)은, M개의 래치(121, 122)와, NMOS트랜지스터(N1), 및 연결제어부(123)를 포함할 수 있다. 이때, M은 2이상의 자연수일 수 있다.
NMOS트랜지스터(N1)는, 설정된 레벨과 M-K+1종류의 선택레벨 중 어느 하나의 레벨을 갖는 전압인가신호(PBSENSE)에 응답하여 비트라인(BL)과 감지노드(SO)를 연결할 수 있다.
연결제어부(123)는, N종류의 M비트 설정코드 각각이 M개의 래치(121, 122)에 입력되는 것에 응답하여 접지전압(VSS)단과 설정된 레벨보다 작되 순차적인 레벨을 갖는 K종류의 전원전압(VCORE, VCORE2)단 중 어느 하나의 전압단을 감지노드(SO)와 연결할 수 있다. 이때, K는 M 이상의 자연수일 수 있다.
실시예에 따라, K와 M이 각각 2이고 N이 4인 것을 가정하면, 선택레벨과 설정된 레벨 중 어느 하나의 레벨을 갖는 전압인가신호(PBSENSE)에 응답하여 비트라인(BL)과 감지노드(SO)를 연결할 수 있다.
실시예에 따라, K와 M이 각각 2 이고 N이 4인 것을 가정하면, 연결제어부(123)는, 4종류의 2비트 설정코드 각각이 2개의 래치(121, 122)에 입력되는 것에 응답하여 접지전압(VSS)단과 설정된 레벨보다 작되 순차적인 레벨을 갖는 2종류의 전원전압(VCORE, VCORE2)단 중 어느 하나의 전압단을 감지노드(SO)와 연결할 수 있다.
도 2와 도 4 및 도 13을 참조하면 주변회로(152)는, 비트라인 셋 업 동작에서 설정된 레벨과 M-K+1종류의 선택레벨 중 어느 하나의 레벨을 갖는 전압인가신호(PBSENSE)를 생성하여 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 NMOS트랜지스터(N1)에 입력할 수 있다.
다수의 페이지 버퍼(PB1~PBm) 중 주변회로(152)에서 생성된 K종류의 전원전압레벨보다 높은 설정된 레벨을 갖는 전압인가신호(PBSENSE)를 내부의 NMOS트랜지스터(N1)로 인가받는 페이지 버퍼의 경우, 비트라인 셋 업 동작구간동안 비트라인(BL)과 감지노드(SO)를 전기적으로 연결된 상태로 유지하도록 제어할 수 있다. 이와 같은 경우, 비트라인 셋 업 동작에서 감지노드(SO)에 실리는 전압레벨은, 손실없이 그대로 비트라인(BL)으로 전달될 수 있다.
다수의 페이지 버퍼(PB1~PBm) 중 주변회로(152)에서 생성된 K종류의 전원전압레벨 중 적어도 하나의 전원전압레벨보다 낮은 M-K+1종류의 선택레벨을 갖는 전압인가신호(PBSENSE)를 내부의 NMOS트랜지스터(N1)로 인가받는 페이지 버퍼의 경우, 비트라인 셋 업 동작구간동안 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)이 비트라인(BL)과 감지노드(SO)를 전기적으로 연결할 수 있지만, 감지노드(SO)에 실리는 전압레벨이 NMOS트랜지스터(N1)에 의해 NMOS클램핑되어 비트라인(BL)으로 전달될 수 있다.
또한, 주변회로(152)는, 비트라인 셋 업 동작에서 다수의 M비트 설정코드를 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(121, 122)에 입력하여 감지노드(SO)가 접지전압(VSS)단과 K종류의 전원전압단(VCORE, VCORE2) 중 어느 하나의 전압단과 연결되도록 연결제어부(123)를 제어할 수 있다.
도 2와 도 4 및 도 13을 참조하면 제어로직(153)는, 비트라인 셋 업 동작에서 설정된 레벨과 M-K+1종류의 선택레벨 중 어느 하나의 레벨을 갖는 전압인가신호(PBSENSE)를 생성하여 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 NMOS트랜지스터(N1)에 입력하도록 주변회로(152)를 제어할 수 있다.
제어로직(153)의 제어에 따라 다수의 페이지 버퍼(PB1~PBm) 중 주변회로(152)에서 생성된 K종류의 전원전압레벨보다 높은 설정된 레벨을 갖는 전압인가신호(PBSENSE)를 내부의 NMOS트랜지스터(N1)로 인가받는 페이지 버퍼의 경우, 비트라인 셋 업 동작구간동안 비트라인(BL)과 감지노드(SO)를 전기적으로 연결된 상태로 유지하도록 제어할 수 있다. 이와 같은 경우, 비트라인 셋 업 동작에서 감지노드(SO)에 실리는 전압레벨은, 손실없이 그대로 비트라인(BL)으로 전달될 수 있다.
제어로직(153)의 제어에 따라 다수의 페이지 버퍼(PB1~PBm) 중 주변회로(152)에서 생성된 K종류의 전원전압레벨 중 적어도 하나의 전원전압레벨보다 낮은 M-K+1종류의 선택레벨을 갖는 전압인가신호(PBSENSE)를 내부의 NMOS트랜지스터(N1)로 인가받는 페이지 버퍼의 경우, 비트라인 셋 업 동작구간동안 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)이 비트라인(BL)과 감지노드(SO)를 전기적으로 연결할 수 있지만, 감지노드(SO)에 실리는 전압레벨이 NMOS트랜지스터(N1)에 의해 NMOS클램핑되어 비트라인(BL)으로 전달될 수 있다.
또한, 제어로직(153)은, 비트라인 셋 업 동작에서 다수의 M비트 설정코드를 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(121, 122)에 입력하여 감지노드(SO)가 접지전압(VSS)단과 K종류의 전원전압단(VCORE, VCORE2) 중 어느 하나의 전압단과 연결되도록 연결제어부(123)를 제어할 수 있다.
도 13을 참조하여 좀 더 구체적으로, 연결제어부(123)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(121, 122)에 N종류의 M비트 설정코드 중, 제1설정코드가 입력되는 것에 응답하여 접지전압(VSS)레벨이 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 4이고 M이 2라고 가정하면, '00'값을 갖는 제1설정코드가 2개의 래치(121, 122) 각각의 입력단(QS_N, QM_N)으로 인가되어 2개의 래치(121, 122) 각각의 출력단(QS, QM)값이 '11'인 경우, 연결제어부(94)에 포함된 3개의 NMOS트랜지스터(N2, N3, N5)가 턴온되고 1개의 NMOS트랜지스터(N7)와 1개의 PMOS트랜지스터(P1)이 턴 오프되어 접지전압(VSS)레벨이 감지노드(SO)에 실릴 수 있다. 참고로, 연결제어부(123) 내부에 포함된 2개의 NMOS트랜지스터(N4, N6)는, 동작신호(S1, S2)에 응답하여 턴 온/턴 오프 제어될 수 있다. 이때, 동작신호(S1, S2)는 비트라인 셋 업 동작에서 활성화되는 신호라고 가정할 수 있으므로, 연결제어부(123)의 동작 중에 2개의 NMOS트랜지스터(N4, N6)는 항상 턴 온된 상태라고 가정할 수 있다.
연결제어부(123)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(121, 122)에 N종류의 M비트 설정코드 중, 제2설정코드가 입력되는 것에 응답하여 제1전원전압(VCORE)레벨이 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 4 이고 M이 2라고 가정하면, '11'값을 갖는 제2설정코드가 2개의 래치(121, 122) 각각의 입력단(QS_N, QM_N)으로 인가되어 2개의 래치(121, 122) 각각의 출력단(QS, QM)값이 '00'인 경우, 연결제어부(94)에 포함된 3개의 NMOS트랜지스터(N2, N3, N5)가 턴 오프되고 1개의 NMOS트랜지스터(N7)와 1개의 PMOS트랜지스터(P1)이 턴 온되어 제1전원전압(VCORE)레벨과 제2전원전압(VCORE2)레벨이 각각 감지노드(SO)에 실릴 수 있다. 이때, 제1전원전압(VCORE)레벨이 제2전원전압(VCORE2)레벨보다 높다고 가정할 수 있으므로, 감지노드(SO)에는 제1전원전압(VCORE)레벨이 실린 상태가 될 수 있다. 예컨대, 제1전원전압(VCORE)레벨은 1.8V이고, 제2전원전압(VCORE2)레벨은 0.3V일 수 있다. 따라서, 감지노드(SO)에는 1.8V의 제1전원전압(VCORE)레벨이 실릴 수 있다.
연결제어부(123)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(121, 122)에 N종류의 M비트 설정코드 중, 제3설정코드가 입력되는 것에 응답하여 제1전원전압(VCORE)레벨이 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 4 이고 M이 2라고 가정하면, '10'값을 갖는 제3설정코드가 2개의 래치(121, 122) 각각의 입력단(QS_N, QM_N)으로 인가되어 2개의 래치(121, 122) 각각의 출력단(QS, QM)값이 '01'인 경우, 연결제어부(94)에 포함된 2개의 NMOS트랜지스터(N3, N5)와 1개의 PMOS트랜지스터(P1)가 턴 온되고 2개의 NMOS트랜지스터(N2, N7)가 턴 오프되어 제1전원전압(VCORE)레벨이 감지노드(SO)에 실릴 수 있다.
연결제어부(123)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(121, 122)에 N종류의 M비트 설정코드 중, 제4설정코드가 입력되는 것에 응답하여 제2전원전압(VCORE2)레벨이 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 4 이고 M이 2라고 가정하면, '01'값을 갖는 제4설정코드가 2개의 래치(121, 122) 각각의 입력단(QS_N, QM_N)으로 인가되어 2개의 래치(121, 122) 각각의 출력단(QS, QM)값이 '10'인 경우, 연결제어부(94)에 포함된 3개의 NMOS트랜지스터(N2, N3, N5)와 1개의 PMOS트랜지스터(P1)가 턴 오프되고 1개의 NMOS트랜지스터(N7)가 턴 온되어 제2전원전압(VCORE2)레벨이 감지노드(SO)에 실릴 수 있다.
도 13을 참조하여 좀 더 구체적으로, 비트라인 셋 업 동작구간에서 제1전원전압(VCORE)레벨보다 높은 설정된 레벨을 갖는 전압인가신호(PBSENSE)가 NMOS트랜지스터(N1)에 인가되는 경우, 연결제어부(123)에서 결정된 감지노드(SO)의 전위레벨은 그대로 비트라인(BL)에 전달될 수 있다.
하지만, 비트라인 셋 업 동작구간에서 감지노드(SO)에 실린 전압레벨보다 낮은 선택레벨을 갖는 전압인가신호(PBSENSE)가 NMOS트랜지스터(N1)에 인가되는 경우, NMOS클램핑 방식을 통해 비트라인(BL)의 전위레벨이 결정될 수 있다. 실시예에 따라, 비트라인 셋 업 동작구간에서 감지노드(SO)에 제1전원전압(VCORE)레벨이 실리고, 제1전원전압(VCORE)레벨보다 낮은 전압인가신호(PBSENSE)가 NMOS트랜지스터(N1)에 인가되는 경우, 비트라인(BL)의 레벨은 선택레벨에서 NMOS트랜지스터(N1)의 문턱전압레벨을 뺀 만큼의 레벨이 될 수 있다. 예컨대, 제1전원전압(VCORE)레벨이 1.8V이고, 선택레벨이 1.2V이며, NMOS트랜지스터(N1)의 문턱전압레벨이 0.7V인 경우, 비트라인(BL)의 레벨은 0.5V가 될 수 있다.
도 14는 도 13에 도시된 본 발명의 제3실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 14를 참조하면, 프로그램 루프에 포함된 프로그램 동작은 비트라인 셋 업 동작(t1~t4) 및 프로그램 전압 인가동작(t3~t5)을 포함할 수 있다.
비트라인 셋 업 동작에서는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치에 N종류의 M비트 설정코드가 입력되어 N종류의 컬럼전압(VSS, VCORE2, PBSENSE-Vth, VCORE)가 생성될 수 있다. 이렇게 생성된 N종류의 컬럼전압(VSS, VCORE2, PBSENSE-Vth, VCORE)는, 다수의 워드라인 중 프로그램 대상으로 선택된 선택 워드라인의 메모리 셀들과 연결된 비트라인 각각에 선택적으로 인가될 수 있다.
다수의 페이지 버퍼(PB1~PBm) 중 감지노드(SO)에 실린 제1전원전압(VCORE)레벨을 비트라인(BL)으로 전달해야 하는 페이지 버퍼의 경우, 비트라인 셋 업 동작(t1~t4)에서 계속 제1전원전압(VCORE)레벨보다 높은 설정된 레벨(VPB_H)을 갖는 전압인가신호(PBSENSE)를 입력받을 수 있다. 반면, 다수의 페이지 버퍼(PB1~PBm) 중 감지노드(SO)에 실린 제2전원전압(VCORE2)레벨 또는 접지전압(VSS)레벨 또는 클램핑 전압(PBSENS-Vth)레벨을 비트라인(BL)으로 전달해야 하는 페이지 버퍼의 경우, 비트라인 셋 업 동작(t1~t4) 중 일부 구간(t3~t4)에서 제1전원전압(VCORE)레벨보다 낮은 선택레벨(VPB_L)을 갖는 전압인가신호(PBSENSE)를 입력받을 수 있다.
실시예에 따라, 선택 워드라인에 포함된 다수의 메모리 셀 중 프로그램 금지 셀과 연결된 비트라인에 N종류의 컬럼전압(VSS, VCORE2, PBSENSE-Vth, VCORE) 중 가장 높은 제1전원전압(VCORE)레벨을 금지 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 추가검증전압(PVT)보다 낮은 제1셀과 연결된 비트라인에 N종류의 컬럼전압(VSS, VCORE2, PBSENSE-Vth, VCORE) 중 가장 낮은 접지전압(VSS)레벨을 제1허용 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 추가검증전압(PVT)보다 높고 프리검증전압(PVP)보다 낮은 제2셀과 연결된 비트라인에 N종류의 컬럼전압(VSS, VCORE2, PBSENSE-Vth, VCORE) 중 세 번째로 높은 전압(PBSENSE-Vth)을 제2허용 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 프리검증전압(PVP)보다 높고 메인검증전압(PVM)보다 낮은 제3셀과 연결된 비트라인에 N종류의 컬럼전압(VSS, VCORE2, PBSENSE-Vth, VCORE) 중 두 번째로 높은 제2전원전압(VCORE2)을 제3허용 전압으로서 인가할 수 있다.
이와 같이, 비트라인 셋 업 동작을 통해 N종류의 컬럼전압(VSS, VCORE2, PBSENSE-Vth, VCORE) 중 어느 하나를 다수의 비트라인 각각에 인가한 후, 프로그램 전압 인가동작을 통해 프로그램 전압을 선택 워드라인에 인가할 수 있다. 따라서, 프로그램 전압 인가동작에서, 제3셀에 대해 제2셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 동시에, 제2셀에 대해 제1셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 물론, 프로그램 금지 셀에 대한 프로그램 동작은 제한될 수 있다.
도 15는 본 발명의 제4실시예에 따른 페이지 버퍼 회로의 구성을 설명하기 위한 도면이다.
도 15를 참조하면, 페이지 버퍼(PBx)는 도 2를 참조하여 설명된 다수의 페이지 버퍼(PB1~PBm) 중 어느 하나의 페이지 버퍼를 보여주는 회로도이다. 다수의 페이지 버퍼(PB1~PBm)각각(PBx)은, M개의 래치를 포함할 수 있다. 이때, M은 2이상의 자연수일 수 있다. 도면에서는 M이 2라고 가정하여 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)이 2개의 래치(121, 122)를 포함하는 것을 알 수 있다.
도 13에 개시된 본 발명의 제3실시예에 따른 페이지 버퍼 회로의 구성과 도 15에 개시된 본 발명의 제4실시예에 따른 페이지 버퍼 회로의 구성을 비교하면, 도 13에 개시된 페이지 버퍼회로는 두 개의 전원전압(VCORE, VCORE2)과 하나의 접지전압(VSS)을 인가받아 동작하는 구성인 반면, 도 15에 개시된 페이지 버퍼회로는 세 개의 전원전압(VCORE, VCORE1, VCORE2)을 인가받아 동작하는 구성인 것을 알 수 있다.
따라서, 하기에서는 도 13에 개시된 본 발명의 제3실시예에 따른 페이지 버퍼 회로의 구성과 도 15에 개시된 본 발명의 제4실시예에 따른 페이지 버퍼 회로의 구성상 차이점을 설명하도록 하겠다.
도 15를 참조하면, 다수의 페이지 버퍼(PB1~PBm)각각(PBx)은, M개의 래치(141, 142)와, NMOS트랜지스터(N1), 및 연결제어부(143)를 포함할 수 있다. 이때, M은 2이상의 자연수일 수 있다.
NMOS트랜지스터(N1)는, 설정된 레벨과 M-K+1종류의 선택레벨 중 어느 하나의 레벨을 갖는 전압인가신호(PBSENSE)에 응답하여 비트라인(BL)과 감지노드(SO)를 연결할 수 있다.
연결제어부(143)는, N종류의 M비트 설정코드 각각이 M개의 래치(141, 142)에 입력되는 것에 응답하여 접지전압(VSS)단과 설정된 레벨보다 작되 순차적인 레벨을 갖는 K종류의 전원전압(VCORE, VCORE1, VCORE2)단 중 어느 하나의 전압단을 감지노드(SO)와 연결할 수 있다. 이때, K는 M 이상의 자연수일 수 있다.
실시예에 따라, K가 3이고 M이 2인 것을 가정하면, 선택레벨을 갖는 전압인가신호(PBSENSE)는 존재하지 않을 수 있으므로, 설정된 레벨을 갖는 전압인가신호(PBSENSE)에 응답하여 비트라인(BL)과 감지노드(SO)를 연결할 수 있다.
실시예에 따라, K가 3이고 M이 2인 것을 가정하면, 연결제어부(143)는, 4종류의 2비트 설정코드 각각이 2개의 래치(141, 142)에 입력되는 것에 응답하여 접지전압(VSS)단과 설정된 레벨보다 작되 순차적인 레벨을 갖는 3종류의 전원전압(VCORE, VCORE1, VCORE2)단 중 어느 하나의 전압단을 감지노드(SO)와 연결할 수 있다.
도 15를 참조하여 좀 더 구체적으로, 연결제어부(143)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(141, 142)에 N종류의 M비트 설정코드 중, 제1설정코드가 입력되는 것에 응답하여 접지전압(VSS)레벨이 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 4이고 M이 2라고 가정하면, '00'값을 갖는 제1설정코드가 2개의 래치(141, 142) 각각의 입력단(QS_N, QM_N)으로 인가되어 2개의 래치(141, 142) 각각의 출력단(QS, QM)값이 '11'인 경우, 연결제어부(94)에 포함된 3개의 NMOS트랜지스터(N2, N3, N7)가 턴온되고 2개의 NMOS트랜지스터(N5, N9)와 2개의 PMOS트랜지스터(P1, P2)가 턴 오프되어 접지전압(VSS)레벨이 감지노드(SO)에 실릴 수 있다. 참고로, 연결제어부(143) 내부에 포함된 3개의 NMOS트랜지스터(N4, N6, N8)는, 동작신호(S1, S2, S3)에 응답하여 턴 온/턴 오프 제어될 수 있다. 이때, 동작신호(S1, S2, S3)는 비트라인 셋 업 동작에서 활성화되는 신호라고 가정할 수 있으므로, 연결제어부(143)의 동작 중에 3개의 NMOS트랜지스터(N4, N6, N8)는 항상 턴 온된 상태라고 가정할 수 있다.
연결제어부(143)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(141, 142)에 N종류의 M비트 설정코드 중, 제2설정코드가 입력되는 것에 응답하여 제1전원전압(VCORE)레벨이 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 4 이고 M이 2라고 가정하면, '11'값을 갖는 제2설정코드가 2개의 래치(141, 142) 각각의 입력단(QS_N, QM_N)으로 인가되어 2개의 래치(141, 142) 각각의 출력단(QS, QM)값이 '00'인 경우, 연결제어부(94)에 포함된 3개의 NMOS트랜지스터(N2, N3, N7)가 턴 오프되고 2개의 NMOS트랜지스터(N5, N9)와 2개의 PMOS트랜지스터(P1, P2)가 턴 온되어 제1전원전압(VCORE)레벨과 제2전원전압(VCORE2)레벨 및 제3전원전압(VCORE1)이 각각 감지노드(SO)에 실릴 수 있다. 이때, 제1전원전압(VCORE)레벨이 제2전원전압(VCORE2)레벨 및 제3전원전압(VCORE1)보다 높다고 가정할 수 있으므로, 감지노드(SO)에는 제1전원전압(VCORE)레벨이 실린 상태가 될 수 있다. 예컨대, 제1전원전압(VCORE)레벨은 1.8V이고, 제2전원전압(VCORE2)레벨은 0.3V이며, 제3전원전압(VCORE1)레벨은 0.5V일 수 있다. 따라서, 감지노드(SO)에는 1.8V의 제1전원전압(VCORE)레벨이 실릴 수 있다.
연결제어부(143)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(141, 142)에 N종류의 M비트 설정코드 중, 제3설정코드가 입력되는 것에 응답하여 제3전원전압(VCORE1)레벨이 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 4 이고 M이 2라고 가정하면, '10'값을 갖는 제3설정코드가 2개의 래치(141, 142) 각각의 입력단(QS_N, QM_N)으로 인가되어 2개의 래치(141, 142) 각각의 출력단(QS, QM)값이 '01'인 경우, 연결제어부(94)에 포함된 3개의 NMOS트랜지스터(N3, N5, N7)와 1개의 PMOS트랜지스터(P1)가 턴 온되고 2개의 NMOS트랜지스터(N2, N9)와 1개의 PMOS트랜지스터(P2)가 턴 오프되어 제3전원전압(VCORE1)레벨이 감지노드(SO)에 실릴 수 있다.
연결제어부(143)는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치(141, 142)에 N종류의 M비트 설정코드 중, 제4설정코드가 입력되는 것에 응답하여 제2전원전압(VCORE2)레벨이 감지노드(SO)에 실리도록 제어할 수 있다. 실시예에 따라, N이 4 이고 M이 2라고 가정하면, '01'값을 갖는 제4설정코드가 2개의 래치(141, 142) 각각의 입력단(QS_N, QM_N)으로 인가되어 2개의 래치(141, 142) 각각의 출력단(QS, QM)값이 '10'인 경우, 연결제어부(94)에 포함된 3개의 NMOS트랜지스터(N3, N5, N7)와 1개의 PMOS트랜지스터(P1)가 턴 오프되고 2개의 NMOS트랜지스터(N2, N9)와 1개의 PMOS트랜지스터(P2)가 턴 온되어 제2전원전압(VCORE2)레벨이 감지노드(SO)에 실릴 수 있다.
도 16은 도 15에 도시된 본 발명의 제4실시예에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 16을 참조하면, 프로그램 루프에 포함된 프로그램 동작은 비트라인 셋 업 동작(t1~t4) 및 프로그램 전압 인가동작(t3~t5)을 포함할 수 있다.
비트라인 셋 업 동작에서는, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 M개의 래치에 N종류의 M비트 설정코드가 입력되어 N종류의 컬럼전압(VSS, VCORE2, VCORE1, VCORE)가 생성될 수 있다. 이렇게 생성된 N종류의 컬럼전압(VSS, VCORE2, VCORE1, VCORE)는, 다수의 워드라인 중 프로그램 대상으로 선택된 선택 워드라인의 메모리 셀들과 연결된 비트라인 각각에 선택적으로 인가될 수 있다.
실시예에 따라, 선택 워드라인에 포함된 다수의 메모리 셀 중 프로그램 금지 셀과 연결된 비트라인에 N종류의 컬럼전압(VSS, VCORE2, VCORE1, VCORE) 중 가장 높은 제1전원전압(VCORE)레벨을 금지 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 추가검증전압(PVT)보다 낮은 제1셀과 연결된 비트라인에 N종류의 컬럼전압(VSS, VCORE2, VCORE1, VCORE) 중 가장 낮은 접지전압(VSS)레벨을 제1허용 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 추가검증전압(PVT)보다 높고 프리검증전압(PVP)보다 낮은 제2셀과 연결된 비트라인에 N종류의 컬럼전압(VSS, VCORE2, VCORE1, VCORE) 중 세 번째로 높은 제3전원전압(VCORE1)을 제2허용 전압으로서 인가할 수 있다. 또한, 선택 워드라인에 포함된 다수의 메모리 셀 중 문턱전압이 프리검증전압(PVP)보다 높고 메인검증전압(PVM)보다 낮은 제3셀과 연결된 비트라인에 N종류의 컬럼전압(VSS, VCORE2, VCORE1, VCORE) 중 두 번째로 높은 제2전원전압(VCORE2)을 제3허용 전압으로서 인가할 수 있다.
이와 같이, 비트라인 셋 업 동작을 통해 N종류의 컬럼전압(VSS, VCORE2, VCORE1, VCORE) 중 어느 하나를 다수의 비트라인 각각에 인가한 후, 프로그램 전압 인가동작을 통해 프로그램 전압을 선택 워드라인에 인가할 수 있다. 따라서, 프로그램 전압 인가동작에서, 제3셀에 대해 제2셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 동시에, 제2셀에 대해 제1셀보다 더 낮은 강도의 프로그램 동작이 수행될 수 있다. 물론, 프로그램 금지 셀에 대한 프로그램 동작은 제한될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (13)

  1. 다수의 워드라인 다수의 비트라인 사이에 접속된 다수의 메모리 셀;
    상기 다수의 워드라인 중 선택 워드라인에 대한 프로그램 전압 인가동작과 상기 다수의 비트라인에 대한 비트라인 셋 업 동작을 포함하는 프로그램 동작과, 상기 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 제1프로그램 상태를 확인하기 위해 N-1개의 제1검증전압을 설정된 순서에 따라 상기 선택 워드라인에 인가하는 검증동작을 포함하는 프로그램 루프(loop)를 수행하는 주변회로; 및
    상기 선택 워드라인에 대한 프로그램이 완료될 때까지 상기 프로그램 루프를 반복적으로 수행하도록 상기 주변회로를 제어하되, 첫 번째 프로그램 루프에 포함된 상기 검증동작의 수행결과에 따라 두 번째 프로그램 루프에 포함된 상기 비트라인 셋 업 동작에서 상기 다수의 비트라인 각각에 N종류의 컬럼전압 중 어느 하나를 인가하도록 상기 주변회로를 제어하는 제어로직을 포함하며, N은 4이상의 자연수인 메모리 장치.
  2. 제1항에 있어서,
    상기 주변회로는,
    상기 검증동작에서 상기 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 제2프로그램 상태를 확인하기 위해 N-1개의 제2검증전압을 상기 설정된 순서에 따라 상기 선택 워드라인에 인가하며, 상기 제2검증전압 중 최대레벨은 상기 제1검증전압 중 최대레벨보다 높은 메모리 장치.
  3. 제2항에 있어서,
    상기 다수의 비트라인을 통해 상기 다수의 메모리 셀과 각각 연결되며, M개의 래치를 각각 포함하는 다수의 페이지 버퍼를 더 포함하며,
    상기 제어로직은, 상기 비트라인 셋 업 동작에서 N종류의 M비트 설정코드를 상기 다수의 페이지 버퍼 각각에 포함된 M개의 래치에 입력하여 N종류의 컬럼전압을 생성하도록 상기 주변회로를 제어하며, M은 2이상의 자연수인 메모리 장치.
  4. 제3항에 있어서,
    상기 제어로직은,
    상기 첫 번째 프로그램 루프에 포함된 상기 검증동작의 수행결과에 따라 상기 다수의 비트라인에 대응하는 다수의 M비트 설정코드의 값을 각각 결정하고, 상기 두 번째 프로그램 루프에 포함된 상기 비트라인 셋 업 동작에서 상기 다수의 M비트 설정코드 각각을 상기 다수의 페이지 버퍼 각각에 포함된 M개의 래치에 입력하여 생성된 N종류의 컬럼전압을 상기 다수의 비트라인 각각으로 인가하도록 상기 주변회로를 제어하는 메모리 장치.
  5. 제4항에 있어서,
    상기 다수의 페이지 버퍼 각각은,
    게이트로 인가되는 전원전압에 응답하여 감지노드와 제1노드를 연결하기 위한 제1NMOS트랜지스터;
    게이트로 인가되는 접지전압에 응답하여 감지노드와 제2노드를 연결하기 위한 제1PMOS트랜지스터;
    (N/2)-1종류의 제1기준전압 각각에 응답하여 감지노드와 (N/2)-1개의 제3노드 각각을 연결하기 위한 (N/2)-1개의 제2NMOS트랜지스터;
    (N/2)-1종류의 제2기준전압 각각에 응답하여 감지노드와 (N/2)-1개의 제4노드 각각을 연결하기 위한 (N/2)-1개의 제2PMOS트랜지스터;
    전압인가신호에 응답하여 상기 감지노드와 비트라인을 연결하기 위한 제3NMOS트랜지스터; 및
    M개의 래치로 입력되는 M비트 설정코드의 종류에 따라 상기 제1 내지 제4노드 중 적어도 어느 하나의 노드를 전원전압단 또는 접지전압단과 연결하기 위한 연결제어부를 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 제어로직은, 상기 비트라인 셋 업 동작에서,
    전원전압레벨보다 높은 설정된 레벨을 갖는 상기 전압인가신호를 생성하여 상기 다수의 페이지 버퍼 각각에 포함된 제3NMOS트랜지스터에 입력하도록 상기 주변회로를 제어하고,
    상기 다수의 M비트 설정코드 각각을 상기 다수의 페이지 버퍼 각각에 포함된 M개의 래치에 입력하여 상기 연결제어부를 통해 상기 제1 내지 제4노드 중 적어도 어느 하나의 노드가 전원전압단 또는 접지전압단과 연결되도록 상기 주변회로를 제어하는 메모리 장치.
  7. 제6항에 있어서,
    상기 연결제어부는, 상기 다수의 페이지 버퍼 각각에 포함된 M개의 래치에 N종류의 M비트 설정코드 중,
    제1설정코드가 입력되는 것에 응답하여 접지전압단과 상기 제1노드를 연결함으로써, 접지전압레벨을 갖는 제1컬럼전압이 상기 제1NMOS트랜지스터를 통해 상기 감지노드에 실리도록 제어하고,
    제2설정코드가 입력되는 것에 응답하여 전원전압단과 상기 제2노드를 연결함으로써, 전원전압레벨을 갖는 제2컬럼전압이 상기 제1PMOS트랜지스터를 통해 상기 감지노드에 실리도록 제어하며,
    (N/2)-1종류의 제3설정코드 각각이 입력되는 것에 응답하여 전원전압단과 (N/2)-1개의 제3노드 각각을 연결함으로써, 전원전압레벨과 접지전압레벨 사이에서 순차적인 레벨을 갖는 (N/2)-1종류의 제3컬럼전압이 상기 제2NMOS트랜지스터에서 NMOS클램핑 방식을 통해 상기 감지노드에 실리도록 제어하고,
    상기 제3설정코드와 겹치지 않는 (N/2)-1종류의 제4설정코드 각각이 입력되는 것에 응답하여 접지전압단과 (N/2)-1개의 제4노드 각각을 연결함으로써, 전원전압레벨과 접지전압레벨 사이에서 순차적인 레벨을 갖되 상기 제3컬럼전압보다 높은 (N/2)-1종류의 제4컬럼전압이 상기 제2PMOS트랜지스터에서 PMOS클램핑 방식을 통해 상기 감지노드에 실리도록 제어하는 메모리 장치.
  8. 다수의 워드라인 중 선택 워드라인에 대한 프로그램 전압 인가동작과 다수의 비트라인 대한 비트라인 셋 업 동작을 포함하는 프로그램 동작과, 상기 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 제1프로그램 상태를 확인하기 위해 N-1개의 제1검증전압을 설정된 순서에 따라 상기 선택 워드라인에 인가하는 검증동작을 포함하는 프로그램 루프(loop)단계; 및
    상기 선택 워드라인에 대한 프로그램이 완료될 때까지 상기 프로그램 루프단계를 반복하여 수행하되, 첫 번째 프로그램 루프단계에 포함된 상기 검증동작의 수행결과에 따라 두 번째 프로그램 루프단계에 포함된 상기 비트라인 셋 업 동작에서 상기 다수의 비트라인 각각에 N종류의 컬럼전압 중 어느 하나를 인가하는 단계를 포함하며, N은 4이상의 자연수인 메모리 장치의 동작방법.
  9. 제8항에 있어서,
    상기 프로그램 루프단계는,
    상기 검증동작에서 상기 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 제2프로그램 상태를 확인하기 위해 N-1개의 제2검증전압을 상기 설정된 순서에 따라 상기 선택 워드라인에 인가하며, 상기 제2검증전압 중 최대레벨은 상기 제1검증전압 중 최대레벨보다 높은 메모리 장치의 동작방법.
  10. 제9항에 있어서,
    상기 인가하는 단계는,
    상기 첫 번째 프로그램 루프단계에 포함된 상기 검증동작의 수행결과에 따라 N종류의 M비트 설정코드의 값 중 상기 다수의 비트라인 각각에 대응하는 어느 하나의 M비트 설정코드의 값을 결정하는 결정단계; 및
    상기 두 번째 프로그램 루프단계에 포함된 상기 비트라인 셋 업 동작에서 상기 결정단계를 통해 결정된 M비트 설정코드에 따라 N종류의 컬럼전압 중 어느 하나의 컬럼전압을 생성하여 다수의 비트라인 각각에 인가하는 인가단계를 포함하며, M은 2이상의 자연수인 메모리 장치의 동작방법.
  11. 제10항에 있어서,
    상기 인가단계는,
    상기 결정단계를 통해 결정된 M비트 설정코드의 값을 상기 다수의 비트라인 각각에 대응하는 페이지 버퍼에 인가하여 N종류의 컬럼전압 중 어느 하나의 컬럼전압을 생성하는 메모리 장치의 동작방법.
  12. 다수의 워드라인 중 선택 워드라인에 대한 프로그램이 완료될 때까지 다수의 프로그램 루프를 수행하는 메모리 장치의 프로그램 동작방법에 있어서,
    상기 프로그램 루프는,
    비트라인 셋 업 동작에서 페이지 버퍼에 입력된 N종류의 M비트 설정코드의 값에 따라 N종류의 컬럼전압 중 어느 하나를 생성하여 다수의 비트라인 각각에 인가하는 단계;
    프로그램 전압 인가동작에서 상기 선택 워드라인에 대한 프로그램 전압을 인가하는 단계;
    검증동작에서 상기 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 제1프로그램 상태를 확인하기 위해 N-1개의 제1검증전압을 설정된 순서에 따라 상기 선택 워드라인에 인가하는 검증단계; 및
    상기 검증단계의 결과에 기초하여, 다음 프로그램 루프의 상기 비트라인 셋 업 동작에서 페이지 버퍼에 입력될 N종류의 M비트 설정코드의 값을 결정하는 단계를 포함하며, N은 4이상의 자연수이고, M은 2이상의 자연수인 메모리 장치의 프로그램 동작방법.
  13. 제12항에 있어서,
    상기 검증단계는,
    상기 검증동작에서 상기 선택 워드라인에 포함된 다수의 메모리 셀 각각에 대한 N종류의 제2프로그램 상태를 확인하기 위해 N-1개의 제2검증전압을 상기 설정된 순서에 따라 상기 선택 워드라인에 인가하며, 상기 제2검증전압 중 최대레벨은 상기 제1검증전압 중 최대레벨보다 높은 메모리 장치의 프로그램 동작방법.
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