KR20220151375A

KR20220151375A - 페이지 버퍼를 포함하는 메모리 장치

Info

Publication number: KR20220151375A
Application number: KR1020210058554A
Authority: KR
Inventors: 최형진
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-05-06
Filing date: 2021-05-06
Publication date: 2022-11-15

Abstract

본 기술은 페이지 버퍼를 포함하는 메모리 장치에 관한 것으로서, 다수의 워드라인과 다수의 비트라인 사이에 접속되며, 다수의 문턱전압레벨을 기준으로 구분되는 다수의 프로그램 상태 중 어느 하나의 상태로 프로그램된 다수의 메모리 셀과, 다수의 비트라인을 통해 다수의 메모리 셀과 각각 연결되는 다수의 페이지 버퍼를 포함하고, 다수의 페이지 버퍼 각각은, 비트라인과 감지노드 사이에 연결되며, 비트라인을 통해 다수의 프로그램 상태를 센싱하기 위한 센싱동작의 수행구간동안 계속, 제1연결소자를 통해 전원전압단과 감지노드를 전기적으로 연결하고 제2연결소자를 통해 감지노드와 비트라인을 전기전으로 연결하는 비트라인 제어부 및 래칭신호에 응답하여 감지노드의 전위레벨을 논리레벨로서 저장하는 래치를 포함한다.

Description

페이지 버퍼를 포함하는 메모리 장치{PAGE BUFFER AND MEMORY DEVICE HAVING THE SAME}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 페이지 버퍼를 포함하는 메모리 장치에 관한 것이다.

일반적으로 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 여러가지 반도체 장치 중 메모리 시스템(memory system)을 저장 매체로 사용하는 장치, 예컨대, 디지털 카메라와 스마트폰 및 태블릿 피씨 등과 같은 이동형 디지털 전자 장치에서는 데이터를 저장하기 위해 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)를 포함할 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 유지되는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치(Flash Memory Device), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.

본 발명의 실시예는 별도의 이벨류에이션(evaluation) 동작이 포함되지 않은 상태에서도 안정적인 센싱동작을 수행할 수 있는 페이지 버퍼를 포함하는 메모리 장치를 제공한다.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 실시예에 따른 메모리 장치는, 다수의 워드라인과 다수의 비트라인 사이에 접속되며, 다수의 문턱전압레벨을 기준으로 구분되는 다수의 프로그램 상태 중 어느 하나의 상태로 프로그램된 다수의 메모리 셀; 상기 다수의 비트라인을 통해 상기 다수의 메모리 셀과 각각 연결되는 다수의 페이지 버퍼를 포함하고, 상기 다수의 페이지 버퍼 각각은, 상기 비트라인과 감지노드 사이에 연결되며, 상기 비트라인을 통해 상기 다수의 프로그램 상태를 센싱하기 위한 센싱동작의 수행구간동안 계속, 제1연결소자를 통해 전원전압단과 상기 감지노드를 전기적으로 연결하고 제2연결소자를 통해 상기 감지노드와 상기 비트라인을 전기전으로 연결하는 비트라인 제어부; 및 래칭신호에 응답하여 상기 감지노드의 전위레벨을 논리레벨로서 저장하는 래치를 포함할 수 있다.

본 기술은 감지노드에 대한 프리차지(precharge)동작의 수행구간에 비트라인과 감지노드를 전기적으로 연결하는 이벨류에이션(evaluation)동작의 수행구간이 겹쳐지는 형태로 센싱동작이 수행되도록 페이지 버퍼의 동작을 제어할 수 있다. 이를 통해, 센싱동작에 별도의 이벨류에이션 동작이 포함되지 않은 상태, 즉, 프리차지 동작과 래칭 동작만을 포함하는 센싱동작이 수행될 수 있다.

이때, 프리차지 동작의 수행구간동안 설정된 연결소자를 통해 전원전압단과 감지노드를 전기적으로 연결하기 때문에, 감지노드의 전위레벨이 메모리 셀의 프로그램 상태에 따라 래칭 동작의 기준이 되는 트립전위레벨을 사이에 두고 가변하도록 할 수 있다. 따라서, 별도의 이벨류에이션 동작이 포함되지 않은 상태, 즉, 프리차지 동작과 래칭 동작만을 포함하는 상태에서도 안정적인 센싱동작을 수행할 수 있다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 장치를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 3은 도 2에 도시된 메모리 블록을 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 4 및 도 5는 도 2에 도시된 페이지 버퍼를 본 발명의 제1실시예에 따라 상세하게 설명하기 위한 도면이다.
도 6 및 도 7은 도 2에 도시된 페이지 버퍼를 본 발명의 제2실시예에 따라 상세하게 설명하기 위한 도면이다.
도 8는 3비트의 데이터를 저장할 수 있는 멀티 레벨 셀의 문턱전압 분포를 설명하기 위해 도시한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.

도 1을 참조하면, 데이터 처리 시스템은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함할 수 있다. 호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치를 포함, 즉 컴퓨팅 장치 혹은 유무선 전자 장치를 포함할 수 있다.

호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공할 수 있다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 다수의 운영 시스템을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 다수의 커맨드를 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드에 해당하는 동작, 즉 사용자 요청에 상응하는 동작을 수행할 수 있다.

또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장할 수 있다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치 중 어느 하나로 구현될 수 있다.

그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함할 수 있다.

그리고, 메모리 시스템(110)에 포함된 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소 중 하나 등을 구성할 수 있다.

한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공할 수 있다. 여기서, 메모리 장치(150)는, 데이터를 저장하는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.

메모리 셀 어레이(미도시)는 다수의 메모리 블록을 포함할 수 있다. 각 메모리 블록은 다수의 메모리 셀을 포함할 수 있다. 하나의 메모리 블록은 다수의 페이지를 포함할 수 있다. 실시 예에 따라, 페이지는 메모리 장치(150)에 데이터를 저장하거나, 메모리 장치(150)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.

실시 예에 따라, 메모리 장치(150)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(150)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.

메모리 장치(150)는 컨트롤러(130)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 메모리 장치는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(150)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.

컨트롤러(130)는 메모리 시스템(110)의 전반적인 동작을 제어할 수 있다.

메모리 시스템(110)에 전원이 인가되면, 컨트롤러(130)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(150)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(102)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 컨트롤러(130)는 호스트(102)와 메모리 장치(150) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(150)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.

실시 예에 따라, 컨트롤러(130)는 호스트(102)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(150)에 포함된 데이터가 저장될 메모리 셀의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 "논리 어드레스" 또는 "논리적 어드레스"는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 "물리 어드레스" 또는 "물리적 어드레스"는 같은 의미로 사용될 수 있다.

컨트롤러(130)는 호스트(102)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(150)를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(130)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(150)에 제공할 수 있다. 리드 동작 시, 컨트롤러(130)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(150)에 제공할 수 있다. 소거 동작 시, 컨트롤러(130)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(150)에 제공할 수 있다.

실시 예에 따라, 컨트롤러(130)는 호스트(102)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(150)에 전송할 수 있다. 예를 들면, 컨트롤러(130)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(150)로 제공할 수 있다.

실시 예에 따라, 컨트롤러(130)가 적어도 둘 이상의 메모리 장치(150)를 제어할 수 있다. 이 경우, 컨트롤러(130)는 동작 성능의 향상을 위해 메모리 장치(150)를 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(150)를 대한 동작이 중첩되도록 제어하는 방식일 수 있다.

호스트(102)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식 중 적어도 하나를 이용하여 메모리 시스템(110)와 통신할 수 있다.

도 2는 도 1에 도시된 메모리 장치를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(150)는 메모리 셀 어레이(151), 주변 회로(152) 및 제어 로직(153)을 포함할 수 있다.

메모리 셀 어레이(151)는 다수의 메모리 블록(BLK1~BLKz)을 포함할 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 행 라인(RL)을 통해 어드레스 디코더(155)에 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 비트 라인(BL1~BLm)을 통해 페이지 버퍼 그룹(156)에 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 실시 예로서, 다수의 메모리 셀은 불휘발성 메모리 셀일 수 있다. 같은 워드 라인에 연결된 메모리 셀은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 다수의 페이지를 포함할 수 있다.

행 라인(RL)은 적어도 하나 이상의 소스 선택 라인, 다수의 워드 라인 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.

메모리 셀 어레이(151)에 포함된 메모리 셀은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.

주변 회로(152)는 제어 로직(153)의 제어에 따라 메모리 셀 어레이(151)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(152)는 메모리 셀 어레이(151)를 구동할 수 있다. 예를 들어, 주변 회로(152)는 제어 로직(153)의 제어에 따라 행 라인(RL) 및 비트 라인(BL1~BLm)에 다양한 동작 전압을 인가하거나, 인가된 전압을 디스차지 할 수 있다.

주변 회로(152)는 어드레스 디코더(155), 전압 생성부(154), 페이지 버퍼 그룹(156), 데이터 입출력 회로(157) 및 센싱 회로(158)를 포함할 수 있다.

주변 회로(152)는 메모리 셀 어레이(151)를 구동할 수 있다. 예를 들어, 주변 회로(152)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(151)를 구동할 수 있다.

어드레스 디코더(155)는 행 라인(RL)을 통해 메모리 셀 어레이(151)에 연결될 수 있다. 행 라인(RL)은 드레인 선택 라인, 워드라인, 소스 선택 라인 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인은 노멀 워드라인과 더미 워드라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인(RL)은 파이프 선택 라인을 더 포함할 수 있다.

어드레스 디코더(155)는 제어 로직(153)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(155)는 제어 로직(153)으로부터 어드레스(RADD)를 수신할 수 있다.

어드레스 디코더(155)는 수신된 어드레스(RADD) 중 블록 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(155)는 디코딩된 블록 어드레스에 따라 메모리 블록(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(155)는 수신된 어드레스(RADD) 중 로우 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(155)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(155)는 선택된 워드라인에 전압 생성부(154)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.

프로그램 동작 시에, 어드레스 디코더(155)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(155)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.

리드 동작 시에, 어드레스 디코더(155)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.

본 발명의 실시 예에 따르면, 메모리 장치(150)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작 시에 메모리 장치(150)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(155)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(155)는 선택된 메모리 블록에 입력되는 워드라인에 접지 전압을 인가할 수 있다.

전압 생성부(154)는 메모리 장치(150)에 공급되는 외부 전원 전압을 이용하여 다수의 동작 전압(Vop)을 발생하도록 구성될 수 있다. 전압 생성부(154)는 제어 로직(153)의 제어에 응답하여 동작할 수 있다.

실시 예로서, 전압 생성부(154)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(154)에서 생성된 내부 전원 전압은 메모리 장치(150)의 동작전압으로서 사용될 수 있다.

실시 예로서, 전압 생성부(154)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 다수의 동작 전압(Vop)을 생성할 수 있다. 전압 생성부(154)는 메모리 장치(150)에서 요구되는 다양한 전압을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(154)는 다수의 소거 전압, 다수의 프로그램 전압, 다수의 패스 전압, 다수의 선택 읽기 전압, 다수의 비선택 읽기 전압을 생성할 수 있다.

전압 생성부(154)는 다양한 전압 레벨을 갖는 다수의 동작 전압(Vop)을 생성하기 위해서, 내부 전원 전압을 수신하는 다수의 펌핑 커패시터을 포함하고, 제어 로직(153)의 제어에 응답하여 다수의 펌핑 커패시터을 선택적으로 활성화하여 다수의 동작 전압(Vop)을 생성할 것이다.

생성된 다수의 동작 전압(Vop)은 어드레스 디코더(155)에 의해 메모리 셀 어레이(151)에 공급될 수 있다.

페이지 버퍼 그룹(156)는 다수의 페이지 버퍼(PB1~PBm)를 포함할 수 있다. 다수의 페이지 버퍼(PB1~PBm)는 각각 다수의 비트라인(BL1~BLm)을 통해 메모리 셀 어레이(151)에 연결될 수 있다. 다수의 페이지 버퍼(PB1~PBm)는 제어 로직(153)의 제어에 응답하여 동작할 수 있다.

다수의 페이지 버퍼(PB1~PBm)는 데이터 입출력 회로(157)와 데이터(DATA)를 통신할 수 있다. 프로그램 시에, 다수의 페이지 버퍼(PB1~PBm)은 데이터 입출력 회로(157) 및 데이터 라인(DL)을 통해 저장될 데이터(DATA)를 수신할 수 있다.

프로그램 동작 시, 다수의 페이지 버퍼(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(157)를 통해 수신한 데이터(DATA)를 비트라인(BL1~BLm)을 통해 선택된 메모리 셀에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀은 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 다수의 페이지 버퍼(PB1~PBm)은 선택된 메모리 셀로부터 비트라인(BL1~BLm)을 통해 메모리 셀에 저장된 데이터(DATA)를 읽을 수 있다.

리드 동작 시, 페이지 버퍼 그룹(156)는 선택된 페이지의 메모리 셀로부터 비트라인(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 다수의 페이지 버퍼(PB1~PBm)에 저장할 수 있다.

소거 동작 시에, 페이지 버퍼 그룹(156)는 비트라인(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 페이지 버퍼 그룹(156)는 열 선택 회로를 포함할 수 있다.

데이터 입출력 회로(157)는 데이터 라인(DL)을 통해 다수의 페이지 버퍼(PB1~PBm)에 연결될 수 있다. 데이터 입출력 회로(157)는 제어 로직(153)의 제어에 응답하여 동작할 수 있다.

데이터 입출력 회로(157)는 입력되는 데이터(DATA)를 수신하는 다수의 입출력 버퍼(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(157)는 컨트롤러(130, 도 1 참조)로부터 저장될 데이터(DATA)를 수신할 수 있다. 데이터 입출력 회로(157)는 리드 동작 시, 페이지 버퍼 그룹(156)에 포함된 다수의 페이지 버퍼(PB1~PBm)로부터 전달된 데이터(DATA)를 컨트롤러(130, 도 1 참조)로 출력할 수 있다.

센싱 회로(158)는 리드 동작 또는 검증 동작 시, 제어 로직(153)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(156)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(153)으로 출력할 수 있다.

제어 로직(153)은 어드레스 디코더(155), 전압 생성부(154), 페이지 버퍼 그룹(156), 데이터 입출력 회로(157) 및 센싱 회로(158)에 연결될 수 있다. 제어 로직(153)은 메모리 장치(150)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(153)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.

제어 로직(153)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(152)를 제어할 수 있다. 예를 들면, 제어 로직(153)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(153)은 동작 신호(OPSIG)를 전압 생성부(154)로 출력하고, 어드레스(RADD)를 어드레스 디코더(155)로 출력하고, 읽기 및 쓰기 제어신호(PBSIGNALS)는 페이지 버퍼 그룹(156)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(158)로 출력할 수 있다. 또한, 제어 로직(153)은 센싱 회로(158)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.

도 3은 도 2에 도시된 메모리 블록을 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.

도 3을 참조하면, 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된 다수의 메모리 셀 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 메모리 셀 스트링들(ST)에 각각 연결될 수 있고, 공통 소스 라인(CSL)은 메모리 셀 스트링들(ST)에 공통으로 연결될 수 있다. 메모리 셀 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 메모리 셀 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.

메모리 셀 스트링(ST)은 공통 소스 라인(CSL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 메모리 셀 스트링(ST)에는 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 소스 선택 트랜지스터(SST)과 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.

소스 선택 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 메모리 셀 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 메모리 셀 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.

하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.

하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.

도 4 및 도 5는 도 2에 도시된 페이지 버퍼를 본 발명의 제1실시예에 따라 상세하게 설명하기 위한 도면이다.

먼저, 도 1 내지 도 4를 참조하면, 메모리 장치(150)는, 메모리 셀 어레이(151)와 주변회로(152) 및 제어로직(153)을 포함할 수 있다. 여기서, 메모리 셀 어레이(151)는, 다수의 워드라인과 다수의 비트라인(BL1~BLm) 사이에 접속되며, 다수의 문턱전압레벨을 기준으로 구분되는 다수의 프로그램 상태 중 어느 하나의 상태로 프로그램된 다수의 메모리 셀을 포함할 수 있다. 그리고, 다수의 메모리 셀은 다수의 비트라인(BL1~BLm)을 통해 주변회로(152)에 포함된 페이지 버퍼 그룹(156)에 포함된 다수의 페이지 버퍼(PB1~PBm)와 연결될 수 있다.

다수의 페이지 버퍼(PB1~PBm)는, 제어로직(153)의 제어에 응답하여 동작할 수 있다. 즉, 다수의 페이지 버퍼(PB1~PBm)는, 제어로직(153)의 제어에 따라 데이터 입출력 회로(157)를 통해 외부에서 전달받은 데이터(DATA)를 비트라인(BL1~BLm)을 통해 다수의 메모리 셀에 전달하여 저장할 수 있다. 또한, 다수의 페이지 버퍼(PB1~PBm)는, 제어로직(153)의 제어에 따라 다수의 메모리 셀에 저장된 데이터(DATA)를 센싱(sensing)하여 비트라인(BL1~BLm)을 통해 데이터 입출력 회로(157)로 전달하여 외부로 출력할 수 있다.

다수의 페이지 버퍼(PB1~PBm)에서 다수의 메모리 셀에 저장된 데이터(DATA)를 센싱하는 동작은, 다수의 메모리 셀 각각이 어떤 상태로 프로그램되어 있는지를 확인하는 동작일 수 있다. 이때, 다수의 메모리 셀 각각은, 다수의 문턱전압레벨을 기준으로 구분되는 다수의 프로그램 상태 중 어느 하나의 상태로 프로그램된 상태일 수 있다. 따라서, 다수의 페이지 버퍼(PB1~PBm)에서 다수의 메모리 셀에 저장된 데이터(DATA)를 센싱하는 동작은, 다수의 메모리 셀 각각이 다수의 문턱전압레벨 중 어떤 문턱전압레벨을 갖는 상태인지를 확인하는 동작일 수 있다.

실시예에 따라, 다수의 메모리 셀 각각이, 3비트 데이터를 저장하는 트리플 레벨 셀(TLC: Triple Level Cell)인 것을 가정할 수 있다. 이와 같은 경우, 도 8에 개시된 것과 같이 다수의 메모리 셀 각각은, 이레이즈 상태(ERASE)와 7개의 프로그램 상태(PG1, PG2, PG3, PG4, PG5, PG6, PG7)를 가질 수 있다.

여기서, 이레이즈 상태(ERA)의 메모리 셀들의 문턱전압레벨은 제1전압(PV1)레벨보다 낮고, 제1프로그램 상태(PG1)의 메모리 셀들의 문턱전압레벨은 제1전압(PV1)레벨보다 높고 제2전압(PV2)레벨보다 낮고, 제2프로그램 상태(PG2)의 메모리 셀들의 문턱전압레벨은 제2전압(PV2)레벨보다 높고 제3전압(PV3)레벨보다 낮고, 제3프로그램 상태(PG3)의 메모리 셀들의 문턱전압레벨은 제3전압(PV3)레벨보다 높고 제4전압(PV4)레벨보다 높고, 제4프로그램 상태(PG4)의 메모리 셀들의 문턱전압레벨은 제4전압(PV4)레벨보다 높고 제5전압(PV5)보다 낮고, 제5프로그램 상태(PG5)의 메모리 셀들의 문턱전압레벨은 제5전압(PV5)레벨보다 높고 제6전압(PV6)보다 낮고, 제6프로그램 상태(PG6)의 메모리 셀들의 문턱전압레벨은 제6전압(PV6)레벨보다 높고 제7전압(PV7)보다 낮고, 제7프로그램 상태(PG7)의 메모리 셀들의 문턱전압레벨은 제7전압(PV7)보다 높을 수 있다. 여기서 이레이즈 상태(ERA), 제1 내지 제7프로그램 상태(PG1~PG7)는 메모리 셀에 각각 다른 값을 가지는 데이터가 저장된 상태를 나타낸다.

여기서 제1 내지 제7전압(PV1~PV7)레벨은 메모리 셀이 이레이즈 상태(ERA), 제1 내지 제7프로그램 상태(PG1~PG7) 중 어떤 상태인지를 구분하는 기준이 되는 전압일 수 있다. 따라서 메모리 셀이 제대로 프로그램되었는지 여부를 검증(verify)할 때 또는 메모리 셀에 저장된 데이터를 리드(read)할 때 제1 내지 제7전압(PV1~PV7)을 이용하는 센싱(sensing) 동작을 수행할 수 있다. 따라서, 이하에서는 '제1 내지 제7전압'의 도면부호로 사용한 'PV1~PV7'을 '제1 내지 제7전압의 레벨'을 의미하는 '문턱전압레벨'의 도면부호로서 사용하여 설명하도록 하겠다.

한편, 본 발명의 실시예에 따른 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)은, 다수의 비트라인(BL1~BLm) 중 어느 하나의 비트라인(BL)과 감지노드(SO) 사이에 연결될 수 있다. 또한, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)은, 비트라인 제어부(410) 및 래치(430)를 포함할 수 있다.

또한, 다수의 페이지 버퍼(PB1~PBm)는, 다수의 비트라인(BL1~BLm)을 통해 다수의 메모리 셀 각각이 다수의 프로그램 상태 중 어떤 프로그램 상태를 갖는지 확인하는 센싱동작을 수행할 수 있다. 즉, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)은, 어느 하나의 비트라인(BL)을 통해 어느 하나의 메모리 셀이 다수의 프로그램 상태 중 어떤 프로그램 상태를 갖는지 확인하는 센싱동작을 수행할 수 있다.

구체적으로, 어느 하나의 메모리 셀이 어떤 프로그램 상태를 갖는지 확인하는 센싱동작을 수행할 때, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 비트라인 제어부(410)는, 센싱동작의 수행구간동안 계속 제1연결소자(411)를 통해 전원전압(VCORE)단과 감지노드(SO)를 전기적으로 연결할 수 있다. 또한, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 비트라인 제어부(410)는, 센싱동작의 수행구간동안 계속 제2연결소자(412)를 통해 감지노드(SO)와 비트라인(BL)을 전기적으로 연결할 수 있다.

그리고, 다수의 페이지 버퍼(PB1~PBm) 각각에 포함된 래치(430)는, 래칭신호(SSET)에 응답하여 감지노드(SO)의 전위레벨을 논리레벨로서 저장할 수 있다.

한편, 다수의 메모리 셀은, 센싱동작의 대상으로 선택된 메모리 셀과 센싱동작 대상으로 선택되지 않은 메모리 셀로 구분될 수 있다. 예컨대, ISPP(Incremental Step Pulse Program)방식에 따른 반복적인 프로그램-검증 동작과정에서 검증이 완료된 메모리 셀의 경우, 즉, 어떤 상태로 프로그램되어 있는지 이미 확인이 완료된 메모리 셀의 경우, 센싱동작 대상으로 선택되지 않은 메모리 셀로 구분될 수 있다.

이때, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)은, 비트라인에 연결된 메모리 셀의 상태에 따라, 즉, 센싱동작 대상으로 선택된 메모리 셀인지 또는 선택되지 않은 메모리 셀인지 여부에 따라 센싱동작을 시작하기 이전에 래치(430)의 출력단(QS)을 전원전압(VCORE)레벨 또는 접지전압(VSS)레벨로 설정할 수 있다. 예컨대, 다수의 페이지 버퍼(PB1~PBm) 중 센싱동작 대상으로 선택된 메모리 셀에 대응하는 페이지 버퍼의 경우, 즉, 센싱동작 대상으로 선택된 비트라인에 대응하는 페이지 버퍼의 경우, 내부에 포함된 래치(430)에 제1논리레벨을 저장하기 위해 래치(430)의 출력단(QS)을 접지전압(VSS)레벨로 설정할 수 있다. 반대로, 다수의 페이지 버퍼(PB1~PBm) 중 센싱동작 대상으로 선택되지 않은 메모리 셀에 대응하는 페이지 버퍼의 경우, 즉, 센싱동작 대상으로 선택되지 않은 비트라인에 대응하는 페이지 버퍼의 경우, 내부에 포함된 래치(430)에 제2논리레벨을 저장하기 위해 래치(430)의 출력단(QS)을 전원전압(VCORE)레벨로 설정할 수 있다.

참고로, 제1논리레벨과 제2논리레벨은, 서로 반대되는 논리레벨을 의미할 수 있다. 예컨대, 제1논리레벨이 전원전압(VCORE)레벨에 대응하는 로직'하이'레벨인 경우, 제2논리레벨은 접지전압(VSS)에 대응하는 로직'로우'레벨일 수 있다.

좀 더 구체적으로, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 비트라인 제어부(410)는, 센싱동작이 시작하는 시점부터 종료되는 시점까지 계속 제1연결소자(411)를 통해 감지노드(SO)와 전원전압(VCORE)단을 전기적으로 연결시키고, 동시에 제2연결소자(412)를 통해 감지노드(SO)와 비트라인(BL)을 전기적으로 연결시킬 수 있다.

이때, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 비트라인 제어부(410)에 포함된 제1연결소자(411)가 전원전압(VCORE)단과 감지노드(SO)를 '전기적으로 연결'한다는 동작의 의미는, 전원전압(VCORE)단에서 감지노드(SO)로 전류가 흐르도록 제1연결소자(411)가 동작한다는 것을 의미할 수 있다. 즉, 센싱동작의 수행구간동안 계속 제1연결소자(411)를 통해 전원전압(VCORE)단에서 감지노드(SO)로 전류가 흐를 수 있으며, 그에 따라, 감지노드(SO)의 전위레벨이 상승할 수 있다. 따라서, 제1연결소자(411)를 통해 감지노드(SO)와 전원전압(VCORE)단을 전기적으로 연결시키는 동작을 '프리차지(precharge) 동작'이라고 볼 수 있다.

또한, 제2연결소자(412)가 감지노드(SO)와 비트라인(BL)을 '전기적으로 연결'한다는 동작의 의미는, 감지노드(SO)에서 비트라인(BL)으로 전류가 흐르도록 제2연결소자(412)가 동작한다는 것을 의미한다. 즉, 센싱동작의 수행구간동안 계속 제2연결소자(412)를 통해 감지노드(SO)에서 비트라인(BL)으로 전류가 흐를 수 있으며, 그에 따라, 제1연결소자(411)에 의해 감지노드(SO)의 전위레벨을 상승시키는 동작이 제2연결소자(412)에 의해 비트라인(BL)으로 전달되어 비트라인(BL)의 전위레벨도 상승할 수 있다. 따라서, 제2연결소자(412)를 통해 감지노드(SO)와 비트라인(BL)을 연결시키는 동작을 '이벨류에이션(evaluation) 동작'이라고 볼 수 있다.

즉, 본 발명의 실시예에 따른 다수의 페이지 버퍼(PB1~PBm)는, 프리차지 동작의 수행구간에 이벨류에이션 동작의 수행구간이 겹쳐지는 형태로 센싱동작을 수행할 수 있다.

이렇게, 프리차지 동작의 수행구간에 이벨류에이션 동작의 수행구간이 겹쳐지게 되면, 기존에 프리차지 동작을 수행한 후 이어서 이벨류에이션 동작을 수행하던 방식과 비교할 때, 이벨류에이션 동작의 수행구간이 별도로 존재하지 않는 것과 같이 보여질 수 있다.

이를 통해, 본 발명의 실시예에 따른 다수의 페이지 버퍼(PB1~PBm)는, 센싱동작에 별도의 이벨류에이션 동작이 포함되지 않은 상태, 즉, 센싱동작에 프리차지 동작과 래칭 동작만 포함되는 형태가 되도록 할 수 있다.

따라서, 본 발명의 실시예에 따른 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 비트라인 제어부(410)에서 센싱동작이 시작하면, 제1연결소자(411)를 통해 전원전압(VCORE)단에서 감지노드(SO)로 전류가 흐르면서 감지노드(SO)의 전위레벨이 상승하는 것과 동시에 제2연결소자(412)를 통해 감지노드(SO)에서 비트라인(BL)으로 전류가 흐르면서 비트라인(BL)의 전위레벨이 상승할 수 있다.

이때, 비트라인(BL)에 연결된 메모리 셀의 문턱전압레벨이 센싱동작에서 사용되는 전압의 레벨보다 높은 경우 비트라인(BL)에 연결된 메모리 셀이 턴 오프(turn off) 상태이고 메모리 셀을 통해 전류가 흐르지 않을 수 있으므로, 센싱동작의 시작시점에서 상승한 비트라인(BL)의 전위레벨은 센싱동작이 진행되더라도 유지될 수 있다.

반면, 비트라인(BL)에 연결된 메모리 셀의 문턱전압레벨이 센싱동작에서 사용되는 전압의 레벨보다 낮은 경우 비트라인(BL)에 연결된 메모리 셀이 턴 온(turn on) 상태이고 메모리 셀을 통해 전류가 흐를 수 있으므로, 센싱동작의 시작시점에서 상승한 비트라인(BL)의 전위레벨은 센싱동작이 진행되면서 하강할 수 있다.

좀 더 구체적으로, 제1연결소자(411)는, 센싱동작의 수행구간에서 전원전압(VCORE)단과 감지노드(SO)를 전기적으로 연결함으로써, 감지노드(SO)의 전위레벨을 전원전압(VCORE)레벨보다 낮고 래치(430)의 트립(trip)레벨보다 높은 제1전위레벨을 초과하지 않도록 제어할 수 있다.

또한, 제2연결소자(412)는, 센싱동작의 수행구간에서 감지노드(SO)와 비트라인(BL)을 전기적으로 연결함으로써, 감지노드(SO)와 비트라인(BL)이 동일한 전위레벨을 갖도록 할 수 있다. 따라서, 제2연결소자(412)를 통해 비트라인(BL)의 전위레벨도 전원전압(VCORE)레벨보다 낮고 래치(430)의 트립(trip)레벨보다 높은 제1전위레벨을 초과하지 않는 상태가 될 수 있다.

이와 같은 상태에서, 비트라인(BL)에 연결된 메모리 셀의 프로그램 상태에 따라, 즉, 메모리 셀의 문턱전압레벨이 센싱동작에 사용된 전압의 레벨보다 높은지 아니면 낮은지에 따라, 메모리 셀이 턴 온 또는 턴 오프될 수 있으며, 그에 따라, 비트라인(BL)에서 빠져나가는 전류가 존재할 수 있다. 이렇게, 센싱동작의 수행구간에서 메모리 셀의 프로그램 상태에 따라 비트라인(BL)에서 메모리 셀을 통해 빠져나가는 전류는, 비트라인(BL)의 전위레벨을 래치(430)의 트립레벨보다 낮은 제2전위레벨까지 하강시킬 수 있으며, 제2연결소자(412)를 통해 비트라인(BL)과 감지노드(SO)가 전기적으로 연결된 상태이기 때문에, 감지노드(SO)의 전위레벨도 래치(430)의 트립레벨보다 낮은 제2전위레벨까지 하강할 수 있다.

이렇게, 제2연결소자(412)는, 센싱동작의 수행구간에서 감지노드(SO)와 비트라인(BL)을 전기적으로 연결함으로써, 비트라인(BL)에 연결된 메모리 셀의 프로그램 상태에 따라 감지노드(SO)가 래치(430)의 트립레벨보다 높은 제1전위레벨과 래치(430)의 트립레벨보다 낮은 제2전위레벨 중 어느 하나의 전위레벨을 유지하도록 제어할 수 있다.

참고로, 래치(430)의 트립레벨은, 래치(430)에서 논리레벨을 판단하기 위한 전위레벨을 의미할 수 있다. 예컨대, 감지노드(SO)의 전위레벨이 트립레벨보다 높은 상태에서 래칭신호(SSET)가 토글링하는 경우, 래치(430)에는 제1논리레벨이 저장될 수 있다. 반대로, 감지노드(SO)의 전위레벨이 트립레벨보다 낮은 상태에서 래칭신호(SSET)가 토글링하는 경우, 래치(430)에는 제2논리레벨이 저장될 수 있다.

한편, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 비트라인 제어부(410)는, 제1연결소자(411)와, 제2연결소자(412), 및 제3연결소자(413)를 포함할 수 있다.

여기서, 제1연결소자(411)는, 제1PMOS트랜지스터(N4), 및 제1NMOS트랜지스터(N5A)를 포함할 수 있다.

제1연결소자(411)에 포함된 제1PMOS트랜지스터(N4)는, 게이트단과 접속된 래치(430)의 출력단(QS)의 전위레벨에 따라 소스-드레인 접속된 전원전압(VCORE)단과 제1중간노드(MN1)를 선택적으로 연결할 수 있다. 예를 들어, 다수의 페이지 버퍼(PB1~PBm) 중 센싱동작 대상으로 선택된 메모리 셀에 대응하는 페이지 버퍼의 경우, 즉, 센싱동작 대상으로 선택된 비트라인에 대응하는 페이지 버퍼의 경우, 센싱동작을 시작하기 이전에 래치(430)의 출력단(QS)을 접지전압(VSS)레벨로 설정한 상태이기 때문에, 제1PMOS트랜지스터(N4)가 턴 온되어 전원전압(VCORE)단과 제1중간노드(MN1)를 전기적으로 연결할 수 있다. 반대로, 다수의 페이지 버퍼(PB1~PBm) 중 센싱동작 대상으로 선택되지 않은 메모리 셀에 대응하는 페이지 버퍼의 경우, 즉, 센싱동작 대상으로 선택되지 않은 비트라인에 대응하는 페이지 버퍼의 경우, 센싱동작을 시작하기 이전에 래치(430)의 출력단(QS)을 전원전압(VCORE)레벨로 설정한 상태이기 때문에, 제1PMOS트랜지스터(N4)가 턴 오프되어 전원전압(VCORE)단과 제1중간노드(MN1)를 전기적으로 연결하지 않을 수 있다.

제1연결소자(411)에 포함된 제1NMOS트랜지스터(N5A)는, 게이트단으로 인가되는 제1프리차지 제어신호(SA_PRECH1)에 응답하여 드레인-소스 접속된 제1중간노드(MN1)와 감지노드(SO)를 선택적으로 연결할 수 있다. 이때, 제1프리차지 제어신호(SA_PRECH1)는, 제어로직(153, 도 2 참조)에서 생성될 수 있으며, 센싱동작의 수행구간동안 계속 제1NMOS트랜지스터(N5A)를 턴 온 시키기에 충분한 전위레벨을 유지할 수 있다. 이때, 제1연결소자(411)에 포함된 제1PMOS트랜지스터(N4)가 턴 오프되는 경우는, 제1NMOS트랜지스터(N5A)의 동작이 아무런 의미를 갖지 않을 수 있다. 따라서, 하기에서는 제1PMOS트랜지스터(N4)가 턴 온되는 것을 가정하여 설명하도록 하겠다.

예를 들어, 도 5를 참조하면, 제1프리차지 제어신호(SA_PRECH1)는, 센싱동작의 수행구간동안 계속 전원전압(VCORE)레벨을 가질 수 있다. 즉, 제1프리차지 제어신호(SA_PRECH1)는, 센싱동작이 시작하는 시점(t1)에서 전원전압(VCORE)레벨로 천이한 뒤, 센싱동작이 완료되는 시점(t3)까지 전원전압(VCORE)레벨을 유지할 수 있다. 이렇게, 제1연결소자(411)에 포함된 제1NMOS트랜지스터(N5A)는, 제1프리차지 제어신호(SA_PRECH1)가 전원전압(VCORE)레벨을 유지하는 것에 응답하여 전원전압(VCORE)단과 감지노드(SO)를 전기적으로 연결할 수 있다. 이때, 감지노드(SO)는, 전원전압(VCORE)레벨에서 제1NMOS트랜지스터(N5A)의 문턱전압레벨만큼 하강한 전위레벨을 가질 수 있다.

실시예에 따라, 도 5에 도시된 것과 다르게, 감지노드(SO)의 전위레벨이 전원전압(VCORE)레벨보다 낮고 래치(430)의 트립레벨보다 높은 제1전위레벨을 초과하지 않는 상태를 유지하도록 제1NMOS트랜지스터(N5A)를 적절히 턴 온 시키기 위한 전위레벨, 예컨대, 전원전압(VCORE)레벨보다 높은 레벨 또는 전원전압(VCORE)레벨보다 낮고 접지전압(VSS)레벨보다 높은 전위레벨이 제1프리차지 제어신호(SA_PRECH1)의 전위레벨로서 설정되어 센싱동작의 수행구간동안 계속 유지될 수 있다.

제2연결소자(412)는, 제2NMOS트랜지스터(N6)와, 제3NMOS트랜지스터(N1)와, 제4NMOS트랜지스터(N2), 및 제5NMOS트랜지스터(N3)를 포함할 수 있다.

제2연결소자(412)에 포함된 제2NMOS트랜지스터(N6)는, 게이트단으로 인가되는 제1연결제어신호(SA_SENSE)에 응답하여 드레인-소스 접속된 감지노드(SO)와 제2중간노드(NM2)을 선택적으로 연결할 수 있다. 이때, 제1연결제어신호(SA_SENSE)는, 제어로직(153, 도 2 참조)에서 생성될 수 있으며, 센싱동작의 수행구간동안 계속 제2NMOS트랜지스터(N6)를 턴 온 시키기에 충분한 전위레벨을 유지할 수 있다.

제2연결소자(412)에 포함된 제3NMOS트랜지스터(N1)는, 게이트단으로 인가되는 제2연결제어신호(PBSENSE)에 응답하여 드레인-소스 접속된 제2중간노드(NM2)와 제3중간노드(MN3)을 선택적으로 연결할 수 있다. 이때, 제2연결제어신호(PBSENSE)는, 제어로직(153, 도 2 참조)에서 생성될 수 있으며, 센싱동작의 수행구간동안 계속 제3NMOS트랜지스터(N1)를 턴 온 시키기에 충분한 전위레벨을 유지할 수 있다.

제2연결소자(412)에 포함된 제4NMOS트랜지스터(N2)는, 게이트단으로 인가되는 제3연결제어신호(SEL_BL)에 응답하여 드레인-소스 접속된 비트라인(BL)과 제3중간노드(MN3)을 선택적으로 연결할 수 있다. 이때, 제3연결제어신호(SEL_BL)는, 제어로직(153, 도 2 참조)에서 생성될 수 있으며, 센싱동작의 수행구간동안 계속 제4NMOS트랜지스터(N2)를 턴 온 시키기에 충분한 전위레벨을 유지할 수 있다.

제2연결소자(412)에 포함된 제5NMOS트랜지스터(N3)는, 게이트단으로 인가되는 제4연결제어신호(BLDIS)에 응답하여 드레인-소스 접속된 제3중간노드(MN3)와 접지전압(VSS)단을 선택적으로 연결할 수 있다. 이때, 제4연결제어신호(BLDIS)는, 제어로직(153, 도 2 참조)에서 생성될 수 있으며, 센싱동작의 수행구간동안 계속 제5NMOS트랜지스터(N3)를 턴 오프 시키기에 충분한 전위레벨을 유지할 수 있다.

예를 들어, 도 5를 참조하면, 제1연결제어신호(SA_SENSE)는, 센싱동작의 수행구간동안 계속 전원전압(VCORE)레벨을 유지할 수 있다. 또한, 도 5에는 구체적으로 도시되지 않았지만, 제2연결제어신호(PBSENSE)와 제3연결제어신호(SEL_BL)는, 제1연결제어신호(SA_SENSE)와 유사하게 센싱동작의 수행구간동안 계속 전원전압(VCORE)레벨을 유지할 수 있다. 즉, 제1연결제어신호(SA_SENSE)와 제2연결제어신호(PBSENSE) 및 제3연결제어신호(SEL_BL) 각각은, 센싱동작이 시작하는 시점(t1)에서 전원전압(VCORE)레벨로 천이한 뒤, 센싱동작이 완료되는 시점(t3)까지 전원전압(VCORE)레벨을 유지할 수 있다. 이렇게, 제2연결소자(412)에 포함된 제2NMOS트랜지스터(N6)와 제3NMOS트랜지스터(N1) 및 제4NMOS트랜지스터(N2) 각각은, 제1연결제어신호(SA_SENSE)와 제2연결제어신호(PBSENSE) 및 제3연결제어신호(SEL_BL) 각각이 전원전압(VCORE)레벨을 유지하는 것에 응답하여 감지노드(SO)와 비트라인(BL)을 전기적으로 연결할 수 있다.

그리고, 도 5에는 구체적으로 도시되지 않았지만, 제4연결제어신호(BLDIS)는, 센싱동작의 수행구간동안 계속 접지전압(VSS)레벨을 유지할 수 있다. 즉, 제4연결제어신호(BLDIS)는, 센싱동작이 시작하는 시점(t1)에서 접지전압(VSS)레벨로 천이한 뒤, 센싱동작이 완료되는 시점(t3)까지 접지전압(VSS)레벨을 유지할 수 있다. 이렇게, 제2연결소자(412)에 포함된 제5NMOS트랜지스터(N3)는, 제4연결제어신호(BLDIS)가 접지전압(VSS)레벨을 유지하는 것에 응답하여 비트라인(BL)과 접지전압(VSS)단이 전기적으로 연결되는 것을 방지할 수 있다.

제3연결소자(413)는, 제6NMOS트랜지스터(N8), 및 제7NMOS트랜지스터(N9)를 포함할 수 있다.

제3연결소자(413)에 포함된 제6NMOS트랜지스터(N8)는, 게이트단으로 인가되는 디스차지 제어신호(SA_DISCH)에 응답하여 드레인-소스 접속된 감지노드(SO)와 제4중간노드(MN4)를 선택적으로 연결할 수 있다. 이때, 디스차지 제어신호(SA_DISCH)는, 제어로직(153, 도 2 참조)에서 생성될 수 있으며, 센싱동작의 수행구간동안 계속 제6NMOS트랜지스터(N8)를 턴 오프 시키기에 충분한 전위레벨을 유지할 수 있다. 예컨대, 디스차지 제어신호(SA_DISCH)는, 센싱동작의 수행구간동안 계속 접지전압(VSS)레벨을 유지할 수 있다.

제3연결소자(413)에 포함된 제7NMOS트랜지스터(N9)는, 게이트단과 접속된 래치(430)의 출력단(QS)의 전위레벨에 따라 드레인-소스 접속된 제4중간노드(MN4)와 접지전압(VSS)단을 선택적으로 연결할 수 있다. 예를 들어, 다수의 페이지 버퍼(PB1~PBm) 중 센싱동작 대상으로 선택된 메모리 셀에 대응하는 페이지 버퍼의 경우, 즉, 센싱동작 대상으로 선택된 비트라인에 대응하는 페이지 버퍼의 경우, 센싱동작을 시작하기 이전에 래치(430)의 출력단(QS)을 접지전압(VSS)레벨로 설정한 상태이기 때문에, 제7NMOS트랜지스터(N9)가 턴 오프되어 제4중간노드(MN4)와 접지전압(VSS)단을 전기적으로 연결하지 않을 수 있다. 반대로, 다수의 페이지 버퍼(PB1~PBm) 중 센싱동작 대상으로 선택되지 않은 메모리 셀에 대응하는 페이지 버퍼의 경우, 즉, 센싱동작 대상으로 선택되지 않은 비트라인에 대응하는 페이지 버퍼의 경우, 센싱동작을 시작하기 이전에 래치(430)의 출력단(QS)을 전원전압(VCORE)레벨로 설정한 상태이기 때문에, 제7NMOS트랜지스터(N9)가 턴 온되어 제4중간노드(MN4)와 접지전압(VSS)단을 전기적으로 연결할 수 있다. 즉, 제1연결소자(411)에 포함된 제1PMOS트랜지스터(N4)와 제3연결소자(413)에 포함된 제7NMOS트랜지스터(N9)는, 턴 온/오프가 서로 반대로 설정될 수 있다. 예컨대, 전술한 설명에서 제1연결소자(411)에 포함된 제1PMOS트랜지스터(N4)가 턴 온되는 것을 가정하였으므로, 제3연결소자(413)에 포함된 제7NMOS트랜지스터(N9)는 턴 오프되는 것을 가정할 수 있다.

그리고, 다수의 페이지 버퍼(PB1~PBm) 각각에 포함된 래치(430)는, 제1인버터(IV1)와 제2인버터(IV2)와 제8NMOS트랜지스터(N10)와 제9NMOS트랜지스터(N11)와 제10NMOS트랜지스터(N12) 및 제11NMOS트랜지스터(N13)를 포함할 수 있다.

제1인버터(IV1)과 제2인버터(IV2)는, 래치(430)의 출력단(QS)과 반전출력단(QS_N) 사이에서 역방향 병렬 연결될 수 있다.

제8NMOS트랜지스터(N10) 및 제9NMOS트랜지스터(N11)는, 래치(430)의 출력단(QS)과 접지전압(GND)단 사이에 직렬 연결될 수 있다. 제8NMOS트랜지스터(N10)는, 제1리셋신호(SRST)에 응답하여 턴 온 되고 제9NMOS트랜지스터(N11)는 제2리셋신호(PBRST)에 응답하여 턴 온 될 수 있다. 제8트랜지스터(N10) 및 제9트랜지스터(N11)가 턴 온 되면, 출력단(QS)과 접지전압(GND)단이 연결될 수 있다.

제10NMOS트랜지스터(N12) 및 제11NMOS트랜지스터(N13)는, 래치(430)의 반전출력단(QS_N)과 접지전압(GND)단 사이에 직렬 연결될 수 있다. 제10NMOS트랜지스터(N12)는, 감지노드(SO)의 전위레벨에 따라 턴 온되고, 제11NMOS트랜지스터(N13)는 래칭신호(SSET)에 응답하여 턴 온될 수 있다. 제10NMOS트랜지스터(N12) 및 제11NMOS트랜지스터(N13)가 턴 온되면, 반전출력단(QS_N)과 접지전압(GND)단이 연결될 수 있다.

여기서, 제1리셋신호(RST)와 제2리셋신호(PBRST) 및 래칭신호(SSET)는, 제어로직(153)에서 생성되는 신호일 수 있다.

제1리셋신호(RST) 및 제2리셋신호(PBRST)는, 래치(430)에 저장된 논리레벨을 초기화시키기 위해 사용되는 신호로서, 본 발명의 실시예에 따른 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 비트라인 제어부(410)에서 센싱동작을 수행하는 동안에는 활성화되지 않을 수 있다.

래칭신호(SSET)는, 감지노드(SO)의 전위레벨을 논리레벨로서 래치(430)에 저장하는 동작을 수행하기 위해 사용될 수 있다. 따라서, 본 발명의 실시예에 따른 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 비트라인 제어부(410)에서 센싱동작을 시작하는 시점 이후 설정된 시간이 흐른 시점에서 래칭신호(SSET)가 토글링할 수 있으며, 래칭신호(SSET)의 토글링 이후 센싱동작이 종료될 수 있다.

예를 들어, 도 5를 참조하면, 센싱동작이 시작하는 시점(t1)이후 설정된 시간이 흐른 시점(t2)에서 래칭신호(SSET)가 토글링할 수 있으며, 래칭신호(SSET)의 토글링이 완료된 시점(t3)에서 센싱동작이 종료될 수 있다.

도 6 및 도 7은 도 2에 도시된 페이지 버퍼를 본 발명의 제2실시예에 따라 상세하게 설명하기 위한 도면이다.

도 6을 참조하면, 전술한 도 4에 도시된 본 발명의 제1실시예에 따른 페이지 버퍼와 거의 동일한 구성을 갖는 것을 알 수 있다. 따라서, 하기에서는 도 4와 도 6의 구성상 차이점을 위주로 설명하도록 하겠다.

구체적으로, 도 6에 도시된 본 발명의 제2실시예에 따른 페이지 버퍼는, 도 2에 도시된 다수의 페이지 버퍼(PB1~PBm) 중 어느 하나의 페이지 버퍼일 수 있다. 또한, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)은, 다수의 비트라인(BL1~BLm) 중 어느 하나의 비트라인(BL)과 감지노드(SO) 사이에 연결될 수 있다. 또한, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)은, 비트라인 제어부(410) 및 래치(430)를 포함할 수 있다.

어느 하나의 메모리 셀이 어떤 프로그램 상태를 갖는지 확인하는 센싱동작을 수행할 때, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 비트라인 제어부(410)는, 센싱동작의 수행구간동안 계속 제1연결소자(411)를 통해 전원전압(VCORE)단과 감지노드(SO)를 전기적으로 연결할 수 있다. 또한, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 비트라인 제어부(410)는, 센싱동작의 수행구간동안 계속 제2연결소자(412)를 통해 감지노드(SO)와 비트라인(BL)을 전기적으로 연결할 수 있다.

좀 더 구체적으로, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 비트라인 제어부(410)는, 제1연결소자(411)와, 제2연결소자(412), 및 제3연결소자(413)를 포함할 수 있다.

여기서, 제1연결소자(411)는, 제1PMOS트랜지스터(N4), 및 제2PMOS트랜지스터(N5B)를 포함할 수 있다. 즉, 도 6에 도시된 본 발명의 제2실시예에 따른 페이지 버퍼는, 제1연결소자(411)에 두 개의 PMOS트랜지스터(N4, N5B)가 포함될 수 있다. 반면, 전술한 도 4에 도시된 본 발명의 제1실시예에 따른 페이지 버퍼는, 제1연결소자(411)에 한 개의 PMOS트랜지스터(N4)와 한 개의 NMOS트랜지스터(N5A)가 포함된 바 있다.

제1연결소자(411)에 포함된 제2PMOS트랜지스터(N5B)는, 게이트단으로 인가되는 제2프리차지 제어신호(SA_PRECH2)에 응답하여 소스-드레인 접속된 제1중간노드(MN1)와 감지노드(SO)를 선택적으로 연결할 수 있다. 이때, 제2프리차지 제어신호(SA_PRECH2)는, 제어로직(153, 도 2 참조)에서 생성될 수 있으며, 센싱동작의 수행구간동안 계속 제2PMOS트랜지스터(N5B)를 턴 온 시키기에 충분한 전위레벨을 유지할 수 있다. 이때, 제1연결소자(411)에 포함된 제1PMOS트랜지스터(N4)가 턴 오프되는 경우는, 제2PMOS트랜지스터(N5B)의 동작이 아무런 의미를 갖지 않을 수 있다. 따라서, 하기에서는 제1PMOS트랜지스터(N4)가 턴 온되는 것을 가정하여 설명하도록 하겠다.

예를 들어, 도 7를 참조하면, 제2프리차지 제어신호(SA_PRECH2)는, 센싱동작의 수행구간동안 계속 전원전압(VCORE)레벨보다 낮고 접지전압(VSS)레벨보다 높은 설정된 기준전위레벨(VPREF)를 가질 수 있다. 즉, 제2프리차지 제어신호(SA_PRECH2)는, 센싱동작이 시작하는 시점(t4)에서 설정된 기준전위레벨(VPREF)로 천이한 뒤, 센싱동작이 완료되는 시점(t6)까지 설정된 기준전위레벨(VPREF)을 유지할 수 있다. 이렇게, 제1연결소자(411)에 포함된 제2PMOS트랜지스터(N5B)는, 제2프리차지 제어신호(SA_PRECH2)가 설정된 기준전위레벨(VPREF)을 유지하는 것에 응답하여 전원전압(VCORE)단과 감지노드(SO)를 전기적으로 연결할 수 있다. 이때, 감지노드(SO)는, 전원전압(VCORE)레벨에서 설정된 전위레벨만큼 하강한 전위레벨을 가질 수 있다.

전술한 설명과 같이 도 4와 도 6의 구성상 차이점은, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)에 포함된 비트라인 제어부(410)에 포함된 제1연결소자(411)에 포함된 트랜지스터가 서로 다르다는 점, 및 이로 인해 트랜지스터를 제어하기 위한 신호를 다르게 설정한다는 점을 제외하면, 완전히 동일할 수 있다. 따라서, 도 6에 도시된 본 발명의 제2실시예에 따른 페이지 버퍼의 구체적인 동작은 전술한 도 4에 도시된 본 발명의 제1실시예에 따른 페이지 버퍼의 동작을 참조할 수 있으며, 여기에서는 더 구체적으로 설명하지 않도록 하겠다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims

다수의 워드라인과 다수의 비트라인 사이에 접속되며, 다수의 문턱전압레벨을 기준으로 구분되는 다수의 프로그램 상태 중 어느 하나의 상태로 프로그램된 다수의 메모리 셀;
상기 다수의 비트라인을 통해 상기 다수의 메모리 셀과 각각 연결되는 다수의 페이지 버퍼를 포함하고,
상기 다수의 페이지 버퍼 각각은,
상기 비트라인과 감지노드 사이에 연결되며, 상기 비트라인을 통해 상기 다수의 프로그램 상태를 센싱하기 위한 센싱동작의 수행구간동안 계속, 제1연결소자를 통해 전원전압단과 상기 감지노드를 전기적으로 연결하고 제2연결소자를 통해 상기 감지노드와 상기 비트라인을 전기전으로 연결하는 비트라인 제어부; 및
래칭신호에 응답하여 상기 감지노드의 전위레벨을 논리레벨로서 저장하는 래치를 포함하는 메모리 장치.
제1항에 있어서,
상기 제1연결소자는,
상기 센싱동작의 수행구간에서 상기 감지노드의 전위레벨이 전원전압레벨보다 낮고 상기 래치의 트립(trip)레벨보다 높은 제1전위레벨을 초과하지 않도록 제어하는 메모리 장치.
제2항에 있어서,
상기 제2연결소자는,
상기 센싱동작의 수행구간에서 상기 비트라인에 연결된 상기 메모리 셀의 프로그램 상태에 따라 상기 감지노드가 상기 제1전위레벨과 상기 래치의 트립레벨보다 낮은 제2전위레벨 중 어느 하나의 전위레벨을 선택하여 유지하도록 제어하는 메모리 장치.
제1항에 있어서,
상기 제1연결소자는,
게이트단과 접속된 상기 래치의 출력단의 전위레벨에 따라 소스-드레인 접속된 전원전압단과 제1중간노드를 선택적으로 연결하기 위한 제1PMOS트랜지스터; 및
게이트단으로 인가되는 제1프리차지 제어신호에 응답하여 드레인-소스 접속된 상기 제1중간노드와 상기 감지노드를 선택적으로 연결하기 위한 제1NMOS트랜지스터를 포함하며,
상기 제1프리차지 제어신호는, 상기 센싱동작의 수행구간동안 계속 상기 제1NMOS트랜지스터를 턴 온(turn on)시키기 위한 전위레벨을 유지하는 메모리 장치.
제1항에 있어서,
상기 제1연결소자는,
게이트단과 접속된 상기 래치의 출력단의 전위레벨에 따라 소스-드레인 접속된 전원전압단과 제1중간노드를 선택적으로 연결하기 위한 제1PMOS트랜지스터; 및
게이트단으로 인가되는 제2프리차지 제어신호에 응답하여 소스-드레인 접속된 상기 제1중간노드와 상기 감지노드를 선택적으로 연결하기 위한 제2PMOS트랜지스터를 포함하며,
상기 제2프리차지 제어신호는, 상기 센싱동작의 수행구간동안 계속 제2PMOS트랜지스터를 턴 온시키되 전원전압레벨보다 낮고 접지전압레벨보다 높은 설정된 기준전위레벨을 유지하는 메모리 장치.
제1항에 있어서,
상기 제2연결소자는,
게이트단으로 인가되는 제1연결제어신호에 응답하여 드레인-소스 접속된 상기 감지노드와 제2중간노드를 선택적으로 연결하기 위한 제2NMOS트랜지스터;
게이트단으로 인가되는 제2연결제어신호에 응답하여 드레인-소스 접속된 상기 제2중간노드와 제3중간노드를 선택적으로 연결하기 위한 제3NMOS트랜지스터;
게이트단으로 인가되는 제3연결제어신호에 응답하여 드레인-소스 접속된 상기 비트라인과 상기 제3중간노드를 선택적으로 연결하기 위한 제4NMOS트랜지스터; 및
게이트단으로 인가되는 제4연결제어신호에 응답하여 드레인-소스 접속된 상기 제3중간노드와 접지전압단을 선택적으로 연결하기 위한 제5NMOS트랜지스터를 포함하며,
상기 제1 내지 제3연결제어신호 각각은, 상기 센싱동작의 수행구간동안 계속 상기 제2 내지 제4NMOS트랜지스터 각각을 턴 온시키기 위한 전위레벨을 유지하고,
상기 제4연결제어신호는, 상기 센싱동작의 수행구간동안 계속 상기 제5NMOS트랜지스터를 턴 오프(turn off)시키기 위한 전위레벨을 유지하는 메모리 장치.
제1항에 있어서,
상기 비트라인 제어부는, 상기 감지노드와 접지전압단을 전기적으로 연결하기 위한 제3연결소자를 더 포함하고,
상기 제3연결소자는,
게이트단으로 인가되는 디스차지 제어신호에 응답하여 드레인-소스 접속된 상기 감지노드와 제4중간노드를 선택적으로 연결하기 위한 제6NMOS트랜지스터; 및
게이트단과 접속된 상기 래치의 출력단의 전위레벨에 따라 드레인-소스 접속된 상기 제4중간노드와 접지전압단을 선택적으로 연결하기 위한 제7NMOS트랜지스터를 포함하며,
상기 디스차지 제어신호는, 상기 센싱동작의 수행구간동안 계속 상기 제6NMOS트랜지스터를 턴 오프시키기 위한 전위레벨을 유지하는 메모리 장치.
제1항에 있어서,
상기 다수의 페이지 버퍼 각각은,
상기 센싱동작의 시작시점 이전에 상기 래치의 출력단을 전원전압레벨 또는 접지전압레벨로 설정하며,
상기 시작시점 이후 설정된 시간이 흐른 시점에서 상기 래칭신호를 토글링시켜 상기 감지노드의 전위레벨을 논리레벨로서 저장한 뒤, 상기 센싱동작을 종료하는 메모리 장치.
제8항에 있어서,
상기 다수의 페이지 버퍼 각각은,
상기 센싱동작의 시작시점 이전에 상기 다수의 비트라인 중, 선택된 비트라인에 대응하는 상기 래치에 제1논리레벨을 저장하기 위해 상기 래치의 출력단을 접지전압레벨로 설정하고, 상기 선택된 비트라인을 제외한 나머지 비트라인에 대응하는 상기 래치에 제2논리레벨을 저장하기 위해 상기 래치의 출력단을 전원전압레벨로 설정하는 메모리 장치.