KR20230041330A - 비휘발성 메모리 장치에 데이터를 프로그램 및 검증하기 위한 장치 및 방법 - Google Patents
비휘발성 메모리 장치에 데이터를 프로그램 및 검증하기 위한 장치 및 방법 Download PDFInfo
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Abstract
본 기술은 비휘발성 메모리 장치에 데이터를 프로그램 및 검증하기 위한 장치 및 방법에 관한 것으로서, 다수의 워드라인과 다수의 비트라인 사이에 접속된 다수의 메모리 셀을 포함하는 메모리 셀 어레이와, 다수의 워드라인 중 선택 워드라인에 접속된 다수의 메모리 셀이 기 설정된 목표문턱전압을 갖도록 하기 위해 제1프로그램 동작 및 제1검증동작이 포함된 포기(foggy)동작과 제2프로그램 동작 및 제2검증동작이 포함된 파인(fine)동작을 포함하는 프로그램을 수행하고, 제1검증동작에서 선택 워드라인에 목표문턱전압보다 높거나 같은 레벨의 제1검증전압을 인가하고, 제2검증동작에서 선택 워드라인에 목표문턱전압과 동일한 레벨의 제2검증전압을 인가하는 주변회로, 및 제1검증동작에서 제1검증전압보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 이상인지 여부에 따라 포기동작의 완료여부를 판단하고, 제2검증동작에서 제2검증전압보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 이하인지 여부에 따라 파인동작의 완료여부를 판단하는 제어로직을 포함한다.
Description
본 발명은 메모리 장치에 관한 것으로서, 구체적으로 비휘발성 메모리 장치에 데이터를 프로그램 및 검증하기 위한 장치 및 방법에 관한 것이다.
일반적으로 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 여러가지 반도체 장치 중 메모리 시스템(memory system)을 저장 매체로 사용하는 장치, 예컨대, 디지털 카메라와 스마트폰 및 태블릿 피씨 등과 같은 이동형 디지털 전자 장치에서는 데이터를 저장하기 위해 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리(Nonvolatile memory device)를 포함할 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 유지되는 메모리 장치이다. 비휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치(Flash Memory Device), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
본 발명의 실시예는 서로 다른 두 종류의 프로그램 동작 및 검증동작을 포함하는 프로그램 동작을 통해 비휘발성 메모리 장치에 데이터를 저장할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는, 다수의 워드라인과 다수의 비트라인 사이에 접속된 다수의 메모리 셀을 포함하는 메모리 셀 어레이; 상기 다수의 워드라인 중 선택 워드라인에 접속된 다수의 메모리 셀이 기 설정된 목표문턱전압을 갖도록 하기 위해 제1프로그램 동작 및 제1검증동작이 포함된 포기(foggy)동작과 제2프로그램 동작 및 제2검증동작이 포함된 파인(fine)동작을 포함하는 프로그램을 수행하고, 상기 제1검증동작에서 상기 선택 워드라인에 상기 목표문턱전압보다 높거나 같은 레벨의 제1검증전압을 인가하고, 상기 제2검증동작에서 상기 선택 워드라인에 상기 목표문턱전압과 동일한 레벨의 제2검증전압을 인가하는 주변회로; 및 상기 제1검증동작에서 상기 제1검증전압보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 이상인지 여부에 따라 상기 포기동작의 완료여부를 판단하고, 상기 제2검증동작에서 상기 제2검증전압보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 이하인지 여부에 따라 파인동작의 완료여부를 판단하는 제어로직을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 동작방법은, 다수의 워드라인 중 선택 워드라인에, 제1프로그램 전압을 인가하는 제1프로그램 동작 및 목표문턱전압보다 높거나 같은 레벨의 제1검증전압을 인가하는 제1검증동작을 포함하는 포기(foggy)동작단계; 상기 제1검증동작에서 상기 제1검증전압보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 이상인지 여부에 따라 상기 포기동작의 완료여부를 판단하는 제1판단단계; 상기 선택 워드라인에, 제2프로그램 전압을 인가하는 제2프로그램 동작 및 상기 목표문턱전압과 동일한 레벨의 제2검증전압을 인가하는 제2검증동작을 포함하는 파인(fine)동작단계; 및 상기 제2검증동작에서 상기 제2검증전압보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 이하인지 여부에 따라 상기 파인동작의 완료여부를 판단하는 제2판단단계를 포함할 수 있다.
본 기술은 서로 다른 두 종류의 프로그램 동작 및 검증동작을 포함하는 프로그램을 통해 비휘발성 메모리 장치에 데이터를 저장할 수 있다. 이를 통해, 프로그램 동작에서 소모되는 전류의 크기를 최소화한 상태에서도 셀 분포를 효과적으로 개선할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 장치를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 3은 도 2에 도시된 메모리 블록을 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 4는 도 2에 도시된 메모리 장치를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 포기동작 및 파인동작이 포함된 프로그램 동작을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 포기동작 및 파인동작이 포함된 프로그램 동작의 수행순서를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 포기동작 및 파인동작이 포함된 프로그램 동작의 일 예를 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 포기동작 및 파인동작이 포함된 프로그램 동작의 다른 예를 설명하기 위한 도면이다.
도 9는 도 2에 도시된 페이지 버퍼를 본 발명의 실시예에 따른 프로그램 동작에 따라 상세하게 설명하기 위한 도면이다.
도 10은 도 9에 도시된 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 장치를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 3은 도 2에 도시된 메모리 블록을 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 4는 도 2에 도시된 메모리 장치를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 포기동작 및 파인동작이 포함된 프로그램 동작을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 포기동작 및 파인동작이 포함된 프로그램 동작의 수행순서를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 포기동작 및 파인동작이 포함된 프로그램 동작의 일 예를 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 포기동작 및 파인동작이 포함된 프로그램 동작의 다른 예를 설명하기 위한 도면이다.
도 9는 도 2에 도시된 페이지 버퍼를 본 발명의 실시예에 따른 프로그램 동작에 따라 상세하게 설명하기 위한 도면이다.
도 10은 도 9에 도시된 페이지 버퍼의 동작을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 데이터 처리 시스템은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함할 수 있다. 호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치를 포함, 즉 컴퓨팅 장치 혹은 유무선 전자 장치를 포함할 수 있다.
호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공할 수 있다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 다수의 운영 시스템을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 다수의 커맨드를 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드에 해당하는 동작, 즉 사용자 요청에 상응하는 동작을 수행할 수 있다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장할 수 있다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치 중 어느 하나로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함할 수 있다.
그리고, 메모리 시스템(110)에 포함된 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공할 수 있다. 여기서, 메모리 장치(150)는, 데이터를 저장하는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀 어레이(미도시)는 다수의 메모리 블록을 포함할 수 있다. 각 메모리 블록은 다수의 메모리 셀을 포함할 수 있다. 하나의 메모리 블록은 다수의 페이지를 포함할 수 있다. 실시 예에 따라, 페이지는 메모리 장치(150)에 데이터를 저장하거나, 메모리 장치(150)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에 따라, 메모리 장치(150)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(150)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(150)는 컨트롤러(130)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 메모리 장치는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(150)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(150)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
컨트롤러(130)는 메모리 시스템(110)의 전반적인 동작을 제어할 수 있다.
메모리 시스템(110)에 전원이 인가되면, 컨트롤러(130)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(150)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(102)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 컨트롤러(130)는 호스트(102)와 메모리 장치(150) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(150)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에 따라, 컨트롤러(130)는 호스트(102)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(150)에 포함된 데이터가 저장될 메모리 셀의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 "논리 어드레스" 또는 "논리적 어드레스"는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 "물리 어드레스" 또는 "물리적 어드레스"는 같은 의미로 사용될 수 있다.
컨트롤러(130)는 호스트(102)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(150)를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(130)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(150)에 제공할 수 있다. 리드 동작 시, 컨트롤러(130)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(150)에 제공할 수 있다. 소거 동작 시, 컨트롤러(130)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(150)에 제공할 수 있다.
실시 예에 따라, 컨트롤러(130)는 호스트(102)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(150)에 전송할 수 있다. 예를 들면, 컨트롤러(130)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(150)로 제공할 수 있다.
실시 예에 따라, 컨트롤러(130)가 적어도 둘 이상의 메모리 장치(150)를 제어할 수 있다. 이 경우, 컨트롤러(130)는 동작 성능의 향상을 위해 메모리 장치(150)를 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(150)를 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
호스트(102)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식 중 적어도 하나를 이용하여 메모리 시스템(110)와 통신할 수 있다.
도 2는 도 1에 도시된 메모리 장치를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(150)는 메모리 셀 어레이(151), 주변 회로(152) 및 제어 로직(153)을 포함할 수 있다.
메모리 셀 어레이(151)는 다수의 메모리 블록(BLK1~BLKz)을 포함할 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 행 라인(RL)을 통해 어드레스 디코더(155)에 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 비트 라인(BL1~BLm)을 통해 페이지 버퍼 그룹(156)에 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 실시 예로서, 다수의 메모리 셀은 비휘발성 메모리 셀일 수 있다. 같은 워드 라인에 연결된 메모리 셀은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 다수의 페이지를 포함할 수 있다.
행 라인(RL)은 적어도 하나 이상의 소스 선택 라인, 다수의 워드 라인 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(151)에 포함된 메모리 셀은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(152)는 제어 로직(153)의 제어에 따라 메모리 셀 어레이(151)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(152)는 메모리 셀 어레이(151)를 구동할 수 있다. 예를 들어, 주변 회로(152)는 제어 로직(153)의 제어에 따라 행 라인(RL) 및 비트 라인(BL1~BLm)에 다양한 동작 전압을 인가하거나, 인가된 전압을 디스차지 할 수 있다.
주변 회로(152)는 어드레스 디코더(155), 전압 생성부(154), 페이지 버퍼 그룹(156), 데이터 입출력 회로(157) 및 센싱 회로(158)를 포함할 수 있다.
주변 회로(152)는 메모리 셀 어레이(151)를 구동할 수 있다. 예를 들어, 주변 회로(152)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(151)를 구동할 수 있다.
어드레스 디코더(155)는 행 라인(RL)을 통해 메모리 셀 어레이(151)에 연결될 수 있다. 행 라인(RL)은 드레인 선택 라인, 워드라인, 소스 선택 라인 및 공통 소스 라인을 포함할 수 있다.
어드레스 디코더(155)는 제어 로직(153)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(155)는 제어 로직(153)으로부터 어드레스(RADD)를 수신할 수 있다.
어드레스 디코더(155)는 수신된 어드레스(RADD) 중 블록 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(155)는 디코딩된 블록 어드레스에 따라 메모리 블록(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(155)는 수신된 어드레스(RADD) 중 로우 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(155)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(155)는 선택된 워드라인에 전압 생성부(154)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.
프로그램 동작 시에, 어드레스 디코더(155)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(155)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(155)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
메모리 장치(150)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작 시에 메모리 장치(150)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(155)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(155)는 선택된 메모리 블록에 입력되는 워드라인에 접지 전압을 인가할 수 있다.
전압 생성부(154)는 메모리 장치(150)에 공급되는 외부 전원 전압을 이용하여 다수의 동작 전압(Vop)을 발생하도록 구성될 수 있다. 전압 생성부(154)는 제어 로직(153)의 제어에 응답하여 동작할 수 있다.
실시 예로서, 전압 생성부(154)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(154)에서 생성된 내부 전원 전압은 메모리 장치(150)의 동작전압으로서 사용될 수 있다.
실시 예로서, 전압 생성부(154)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 다수의 동작 전압(Vop)을 생성할 수 있다. 전압 생성부(154)는 메모리 장치(150)에서 요구되는 다양한 전압을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(154)는 다수의 소거 전압, 다수의 프로그램 전압, 다수의 패스 전압, 다수의 선택 읽기 전압, 다수의 비선택 읽기 전압을 생성할 수 있다.
전압 생성부(154)는 다양한 전압 레벨을 갖는 다수의 동작 전압(Vop)을 생성하기 위해서, 내부 전원 전압을 수신하는 다수의 펌핑 커패시터을 포함하고, 제어 로직(153)의 제어에 응답하여 다수의 펌핑 커패시터을 선택적으로 활성화하여 다수의 동작 전압(Vop)을 생성할 수 있다.
생성된 다수의 동작 전압(Vop)은 어드레스 디코더(155)에 의해 메모리 셀 어레이(151)에 공급될 수 있다.
페이지 버퍼 그룹(156)는 다수의 페이지 버퍼(PB1~PBm)를 포함할 수 있다. 다수의 페이지 버퍼(PB1~PBm)는 각각 다수의 비트라인(BL1~BLm)을 통해 메모리 셀 어레이(151)에 연결될 수 있다. 다수의 페이지 버퍼(PB1~PBm)는 제어 로직(153)의 제어에 응답하여 동작할 수 있다.
다수의 페이지 버퍼(PB1~PBm)는 데이터 입출력 회로(157)와 데이터(DATA)를 통신할 수 있다. 프로그램 시에, 다수의 페이지 버퍼(PB1~PBm)은 데이터 입출력 회로(157) 및 데이터 라인(DL)을 통해 저장될 데이터(DATA)를 수신할 수 있다.
프로그램 동작 시, 다수의 페이지 버퍼(PB1~PBm)는 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(157)를 통해 수신한 데이터(DATA)를 비트라인(BL1~BLm)을 통해 선택된 메모리 셀에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀은 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 다수의 페이지 버퍼(PB1~PBm)은 선택된 메모리 셀로부터 비트라인(BL1~BLm)을 통해 메모리 셀에 저장된 데이터(DATA)를 읽을 수 있다.
리드 동작 시, 페이지 버퍼 그룹(156)은 선택된 페이지의 메모리 셀로부터 비트라인(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 다수의 페이지 버퍼(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 페이지 버퍼 그룹(156)은 비트라인(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 페이지 버퍼 그룹(156)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(157)는 데이터 라인(DL)을 통해 다수의 페이지 버퍼(PB1~PBm)에 연결될 수 있다. 데이터 입출력 회로(157)는 제어 로직(153)의 제어에 응답하여 동작할 수 있다.
데이터 입출력 회로(157)는 입력되는 데이터(DATA)를 수신하는 다수의 입출력 버퍼(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(157)는 컨트롤러(130, 도 1 참조)로부터 저장될 데이터(DATA)를 수신할 수 있다. 데이터 입출력 회로(157)는 리드 동작 시, 페이지 버퍼 그룹(156)에 포함된 다수의 페이지 버퍼(PB1~PBm)로부터 전달된 데이터(DATA)를 컨트롤러(130, 도 1 참조)로 출력할 수 있다.
센싱 회로(158)는 리드 동작 또는 검증 동작 시, 제어 로직(153)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(156)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(153)으로 출력할 수 있다.
제어 로직(153)은 어드레스 디코더(155), 전압 생성부(154), 페이지 버퍼 그룹(156), 데이터 입출력 회로(157) 및 센싱 회로(158)에 연결될 수 있다. 제어 로직(153)은 메모리 장치(150)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(153)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(153)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(152)를 제어할 수 있다. 예를 들면, 제어 로직(153)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(153)은 동작 신호(OPSIG)를 전압 생성부(154)로 출력하고, 어드레스(RADD)를 어드레스 디코더(155)로 출력하고, 읽기 및 쓰기 제어신호(PBSIGNALS)는 페이지 버퍼 그룹(156)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(158)로 출력할 수 있다. 또한, 제어 로직(153)은 센싱 회로(158)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2에 도시된 메모리 블록을 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 3을 참조하면, 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된 다수의 메모리 셀 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 메모리 셀 스트링들(ST)에 각각 연결될 수 있고, 공통 소스 라인(CSL)은 메모리 셀 스트링들(ST)에 공통으로 연결될 수 있다. 메모리 셀 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 메모리 셀 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
메모리 셀 스트링(ST)은 공통 소스 라인(CSL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 메모리 셀 스트링(ST)에는 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 소스 선택 트랜지스터(SST)과 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 메모리 셀 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 메모리 셀 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 도 2에 도시된 메모리 장치를 본 발명의 실시예에 따라 상세하게 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 포기동작 및 파인동작이 포함된 프로그램 동작을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 포기동작 및 파인동작이 포함된 프로그램 동작의 수행순서를 설명하기 위한 도면이다.
먼저, 도 4를 참조하면, 메모리 장치(150)는 메모리 셀 어레이(151), 프로그램 및 검증 회로(41), 전압 생성부(42) 및 프로그램 동작 제어부(43)를 포함할 수 있다.
도 2를 참조하여 설명된 주변회로(152)는 프로그램 및 검증 회로(41)를 포함할 수 있다. 프로그램 및 검증 회로(41)는, 도 2의 어드레스 디코더(155)와 센싱 회로(158)와 페이지 버퍼 그룹(156) 및 데이터 입출력 회로를 포함할 수 있다. 도 2를 참조하여 설명된 제어로직(153)은 프로그램 동작 제어부(43)를 포함할 수 있다. 즉, 하기에서 설명되는 프로그램 및 검증 회로(41)의 동작은 주변회로(152)의 동작이고, 프로그램 동작 제어부(43)의 동작은 제어로직(153)의 동작일 수 있다.
메모리 셀 어레이(151)는, 다수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(151)는 다수의 메모리 셀들과 연결된 다수의 워드라인(WLs)을 통해 프로그램 및 검증 회로(41)에 연결될 수 있다. 메모리 셀 어레이(151)는, 다수의 메모리 셀들과 연결된 다수의 비트라인(BLs)을 통해 프로그램 및 검증 회로(41)에 연결될 수 있다. 다수의 워드라인(WLs)과 다수의 비트라인(BLs)은 도 3에서 설명된 바와 같이 교차되어 연결될 수 있다.
전압 생성부(42)는, 전압 생성 신호(V_Gen)에 응답하여 메모리 셀들에 대한 동작에 필요한 동작 전압들을 생성할 수 있다. 동작 전압들 중 워드라인에 인가되는 전압은 워드라인 전압일 수 있다. 전압 생성부(42)는, 생성한 동작 전압들을 프로그램 및 검증 회로(41)에 제공할 수 있다.
프로그램 및 검증 회로(41)는, 전압 생성부(42)로부터 동작 전압들을 제공받을 수 있다. 프로그램 및 검증 회로(41)는, 다수의 워드라인(WLs) 중 프로그램 대상으로 선택된 워드라인에 포함된 다수의 메모리 셀이 기 설정된 목표문턱전압을 갖도록 하기 위해 제1프로그램 동작 및 제1검증동작이 포함된 포기(foggy)동작과 제2프로그램 동작 및 제2검증동작이 포함된 파인(fine)동작을 포함하는 프로그램을 수행할 수 있다. 프로그래 및 검증 회로(41)는, 포기동작에 포함된 제1검증동작에서 프로그램 대상으로 선택된 워드라인에 프로그램의 목표문턱전압보다 높거나 같은 레벨을 갖는 제1검증전압을 인가할 수 있다. 프로그래 및 검증 회로(41)는, 파인동작에 포함된 제2검증동작에서 프로그램 대상으로 선택된 워드라인에 프로그램의 목표문턱전압과 같은 레벨을 갖는 제2검증전압을 인가할 수 있다.
프로그램 동작 제어부(43)는, 포기동작에 포함된 제1검증동작에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제1검증전압보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 이상인지 여부에 따라 포기동작의 완료여부를 판단할 수 있다. 프로그램 동작 제어부(43)는, 파인동작에 포함된 제2검증동작에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제2검증전압보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 이하인지 여부에 따라 파인동작의 완료여부를 판단할 수 있다.
프로그램 동작 제어부(43)는, 포기동작에 포함된 제1검증동작에서 포기동작이 완료될 때까지 포기동작을 반복 수행하도록 프로그램 및 검증 회로(41)를 제어할 수 있다. 즉, 프로그램 동작 제어부(43)는, 포기동작에 포함된 제1검증동작에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제1검증전압보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 미만인 것으로 확인되는 경우, 포기동작에 포함된 제1프로그램 동작 및 제1검증동작을 반복 수행하도록 프로그램 및 검증 회로(41)를 제어할 수 있다.
프로그램 동작 제어부(43)는, 포기동작에 포함된 제1검증동작에서 포기동작이 완료된 것으로 판단되는 경우, 파인동작의 수행을 시작하도록 프로그램 및 검증 회로(41)를 제어할 수 있다. 즉, 프로그램 동작 제어부(43)는, 포기동작에 포함된 제1검증동작에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제1검증전압보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 이상인 것으로 확인되는 경우, 파인동작에 포함된 제2프로그램 동작 및 제2검증동작을 수행하도록 프로그램 및 검증 회로(41)를 제어할 수 있다.
프로그램 동작 제어부(43)는, 파인동작에 포함된 제2검증동작에서 파인동작이 완료될 때까지 파인동작을 반복수행하도록 프로그램 및 검증 회로(41)를 제어할 수 있다. 즉, 프로그램 동작 제어부(43)는, 파인동작에 포함된 제2검증동작에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제2검증전압보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 초과인 것으로 확인되는 경우, 파인동작에 포함된 제2프로그램 동작 및 제2검증동작을 반복 수행하도록 프로그램 및 검증 회로(41)를 제어할 수 있다.
프로그램 동작 제어부(43)는, 파인동작에 포함된 제2검증동작에서 파인동작이 완료된 것으로 판단되는 경우, 프로그램을 종료하도록 프로그램 및 검증 회로(41)를 제어할 수 있다. 즉, 프로그램 동작 제어부(43)는, 파인동작에 포함된 제2검증동작에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제2검증전압보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 이하인 것으로 확인되는 경우, 다수의 메모리 셀이 목표문턱전압을 갖는 것으로 판단하여 프로그램을 종료하도록 프로그램 및 검증 회로(41)를 제어할 수 있다.
한편, 하나의 프로그램 대상 워드라인에 대한 포기동작과 파인동작은 연속되지 않을 수 있다. 실시예에 따라, 어느 하나의 프로그램 대상 워드라인에 대한 포기동작이 수행되고, 해당 프로그램 대상 워드라인에 대한 파인동작이 수행되기 전에 다른 프로그램 대상 워드라인에 대한 포기동작이 먼저 수행될 수 있다. 이렇게, 어느 하나의 프로그램 대상 워드라인에 대해 포기동작을 수행한 후, 파인동작을 연속으로 수행하기 전에 다른 프로그램 대상 워드라인에 대한 포기동작을 먼저 수행하는 이유는, 워드라인 간의 간섭을 줄여 분포를 개선하기 위함이다.
프로그램 동작 제어부(43)는, 파인동작에 포함된 제2검증동작에서 다수의 비트라인(BLs)에 제1감지전압을 인가하고, 포기동작에 포함된 제1검증동작에서 다수의 비트라인(BLs)에 제1감지전압보다 작은 레벨의 제2감지전압을 인가하도록 프로그램 및 검증 회로(41)를 제어할 수 있다.
한편, 일반적으로 프로그램에 포함된 프로그램 동작은 메모리 셀에 저장될 데이터에 따라 메모리 셀의 문턱전압을 목표 프로그램 상태에 대응되는 목표문턱전압으로 상승시키는 동작일 수 있다.
또한, 일반적으로 프로그램에 포함된 검증동작은 메모리 셀에 대한 프로그램 동작이 제대로 수행되었는지 검증하는 동작일 수 있다. 즉, 검증동작은 프로그램 동작이 수행된 메모리 셀의 문턱전압이 프로그램 동작의 목표 프로그램 상태에 대응되는 목표문턱전압에 도달하였는지 체크하는 동작일 수 있다.
본 발명의 실시예에 따른 프로그램은 두 종류의 프로그램 동작을 포함할 수 있다. 즉, 본 발명의 실시예에 따른 프로그램은, 포기동작에 포함된 제1프로그램 동작과 파인동작에 포함된 제2프로그램 동작을 포함할 수 있다.
도 4 및 도 5를 함께 참조하면, 프로그램 및 검증 회로(41)는, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀에 대해 포기동작에 포함된 제1프로그램 동작(FOGGY PROGRAM)을 수행할 수 있으며, 그 결과 소거상태(ERASE)인 메모리 셀의 문턱전압(Vth) 레벨을 상승시켜 포기상태(FOGGY STATE)의 문턱전압(Vth) 레벨을 갖도록 할 수 있다.
프로그램 및 검증 회로(41)는, 포기동작이 완료되어 포기상태(FOGGY STATE)의 문턱전압(Vth) 레벨을 갖는 프로그램 대상 워드라인에 포함된 다수의 메모리 셀에 대해 파인동작에 포함된 제2프로그램 동작(FINE PROGRAM)을 수행할 수 있으며, 그 결과 포기상태(FOGGY STATE)인 메모리 셀의 문턱전압(Vth) 레벨을 상승시켜 파인상태(FINE STATE)의 문턱전압(Vth) 레벨을 갖도록 할 수 있다.
본 발명의 실시예에 따른 프로그램은 두 종류의 검증동작을 포함할 수 있다. 즉, 본 발명의 실시예에 따른 프로그램은, 포기동작에 포함된 제1검증동작과 파인동작에 포함된 제2검증동작을 포함할 수 있다.
도 4 및 도 5를 함께 참조하면, 프로그램 및 검증 회로(41)는, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀에 대해 포기동작에 포함된 제1프로그램 동작(FOGGY PROGRAM)이 수행된 후, 제1프로그램 동작(FOGGY PROGRAM)이 제대로 수행되었는지 검증하는 제1검증동작을 수행할 수 있다. 제1프로그램 동작(FOGGY PROGRAM)이 제대로 수행되었다면, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀은 포기상태(FOGGY STATE)의 문턱전압(Vth) 레벨을 가질 수 있다. 따라서, 프로그램 동작 제어부(43)는, 제1검증동작에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제1검증전압(VFO)보다 높은 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 이상인지 여부를 프로그램 및 검증 회로(41)를 통해 확인하고, 확인결과에 따라 제1프로그램 동작(FOGGY PROGRAM)이 제대로 수행되었는지 여부를 검증할 수 있다. 프로그램 동작 제어부(43)는, 제1검증동작에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제1검증전압(VFO)보다 높은 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 미만인 경우, 제1프로그램 동작(FOGGY PROGRAM)이 제대로 수행되지 않았다고 판단할 수 있다. 프로그램 동작 제어부(43)는, 제1검증동작에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제1검증전압(VFO)보다 높은 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 이상인 경우, 제1프로그램 동작(FOGGY PROGRAM)이 제대로 수행되었다고 판단할 수 있으며, 그에 따라 포기동작이 완료되었다고 판단할 수 있다. 제1설정된 개수는 1보다 큰 자연수일 수 있다. 제1검증전압(VFO)은, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀의 목표 프로그램 상태에 대응되는 목표문턱전압보다 높거나 같은 레벨을 가질 수 있다.
프로그램 및 검증 회로(41)는, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀에 대해 포기동작에 포함된 제2프로그램 동작(FINE PROGRAM)이 수행된 후, 제2프로그램 동작(FINE PROGRAM)이 제대로 수행되었는지 검증하는 제2검증동작을 수행할 수 있다. 제2프로그램 동작(FINE PROGRAM)이 제대로 수행되었다면, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀은 파인상태(FINE STATE)의 문턱전압(Vth) 레벨을 가질 수 있다. 따라서, 프로그램 동작 제어부(43)는, 제2검증동작에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제2검증전압(VFI)보다 높은 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 이하인지 여부를 프로그램 및 검증 회로(41)을 통해 확인하고, 확인결과에 따라 제2프로그램 동작(FINE PROGRAM)이 제대로 수행되었는지 여부를 검증할 수 있다. 프로그램 동작 제어부(43)는, 제2검증동작에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제2검증전압(VFI)보다 낮은 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 초과인 경우, 제2프로그램 동작(FINE PROGRAM)이 제대로 수행되지 않았다고 판단할 수 있다. 프로그램 동작 제어부(43)는, 제2검증동작에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제2검증전압(VFI)보다 낮은 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 이하인 경우, 제2프로그램 동작(FINE PROGRAM)이 제대로 수행되었다고 판단할 수 있으며, 그에 따라 파인동작이 완료, 즉, 프로그램이 완료되었다고 판단할 수 있다. 제2설정된 개수는 1보다 큰 자연수일 수 있다. 제1설정된 개수와 제2설정된 개수는 서로 같을 수도 있고, 다를 수도 있다. 즉, 제1설정된 개수와 제2설정된 개수는, 각각 독립적으로 결정될 수 있으며, 서로 간에 연관관계를 갖지 않을 수 있다. 제2검증전압(VFI)은, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀의 목표 프로그램 상태에 대응되는 목표문턱전압과 같은 레벨을 가질 수 있다.
한편, 일반적으로 프로그램에 포함된 프로그램 동작 및 검증동작은, ISPP(Incremental Step Pulse Program) 방식을 통해 반복적으로 수행될 수 있다. 즉, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀이 목표 프로그램 상태에 대응되는 목표문턱전압을 갖는 상태될 때까지, 프로그램에 포함된 프로그램 동작 및 검증동작을 반복적으로 수행할 수 있다.
본 발명의 실시예에 따른 프로그램에서 포기동작과 파인동작은, 각각의 동작이 완료될 때까지 반복될 수 있다. 즉, 프로그램의 진입시점에서 포기동작이 시작되고, 포기동작에 포함된 제1검증동작에서 포기동작이 완료될 때까지 포기동작이 반복되며, 포기동작이 완료되는 것에 응답하여 파인동작이 시작될 수 있다. 파인동작에 포함된 제2검증동작이 파인동작이 완료될 때까지 파인동작이 반복되며, 파인동작이 완료되는 것에 응답하여 프로그램이 종료될 수 있다.
도 4 내지 도 5와 함께 도 6a를 참조하면, 프로그램 동작 제어부(43)는, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀에 대해 포기동작(FOGGY)을 수행하도록 프로그램 및 검증 회로(41)를 제어하되, 즉, 제1프로그램 동작(FOGGY PROGRAM) 및 제1검증동작(FOGGY VARIFY)을 수행하도록 프로그램 및 검증 회로(41)를 제어하되, 제1검증동작(FOGGY VARIFY)에서 포기동작(FOGGY)이 완료되었다고 판단될 때까지 포기동작(FOGGY)을 반복 수행하도록 프로그램 및 검증 회로(41)를 제어할 수 있다.
도 4 내지 도 5와 함께 도 6b를 참조하면, 프로그램 동작 제어부(43)는, 포기동작(FOGGY)이 완료된 후, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀에 대해 파인동작(FINE)을 수행하도록 프로그램 및 검증 회로(41)를 제어하되, 즉, 제2프로그램 동작(FINE PROGRAM) 및 제2검증동작(FINE VARIFY)을 수행하도록 프로그램 및 검증 회로(41)를 제어하되, 제2검증동작(FINE VARIFY)에서 파인동작(FINE)이 완료되었다고 판단될 때까지 파인동작(FINE)을 반복 수행하도록 프로그램 및 검증 회로(41)를 제어할 수 있다.
도 6a와 도 6b로 구분한 것과 같이, 프로그램 대상 워드라인에 대한 포기동작(FOGGY)과 파인동작(FINE)은, 연속으로 수행되지 않을 수 있다. 즉, 도 6a에 도시된 것과 같은 형태로 첫 번째 프로그램 대상 워드라인에 대한 포기동작(FOGGY)이 수행되고, 다시 도 6a에 도시된 것과 같은 형태로 두 번째 프로그램 대상 워드라인에 대한 포기동작(FOGGY)이 수행될 수 있다. 이어서, 도 6b에 도시된 것과 같은 형태로 첫 번째 프로그램 대상 워드라인에 대한 파인동작(FINE)이 수행되고, 다시 도 6b에 도시된 것과 같은 형태로 두 번째 프로그램 대상 워드라인에 대한 파인동작(FINE)이 수행될 수 있다.
좀 더 구체적으로 도 4 내지 도 5와 함께 도 6a를 참조하면, 프로그램 동작 제어부(43)는, 프로그램의 진입시점에서 프로그램 대상 워드라인에 포함된 다수의 메모리 셀에 대해 첫 번째 포기동작(FOGGY1)에 포함된 제1프로그램 동작(FOGGY PROGRAM) 및 제1검증동작(FOGGY VARIFY)을 수행하도록 프로그램 및 검증 회로(41)를 제어할 수 있다.
구체적으로, 프로그램 동작 제어부(43)는, 첫 번째 포기동작(FOGGY1)에 포함된 제1프로그램 동작(FOGGY PROGRAM)에서 제1포기 프로그램 전압(VFPM1)을 프로그램 대상 워드라인에 인가하도록 프로그램 및 검증 회로(41)를 제어하여 프로그램 대상 워드라인에 포함된 다수의 메모리 셀의 문턱전압 레벨을 상승시킬 수 있다. 이어서, 프로그램 동작 제어부(43)는, 첫 번째 포기동작(FOGGY1)에 포함된 제1검증동작(FOGGY VARIFY)에서 제1검증전압(VFO)을 프로그램 대상 워드라인에 인가하도록 프로그램 및 검증 회로(41)를 제어하여 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제1검증전압(VFO)보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 미만이라는 것을 확인할 수 있으며, 그에 따라, 두 번째 포기동작(FOGGY2)의 수행을 시작하도록 프로그램 및 검증 회로(41)를 제어할 수 있다.
프로그램 동작 제어부(43)는, 두 번째 포기동작(FOGGY2)에 포함된 제1프로그램 동작(FOGGY PROGRAM)에서 제2포기 프로그램 전압(VFPM2)을 프로그램 대상 워드라인에 인가하도록 프로그램 및 검증 회로(41)를 제어하여 프로그램 대상 워드라인에 포함된 다수의 메모리 셀의 문턱전압 레벨을 상승시킬 수 있다. 이어서, 프로그램 동작 제어부(43)는, 두 번째 포기동작(FOGGY2)에 포함된 제1검증동작(FOGGY VARIFY)에서 제1검증전압(VFO)을 프로그램 대상 워드라인에 인가하도록 프로그램 및 검증 회로(41)를 제어하여 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제1검증전압(VFO)보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 이상이라는 것을 확인할 수 있으며, 그에 따라, 더 이상 포기동작(FOGGY)을 수행하지 않도록 프로그램 및 검증 회로(41)를 제어할 수 있다.
참고로, 첫 번째 및 두 번째 포기동작(FOGGY1, FOGGY2) 각각의 제1프로그램 동작(FOGGY PROGRAM)에서 사용되었던 제1 및 제2포기 프로그램 전압(VFPM1, VFPM2)은, 도면에 도시된 것과 같이 서로 동일한 레벨을 가질 수 있다. 물론, 도면에 도시된 것과 다르게 제1 및 제2포기 프로그램 전압(VFPM1, VFPM2) 각각의 레벨이 서로 다른 것도 얼마든지 가능할 수 있다.
도 4 내지 도 5와 함께 도 6b를 참조하면, 프로그램 동작 제어부(43)는, 첫 번째 파인동작(FINE1)에 포함된 제2프로그램 동작(FINE PROGRAM)에서 전압 생성부(42)에서 생성된 제1파인 프로그램 전압(VFPI1)을 프로그램 대상 워드라인에 인가하도록 프로그램 및 검증 회로(41)를 제어하여 프로그램 대상 워드라인에 포함된 다수의 메모리 셀의 문턱전압 레벨을 상승시킬 수 있다. 이어서, 프로그램 동작 제어부(43)는, 첫 번째 파인동작(FINE1)에 포함된 제2검증동작(FINE VARIFY)에서 제2검증전압(VFI)을 프로그램 대상 워드라인에 인가하도록 프로그램 및 검증 회로(41)를 제어하여 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제2검증전압(VFI)보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 초과라는 것을 확인할 수 있으며, 그에 따라, 두 번째 파인동작(FINE2)의 수행을 시작하도록 프로그램 및 검증 회로(41)를 제어할 수 있다.
프로그램 동작 제어부(43)는, 두 번째 파인동작(FINE2)에 포함된 제2프로그램 동작(FINE PROGRAM)에서 전압 생성부(42)에서 생성된 제2파인 프로그램 전압(VFPI2)을 프로그램 대상 워드라인에 인가하도록 프로그램 및 검증 회로(41)를 제어하여 프로그램 대상 워드라인에 포함된 다수의 메모리 셀의 문턱전압 레벨을 상승시킬 수 있다. 이어서, 프로그램 동작 제어부(43)는, 두 번째 파인동작(FINE2)에 포함된 제2검증동작(FINE VARIFY)에서 제2검증전압(VFI)을 프로그램 대상 워드라인에 인가하도록 프로그램 및 검증 회로(41)를 제어하여 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제2검증전압(VFI)보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 초과라는 것을 확인할 수 있으며, 그에 따라, 두 번째 파인동작(FINE3)의 수행을 시작하도록 프로그램 및 검증 회로(41)를 제어할 수 있다.
프로그램 동작 제어부(43)는, 세 번째 파인동작(FINE3)에 포함된 제2프로그램 동작(FINE PROGRAM)에서 전압 생성부(42)에서 생성된 제3파인 프로그램 전압(VFPI3)을 프로그램 대상 워드라인에 인가하도록 프로그램 및 검증 회로(41)를 제어하여 프로그램 대상 워드라인에 포함된 다수의 메모리 셀의 문턱전압 레벨을 상승시킬 수 있다. 이어서, 프로그램 동작 제어부(43)는, 세 번째 파인동작(FINE3)에 포함된 제2검증동작(FINE VARIFY)에서 제2검증전압(VFI)을 프로그램 대상 워드라인에 인가하도록 프로그램 및 검증 회로(41)를 제어하여 프로그램 대상 워드라인에 포함된 다수의 메모리 셀 중 제2검증전압(VFI)보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 이하라는 것을 확인할 수 있으며, 그에 따라, 더 이상의 파인동작(FINE)을 수행하지 않고, 프로그램을 종료하도록 프로그램 및 검증 회로(41)를 제어할 수 있다.참고로, 첫 번째 내지 세 번째 파인동작(FINE1, FINE2, FINE3) 각각의 제2프로그램 동작(FINE PROGRAM)에서 사용되었던 제1 내지 제3파인 프로그램 전압(VFPI1, VFPI2, VFPI3)은, 도면에 도시된 것과 같인 ISPP방식에 따라 파인동작이 반복될 때마다 그 레벨이 증가할 수 있다. 그리고, 설명의 편의를 위해 도 6a에서는 프로그램에 두 번의 포기동작(FOGGY1, FOGGY2)이 포함되고, 도 6b에서는 세 번의 파인동작(FINE1, FINE2, FINE3)이 포함되는 것을 예시하였는데, 이는 어디까지나 하나의 실시예일 뿐이며, 실제 동작은 얼마든지 다르게 구현될 수 있다.
한편, 일반적으로 프로그램에 포함된 검증동작을 수행할 때, 프로그램 대상 워드라인과 교차되는 다수의 비트라인 각각에는, 전원전압 또는 접지전압이 인가될 수 있다. 예컨대, 프로그램에 포함된 검증동작을 수행할 때, 다수의 비트라인 중 검증 대상으로 선택된 비트라인에는 전원전압을 인가하고, 선택되지 않은 비트라인에는 접지전압을 인가할 수 있다.
본 발명의 실시예에 따른 프로그램에서는, 포기동작에 포함된 제1검증동작에서 검증 대상으로 선택된 비트라인에 인가하는 전압의 레벨과 파인동작에 포함된 제2검증동작에서 검증 대상으로 선택된 비트라인에 인가하는 전압의 레벨을 서로 다르게 설정할 수 있다. 구체적으로, 파인동작에 포함된 제2검증동작에서 검증 대상으로 선택된 비트라인에 인가하는 전압의 레벨보다 포기동작에 포함된 제1검증동작에서 검증 대상으로 선택된 비트라인에 인가하는 전압의 레벨을 더 낮게 설정할 수 있다. 예컨데, 파인동작에 포함된 제2검증동작에서 검증 대상으로 선택된 비트라인에 전원전압을 인가하고, 포기동작에 포함된 제1검증동작에서 검증 대상으로 선택된 비트라인에 전원전압보다 낮은 레벨의 전압을 인가할 수 있다.
도 7은 본 발명의 실시 예에 따른 포기동작 및 파인동작이 포함된 프로그램 동작의 일 예를 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 포기동작 및 파인동작이 포함된 프로그램 동작의 다른 예를 설명하기 위한 도면이다.
도 4 내지 도 8을 함께 참조하면, 프로그램 대상으로 선택된 하나의 워드라인에 포함된 다수의 메모리 셀에 대해 포기동작(FOGGY)에 포함된 제1프로그램 동작(FOGGY PROGRAM)과 파인동작(FINE)에 포함된 제2프로그램 동작(FINE PROGRAM)을 수행할 때, 문턱전압분포가 어떠한 형태로 변화하는지를 알 수 있다.
도 7 및 도 8에서는 다수의 메모리 셀 각각이 3비트의 데이터를 저장할 수 있는 트리플 레벨 셀(Triple Level Cell; TLC)인 경우를 가정하고 있다. 따라서, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀에 대해 프로그램이 완료된 상태, 즉, 포기동작(FOGGY)에 포함된 제1프로그램 동작(FOGGY PROGRAM) 및 제1검증동작(FOGGY VARIFY)과 파인동작(FINE)에 포함된 제2프로그램 동작(FINE PROGRAM) 및 제2검증동작(FINE VARIFY)이 모두 완료된 상태에서, 다수의 메모리 셀은 총 8종류의 프로그램 상태(E, P1, P2, P3, P4, P5, P6, P7)을 가질 수 있다.
도 4 내지 도 7을 참조하면, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀이 모두 소거상태(E)일 때, 프로그램을 시작하여 포기동작(FOGGY)에 포함된 제1프로그램 동작(FOGGY PROGRAM) 및 제1검증동작(FOGGY VARIFY)을 적어도 한 번 이상 수행할 수 있다. 이때, 포기동작(FOGGY)이 완료되었는지 여부를 판단하기 위해 제1검증동작(FOGGY VARIFY)에서 3개의 제1검증전압(VFO1, VFO2, VFO3)을 사용할 수 있다. 따라서, 포기동작(FOGGY)이 완료된 상태에서 다수의 메모리 셀은 총 4종류의 프로그램 상태(E, PP1, PP2, PP3)을 가질 수 있다.
이렇게, 포기동작(FOGGY)을 통해 프로그램 대상 워드라인에 포함된 다수의 메모리 셀이 4종류의 프로그램 상태(E, PP1, PP2, PP3)를 갖게 된 후, 파인동작(FINE)에 포함된 제2프로그램 동작(FINE PROGRAM) 및 제2검증동작(FINE VARIFY)을 적어도 한 번 이상 수행할 수 있다. 이때, 파인동작(FINE)이 완료되었는지 여부를 판단하기 위해 제2검증동작(FINE VARIFY)에서 7개의 제2검증전압(VFI1, VFI2, VFI3, VFI4, VFI5, VFI6, VFI7)을 사용할 수 있다.
전술한 설명과 같이 도 7에서는 포기동작(FOGGY)에 포함된 제1검증동작(FOGGY VARIFY)에서 사용되는 제1검증전압(VFO1, VFO2, VFO3)의 개수와, 파인동작(FINE)에 포함된 제2검증동작(FINE VARIFY)에서 사용되는 제2검증전압(VFI1, VFI2, VFI3, VFI4, VFI5, VFI6, VFI7)의 개수가 서로 다르게 설정될 수 있다. 여기서, 7개의 제2검증전압(VFI1, VFI2, VFI3, VFI4, VFI5, VFI6, VFI7)은, 8종류의 프로그램 상태(E, P1, P2, P3, P4, P5, P6, P7)를 구분하기 위한 7개의 목표문턱전압과 동일한 레벨을 가질 수 있다. 그리고, 3개의 제1검증전압(VFO1, VFO2, VFO3)은, 8종류의 프로그램 상태(E, P1, P2, P3, P4, P5, P6, P7)를 구분하기 위한 7개의 목표문턱전압 중 3개의 목표문턱전압보다 크거나 같은 레벨을 가질 수 있다. 도 7에서는, 첫 번째 제1검증전압(VFO1)이 두 번째 목표문턱전압보다 큰 레벨을 갖고, 두 번째 제1검증전압(VFO2)이 네 번째 목표문턱전압보다 큰 레벨을 가지며, 세 번째 제1검증전압(VFO3)이 여섯 번째 목표문턱전압보다 큰 레벨을 갖는 것을 알 수 있다.
도 4 내지 도 6b 및 도 8을 참조하면, 프로그램 대상 워드라인에 포함된 다수의 메모리 셀이 모두 소거상태(E)일 때, 프로그램을 시작하여 포기동작(FOGGY)에 포함된 제1프로그램 동작(FOGGY PROGRAM) 및 제1검증동작(FOGGY VARIFY)을 적어도 한 번 이상 수행할 수 있다. 이때, 포기동작(FOGGY)이 완료되었는지 여부를 판단하기 위해 제1검증동작(FOGGY VARIFY)에서 7개의 제1검증전압(VFO1, VFO2, VFO3, VFO4, VFO5, VFO6, VFO7)을 사용할 수 있다. 따라서, 포기동작(FOGGY)이 완료된 상태에서 다수의 메모리 셀은 총 8종류의 프로그램 상태(E, PP1, PP2, PP3, PP4, PP5, PP6, PP7)을 가질 수 있다.
이렇게, 포기동작(FOGGY)을 통해 프로그램 대상 워드라인에 포함된 다수의 메모리 셀이 8종류의 프로그램 상태(E, PP1, PP2, PP3, PP4, PP5, PP6, PP7)를 갖게 된 후, 파인동작(FINE)에 포함된 제2프로그램 동작(FINE PROGRAM) 및 제2검증동작(FINE VARIFY)을 적어도 한 번 이상 수행할 수 있다. 이때, 파인동작(FINE)이 완료되었는지 여부를 판단하기 위해 제2검증동작(FINE VARIFY)에서 7개의 제2검증전압(VFI1, VFI2, VFI3, VFI4, VFI5, VFI6, VFI7)을 사용할 수 있다.
전술한 설명과 같이 도 8에서는 포기동작(FOGGY)에 포함된 제1검증동작(FOGGY VARIFY)에서 사용되는 제1검증전압(VFO1, VFO2, VFO3, VFO4, VFO5, VFO6, VFO7)의 개수와, 파인동작(FINE)에 포함된 제2검증동작(FINE VARIFY)에서 사용되는 제2검증전압(VFI1, VFI2, VFI3, VFI4, VFI5, VFI6, VFI7)의 개수가 서로 같게 설정될 수 있다. 여기서, 7개의 제2검증전압(VFI1, VFI2, VFI3, VFI4, VFI5, VFI6, VFI7)은, 8종류의 프로그램 상태(E, P1, P2, P3, P4, P5, P6, P7)를 구분하기 위한 7개의 목표문턱전압과 동일한 레벨을 가질 수 있다. 그리고, 7개의 제1검증전압(VFO1, VFO2, VFO3, VFO4, VFO5, VFO6, VFO7)은, 8종류의 프로그램 상태(E, P1, P2, P3, P4, P5, P6, P7)를 구분하기 위한 7개의 목표문턱전압 각각보다 크거나 같은 레벨을 가질 수 있다.
도 9는 도 2에 도시된 페이지 버퍼를 본 발명의 실시예에 따른 프로그램 동작에 따라 상세하게 설명하기 위한 도면이다.
도 10은 도 9에 도시된 페이지 버퍼의 동작을 설명하기 위한 도면이다.
먼저, 도 9를 참조하면, 도 2에 개시된 페이지 버퍼 그룹(156)에 포함된 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)의 상세한 구성이 개시된 것을 알 수 있다. 도 2에서 설명된 바와 같이 다수의 메모리 셀은 다수의 비트라인(BL1~BLm)을 통해 주변회로(152)에 포함된 페이지 버퍼 그룹(156)에 포함된 다수의 페이지 버퍼(PB1~PBm)와 연결될 수 있다.
구체적으로, 본 발명의 실시예에 따른 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)은, 다수의 비트라인(BL1~BLm) 중 어느 하나의 비트라인(BL)과 감지노드(SO) 사이에 연결될 수 있다. 구체적으로, 다수의 페이지 버퍼(PB1~PBm) 각각(PBx)은, 래치(90)와 제1연결제어부(91)와 제2연결제어부(92)와 제3연결제어부(93) 및 제4연결제어부(94)를 포함할 수 있다.
여기서, 래치(90)는, 다수의 비트라인(BL1~BLm) 각각에 대한 검증 허용여부에 따라 내부에 저장된 논리레벨이 결정될 수 있다. 실시예에 따라, 도 9에서는 래치의 노드(QS)만 도시되며, 검증이 허용되는 경우를 설명하고 있으므로, 래치(90)의 노드(QS)는 접지전압(VSS)레벨을 갖는다고 가정할 수 있다. 만약, 검증이 허용되지 않는 경우라면, 래치(90)의 노드(QS)가 전원전압(VCORE)레벨을 가질 수 있다.
제1연결제어부(91)는, 래치(90)에 저장된 논리레벨 및 제1제어신호(SA_PRECH_N, SA_SENSE)에 응답하여 감지노드(SO, CSO)와 전원전압(VCORE)단을 전기적으로 연결할 수 있다.
제2연결제어부(92)는, 제2제어신호(PB_SENSE, SA_CSOC)에 응답하여 비트라인(BL)과 감지노드(SO, CSO)를 전기적으로 연결할 수 있다.
제3연결제어부(93)는, 래치(90)에 저장된 논리레벨 및 제3제어신호(SA_DISCH)에 응답하여 감지노드(SO, CSO)와 접지전압(VSS)단을 전기적으로 연결할 수 있다.
제4연결제어부(94)는, 제4제어신호(BLDIS)에 응답하여 비트라인(BL)과 접지전압(VSS)단을 전기적으로 연결할 수 있다.
프로그램 동작 제어부(43)는, 제1제어신호(SA_PRECH_N, SA_SENSE)와 제2제어신호(PB_SENSE, SA_CSOC)와 제3제어신호(SA_DISCH) 및 제4제어신호(BLDIS)를 생성하여 프로그램 및 검증 회로(41)로 전달할 수 있다.
도 2 내지 도 5와 도 9 및 도 10을 함께 참조하면, 프로그램 동작 제어부(43)는, 제1제어신호(SA_PRECH_N, SA_SENSE)와 제2제어신호(PB_SENSE, SA_CSOC)와 제3제어신호(SA_DISCH) 및 제4제어신호(BLDIS)의 활성화 시점과 레벨을 적절히 조절하여, 포기동작(FOGGY)에 포함된 제1검증동작(FOGGY VARIFY)에서 검증 대상으로 선택된 비트라인(BL)에 인가하는 전압의 레벨과 파인동작(FINE)에 포함된 제2검증동작(FINE VARIFY)에서 검증 대상으로 선택된 비트라인(BL)에 인가하는 전압의 레벨을 서로 다르게 설정하도록 프로그램 및 검증 회로(41)를 제어할 수 있다. 즉, 프로그램 동작 제어부(43)는, 제1제어신호(SA_PRECH_N, SA_SENSE)와 제2제어신호(PB_SENSE, SA_CSOC)와 제3제어신호(SA_DISCH) 및 제4제어신호(BLDIS)의 활성화 시점과 레벨을 적절히 조절하여, 파인동작(FINE)에 포함된 제2검증동작(FINE VARIFY)에서 검증 대상으로 선택된 비트라인(BL)에 인가하는 전압의 레벨보다 포기동작(FOGGY)에 포함된 제1검증동작(FOGGY VARIFY)에서 검증 대상으로 선택된 비트라인(BL)에 인가하는 전압의 레벨을 더 낮게 설정할 수 있다.
구체적으로, 프로그램 동작 제어부(43)는, 포기동작(FOGGY)에 포함된 제1검증동작(FOGGY VARIFY)과 파인동작(FINE)에 포함된 제2검증동작(FINE VARIFY) 각각에서, 제1제어신호(SA_PRECH_N, SA_SENSE)를 로직하이레벨로 활성화시켜 제1연결제어부(94)를 통해 감지노드(SO, CSO)와 전원전압(VCORE)을 전기적으로 연결함으로써, 감지노드(SO, CSO)에 전원전압(VCORE)을 인가할 수 있다. 프로그램 동작 제어부(43)는, 포기동작(FOGGY)에 포함된 제1검증동작(FOGGY VARIFY)과 파인동작(FINE)에 포함된 제2검증동작(FINE VARIFY) 각각에서, 제3제어신호(SA_DISCH)를 로직로우레벨로 비활성화시켜 제3연결제어부(93)를 통해 감지노드(SO, CSO)와 접지전압(VSS)단을 전기적으로 연결하지 않을 수 있다. 프로그램 동작 제어부(43)는, 포기동작(FOGGY)에 포함된 제1검증동작(FOGGY VARIFY)과 파인동작(FINE)에 포함된 제2검증동작(FINE VARIFY) 각각에서, 제4제어신호(BLDIS)를 로직로우레벨로 비활성화시켜 제4연결제어부(94)를 통해 비트라인(BL)과 접지전압(VSS)단을 전기적으로 연결하지 않을 수 있다. 프로그램 동작 제어부(43)는, 포기동작(FOGGY)에 포함된 제1검증동작(FOGGY VARIFY)에서 제2제어신호(PB_SENSE, SA_CSOC)를 제1전위레벨(LEVEL1)로 활성화시켜 제2연결제어부(92)를 통해 감지노드(SO, CSO)와 비트라인(BL)을 전기적으로 연결함으로써, 비트라인(BL)에 제2감지전압을 인가하도록 프로그램 및 검증 회로(41)를 제어할 수 있다. 프로그램 동작 제어부(43)는, 파인동작(FINE)에 포함된 제2검증동작(FINE VARIFY)에서 제2제어신호(PB_SENSE, SA_CSOC)를 제1전위레벨(LEVEL1)보다 높은 제2전위레벨(LEVEL2)로 활성화시켜 제2연결제어부(92)를 통해 감지노드(SO, CSO)와 비트라인(BL)을 전기적으로 연결함으로써, 비트라인(BL)에 제2감지전압보다 높은 전위레벨을 갖는 제1감지전압을 인가하도록 프로그램 및 검증 회로(41)을 제어할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
Claims (12)
- 다수의 워드라인과 다수의 비트라인 사이에 접속된 다수의 메모리 셀을 포함하는 메모리 셀 어레이;
상기 다수의 워드라인 중 선택 워드라인에 접속된 다수의 메모리 셀이 기 설정된 목표문턱전압을 갖도록 하기 위해 제1프로그램 동작 및 제1검증동작이 포함된 포기(foggy)동작과 제2프로그램 동작 및 제2검증동작이 포함된 파인(fine)동작을 포함하는 프로그램을 수행하고, 상기 제1검증동작에서 상기 선택 워드라인에 상기 목표문턱전압보다 높거나 같은 레벨의 제1검증전압을 인가하고, 상기 제2검증동작에서 상기 선택 워드라인에 상기 목표문턱전압과 동일한 레벨의 제2검증전압을 인가하는 주변회로; 및
상기 제1검증동작에서 상기 제1검증전압보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 이상인지 여부에 따라 상기 포기동작의 완료여부를 판단하고, 상기 제2검증동작에서 상기 제2검증전압보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 이하인지 여부에 따라 파인동작의 완료여부를 판단하는 제어로직
을 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 제어로직은,
상기 제1검증동작의 수행결과에 따라 상기 포기동작이 완료될 때까지 포기동작을 반복 수행하고, 상기 포기동작이 완료된 후 상기 제2검증동작의 수행결과에 따라 상기 파인동작이 완료될 때까지 파인동작을 반복 수행하도록 상기 주변회로를 제어하는 비휘발성 메모리 장치.
- 제2항에 있어서,
상기 제어로직은,
상기 제1검증동작에서 상기 제1검증전압보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가,
상기 제1설정된 개수 미만인 경우 상기 포기동작의 수행을 반복하고,
상기 제1설정된 개수 이상인 경우 상기 파인동작을 수행을 시작하도록 상기 주변회로를 제어하는 비휘발성 메모리 장치.
- 제3항에 있어서,
상기 제어로직은,
상기 제2검증동작에서 상기 제2검증전압보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가,
상기 제2설정된 개수 초과인 경우 상기 파인동작의 수행을 반복하고,
상기 제2설정된 개수 이하인 경우 상기 프로그램을 종료하도록 상기 주변회로를 제어하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 제어로직은,
상기 제2검증동작에서 상기 다수의 비트라인에 제1감지전압을 인가하고, 상기 제1검증동작에서 상기 다수의 비트라인에 상기 제1감지전압보다 낮은 레벨의 제2감지전압을 인가하도록 상기 주변회로를 제어하는 비휘발성 메모리 장치.
- 제5항에 있어서,
상기 주변회로는,
상기 다수의 비트라인을 통해 상기 다수의 메모리 셀과 각각 연결되고,
상기 비트라인에 대한 프로그램 허용여부에 따라 내부에 저장된 논리레벨이 결정되는 래치와, 상기 래치에 저장된 논리레벨 및 제1제어신호에 응답하여 상기 감지노드와 전원전압단을 전기적으로 연결하기 위한 제1연결제어부; 및 제2제어신호에 응답하여 상기 비트라인과 감지노드를 전기적으로 연결하기 위한 제2연결제어부를 각각 포함하는 다수의 페이지 버퍼를 더 포함하는 비휘발성 메모리 장치.
- 제6항에 있어서,
상기 제어로직은,
상기 제1 및 제2검증동작 각각에서, 상기 제1제어신호를 활성화시켜 상기 제1연결제어부를 통해 상기 감지노드와 전원전압단을 전기적으로 연결함으로써 상기 감지노드에 전원전압을 인가하고,
상기 제1검증동작에서 상기 제2제어신호를 제1전위레벨로 활성화시켜 상기 제2연결제어부를 통해 상기 감지노드와 상기 비트라인을 전기적으로 연결함으로써 상기 비트라인에 상기 제2감지전압을 인가하며,
상기 제2검증동작에서 상기 제2제어신호를 상기 제1전위레벨보다 높은 제2전위레벨로 활성화시켜 상기 제2연결제어부를 통해 상기 감지노드와 상기 비트라인을 전기적으로 연결함으로써 상기 비트라인에 상기 제1감지전압을 인가하도록 상기 다수의 페이지 버퍼 각각을 제어하는 비휘발성 메모리 장치.
- 다수의 워드라인 중 선택 워드라인에, 제1프로그램 전압을 인가하는 제1프로그램 동작 및 목표문턱전압보다 높거나 같은 레벨의 제1검증전압을 인가하는 제1검증동작을 포함하는 포기(foggy)동작단계;
상기 제1검증동작에서 상기 제1검증전압보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제1설정된 개수 이상인지 여부에 따라 상기 포기동작의 완료여부를 판단하는 제1판단단계;
상기 선택 워드라인에, 제2프로그램 전압을 인가하는 제2프로그램 동작 및 상기 목표문턱전압과 동일한 레벨의 제2검증전압을 인가하는 제2검증동작을 포함하는 파인(fine)동작단계; 및
상기 제2검증동작에서 상기 제2검증전압보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 제2설정된 개수 이하인지 여부에 따라 상기 파인동작의 완료여부를 판단하는 제2판단단계
를 포함하는 비휘발성 메모리 장치의 동작방법.
- 제8항에 있어서,
상기 제1판단단계에서 상기 포기동작이 완료된 것으로 판단될 때까지 상기 포기동작 단계를 반복 수행하는 단계; 및
상기 포기동작이 완료된 후 상기 제2판단단계에서 상기 파인동작이 완료된 것으로 판단될 때까지 상기 파인동작 단계를 반복 수행하는 단계를 더 포함하는 비휘발성 메모리 장치의 동작방법.
- 제9항에 있어서,
상기 제1판단단계는,
상기 제1검증동작에서 상기 제1검증전압보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 상기 제1설정된 개수 미만인 경우 상기 포기동작이 완료되지 않았다고 판단하는 단계; 및
상기 제1검증동작에서 상기 제1검증전압보다 높은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 상기 제1설정된 개수 이상인 경우 상기 포기동작이 완료되었다고 판단하는 단계를 포함하는 비휘발성 메모리 장치의 동작방법.
- 제10항에 있어서,
상기 제2판단단계는,
상기 제2검증동작에서 상기 제2검증전압보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 상기 제2설정된 개수 초과일 경우 상기 파인동작이 완료되지 않았다고 판단하는 단계; 및
상기 제2검증동작에서 상기 제2검증전압보다 낮은 레벨의 문턱전압을 갖는 메모리 셀의 개수가 상기 제2설정된 개수 이하인 경우 상기 파인동작이 완료되었다고 판단하는 단계를 포함하는 비휘발성 메모리 장치의 동작방법.
- 제8항에 있어서,
상기 제2검증동작에서 비트라인에 제1감지전압을 인가하는 단계; 및
상기 제1검증동작에서 상기 비트라인에 상기 제1감지전압보다 낮은 레벨의 제2감지전압을 인가하는 단계를 더 포함하는 비휘발성 메모리 장치.
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