KR20150009105A

KR20150009105A - 반도체 장치, 반도체 메모리 장치 및 그것의 동작 방법

Info

Publication number: KR20150009105A
Application number: KR1020130082903A
Authority: KR
Inventors: 임상오
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-07-15
Filing date: 2013-07-15
Publication date: 2015-01-26
Also published as: US20150019886A1; US9484108B2

Abstract

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법은 일반 동작 시 보다 데이터의 입출력 시에 데이터를 입출력하는 래치에 더 큰 동작전압을 공급함으로써 데이터 입출력 속도를 향상시킬 수 있다.

Description

반도체 장치, 반도체 메모리 장치 및 그것의 동작 방법{Semiconductor device, semiconductor memory device and operating method thereof}

본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 반도체 장치, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.

플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.

최근에, 높은 성능을 갖는 메모리에 대한 사용자들의 요구가 증가하고 있다.

반도체 메모리 장치가 높은 데이터 입출력 속도를 갖도록 하는 것이 바람직하다.

본 발명의 실시예는 데이터 입출력 속도를 향상시킬 수 있는 반도체 장치, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법을 제공한다.

본 발명의 실시예에 따른 반도체 장치는 데이터를 입출력하도록 구성된 입출력회로를 포함하는 내부회로, 및 일반 동작 시에 제1 제어신호에 응답하여 상기 내부회로에 제1 전압을 동작전압으로서 공급하도록 구성된 전압공급회로를 포함하되, 상기 전압공급회로는 상기 데이터의 출력 시에 입력되는 제2 제어신호에 응답하여 상기 입출력회로에 상기 제1 전압보다 큰 제2 전압을 공급하는 것을 특징으로 할 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀들을 포함하는 메모리 어레이, 상기 메모리 셀들로부터 독출된 데이터를 입출력회로로 출력하기 위해 저장하도록 구성된 제1 래치를 포함하는 페이지 버퍼, 및 일반 동작 시에 제1 제어신호에 응답하여 상기 제1 래치에 제1 전압을 동작전압으로서 공급하도록 구성된 전압공급기를 포함하되, 상기 전압공급기는 상기 데이터의 출력 시에 입력되는 제2 제어신호에 응답하여 상기 제1 래치에 상기 제1 전압보다 큰 제2 전압을 공급하는 것을 특징으로 할 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 외부로부터 동작전압이 인가되면 페이지 버퍼의 제1 래치의 동작전압과 제2 래치의 동작전압을 제1 레벨까지 상승시키는 단계, 제어신호에 응답하여 상기 제1 래치의 동작전압을 상기 제1 레벨보다 높은 제2 레벨로 상승시키는 단계, 및 상기 제1 래치의 데이터를 입출력회로로 출력하는 단계를 포함할 수 있다.

상기 제1 래치의 동작전압과 제2 래치의 동작전압을 제1 레벨까지 상승시킨 후에, 메모리 셀들의 리드 동작을 수행하여 리드된 데이터를 상기 제1 래치에 저장하는 단계를 더 포함할 수 있다.

상기 데이터는 랜덤 데이터인 것을 특징으로 할 수 있다.

본 발명의 실시예에 따른 반도체 장치, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 의하면 일반 동작 시 보다 데이터의 입출력 시에 데이터를 입출력하는 래치에 더 큰 동작전압을 공급함으로써 데이터 입출력 속도를 향상시킬 수 있다.

또한 데이터의 입출력 시에 모든 래치의 동작전압을 증가시키는 경우보다 스탠바이 전류(standby current)를 감소시킬 수 있고, 일반 동작 시에 모든 래치에 동일한 동작전압을 공급함으로써 래치 간 데이터 전송 과정에서 발생하는 문제점을 해소할 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 전압 공급 회로를 설명하기 위한 블록도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4는 도3에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 5는 도 3에 도시된 페이지 버퍼를 설명하기 위한 블록도이다.
도 6은 도 5에 도시된 제1 레지스터를 설명하기 위한 회로도이다.
도 7은 도 6에 도시된 제1 레지스터에서의 데이터 출력을 설명하기 위한 파형도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 도 8에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 11은 도 10에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 12는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 14는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 반도체 장치(100)는 데이터를 입출력하도록 구성된 입출력회로(112)를 포함하는 내부회로(110)와 전압 공급 회로(120)를 포함한다.

전압 공급 회로(120)는 일반 동작 시에 제1 제어신호(VCON)에 응답하여 입출력회로(112)를 포함한 내부회로(110)에 제1 전압(V1)을 동작전압으로서 공급한다. 전압 공급 회로(120)는 데이터의 출력 시에 입력되는 제2 제어신호(VCON2)에 응답하여 입출력회로(112)에 제1 전압(V1)보다 큰 제2 전압(V2)를 공급할 수 있다.

따라서 반도체 장치는 일반 동작 시보다 데이터 출력 시에 입출력회로에 더 큰 동작전압을 인가함으로써 데이터 출력 속도를 향상시킬 수 있다.

또한 일반 동작 시에는 입출력회로(112)를 포함한 내부회로(110)에 제1 전압(V1)이 동작전압으로서 공급되고 데이터 출력 시에는 입출력회로(112)에 제1 전압(V1)보다 큰 제2 전압(V2)이 동작전압으로서 공급되므로 스탠바이 전류(standby current)가 증가하는 것을 방지할 수 있다.

전압 공급 회로(120)는 데이터 입력 시에 제2 제어신호(VCON)에 응답하여 입출력회로(112)에 제2 전압(V2)을 공급할 수 있다. 따라서 데이터 출력 속도뿐만 아니라 데이터 입력 속도도 향상시킬 수 있다.

도 2는 도 1에 도시된 전압 공급 회로를 설명하기 위한 블록도이다.

도 2를 참조하면, 전압 공급 회로(120)는 제1 제어신호(VCON1)에 응답하여 제1 전압(V1)을 생성하도록 구성된 제1 전압 생성부(122) 및 제2 제어신호(VCON2)에 응답하여 제2 전압(V2)를 생성하도록 구성된 제2 전압 생성부(124)를 포함한다.

제2 전압 생성부(124)는 제2 제어신호(VCON2)에 응답하여 제1 전압(V1)을 부스팅시켜 제2 전압(V2)을 생성할 수 있다. 제2 전압 생성부(124)는 제1 전압(V1)을 부스팅시켜 제2 전압(V2)을 생성함으로써 제2 전압(V2)을 생성하는데 소요되는 시간을 단축시킬 수 있다.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 4는 도3에 도시된 메모리 블록을 설명하기 위한 회로도이다.

도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(110), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 리드 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어로직(120), 전압 공급기(130), 페이지 버퍼 그룹(140), 컬럼 선택기(150) 및 입출력 회로(160)를 포함한다.

도 4를 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 페이지(PAGE0)를 구성한다. 이러한 페이지는 리드 동작의 기본 단위가 된다.

제어로직(120)은 외부로부터 입출력 회로(160)를 통해 입력되는 커맨드(CMD)에 응답하여 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호를 출력하고 특히, 페이지 버퍼 그룹(140) 내의 각 페이지 버퍼의 제1 래치(LAT)에 공급되는 제1 전압(V1) 및 제2 전압(V2)을 생성하기 위한 전압 제어 신호(VCON1, VCON2)을 출력한다. 제어로직(120)은 데이터가 제1 래치에 저장된 후 출력되기 전에 전압 제어 신호(VCON2)를 출력할 수 있다. 데이터는 메모리 셀들로부터 리드된 데이터뿐만 아니라 랜덤 데이터일 수도 있다. 제어로직(120)은 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 제어로직(120)가 페이지 버퍼 그룹(140)을 제어하는 동작은 후술하기로 한다. 또한, 제어로직(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.

전압 공급기(130)는 제어로직(120)의 전압 제어 신호에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 특히, 전압 공급기(130)는 제어로직(120)의 전압 제어 신호(VCON1, VCON2)에 응답하여 페이지 버퍼 그룹(140) 내의 각 페이지 버퍼의 제1 래치(LAT)에 제1 전압(V1) 및 제2 전압(V2)를 동작전압으로서 공급한다. 전압 공급기(130)는 일반 동작 시에 제1 전압 제어 신호(VCON1)에 응답하여 제1 래치(LAT)에 제1 전압(V1)을 동작전압으로서 공급하고, 데이터의 출력 시에 제2 전압 제어 신호(VCON2)에 응답하여 제1 래치(LAT)에 제1 전압(V1)보다 큰 제2 전압(V2)을 공급한다. 데이터는 메모리 셀들로부터 리드된 데이터뿐만 아니라 랜덤 데이터일 수도 있다. 이러한 전압 공급기(130)는 전압 생성 회로 및 로우 디코더를 포함한다.

전압 생성 회로는 제어로직(120)의 전압 제어 신호에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 생성 회로는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 글로벌 라인들로 출력한다. 전압 생성 회로는 제1 전압 제어신호(VCON1)에 응답하여 제1 전압(V1)을 생성하도록 구성된 제1 전압 생성부와 제2 제어신호(VCON2)에 응답하여 제2 전압(V2)을 생성하도록 구성된 제2 전압 생성부를 포함한다. 제2 전압 생성부는 제2 제어신호(VCON2)에 응답하여 제1 전압(V1)을 부스팅시켜 제2 전압(V2)을 생성할 수 있다. 제2 전압 생성부는 제1 전압(V1)을 부스팅시켜 제2 전압(V2)을 생성함으로써 제2 전압(V2)을 생성하는데 소요되는 시간을 단축시킬 수 있다.

로우 디코더는 제어로직(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C01)과 연결된 로컬 워드라인(예, WL0)에는 전압 생성 회로로부터 글로벌 워드라인을 통해 리드 전압이 인가된다. 그리고, 선택되지 않은 셀들(C11~Cn1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 생성 회로로부터 글로벌 워드라인들을 통해 패스 전압이 인가된다. 이에 따라, 선택된 셀(C01)에 저장된 데이터가 리드 전압에 의해 독출된다.

페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어로직(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C01~C0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들(C01~C0k)로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다. 페이지 버퍼들(PB1~PBk)은 제1 래치(LAT)를 포함하고, 일반 동작 시에는 제1 래치(LAT)에 제1 전압(V1)이 동작전압으로서 공급되고 메모리 셀들(C01~C0k)로부터 독출된 데이터 또는 랜덤 데이터의 출력 시에는 제1 래치(LAT)에 제1 전압(V1)보다 큰 제2 전압(V2)이 동작전압으로서 공급된다. 메모리 셀들(C01~C0k)에 저장할 데이터 또는 랜덤 데이터의 입력 시에 제1 래치(LAT)에 제2 전압(V2)이 동작전압으로서 공급될 수 있다.

예를 들어, 리드 동작에서, 페이지 버퍼 그룹(140)은 선택된 비트라인들을 모두 프리차지하고 비선택 비트라인들을 모두 디스차지한다. 그리고, 전압 공급기(130)로부터 선택된 워드라인(WL0)에 리드 전압이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.

페이지 버퍼의 구체적인 구성은 후술하기로 한다.

컬럼 선택기(150)는 제어로직(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 선택기(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.

입출력 회로(160)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어로직(120)의 제어에 따라 데이터를 컬럼 선택기(150)에 전달한다. 컬럼 선택기(150)는 입출력 회로(160)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(160)는 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 선택기(150)를 통해 전달된 데이터를 외부로 출력한다.

도 5는 도 3에 도시된 페이지 버퍼를 설명하기 위한 블록도이다.

도 5를 참조하면, 페이지 버퍼는 제어로직(도 1의 120)의 PB 제어신호(PBCON)에 따라 동작한다. 페이지 버퍼는 제1 내지 제j 레지스터들 (142<1>~142<j>)을 포함한다. 제1 내지 제j 레지스터들 (142<1>~142<j>)은 비트라인(BL)에 병렬로 연결되며, 비트라인(BL)과 제1 내지 제j 레지스터들 (142<1>~142<j>)의 접속 노드가 센싱 노드(SO)가 된다.

레지스터들의 수는 설계에 따라 변경될 수 있으며, 도 3에서는 j (j>1인 자연수)개의 레지스터들이 구비된 경우를 예로써 설명하기로 한다.

제1 레지스터(142<1>)는 컬럼 선택기(150)로부터 입력되는 데이터를 임시 저장하고 제2 레지스터(142<2>)로 전달하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터 또는 랜덤 데이터를 컬럼 선택기(150)로 출력하기 위해 임시 저장하는 동작을 수행할 수 있다. 제1 레지스터(142<1>)는 리드 동작에 의해 메모리 셀로부터 독출된 데이터 또는 랜덤 데이터를 컬럼 선택기(150)로 출력할 때에 동작전압으로서 제1 전압(V1)보다 큰 제2 전압(V2)을 공급받고, 일반 동작 시에는 동작전압으로서 제1 전압(V1)을 공급받는다. 제1 레지스터(142<1>)는 컬럼 선택기(150)로부터 데이터가 입력될 때에도 동작전압으로서 제2 전압(V2)을 공급받을 수 있다.

제2 레지스터(142<2>)는 제1 레지스터(142<1>)로부터 전달된 데이터에 따라 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 동작을 수행할 수 있다. 또한, 제2 레지스터(142<2>)는 리드 동작 시 비트라인의 전압에 응답하여 메모리 셀에 저장된 데이터를 임시저장하고 제1 레지스터(142<1>)로 전달하는 동작도 수행할 수 있다. 제2 레지스터(142<2>)는 동작전압으로서 제1 전압(V1)을 공급받는다.

제j 레지스터(142<j>)는 프로그램 동작 후 실시하는 검증 동작에서 메모리 셀의 문턱전압과 목표 전압의 비교 결과값을 래치하고 비교 결과값에 대응하는 비교 결과 신호를 출력하는 동작을 수행할 수 있다. 제j 레지스터(142<j>)는 동작전압으로서 제1 전압(V1)을 공급받는다.

도 6은 도 5에 도시된 제1 레지스터를 설명하기 위한 회로도이다.

도 6을 참조하면, 제1 레지스터(142<1>)는 다수의 스위칭 소자들과 래치를 포함한다. 이하에서 설명되는 신호들(PRECHb, TRANT, TRANM, TRST, TSET, MRST, MSET, PBSENSE)은 제어로직에서 출력될 수 있다.

제1 레지스터(142<1>)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRANC)에 응답하여 래치(LAT)의 제1 노드(QC)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N1), 래치(LAT)의 제2 노드(QC_N) 및 제1 노드(QC)와 각각 연결되고 셋 신호(SET)와 리셋 신호(RST)에 응답하여 각각 동작하는 스위칭 소자들(N2, N3), 스위칭 소자들(N2, N3)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N4), 컬럼 선택 신호(CS<1>)에 응답하여 래치(LAT)의 제2 노드(QC_N)와 반전 데이터 라인(IOb)을 연결하도록 구성된 스위칭 소자(N5), 컬럼 선택 신호(CS<1>)에 응답하여 래치(LAT)의 제1 노드(QC)와 비반전 데이터 라인(IO)을 연결하도록 구성된 스위칭 소자(N6)를 포함한다.

래치(LAT)는 리드 동작에 의해 메모리 셀로부터 독출된 데이터 또는 랜덤 데이터를 컬럼 선택기(150)로 출력할 때에 동작전압으로서 제1 전압(V1)보다 큰 제2 전압(V2)을 공급받고, 일반 동작 시에는 동작전압으로서 제1 전압(V1)을 공급받는다. 래치(LAT)는 컬럼 선택기(150)로부터 데이터가 입력될 때에도 동작전압으로서 제2 전압(V2)을 공급받을 수 있다. 제1 레지스터(142<1>)를 제외한 다른 레지스터들(142<2>~142<j>)의 래치에는 동작전압으로서 제1 전압(V1)이 공급된다.

한편, 다른 레지스터들(142<2>~142<j>)다른 파형의 신호들이 입력되기 때문에, 동일한 구성으로 이루어지더라도 하나의 레지스터만 활성화되거나 서로 다른 기능을 수행할 수 있다.

이와 같이, 일반 동작 시에는 페이지 버퍼의 제1 레지스터(142<1>)의 래치(LAT)에 제1 전압(V1)이 동작전압으로서 공급되고, 데이터의 입출력 시에는 페이지 버퍼의 제1 레지스터(142<1>)의 래치(LAT)에 제1 전압(V1)보다 큰 제2 전압(V2)이 공급된다. 따라서 반도체 메모리 장치는 일반 동작 시보다 데이터 입출력 시에 래치(LAT)에 더 큰 동작전압을 인가함으로써 데이터 입출력 속도를 향상시킬 수 있다.

또한 일반 동작 시에는 제1 레지스터(142<1>)의 래치(LAT)를 포함한 다른 레지스터들(142<2>~142<j>)의 래치에 제1 전압(V1)이 동작전압으로서 공급되고 데이터 출력 시에는 제1 레지스터(142<1>)의 래치(LAT)에 제1 전압(V1)보다 큰 제2 전압(V2)이 동작전압으로서 공급되므로 스탠바이 전류(standby current)가 증가하는 것을 방지할 수 있고, 레지스터들의 래치 간 데이터 전송 과정에서 발생하는 문제점을 해소할 수 있다.

도 7은 도 6에 도시된 제1 레지스터에서의 데이터 출력을 설명하기 위한 파형도이다.

도 7을 참조하면, 데이터를 출력하기 전에 반전 및 비반전 데이터 라인(IOb/IO)은 프리차지되어 있다. 제어로직의 컬럼 어드레스에 따라 컬럼 선택기에서 컬럼 선택 신호(CS)를 생성한다. 컬럼 선택 신호(CS)에 응답하여 래치에 저장된 데이터가 반전 및 비반전 데이터 라인(IOb/IO)에 출력된다. 래치에 저장된 데이터가 '0' 데이터인 경우에는 비반전 데이터 라인(IO)이 디스차지되고 반전 데이터 라인(IOb)은 프리차지 상태를 유지한다. 래치에 저장된 데이터가 '1' 데이터인 경우에는 반전 데이터 라인(IOb)이 디스차지되고 비반전 데이터 라인(IO)은 프리차지 상태를 유지한다. 샌스앰프를 통해 반전 및 비반전 데이터 라인(IOb/IO)를 증폭하여 센싱함으로써 데이터를 입출력회로로 출력한다.

따라서 일반 동작 시 보다 데이터의 입출력 시에 데이터를 입출력하는 래치에 더 큰 동작전압을 공급함으로써 반전 및 비반전 데이터 라인(IOb/IO)를 디벨롭(develop)하는 시간을 단축하여 데이터 입출력 속도를 향상시킬 수 있다.

데이터의 입출력 시에 모든 래치의 동작전압을 증가시키는 경우보다 스탠바이 전류(standby current)를 감소시킬 수 있고, 일반 동작 시에 모든 래치에 동일한 동작전압을 공급함으로써 래치 간 데이터 전송 과정에서 발생하는 문제점을 해소할 수 있다.

도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 9는 도 8에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.

도 8을 참조하면, 외부로부터 인가되는 동작전압이 상승하여(S210), 페이지 버퍼의 제1 래치 및 제2 래치에 인가되는 동작전압이 제1 레벨(V1)까지 상승된다(S220).

그 다음 메모리 셀들에 리드 동작을 수행하여 리드된 데이터를 제1 래치에 저장한다(S230).

상세하게는, 도 8 및 도 9를 참조하면, 입출력회로(I/O)에 리드 셋업 커맨드가 입력되고(S231), 이어서 어드레스(ADD1~ADD5)가 입력된 후(S232), 리드 컨펌 커맨드가 입력된다(S233).

리드 컨펌 커맨드의 입력에 의해 레디/비지(R/B)가 하이 레벨에서 로우 레벨로 변경되면 리드 동작을 수행한다(S234).

리드 동작의 수행이 완료되어 레디/비지(R/B)가 로우 레벨에서 하이 레벨로 변경되기 전에 제어신호(VCON2)가 활성화되고, 제어신호(VCON2)에 응답하여 제1 래치의 동작전압이 제1 레벨보다 높은 제2 레벨로 상승된다(S240). 이때, 제1 레벨의 동작전압을 부스팅시켜 제2 레벨로 상승시킬 수 있다.

리드 동작의 수행이 완료되어 페이지 버퍼의 제1 래치에 데이터가 저장되면 데이터 출력 신호에 따라 데이터를 입출력회로로 출력한다(S250). 리드 인에이블 신호(RE#)을 토글링시켜 데이터 출력 신호로 사용할 수 있다.

그 다음, 데이터 출력이 완료되었는지 확인하고(S260), 데이터 출력이 완료된 경우에는 제어신호(VCON2)를 비활성화시킨다(S270). 제어신호(VCON2)가 비활성화되면 제1 래치를 포함한 모든 래치의 동작전압이 제1 레벨(V1)로 하강된다. 데이터 출력이 완료되었는지는 도 1의 제어로직을 통해 알 수 있다.

도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 11은 도 10에 도시된 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.

도 10을 참조하면, 외부로부터 인가되는 동작전압이 상승하여(S310), 페이지 버퍼의 제1 래치 및 제2 래치에 인가되는 동작전압이 제1 레벨(V1)까지 상승된다(S320).

그 다음 랜덤 데이터 출력을 위한 커맨드 세트가 입력된다(S330).

상세하게는, 도 8 및 도 9를 참조하면, 입출력회로(I/O)에 랜덤 데이터 출력 셋업 커맨드가 입력되고(S331), 이어서 어드레스(ADD1~ADD2)가 입력된 후(S332), 랜덤 데이터 출력 컨펌 커맨드가 입력된다(S333).

랜덤 데이터 출력 컨펌 커맨드의 입력에 따라 제어신호(VCON2)가 활성화되고, 제어신호(VCON2)에 응답하여 제1 래치의 동작전압이 제1 레벨보다 높은 제2 레벨로 상승된다(S340).

그 다음, 데이터 출력 신호에 따라 데이터를 입출력회로로 출력한다(S350). 리드 인에이블 신호(RE#)을 토글링시켜 데이터 출력 신호로 사용할 수 있다.

그 다음, 데이터 출력이 완료되었는지 확인하고(S360), 데이터 출력이 완료된 경우에는 제어신호(VCON2)를 비활성화시킨다(S370). 제어신호(VCON2)가 비활성화되면 제1 래치를 포함한 모든 래치의 동작전압이 제1 레벨(V1)로 하강된다. 데이터 출력이 완료되었는지는 도 1의 제어로직을 통해 알 수 있다.

이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 일반 동작 시 보다 데이터의 입출력 시에 데이터를 입출력하는 래치에 더 큰 동작전압을 공급함으로써 데이터 입출력 속도를 향상시킬 수 있다.

도 12는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.

도 12를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.

불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 즉, 일반 동작 시 보다 데이터의 입출력 시에 데이터를 입출력하는 래치에 더 큰 동작전압을 공급함으로써 데이터 입출력 속도를 향상시킬 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(615)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.

비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

따라서 본 발명에 따른 메모리 시스템(600)은 빠른 데이터 입출력 속도를 가지면서도 스탠바이 전류를 감소시킬 수 있고 데이터 전송 과정에서의 문제점을 해소할 수 있다.

도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.

원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기/읽기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 입출력하게 된다.

따라서 본 발명에 따른 원낸드 플래시 메모리 장치(700)는 빠른 데이터 입출력 속도를 가지면서도 스탠바이 전류를 감소시킬 수 있고 데이터 전송 과정에서의 문제점을 해소할 수 있다.

도 14에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.

본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.

따라서 본 발명에 따른 메모리 시스템(810)은 빠른 데이터 입출력 속도를 가지면서도 스탠바이 전류를 감소시킬 수 있고 데이터 전송 과정에서의 문제점을 해소할 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

110: 메모리 어레이 MB1~MBm: 메모리 블록
PAGE0: 페이지 ST1~STk: 스트링
120: 제어로직 130: 전압 공급기
140: 페이지 버퍼 그룹 150: 컬럼 선택기
160: 입출력 회로

Claims

데이터를 입출력하도록 구성된 입출력회로를 포함하는 내부회로; 및
일반 동작 시에 제1 제어신호에 응답하여 상기 내부회로에 제1 전압을 동작전압으로서 공급하도록 구성된 전압공급회로를 포함하되,
상기 전압공급회로는 상기 데이터의 출력 시에 입력되는 제2 제어신호에 응답하여 상기 입출력회로에 상기 제1 전압보다 큰 제2 전압을 공급하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 전압공급회로는
상기 제1 제어신호에 응답하여 상기 제1 전압을 생성하도록 구성된 제1 전압생성부; 및
상기 제2 제어신호에 응답하여 상기 제1 전압을 부스팅시켜 상기 제2 전압을 생성하도록 구성된 제2 전압생성부를 포함하는 반도체 장치.
제1항에 있어서, 상기 전압공급회로는
상기 데이터의 입력 시에 상기 제2 제어신호에 응답하여 상기 입출력회로에 상기 제2 전압을 공급하는 반도체 장치.
메모리 셀들을 포함하는 메모리 어레이;
상기 메모리 셀들로부터 독출된 데이터를 입출력회로로 출력하기 위해 저장하도록 구성된 제1 래치를 포함하는 페이지 버퍼; 및
일반 동작 시에 제1 제어신호에 응답하여 상기 제1 래치에 제1 전압을 동작전압으로서 공급하도록 구성된 전압공급기를 포함하되,
상기 전압공급기는 상기 데이터의 출력 시에 입력되는 제2 제어신호에 응답하여 상기 제1 래치에 상기 제1 전압보다 큰 제2 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서, 상기 페이지 버퍼는 제2 래치를 더 포함하고,
상기 전압공급기는 상기 제2 래치에 상기 제1 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서, 상기 전압공급기는
상기 제1 제어신호에 응답하여 상기 제1 전압을 생성하도록 구성된 제1 전압생성부; 및
상기 제2 제어신호에 응답하여 상기 제1 전압을 부스팅시켜 상기 제2 전압을 생성하도록 구성된 제2 전압생성부를 포함하는 반도체 메모리 장치.
제4항에 있어서, 제1 커맨드에 응답하여 상기 제1 제어신호를 생성하고 제2 커맨드에 응답하여 상기 제2 제어신호를 생성하는 제어로직을 더 포함하되,
상기 제어로직은 상기 제2 커맨드에 의해 상기 데이터가 상기 제1 래치에 저장되고 상기 데이터가 출력되기 전에 상기 제2 제어신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제4항에 있어서, 상기 데이터는
랜덤 데이터인 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서, 제1 커맨드에 응답하여 상기 제1 제어신호를 생성하고 제2 커맨드에 응답하여 상기 제2 제어신호를 생성하는 제어로직을 더 포함하되,
상기 제어로직은 상기 제2 커맨드에 의해 상기 랜덤 데이터가 상기 제1 래치에 저장되고 상기 랜덤 데이터가 출력되기 전에 상기 제2 제어신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
외부로부터 동작전압이 인가되면 페이지 버퍼의 제1 래치의 동작전압과 제2 래치의 동작전압을 제1 레벨까지 상승시키는 단계;
제어신호에 응답하여 상기 제1 래치의 동작전압을 상기 제1 레벨보다 높은 제2 레벨로 상승시키는 단계; 및
상기 제1 래치의 데이터를 입출력회로로 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제10항에 있어서, 상기 제1 래치의 동작전압과 제2 래치의 동작전압을 제1 레벨까지 상승시킨 후에,
메모리 셀들의 리드 동작을 수행하여 리드된 데이터를 상기 제1 래치에 저장하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
제11항에 있어서, 상기 메모리 셀들의 리드 동작을 수행하여 리드된 데이터를 상기 제1 래치에 저장하는 단계는
리드 셋업 커맨드가 입력되는 단계;
상기 리드 동작을 수행할 어드레스가 입력되는 단계;
리드 컨펌 커맨드가 입력되는 단계; 및
상기 리드 컨펌 커맨드의 입력에 따라 현재 상태가 비지 상태가 되고 상기 리드 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제12항에 있어서, 상기 리드 동작의 수행이 완료되어 상기 현재 상태가 비지 상태로부터 레디 상태로 변경되기 전에 상기 제어신호가 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
제10항에 있어서, 상기 제어신호에 응답하여 상기 제1 래치의 동작전압을 상기 제1 레벨보다 높은 제2 레벨로 상승시키는 단계에서,
상기 제1 레벨의 동작전압을 부스팅시켜 상기 제2 레벨로 상승시키는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
제10항에 있어서, 상기 데이터는 랜덤 데이터인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
제15항에 있어서, 상기 제1 래치의 동작전압과 제2 래치의 동작전압을 제1 레벨까지 상승시킨 후에,
랜덤 데이터 출력 커맨드가 입력되는 단계;
상기 랜덤 데이터를 출력할 어드레스가 입력되는 단계; 및
랜덤 데이터 출력 컨펌 커맨드가 입력되는 단계를 포함하고,
상기 랜덤 데이터 출력 컨펌 커맨드의 입력에 따라 상기 제어신호가 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.