CN109217876B - 串行器和包括该串行器的存储装置 - Google Patents

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Abstract

串行器和包括该串行器的存储装置。一种数据输出装置包括：第一串行器，该第一串行器从第一数据线接收具有第一大小的第一并行数据，并且选择性地输出各自具有与所述第一大小的1/2对应的第二大小的第一串行数据和第二串行数据；第二串行器，该第二串行器从第二数据线接收具有所述第一大小的第二并行数据，并且选择性地输出各自具有所述第二大小的第三串行数据和第四串行数据；以及锁存电路，该锁存电路锁存所述第一串行器的输出和所述第二串行器的输出，并且输出具有所述第一大小的串行输出数据。

Description

串行器和包括该串行器的存储装置
技术领域
示例性实施方式涉及用于存储装置的串行器。
背景技术
诸如计算机、移动电话和存储装置这样的电子装置可以包括其中集成有各种元件或电路的集成电路(IC)。集成电路中的每一个可以与一个或更多个外部电路或装置联接，并且包括用于通过接口与外部电路或装置连接的组件。例如，诸如存储装置这样的外围装置可以与存储控制器联接，由此组成存储系统。
通常，可以在存储系统中的存储装置和存储控制器之间发送/接收诸如数据、地址和命令这样的各种信号。因此，可在存储装置上执行诸如编程、读和擦除操作这样的各种操作。
存储装置可以包括：串行器，该串行器读取存储在存储单元阵列中的并行数据，将所读取的数据转换成串行数据，并且输出串行数据；以及解串器，该解串器执行对于串行器的逆操作。
发明内容
各种实施方式涉及串行器和包括该串行器的存储装置。
另外，各种实施方式涉及一种将从存储单元阵列输出的并行数据转换成串行数据并且输出该串行数据的串行器。
在一个实施方式中，一种数据输出装置可以包括：第一串行器，该第一串行器从第一数据线接收具有第一大小的第一并行数据，并且选择性地输出各自具有与所述第一大小的1/2对应的第二大小的第一串行数据和第二串行数据；第二串行器，该第二串行器从第二数据线接收具有所述第一大小的第二并行数据，并且选择性地输出各自具有所述第二大小的第三串行数据和第四串行数据；以及锁存电路，该锁存电路锁存所述第一串行器的输出和所述第二串行器的输出，并且输出具有所述第一大小的串行输出数据。
在一个实施方式中，一种存储装置可以包括：第一存储体、第二存储体、第三存储体和第四存储体；第一串行器，该第一串行器从与所述第一存储体联接的第一数据线接收具有第一大小的第一并行数据，并且选择性地输出各自具有与所述第一大小的1/2对应的第二大小的第一串行数据和第二串行数据；第二串行器，该第二串行器从与所述第二存储体联接的第二数据线接收具有所述第一大小的第二并行数据，并且选择性地输出各自具有所述第二大小的第三串行数据和第四串行数据；第一锁存电路，该第一锁存电路锁存所述第一串行器的输出和所述第二串行器的输出，并且输出具有所述第一大小的第一串行输出数据；第三串行器，该第三串行器从与所述第三存储体联接的第三数据线接收具有所述第一大小的第三并行数据，并且选择性地输出各自具有所述第二大小的第五串行数据和第六串行数据；第四串行器，该第四串行器从与所述第四存储体联接的第四数据线接收具有所述第一大小的第四并行数据，并且选择性地输出各自具有所述第二大小的第七串行数据和第八串行数据；以及第二锁存电路，该第二锁存电路锁存所述第二串行器的输出和所述第四串行器的输出，并且输出具有所述第一大小的第二串行输出数据。
附图说明
图1A和图1B是例示数据处理系统的框图。
图2是例示存储控制器的框图。
图3是例示存储系统的层级结构的框图。
图4是例示存储器晶片的框图。
图5是例示存储块的示意性电路图。
图6是例示存储装置的数据输出装置的框图。
图7是例示根据实施方式的存储装置的数据输出装置的框图。
图8是例示根据实施方式的串行器的示意性框图。
图9是例示根据实施方式的单元先进先出(FIFO)电路的框图。
图10是例示根据实施方式的存储装置的示意性框图。
图11是例示根据实施方式的串行器装置的输入定时的定时图。
图12是例示根据本实施方式的串行器装置的输出定时的定时图。
图13是例示根据本实施方式的存储装置的数据输入定时的定时图。
具体实施方式
以下，将参照附图更详细地描述各种实施方式。然而，本发明可以按照不同的方式来实施并且不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式，使得本公开将是彻底和完整的，并且将把本发明的范围充分传达给本领域的技术人员。在整个本公开中，在本发明的各个附图和实施方式中，相似的参考标号表示相似的部分。
图1A和图1B例示了数据处理系统。
参照图1A，数据处理系统10可以包括主机20和外围装置30。外围装置30可以从主机20接收命令CMD(或请求)，并且根据接收到的命令与主机20交换数据DATA。例如，主机20可以包括计算机、服务器、智能电话等，外围装置30可以包括移动或存储产品。
参照图1B，图1A中例示的外围装置30可以由存储系统35来实现。也就是说，数据处理系统10可以包括主机20和存储系统35。主机20可以包括诸如移动电话、MP3播放器和膝上型计算机这样的便携式电子装置或者诸如台式计算机、游戏机、TV和投影仪这样的膝上型计算机或电子装置。
可以响应于来自主机20的命令而访问存储系统35。换句话说，存储系统35可以被用作主机20的主存储装置或辅助存储装置。
存储系统35可以包括存储控制器100和存储装置200。存储控制器100可以响应于来自主机20的请求而执行对存储装置200的访问操作。例如，存储控制器100可以响应于来自主机20的写命令而将来自主机20的写数据存储在存储装置200中。又如，存储控制器100可以响应于来自主机20的读命令而读取存储在存储装置200中的数据，并且将所读取的数据传送到主机20。在各种实施方式中，存储装置200可以包括诸如动态随机存取存储器(DRAM)和静态RAM(SRAM)这样的易失性存储装置。在其它实施方式中，存储装置200可以包括诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和闪存存储器这样的非易失性存储装置。
图2例示了存储控制器的示例。例如，图2例示了图1B中例示的存储控制器100的配置。
参照图2，存储控制器100可以包括主机接口(I/F)电路110、处理器120、纠错码(ECC)电路130、电力管理单元(PMU)140、存储接口(I/F)电路150和存储器160。
主机I/F电路110可以处理从主机20接收的命令和数据。主机I/F电路110可以被配置成使存储控制器100能够通过各种接口协议当中的一种或更多种与主机20通信。
ECC电路130可以检测并纠正从存储装置(例如，图1B中例示的存储装置200)读取的数据中包含的错误。PMU 140可以向包括在存储控制器100中的组件提供电力，并且管理提供给组件的电力。
存储I/F电路150可以执行存储控制器100和存储装置200之间的接口连接。具体地，存储I/F电路150可以根据处理器120的控制来处理存储控制器100和存储装置200之间的命令和数据。例如，存储I/F电路150可以响应于来自主机20的写命令而将来自主机20的写数据传送到存储装置200，使得数据被存储在存储装置200中。又如，存储I/F电路150可以响应于来自主机20的读命令而接收从存储装置200读取的数据，并且将所读取的数据传送到主机20。
存储器160可以用作存储系统35和存储控制器100的工作存储器，并且存储与存储系统35和存储控制器100的操作相关的数据。例如，存储器160可以存储执行主机20和存储装置200之间的数据写操作和/或数据读操作所需的程序数据，并且存储写数据和/或读数据。存储器160可以用诸如SRAM或DRAM这样的易失性存储器来实现。
处理器120能够控制存储系统35的总体操作。例如，处理器20可以响应于来自主机20的写请求或读请求而控制对存储装置200的写操作和/或读操作。
图3例示了存储装置的层级结构。例如，图3例示了能够用作图1B中例示的存储装置200的诸如NAND型闪存存储器这样的非易失性存储装置的配置。
参照图3，存储装置200可以包括多个NAND芯片210-1和220-1、220-1和220-2、...、以及290-1和290-2。多个NAND芯片210-1和220-1、220-1和220-2、...、以及290-1和290-2可以通过多个通道CH1、CH2、...、CHk联接到存储控制器，例如，图1B中例示的存储控制器100。NAND芯片210-1和210-2可以通过通道CH1联接到存储控制器100，NAND芯片220-1和220-2可以通过通道CH2联接到存储控制器100，并且NAND芯片290-1和290-2可以通过通道CHk连接到存储控制器100。
NAND芯片210-1可以包括多个存储器晶片，例如，两个存储器晶片310和320。存储器晶片310可以包括多个存储平面311至314。存储平面中的每一个可以包括多个存储块(未例示)，并且每个存储块可以包括多个存储页(未例示)。
例如，存储器晶片310可以包括两个存储平面。每个存储平面可以包括1024个块，并且每个块可以包括512个页。
图4例示了存储器晶片，并且图5例示了存储块。例如，图4例示了图3中例示的存储器晶片310的配置。
参照图4，存储器晶片310可以包括含多个存储块411至419的存储单元阵列410、电压生成电路430、行解码器440、页缓冲器组450、列选择电路460、输入/输出电路470、通过/失败检查电路480和控制电路420。电压生成电路430、行解码器440、页缓冲器组450、列选择电路460、输入/输出电路470和通过/失败检查电路480可被配置为对选自存储块411至419的页中包括的存储单元进行的编程操作、读操作和测试操作，并且控制电路420可以控制电路元件430至480。
在NAND闪存存储装置的情况下，操作电路可以包括用作电压供应电路的电压生成电路430、行解码器440、页缓冲器组450、列选择电路460、输入/输出电路470和通过/失败检查电路480。存储单元阵列410可以包括多个存储块411至419。
图4例示了存储器晶片310包括与单个平面对应的组件。然而，存储器晶片310可以包括与多个平面中的每一个对应的组件。例如，当存储器晶片310包括两个平面时，存储器晶片310可以包括两个电压生成电路、两个行解码器、两个页缓冲器组、两个列选择电路、两个输入/输出电路和两个通过/失败检查电路。
参照图5，存储块可以包括联接在位线BL1至BLk和公共源线CSL之间的多个串ST1至STk。也就是说，串ST1到STk可以与对应的位线BL1至BLk联接，并且与公共源线CSL共同联接。串ST1可以包括具有与公共源线CSL联接的源极的源极选择晶体管SST、多个存储单元C10至C1n以及具有与位线BL1联接的漏极的漏极选择晶体管DST。存储单元C10至C1n可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。源极选择晶体管SST的栅极可以与源极选择线SSL联接，存储单元C10到C1n的栅极可以分别与字线WL0到WLn联接，并且漏极选择晶体管DST的栅极可以与漏极选择线DSL联接。
在NAND闪存存储装置中，包括在存储块中的存储单元可以按物理页或逻辑页划分。例如，与一条字线WL0联接的存储单元C10至Ck0可以构成一个物理页PAGE0。与一条字线WL0联接的偶数存储单元Ce10至Cek0可以构成一个偶数物理页，奇数存储单元Co10至Cok0可以构成一个奇数物理页。此页可以被设置成程序或读操作的基本单元。在本实施方式中，将以与一条字线联接的存储单元构成一个物理页的情况为例进行描述。
返回参照图4和图5，控制电路420可以响应于通过输入/输出电路470从外部输入的命令信号CMD而输出用于执行编程操作、读操作或测试操作的内部命令信号CMDi，并且根据操作的类型来输出用于控制页缓冲器组450中包括的页缓冲器PB1至PBk的PB控制信号PB_SIGNALS。此外，控制电路420可以响应于通过输入/输出电路470从外部输入的地址信号ADD而输出行地址信号RADD和列地址信号CADD。
用作电压供应电路的电压生成电路430和行解码器440可以响应于来自控制电路420的内部命令信号CMDi而将用于存储单元的操作电压供应到所选择的存储单元块。电压生成电路430可以响应于来自控制电路420的内部命令信号CMDi而将存储单元的编程、读和测试操作所需的操作电压(例如，Vpgm、Vread和Vpass)输出到全局线。对于编程操作，电压生成电路430可以将编程电压Vpgm和通过电压Vpass输出到全局线，使得编程电压Vpgm被施加到所选择的页的存储单元并且通过电压Vpass被施加到未选择的存储单元。对于读操作，电压生成电路430可以将读电压Vread和通过电压Vpass输出到全局线，使得读电压Vread被施加到所选择的页的存储单元并且通过电压Vpass被施加到未选择的存储单元。在与数据存储相关的测试操作期间，电压生成电路430可以如在编程操作中一样输出编程电压Vpgm和通过电压Vpass。在与数据读取相关的测试操作期间，电压生成电路430可以如在读操作中一样输出读电压Vread和通过电压Vpass。
行解码器440可以响应于来自控制电路420的行地址信号RADD而将全局线与局部线DSL、WL0至WLn和SSL联接，使得从电压生成电路430输出到全局线的操作电压可以被传送到从存储单元阵列410中选择的存储块411至419的局部线DSL、WL0至WLn和SSL。因此，编程电压Vpgm或读电压Vread可以通过全局字线从电压生成电路430施加到与所选择的单元(例如，C01)联接的局部字线(例如，WL0)。另一方面，通过电压Vpass可以通过全局字线从电压生成电路430施加到与未选择的单元C11至Cn1联接的局部字线(例如，WL1至WLn)。在擦除操作期间，擦除电压Vera可以被施加到块中的全部存储单元。因此，可以通过编程电压Vpgm将数据存储在所选择的单元C01中，或者可以通过读电压Vread读取存储在所选择的单元C01中的数据。
页缓冲器组450可以包括通过位线BL1至BLk与存储单元阵列410联接的多个页缓冲器PB1至PBk。响应于来自控制电路420的PB控制信号PB_SIGNALS，页缓冲器组450中的页缓冲器PB1至PBk可以根据输入数据对位线BL1至BLk进行选择性预充电，以便将数据存储在存储单元C10至Ck0中，或者感测位线BL1至BLk的电压，以便从存储单元C10至Ck0读取数据。
例如，当编程数据(例如，数据“0”)被输入页缓冲器PB1以将程序数据存储在存储单元C01中时，页缓冲器PB1可以在编程操作期间将程序许可电压(例如，地电压)施加到其中将存储编程数据的存储单元C01的位线BL1。结果，存储单元C01的阈值电压可以按在编程操作期间施加到字线WL0的编程电压Vpgm和施加到位线BL1的编程许可电压而上升。此外，当擦除数据(例如，数据“1”)被输入页缓冲器PB1以便将擦除数据存储在存储单元C01中时，页缓冲器PB1可以在编程操作期间将程序禁止电压(例如，供应电压)施加到其中将存储擦除数据的存储单元C01的位线BL1。结果，虽然在编程操作期间编程电压Vpgm被施加到字线WL0，但是存储单元C01的阈值电压的上升可能因施加到位线BL1的编程禁止电压而被阻止。因为存储单元具有不同的阈值电压，所以不同的数据可被存储在存储单元中。
在读操作期间，页缓冲器组450可以对所选择的所有位线(例如，BL1至BLk)进行预充电。当读电压Vread被从电压生成电路430和行解码器440施加到所选择的字线WL0时，其中存储有程序数据的存储单元的位线可以保持预充电状态，并且其中存储有擦除数据的存储单元的位线可以被放电。页缓冲器组450可以感测位线BL1至BLk的电压变化，并且锁存与感测结果对应的存储单元的数据。
列选择电路460可以响应于从控制电路420输出的列地址信号CADD而选择包括在页缓冲器组450中的页缓冲器PB1至PBk。也就是说，列选择电路460可以响应于列地址信号CADD而将数据依次传送到页缓冲器PB1至PBk，以便将数据存储在存储单元中。此外，列选择电路460可以响应于列地址信号CADD而依次选择页缓冲器PB1至PBk，使得能够通过读操作将锁存在页缓冲器PB1至PBk中的存储单元的数据输出到外部。
输入/输出电路470可以根据控制电路420的控制将数据传送到列选择电路460，以便将数据输入页缓冲器组450，该数据是在编程操作期间从外部输入以便被存储在存储单元中的。当列选择电路460根据上述方法将数据从输入/输出电路470传送到页缓冲器组450的页缓冲器PB1至PBk时，页缓冲器PB1至PBk可以将数据存储在其锁存电路中。此外，在读操作期间，输入/输出电路470可以将数据输出到外部，该数据是通过列选择电路460从页缓冲器组450的页缓冲器PB1至PBk传送的。
通过/失败检查电路480可以响应于在编程操作之后执行的编程验证操作期间从相应的页缓冲器PB1至PBk输出的比较结果信号PF[1]至PF[k]而输出通过/失败信号PF_SIGNAL。具体地，在编程验证操作期间，通过/失败检查电路480可将存储单元的阈值电压与目标电压进行比较，并且将结果值锁存在页缓冲器PB1至PBk的内部锁存电路中。锁存的比较结果信号PF[1]至PF[k]可以被输出到通过/失败检查电路480。通过/失败检查电路480可以响应于比较结果信号PF[1]至PF[k]而将通过/失败信号PF_SIGNAL输出到控制电路420，通过/失败信号PF_SIGNAL指示是否已经完成了编程操作。控制电路420可以响应于通过/失败信号PF_SIGNAL而确定其中存储有编程数据的存储单元当中是否存在阈值电压低于目标电压的存储单元。根据确定结果，控制电路420可以决定是否再次执行编程操作。
上述存储装置可以包括：串行器，该串行器读取存储在存储单元阵列410中的并行数据，将所读取的数据转换成串行数据，并且输出串行数据；以及解串器，该解串器执行对于串行器的逆操作。串行器可以被包括在存储装置的数据输出路径中，并且解串器可以被包括在存储装置的数据输入路径中。
图6例示了存储装置的数据输出装置600。
参照图6，数据输出装置600可以包括存储单元阵列610、感测电路620、输出控制电路630、串行器640和输出驱动器650。例如，数据输出设备600可以用作用于诸如动态随机存取存储器(DRAM)这样的易失性存储器的数据输出装置或用于诸如闪存存储器这样的非易失性存储器的数据输出装置。
存储单元阵列610可以包括作为用于存储数据的组件的多个存储单元。当数据输出装置600是DRAM时，存储单元阵列610可以包括彼此交叉的多条字线和位线以及多个存储体。
感测电路620可以感测特定位线的电压，以便读取存储在存储单元阵列610的特定区域中的数据。输出控制电路630可以输出作为感测电路620感测到的数据的读数据。输出控制电路630可以通过特定数据线输出具有预定大小的读数据。例如，输出控制电路630可以通过全局数据线输出16位并行数据。
串行器640可以从输出控制电路630接收并行数据，将接收到的并行数据转换成串行数据，并且输出串行数据。例如，串行器640可以将16位并行数据转换成高8位串行数据和低8位串行数据，并且输出串行数据。
输出驱动器650可以从串行器640接收串行数据，并且驱动数据焊盘DQ来输出接收到的串行数据。例如，输出驱动器650可以依次排列从串行器640接收的高8位串行数据和低8位串行数据，并且将排列后的16位串行数据输出到数据焊盘DQ。
图7例示了根据实施方式的存储装置的数据输出装置700。
参照图7，数据输出装置700可以读取存储在多个存储体(例如，四个存储体)中的数据，并且输出所读取的数据。为了进行该操作，数据输出装置700可以包括存储体710、感测电路720、输出控制电路730、串行器750、锁存电路760和输出驱动器770。然而，数据输出装置700不限于这种配置。数据输出装置700还可以包括联接在输出控制电路730和串行器750之间的全局数据中继器740。
具体地，数据输出装置700可以包括高速缓冲器711、感测放大器721、输出控制电路731、中继器741和串行器751，该高速缓冲器711、感测放大器721、输出控制电路731、中继器741和串行器751是用于读取存储在作为第一存储体的存储体0中的数据并且输出所读取的数据的组件。数据输出装置700可以包括高速缓存缓冲器712、感测放大器722、输出控制电路732、中继器742和串行器752，该高速缓存缓冲器712、感测放大器722、输出控制电路732、中继器742和串行器752是用于读取存储在作为第二存储体的存储体1中的数据并且输出所读取的数据的组件。数据输出装置700可以包括高速缓存缓冲器713、感测放大器723、输出控制电路733、中继器743和串行器753，该高速缓存缓冲器713、感测放大器723、输出控制电路733、中继器743和串行器753是用于读取存储在作为第三存储体的存储体2中的数据并且输出所读取的数据的组件。数据输出装置700可以包括高速缓存缓冲器714、感测放大器724、输出控制电路734、中继器744和串行器754，该高速缓存缓冲器714、感测放大器724、输出控制电路734、中继器744和串行器754是用于读取存储在作为第四存储体的存储体3中的数据并且输出所读取的数据的组件。然而，数据输出装置700不限于上述配置。
感测放大器721可以感测特定位线的电压，以便读取存储在存储体0的高速缓存缓冲器711中的数据。输出控制电路731可以输出作为感测放大器721感测到的数据的读数据。输出控制电路731可以控制读数据，以通过特定数据线输出具有预定大小的数据。例如，输出控制电路731可以通过全局数据线输出16位并行数据GDL_OUT_B0<15:0>。中继器741可以在特定数据线上转发从输出控制电路731输出的读数据，并且将所读取的数据提供到串行器751。串行器751可以通过中继器741从输出控制电路731接收并行数据，将接收到的并行数据转换成串行数据，并且输出串行数据。例如，串行器751可以接收具有第一大小(例如，16位)的并行数据，将接收到的并行数据转换成各自具有与第一大小的1/2对应的第二大小(例如，8位)的高位串行数据和低位串行数据，并且选择性地输出高位串行数据和低位串行数据。也就是说，串行器751可以将8N大小的数据转换成4N大小的数据，并且输出4N大小的数据。
感测放大器722可以感测特定位线的电压，以便读取存储在存储体1的高速缓存缓冲器712中的数据。输出控制电路732可以输出作为感测放大器722感测到的数据的读数据。输出控制电路732可以控制读数据，以通过特定数据线输出具有预定大小的数据。例如，输出控制电路732可以通过全局数据线输出16位并行数据GDL_OUT_B1<15:0>。中继器742可以在特定数据线上转发从输出控制电路732输出的读数据，并且将所读取的数据提供到串行器752。串行器752可以通过中继器742从输出控制电路732接收并行数据，将接收到的并行数据转换成串行数据，并且输出串行数据。例如，串行器752可以接收具有第一大小(例如，16位)的并行数据，将接收到的并行数据转换成各自具有与第一大小的1/2对应的第二大小(8位)的高位串行数据和低位串行数据，并且选择性地输出高位串行数据和低位串行数据。也就是说，串行器752可以将8N大小的数据转换成4N大小的数据，并且输出4N大小的数据。
感测放大器723可以感测特定位线的电压，以便读取存储在存储体2的高速缓存缓冲器713中的数据。输出控制电路733可以输出作为感测放大器723感测到的数据的读数据。输出控制电路733可以控制读数据，以通过特定数据线输出具有预定大小的数据。例如，输出控制电路733可以通过全局数据线输出16位并行数据GDL_OUT_B2<15:0>。中继器743可以在特定数据线上转发从输出控制电路733输出的读数据，并且将所读取的数据提供到串行器753。串行器753可以通过中继器743从输出控制电路733接收并行数据，将接收到的并行数据转换成串行数据，并且输出串行数据。例如，串行器753可以接收具有第一大小(例如，16位)的并行数据，将接收到的并行数据转换成各自具有与第一大小的1/2对应的第二大小(8位)的高位串行数据和低位串行数据，并且选择性地输出高位串行数据和低位串行数据。也就是说，串行器753可以将8N大小的数据转换成4N大小的数据，并且输出4N大小的数据。
感测放大器724可以感测特定位线的电压，以便读取存储在存储体3的高速缓存缓冲器714中的数据。输出控制电路734可以输出作为感测放大器724感测到的数据的读数据。输出控制电路734可以控制读数据，以通过特定数据线输出具有预定大小的数据。例如，输出控制电路734可以通过全局数据线输出16位并行数据GDL_OUT_B3<15:0>。中继器744可以在特定数据线上转发从输出控制电路734输出的读数据，并且将所读取的数据提供到串行器754。串行器754可以通过中继器744从输出控制电路734接收并行数据，将接收到的并行数据转换成串行数据，并且输出串行数据。例如，串行器754可以接收具有第一大小(例如，16位)的并行数据，将接收到的并行数据转换成各自具有与第一大小的1/2对应的第二大小(8位)的高位串行数据和低位串行数据，并且选择性地输出高位串行数据和低位串行数据。也就是说，串行器754可以将8N大小的数据转换成4N大小的数据，并且输出4N大小的数据。
锁存电路760可以包括第一锁存电路761和第二锁存电路762。第一锁存电路761可以锁存第一串行器751的输出和第三串行器753的输出，并且输出第一大小的第一串行输出数据。例如，第一锁存电路761可以接收并锁存从第一串行器751选择性输出的数据DOUT_B0<7:0>和DOUT_B0<15:8>，接收并锁存从第三串行器753选择性输出的数据DOUT_B2<7:0>和DOUT_B2<15:8>，并且输出第一大小的第一串行输出数据DOUT_B02<15:0>。
第二锁存电路762可以锁存第二串行器752的输出和第四串行器754的输出，并且输出第一大小的第二串行输出数据。例如，第二锁存电路762可以接收并锁存从第二串行器752选择性输出的数据DOUT_B1<7:0>和DOUT_B1<15:8>，接收并锁存从第四串行器754选择性输出的数据DOUT_B3<7:0>和DOUT_B3<15:8>，并且输出第一大小的第二串行输出数据DOUT_B13<15:0>。
在从第一锁存电路761输出的第一串行输出数据DOUT_B02<15:0>当中，低位数据<7:0>和高位数据<15:8>可以分别通过输出驱动器770的第一驱动器771和第二驱动器772输出到输出端子。第一驱动器771可以在第一时间点将低位数据<7:0>同步并且驱动输出端子(例如，数据焊盘DQ)以输出同步数据，并且第二驱动器772可以在第二时间点将高位数据<15:8>同步并且驱动输出端子(例如，数据焊盘DQ)以输出同步数据。例如，第一驱动器771在预定时钟(例如，RE时钟)的上升沿将低位数据<7:0>同步，并且第二驱动器772可以在预定时钟的下降沿将高位数据<15:8>同步。也就是说，第一驱动器771可以接收包括在第一串行输出数据DOUT_B02<15:0>中的第二大小的低位数据<7:0>，并且在预定时钟的第一沿将低位数据<7:0>作为输出数据DOUT_R_B02<7:0>输出。类似地，第二驱动器772可以接收包括在第一串行输出数据DOUT_B02<15:0>中的第二大小的高位数据<15:8>，并且在预定时钟的第二沿将高位数据<15:8>作为输出数据DOUT_F_B02<15:8>输出。
在从第二锁存电路762输出的第二串行输出数据DOUT_B13<15:0>当中，低位数据<7:0>和高位数据<15:8>可以分别通过输出驱动器770的第三驱动器773和第四驱动器774输出到输出端子。第三驱动器773可以在第一时间点将低位数据<7:0>同步并且驱动输出端子(例如，数据焊盘DQ)以输出同步数据，并且第四驱动器774可以在第二时间点将高位数据<15:8>同步并且驱动输出端子(例如，数据焊盘DQ)以输出同步数据。例如，第三驱动器773可以在预定时钟(例如，RE时钟)的上升沿将低位数据<7:0>同步，并且第四驱动器774可以在预定时钟的下降沿将高位数据<15:8>同步。也就是说，第三驱动器773可以接收包括在第二串行输出数据DOUT_B13<15:0>中的第二大小的低位数据<7:0>，并且在预定时钟的第一沿将低位数据<7:0>作为输出数据DOUT_R_B13<7:0>输出。类似地，第四驱动器774可以接收包括在第二串行输出数据DOUT_B13<15:0>中的第二大小的高位数据<15:8>，并且在预定时钟的第二沿将高位数据<15:8>作为输出数据DOUT_F_B13<15:8>输出。
图8例示了根据实施方式的串行器装置800。
参照图8，串行器装置800可以包括多个串行器810至840以及锁存电路850和860。例如，串行器810至840可以分别对应于图7中例示的串行器751至754，并且锁存电路850和860可以分别对应于图7中例示的锁存电路761和762。
第一串行器810可以包括第一FIFO电路812和第二FIFO电路814。第一FIFO电路812可以接收包括在第一大小(例如，16位)的第一并行数据DL_B0<0:15>中的第二大小(例如，8位)的低位数据DL_B0_LB<0:7>，根据FIFO方法来存储接收到的数据，然后将所存储的数据作为第一串行数据DL_B0_LB<0:7>输出。第二FIFO电路814可以接收包括在第一大小(例如，16位)的第一并行数据DL_B0<0:15>中的第二大小(例如，8位)的高位数据DL_B0_HB<8:15>，根据FIFO方法来存储接收到的数据，并且将所存储的数据作为第二串行数据DL_B0_HB<8:15>输出。
第三串行器830可以包括第一FIFO电路832和第二FIFO电路834。第一FIFO电路832可以接收包括在第一大小(例如，16位)的第一并行数据DL_B2<0:15>中的第二大小(例如，8位)的低位数据DL_B2_LB<0:7>，根据FIFO方法来存储接收到的数据，然后将所存储的数据作为第一串行数据DL_B2_LB<0:7>输出。第二FIFO电路834可以接收包括在第一大小(例如，16位)的第一并行数据DL_B2<0:15>中的第二大小(例如，8位)的高位数据DL_B2_HB<8:15>，根据FIFO方法来存储接收到的数据，并且将所存储的数据作为第二串行数据DL_B2_HB<8:15>输出。
第一锁存电路850可以锁存第一串行器810的输出和第三串行器830的输出，并且输出第一大小的第一串行输出数据DL_B02_LB_HB<0:15>。
第二串行器820可以包括第一FIFO电路822和第二FIFO电路824。第一FIFO电路822可以接收包括在第一大小(例如，16位)的第一并行数据DL_B1<0:15>中的第二大小(例如，8位)的低位数据DL_B1_LB<0:7>，根据FIFO方法来存储接收到的数据，然后将所存储的数据作为第一串行数据DL_B1_LB<0:7>输出。第二FIFO电路824可以接收包括在第一大小(例如，16位)的第一并行数据DL_B1<0:15>中的第二大小(例如，8位)的高位数据DL_B1_HB<8:15>，根据FIFO方法来存储接收到的数据，然后将所存储的数据作为第二串行数据DL_B1_HB<8:15>输出。
第四串行器840可以包括第一FIFO电路842和第二FIFO电路844。第一FIFO电路842可以接收包括在第一大小(例如，16位)的第一并行数据DL_B3<0:15>中的第二大小(例如，8位)的低位数据DL_B3_LB<0:7>，根据FIFO方法来存储接收到的数据，然后将所存储的数据作为第一串行数据DL_B3_LB<0:7>输出。第二FIFO电路844可以接收包括在第一大小(例如，16位)的第一并行数据DL_B3<0:15>中的第二大小(例如，8位)的高位数据DL_B3_HB<8:15>，根据FIFO方法来存储接收到的数据，然后将所存储的数据作为第二串行数据DL_B3_HB<8:15>输出。
第二锁存电路860可以锁存第二串行器820的输出和第四串行器840的输出，并且输出第一大小的第二串行输出数据DL_B13_LB_HB<0:15>。
图9例示了根据实施方式的单元FIFO电路900。例如，单元FIFO电路900可以对应于被包括在图8中例示的串行器装置800中所包括的串行器810至840中的FIFO电路812、814、822、824、832、834、842和844中的任一个。
参照图9，单元FIFO电路900可以包括多个存储装置911至914和用作选择器的复用器(MUX)920。多个存储装置911至914可以并联连接以存储输入数据，并且具有预定深度的存储区。在各种实施方式中，多个存储装置911至914可以具有深度为16的存储区，并且存储装置911至914中的每一个可以具有深度为4的存储区。
存储装置911可以接收1位数据，并且输出输出数据QOUTB_INT<0>。存储装置912可以接收1位数据，并且输出输出数据QOUTB_INT<1>。存储装置913可以接收1位数据，并且输出输出数据QOUTB_INT<2>。存储装置914可以接收1位数据，并且输出输出数据QOUTB_INT<3>。
复用器920可以选择多个存储装置911至914当中的任一个存储装置的输出。在各种实施方式中，复用器920可以与多个存储装置911至914联接，以便接收存储装置911至914的输出，响应于体选择信号BANK_SELECT而选择存储装置911至914的输出中的任一个，并且将所选择的输出作为数据POUT_B<0:3>输出。
图10例示了根据实施方式的存储装置1000。例如，存储装置1000可以对应于图9中例示的多个存储装置911至914中的任一个。
参照图10，存储装置1000可以包括多个双端口静态随机存取存储器(SRAM)1010和输出电路1020。在各种实施方式中，多个双端口SRAM 1010可以包括四个双端口SRAM 1011至1014。多个双端口SRAM 1010可以接收输入数据PIN<3:0>，存储接收到的数据，并且将所存储的数据作为输出数据POUT<3:0>输出。
输出电路1020可以控制来自多个双端口SRAM 1010的输出数据POUT<3:0>，使得输出数据POUT<3:0>的输出在预充电之后得以保持。为了进行该操作，输出电路1020可以包括作为用于预充电操作的组件的晶体管和作为用于保持输出数据的输出的组件的保持器，该保持器包括以锁存器类型彼此联接的两个反相器。
图11例示了根据本实施方式的串行器装置的输入定时。例如，图11中例示的定时可以指示输入到包括在图7中例示的数据输出装置700中的串行器750的数据的定时。
参照图11，GDL_OUT_B0<0:15>表示图7的串行器751的输入数据，GDL_OUT_B1<0:15>表示图7的串行器752的输入数据，GDL_OUT_B2<0:15>表示图7的串行器753的输入数据并且GDL_OUT_B3<0:15>表示图7的串行器754的输入数据。
可以通过控制信号PINB_B0<0>、PINB_B1<0>、PINB_B2<0>和PINB_B3<0>来控制数据的输入定时。响应于控制信号PINB_B0<0>，数据GDL_OUT_B0<0:15>可以被输入到串行器751。响应于控制信号PINB_B1<0>，数据GDL_OUT_B1<0:15>可以被输入到串行器752。响应于控制信号PINB_B2<0>，数据GDL_OUT_B2<0:15>可以被输入到串行器753。响应于控制信号PINB_B3<0>，数据GDL_OUT_B3<0:15>可以被输入到串行器754。可以通过图7中例示的输出控制电路730来生成控制信号PINB_B0<0>、PINB_B1<0>、PINB_B2<0>和PINB_B3<0>。
可以从存储体0输出包括在数据GDL_OUT_B0<0:15>中的数据D0和D1。可以从存储体1输出包括在数据GDL_OUT_B1<0:15>中的数据D2和D3。可以从存储体2输出包括在数据GDL_OUT_B2<0:15>中的数据D4和D5。可以从存储体3输出包括在数据GDL_OUT_B3<0:15>中的数据D6和D7。可以从存储体0输出包括在数据GDL_OUT_B0<0:15>中的数据D8和D9。可以从存储体1输出包括在数据GDL_OUT_B1<0:15>中的数据D10和D11。可以从存储体2输出包括在数据GDL_OUT_B2<0:15>中的数据D12和D13。可以从存储体3输出包括在数据GDL_OUT_B3<0:15>中的数据D14和D15。
图12例示了根据本实施方式的串行器装置的输出定时。例如，当图7中例示的串行器750或图8中例示的串行器装置800包括图9中例示的单元FIFO电路900和图10中例示的存储装置1000时，图12中例示的定时可以指示从图7中例示的锁存电路760或图8中例示的锁存电路850和860输出的数据的定时。
参照图12，预充电控制信号PRECHARGE_POUT_B0<0>、PRECHARGE_POUT_B1<0>、PRECHARGE_POUT_B2<0>和PRECHARGE_POUT_B3<0>可以被提供到图10中例示的输出电路1020。预充电控制信号是用于控制来自图10中例示的多个双端口SRAM 1010的输出数据以使得输出数据在预充电之后被输出的信号。响应于预充电控制信号PRECHARGE_POUT_B0<0>，来自双端口SRAM 1010的输出数据POUT_B0<0>可以在预充电之后被输出。响应于预充电控制信号PRECHARGE_POUT_B1<0>，来自双端口SRAM 1010的输出数据POUT_B1<0>可以在预充电之后被输出。响应于预充电控制信号PRECHARGE_POUT_B2<0>，来自双端口SRAM 1010的输出数据POUT_B2<0>可以在预充电之后被输出。响应于预充电控制信号PRECHARGE_POUT_B3<0>，来自双端口SRAM 1010的输出数据POUT_B3<0>可以在预充电之后被输出。
可以从图9中例示的存储装置911至914输出输出数据POUT_B0<0>、POUT_B1<0>、POUT_B2<0>和POUT_B3<0>。可以分别响应于控制信号POUT_SEL_B0<0>、POUT_SEL_B1<0>、POUT_SEL_B2<0>和POUT_SEL_B3<0>而输出输出数据POUT_B0<0>、POUT_B1<0>、POUT_B2<0>和POUT_B3<0>。控制信号POUT_SEL_B0<0>、POUT_SEL_B1<0>、POUT_SEL_B2<0>和POUT_SEL_B3<0>可以对应于图9中例示的体选择信号BANK_SELECT。
GDL_OUT_B02<0:15>和GDL_OUT_B13<0:15>表示从图7中例示的锁存电路760或图8中例示的锁存电路850和860输出的数据。当输出数据POUT_B0<0>、POUT_B1<0>、POUT_B2<0>和POUT_B3<0>以及控制信号POUT_SEL_B0<0>、POUT_SEL_B1<0>、POUT_SEL_B2<0>和POUT_SEL_B3<0>都处于逻辑高电平时，可以输出输出数据。
可以从存储体0输出包括在数据GDL_OUT_B02<0:15>中的数据D0和D1。可以从存储体1输出包括在数据GDL_OUT_B13<0:15>中的数据D2和D3。可以从存储体2输出包括在数据GDL_OUT_B02<0:15>中的数据D4和D5。可以从存储体3输出包括在数据GDL_OUT_B13<0:15>中的数据D6和D7。可以从存储体0输出包括在数据GDL_OUT_B02<0:15>中的数据D8和D9。可以从存储体1输出包括在数据GDL_OUT_B13<0:15>中的数据D10和D11。可以如上所述通过数据焊盘DQ的输出端子输出此输出数据。
图13例示了根据本实施方式的存储装置的数据输入定时。例如，图13中例示的定时可以包括要写入到存储装置的特定存储区(例如，存储体)的数据被输入并处理的定时。
参照图13，通过数据焊盘DQ输入的数据D0至D15可以被分成两组奇数数据和偶数数据，然后进行排列。也就是说，输入数据D0至D15可以被分成特定时钟的上升沿处的数据D0、D2、D4、D6、...、D14和特定时钟的下降沿处的数据D1、D3、D5、D7、...、D15，然后进行排列。
然后，2N大小的数据可以被解串成4N大小的数据。因此，可以生成数据DL_EVEN_LB<7:0>、DL_EVEN_HB<15:8>、DL_ODD_LB<7:0>和DL_ODD_HB<15:8>。
然后，4N大小的数据可以被解串成8N大小的数据。因此，可以生成数据GDL_IN_B0<0:15>、GDL_IN_B1<0:15>、GDL_IN_B2<0:15>和GDL_IN_B3<0:15>。
如上所述，本实施方式可以提供具有新结构的串行器、包括该串行器的数据输出装置和存储装置，该新结构的串行器将从包括在存储装置中的单元阵列输出的并行数据转换成串行数据并且输出串行数据。
虽然已经出于例示性目的描述了各种实施方式，但是将对于本领域技术人员而言显而易见的是，可以在不脱离所附的权利要求限定的本公开的精神和范围的情况下进行各种改变和修改。
相关申请的交叉引用
本申请要求于2017年6月29日提交的标题为“SERIALIZER ARCHITECTURE FORNAND MEMORY SYSTEM”的美国临时专利申请No.62/526,583的优先权，该美国临时专利申请的全部内容以引用方式并入本文中。

Claims (16)

1.一种数据输出装置，该数据输出装置包括：
第一串行器，该第一串行器从第一数据线接收具有第一大小的第一并行数据，并且选择性地输出各自具有与所述第一大小的1/2对应的第二大小的第一串行数据和第二串行数据；
第二串行器，该第二串行器从与所述第一数据线不同的第二数据线接收具有所述第一大小的第二并行数据，并且选择性地输出各自具有所述第二大小的第三串行数据和第四串行数据；以及
锁存电路，该锁存电路锁存所述第一串行器的输出和所述第二串行器的输出，并且输出具有所述第一大小的串行输出数据，
其中，所述第一串行器包括：
第一先进先出FIFO电路，该第一FIFO电路接收包括在所述第一并行数据中的第二大小的低位数据，并且输出所述第一串行数据；以及
第二FIFO电路，该第二FIFO电路接收包括在所述第一并行数据中的第二大小的高位数据，并且输出所述第二串行数据。
2.根据权利要求1所述的数据输出装置，其中，所述第一大小包括16位，并且所述第二大小包括8位。
3.根据权利要求1所述的数据输出装置，其中，所述第二串行器包括：
第三FIFO电路，该第三FIFO电路接收包括在所述第二并行数据中的第二大小的低位数据，并且输出所述第三串行数据；以及
第四FIFO电路，该第四FIFO电路接收包括在所述第二并行数据中的第二大小的高位数据，并且输出所述第四串行数据。
4.根据权利要求3所述的数据输出装置，其中，所述第一FIFO电路至所述第四FIFO电路中的至少一个包括：
多个存储装置，所述多个存储装置并联联接以存储输入数据，并且具有预定深度的存储区；以及
选择器，该选择器选择所述多个存储装置当中的任一个存储装置的输出。
5.根据权利要求4所述的数据输出装置，其中，所述存储装置中的每一个包括多个双端口静态随机存取存储器SRAM。
6.根据权利要求5所述的数据输出装置，其中，所述多个存储装置具有深度为16的存储区，并且
所述存储装置中的每一个具有深度为4的存储区。
7.一种存储装置，该存储装置包括：
第一存储体、第二存储体、第三存储体和第四存储体；
第一串行器，该第一串行器从与所述第一存储体联接的第一数据线接收具有第一大小的第一并行数据，并且选择性地输出各自具有与所述第一大小的1/2对应的第二大小的第一串行数据和第二串行数据；
第二串行器，该第二串行器从与所述第二存储体联接的第二数据线接收具有所述第一大小的第二并行数据，并且选择性地输出各自具有所述第二大小的第三串行数据和第四串行数据；
第一锁存电路，该第一锁存电路锁存所述第一串行器的输出和所述第二串行器的输出，并且输出具有所述第一大小的第一串行输出数据；
第三串行器，该第三串行器从与所述第三存储体联接的第三数据线接收具有所述第一大小的第三并行数据，并且选择性地输出各自具有所述第二大小的第五串行数据和第六串行数据；
第四串行器，该第四串行器从与所述第四存储体联接的第四数据线接收具有所述第一大小的第四并行数据，并且选择性地输出各自具有所述第二大小的第七串行数据和第八串行数据；以及
第二锁存电路，该第二锁存电路锁存所述第二串行器的输出和所述第四串行器的输出，并且输出具有所述第一大小的第二串行输出数据，
其中，所述第一串行器包括：
第一先进先出FIFO电路，该第一FIFO电路接收包括在所述第一并行数据中的第二大小的低位数据，并且输出所述第一串行数据；以及
第二FIFO电路，该第二FIFO电路接收包括在所述第一并行数据中的第二大小的高位数据，并且输出所述第二串行数据。
8.根据权利要求7所述的存储装置，其中，所述第一大小包括16位，并且所述第二大小包括8位。
9.根据权利要求7所述的存储装置，其中，所述第二串行器包括：
第三FIFO电路，该第三FIFO电路接收包括在所述第二并行数据中的第二大小的低位数据，并且输出所述第三串行数据；以及
第四FIFO电路，该第四FIFO电路接收包括在所述第二并行数据中的第二大小的高位数据，并且输出所述第四串行数据。
10.根据权利要求9所述的存储装置，其中，所述第三串行器包括：
第五FIFO电路，该第五FIFO电路接收包括在所述第三并行数据中的第二大小的低位数据，并且输出所述第五串行数据；以及
第六FIFO电路，该第六FIFO电路接收包括在所述第三并行数据中的第二大小的高位数据，并且输出所述第六串行数据。
11.根据权利要求10所述的存储装置，其中，所述第四串行器包括：
第七FIFO电路，该第七FIFO电路接收包括在所述第四并行数据中的第二大小的低位数据，并且输出所述第七串行数据；以及
第八FIFO电路，该第八FIFO电路接收包括在所述第四并行数据中的第二大小的高位数据，并且输出所述第八串行数据。
12.根据权利要求11所述的存储装置，其中，所述第一FIFO电路至所述第八FIFO电路中的至少一个包括：
多个存储装置，所述多个存储装置并联联接以存储输入数据，并且具有预定深度的存储区；以及
选择器，该选择器选择所述多个存储装置当中的任一个存储装置的输出。
13.根据权利要求12所述的存储装置，其中，所述存储装置中的每一个包括多个双端口静态随机存取存储器SRAM。
14.根据权利要求13所述的存储装置，其中，所述多个存储装置具有深度为16的存储区，并且
所述存储装置中的每一个具有深度为4的存储区。
15.根据权利要求7所述的存储装置，该存储装置还包括：
第一驱动器，该第一驱动器接收包括在所述第一串行输出数据中的第二大小的低位数据，并且在预定的时钟的第一沿将所述低位数据输出到输出端子；以及
第二驱动器，该第二驱动器接收包括在所述第一串行输出数据中的第二大小的高位数据，并且在所述时钟的第二沿将所述高位数据输出到所述输出端子。
16.根据权利要求7所述的存储装置，该存储装置还包括：
第一驱动器，该第一驱动器接收包括在所述第二串行输出数据中的第二大小的低位数据，并且在预定的时钟的第一沿将所述低位数据输出到输出端子；以及
第二驱动器，该第二驱动器接收包括在所述第二串行输出数据中的第二大小的高位数据，并且在所述时钟的第二沿将所述高位数据输出到所述输出端子。
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