CN101521040A - 用于高速数据输入/输出的半导体存储器件 - Google Patents

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Abstract

一种用于高速数据输入/输出的半导体存储器件包括：第一串行化器，配置成部分地串行化输入的8－位并行数据来输出第一至第四串行数据；第二串行化器，配置成部分地串行化第一至第四串行数据来输出第五串行数据和第六串行数据；以及第三串行化器，配置成串行化第五串行数据和第六串行数据来输出第七串行数据。

Description

用于高速数据输入/输出的半导体存储器件
相关申请的交叉引用
本发明要求2008年2月29日申请的韩国专利申请第10-2008-0019064号和第10-2008-0019065号的优先权，其整体内容分别通过引用结合于此。
技术领域
本发明涉及一种能够以高速操作的半导体存储器件，并且更加具体地，涉及一种用于对准和控制从以高速操作的半导体存储器件输出的多个数据的数据输出控制电路。
背景技术
在具有多种半导体器件的系统中，半导体存储器件充当数据存储单元。半导体存储器件输出与从数据处理器如中央处理单元(CPU)接收的地址相对应的数据，或将从数据处理器接收的数据存储在通过地址选择的存储单元中。
随着系统的操作速度增加和半导体集成电路技术的进步，需要半导体存储器件以较高的速度输入和输出数据。为了提供半导体存储器件的更快和更稳定的操作，半导体存储器件内部的多种电路必须能够以高速操作并且以高速在电路之间传送信号或数据。
通过以较高的速度执行多个内部操作以及增加信号和数据输入/输出速度，可以实现半导体存储器件的快速操作。作为例子，双数据速率(DDR)同步动态随机存取存储器(SDRAM)可以通过与系统时钟的下降沿和上升沿同步地输出数据来实现高速数据传送。由于DDR SDRAM可以在系统时钟的一个周期内通过一个输入/输出端子来输入和输出两个数据，所以其数据输入/输出速度高于典型半导体存储器件的数据输入/输出速度。目前，已提出在系统时钟的一个周期内输入和输出四个数据的半导体存储器件。
DDR SDRAM采用预取操作以便以高速输出数据。在此，预取操作指的是在处理数据或命令之前以高速预先存储数据或命令的操作。例如，DDRSDRAM在每个时钟周期内访问存储单元并且将2-位数据输出至数据垫。这样的预取操作被称为2-位预取操作。另外，DDR2 SDRAM采用4-位预取操作以在每个时钟周期内访问存储单元并且将4-位数据输出至数据垫。DDR3 SDRAM采用8-位预取操作以在每个时钟周期内访问存储单元并且将8-位数据输出至数据垫。用这种方式，数据输入/输出速度必然已增加以使半导体存储器件能够与高频时钟同步地以高速操作。因此，半导体存储器件采用响应于一次读取或写入命令而通过每个数据输入/输出垫(DQ)读取或写入对应于最小脉冲长度的数据的操作机制。这种机制被称为N-位预取操作，其中N等于最小脉冲长度。
如上所述，由于要求最近提出的半导体存储器件在系统时钟的一个周期内输入和输出四个数据，所以其采用用于高速数据输入/输出的8-位预取操作。通过相应的读出放大器和数据输入/输出线，并行传送响应于一个读取命令的从单位单元(unit cell)输出的八个数据。并行数据被串行化，以便通过一个数据垫输出。为了控制这种操作，半导体存储器件包括分别连接至多个数据输入/输出垫的多个数据输出电路。
图1为传统半导体存储器件的数据输出电路的框图。
参考图1，数据输出电路包括第一多路复用器120、第二多路复用器140、锁存单元160和第三多路复用器180。第一多路复用器120配置成响应于选择信号SOSEB<2:1>而顺序地输出从单位单元并行输出和接收的四个数据D0、D2、D4和D6。下文中，四个数据D0、D2、D4和D6也根据位的数目而被称为4-位数据。第二多路复用器140配置成响应于选择信号SOSEB<2:1>而顺序地输出从单位单元并行输出和接收的其它4-位数据D1、D3、D5和D7。锁存单元160配置成响应于延迟锁定时钟RCLK_DLL而传送从第二多路复用器140接收的4-位串行数据N2。第三多路复用器180配置成响应于延迟锁定时钟RCLK_DLL而顺序地传送分别从第一多路复用器120和锁存单元160接收的数据N1和N3。
具体地，将与延迟锁定时钟RCLK_DLL的上升沿和下降沿同步传送的数据分别地传送至第一多路复用器120和第二多路复用器140。本文中，与延迟锁定时钟RCLK_DLL的上升沿同步地输出传送至第一多路复用器120的4-位数据D0、D2、D4和D6；并且与延迟锁定时钟RCLK_DLL的下降沿同步地输出传送至第二多路复用器140的4-位数据D1、D3、D5和D7。
通过响应于选择信号SOSEB<2:1>而一个接一个顺序地输出来串行化并行传送至第一多路复用器120和第二多路复用器140的4-位数据。亦即，以D0、D2、D4和D6的次序输出输入至第一多路复用器120中的4-位数据；并且以D1、D3、D5和D7的次序输出输入至第二多路复用器140中的4-位数据。本文中，基于连同读取命令一起输入的特定地址信息(例如，A<2:1>)，根据模式寄存器组MRS中存储的脉冲类型和CAS等待时间CL而产生选择信号SOSEB<2:1>。亦即，根据CAS等待时间CL来确定选择信号SOSEB<2:1>的启动时间，并且取决于0至7中哪个为开始地址以及顺序类型和交错类型中哪个为脉冲类型来确定选择信号SOSEB<2:1>的值。图1中所图示的数据对准是基于响应于读取命令输入的特定地址数据A<2:1>和A<0>全部为零的假设。
锁存单元160从第二多路复用器140接收4-位串行数据N2，使用延迟锁定时钟RCLK_DLL以使所接收的4-位串行数据N2移位0.5tCK(亦即，系统时钟的半周期)，并且将所得数据传送至第三多路复用器180。最后，第三多路复用器180与延迟锁定时钟RCLK_DLL的上升沿同步地传送从第一多路复用器120接收的数据N1，并且与延迟锁定时钟RCLK_DLL的下降沿同步地传送从锁存单元160接收的数据N3。结果，第三多路复用器180以D0、D1、D2、D3、D4、D5、D6和D7的次序与延迟锁定时钟RCLK_DLL的迭代上升沿和下降沿同步地输出数据MXOUT。
图2为图示图1中所图示的半导体存储器件的操作的波形图。
参考图2，在输入读取命令后，从先于CAS等待时间CL 0.5tCK(亦即，外部时钟的半周期)的时间点起，传送数据D0至D7。其后，响应于选择信号SOSEB<2:1>而串行化经传送的数据D0至D7，并且从CAS等待时间CL起，将所得串行数据输出至外部。因此，数据输出电路中的第一多路复用器120和第二多路复用器140中的每一个必须在0.5tCK的时段内串行化使用选择信号SOSEB<2:1>输入的4-位数据。
如图2所示，输出数据D0至D7当中第一输出数据D0的对准时间在操作容限上小于随后输出数据的对准时间。如上所述，数据输出电路使用选择信号SOSEB<2:1>以在0.5tCK的时段内对准在被输出至外部之前的0.5tCK时接收的数据。在操作频率不高的情况下，这样的操作并不会造成很大问题。作为例子，如果系统时钟的一个时钟(亦即，1 tCK)为1ns，则第一多路复用器120和第二多路复用器140中的每一个必须在0.5ns的时段内串行化4-位数据。然而，半导体存储器件被要求根据具有较高频率的系统时钟来操作，并且当考虑到用作图1所示的第一多路复用器120和第二多路复用器140的4:1多路复用器MUX的操作容限时，难以在短于0.5ns的时段内串行化数据。
而且，如果图1所示的数据输出电路早于在被输出至外部前的0.5tCK(例如，在CAS等待时间CL之前的1tCK或2tCK)而接收数据D0至D7，则不可能与CAS等待时间CL同步地对准和输出数据D0至D7。因此，使用图1所示的数据输出电路的半导体存储器件不得不具有操作频率的限制，并且这样的结构不适用于以高速操作的半导体存储器件。
发明内容
本发明的实施例针对通过稳定地对准输出数据而增加以高速操作的半导体存储器件的操作的可靠性。长的操作容限被确保用于内部数据的对准，从而处理高频系统时钟。
本发明的实施例还针对通过稳定地对准输出数据而增加以高速操作的半导体存储器件的操作的可靠性。将前置数据模式选择性地输出至内部数据，从而防止在数据输入/输出操作期间可能发生的数据失真(延迟或偏移)。
需要高速操作的半导体存储器件必须能够响应于系统时钟在短时间内输入/输出更多数据。为此目的，根据本发明的实施例的半导体存储器件比数据输出时间点早1.5tCK输出对应于读取操作的内部并行数据，并且确保足够操作容限来串行化以通过输入/输出垫来输出。而且，半导体存储器件中的数据输出电路通过使用使得可以在1.5tCK的操作容限内并行地串行化数据输入和在施加读取命令后在CAS等待时间CL的时间点输出数据的多个多路复用器、多个锁存单元和多个移相器而执行逐步串行化操作。本发明的数据输出电路将8-位并行输入数据转换为2-位串行数据的四个并行数据，将四个并行数据转换为4-位串行数据的两个并行数据，并且最后将两个并行数据转换为8-位串行数据。因此，可确保用于数据对准的足够操作容限，从而使半导体存储器件可以响应于具有较高频率的系统时钟而输出经对准的数据。
根据本发明的一个方面，提供有：第一串行化器，配置成部分地串行化输入的8-位并行数据来输出第一至第四串行数据；第二串行化器，配置成部分地串行化第一至第四串行数据来输出第五和第六串行数据；以及第三串行化器，配置成串行化第五和第六串行数据来输出第七串行数据。
根据本发明的其它方面，提供有：第一串行化器，配置成部分地串行化输入的8-位并行数据来输出第一至第四串行数据，第一至第四串行数据中的每个数据的数据窗UI为第七串行数据中的每个数据的数据窗UI的四倍；第二串行化器，配置成部分地串行化第一至第四串行数据来输出第五和第六串行数据，第五和第六串行数据中的每个数据的数据窗UI为第七串行数据中的每个数据的数据窗UI的两倍；以及第三串行化器，配置成串行化第五和第六串行数据来输出第七串行数据。数据窗UI表示可用数据的长度。
根据本发明的其它方面，提供有：部分地串行化输入的8-位并行数据以输出第一至第四串行数据的第一串行化操作，所述8-位并行数据是响应于读取命令而从内部单位单元接收的；部分地串行化第一至第四串行数据以输出第五和第六串行数据的第二串行化操作；以及串行化第五和第六串行数据以输出第七串行数据的第三串行化操作。
附图说明
图1为传统半导体存储器件的数据输出电路的框图。
图2为图示图1所示的半导体存储器件的操作的波形图。
图3为根据本发明的实施例的半导体存储器件的数据输出电路的框图。
图4为图示图3所示的半导体存储器件的操作的波形图。
图5为图3所示的串行化控制器的框图。
图6为图示图5所示的串行化控制器的操作的波形图。
图7为图3所示的第一移相器的电路图。
图8为图3所示的第一锁存单元的电路图。
图9为图3所示的第五移相器的电路图。
图10为根据本发明的另一个实施例的半导体存储器件的数据输出电路的框图。
图11为图示图10所示的半导体存储器件的操作的波形图。
图12为图10所示的串行化控制器的框图。
图13为图示在撤销前置信号时，图12的串行化控制器的操作的波形图。
图14为图示在以第一模式实施前置时，图12的串行化控制器的操作的波形图。
图15为图示在以第二模式实施前置时，图12的串行化控制器的操作的波形图。
图16为图10所示的第一移相器的电路图。
具体实施方式
在下文中，将参考附图详细描述根据本发明的用于高速数据输入/输出的半导体存储器件。
图3为根据本发明的实施例的半导体存储器件的数据输出电路的框图。
参考图3，数据输出电路包括第一串行化器300A、第二串行化器300B和第三串行化器300C。第一串行化器300A配置成串行化输入的8-位并行数据来输出第一至第四2-位串行数据。第二串行化器300B配置成接收第一串行化器300A的输出来输出第五和第六4-位串行数据。第三串行化器300C配置成接收第二串行化器300B的输出来输出第七8-位串行数据。
本文中，第一串行化器300A包括第一移相器310A和第二移相器310B、第一多路复用器320A和第二多路复用器320B以及第一锁存单元330A和第二锁存单元330B。第一移相器310A和第二移相器310B配置成将8-位数据D0至D7当中4-位数据D4至D7的相位移动第七串行数据中的每个数据的数据窗UI的四倍(亦即，4UI)。第一多路复用器320A和第二多路复用器320B配置成对8-位数据D0至D7当中其它4-位数据D0至D3以及第一移相器310A和第二移相器310B的输出进行多路复用于输出第一至第四串行数据。第一锁存单元330A和第二锁存单元330B配置成锁存第一多路复用器320A和第二多路复用器320B的输出。
具体地，第一多路复用器320A将8-位并行数据D0至D7当中奇数数据D0、D2、D4和D6串行化为两对2-位数据。为此目的，第一移相器310A通过使2-位数据D4和D6延迟由第一多路复用器320A和第二多路复用器320B对准的数据的窗4UI而移动奇数数据D0、D2、D4和D6当中2-位数据D4和D6的相位。同样地，第二移相器310B和第二多路复用器320B用于将8-位并行数据D0至D7当中偶数数据D1、D3、D5和D7串行化为两对2-位数据。从第一多路复用器320A和第二多路复用器320B输出的两对2-位数据的4-位数据分别由第一锁存单元330A和第二锁存单元330B来锁存。本文中，从第一锁存单元330A和第二锁存单元330B输出的4-位串行数据中的每个数据的窗为从第三串行化器300C输出的第七串行数据中的每个数据的窗的四倍(亦即，4UI)。
第二串行化器300B接收第一锁存单元330A和第二锁存单元330B的输出。第二串行化器300B包括第三移相器340A和第四移相器340B、第三多路复用器350A和第四多路复用器350B以及第三锁存单元360A和第四锁存单元360B。第三移相器340A和第四移相器340B配置成将4-位数据当中2-位数据D2、D6和D3、D7的相位移动第七串行数据中的每个数据的数据窗UI的两倍(亦即，2UI)。第三多路复用器350A和第四多路复用器350B配置成对4-位数据当中其它2-位数据D0、D4和D1、D5以及第三移相器340A和第四移相器340B的输出进行多路复用于输出第五串行数据D1、D3、D5、D7和第六串行数据D0、D2、D4、D6。第三锁存单元360A和第四锁存单元360B配置成锁存第三多路复用器350A和第四多路复用器350B的输出。
具体地，第三移相器340A和第四移相器340B通过使用通过以1/2的分频比对数据时钟WCK和WCKB进行分频而获得的分频时钟WCK/2和WCKB/2来延迟4-位数据当中的2-位数据D2、D6和D3、D7，所述4-位数据是从第一串行化器300A的第一锁存单元330A和第二锁存单元330B输出的。本文中，将数据时钟WCK和WCKB用作第七串行数据的输出的准则。数据时钟WCK和WCKB的频率是系统时钟的频率的两倍，并且最近推荐的半导体存储器件对于数据时钟WCK和WCKB的一个周期输出两个数据。亦即，8-位串行数据中的每个数据的数据窗UI为数据时钟WCK和WCKB的周期的一半。
第三移相器340A和第四移相器340B使用分频时钟WCK/2和WCKB/2(其周期为第七串行数据中的每个数据的数据窗UI的四倍)，以将2-位数据D2、D6和D3、D7的相位延迟第七串行数据中的每个数据的数据窗UI的两倍。其后，第三多路复用器350A和第四多路复用器350B通过对由第三移相器340A和第四移相器340B延迟的两个数据D2、D6和D3、D7以及从第一锁存单元330A和第二锁存单元330B输出的4-位数据当中未经延迟的两个数据D0、D4和D1、D5进行多路复用而输出第五串行数据D1、D3、D5、D7和第六串行数据D0、D2、D4、D6。最后，第三锁存单元360A和第四锁存单元360B锁存并传送第三多路复用器350A和第四多路复用器350B的输出至第三串行化器300C。
第三串行化器300C包括第五移相器370和第五多路复用器380。第五移相器370配置成使第五串行数据D1、D3、D5、D7和第六串行数据D0、D2、D4、D6当中的数据D1、D3、D5、D7的相位移动第七串行数据中的每个数据的数据窗UI。第五多路复用器380配置成对第五串行数据D1、D3、D5、D7和第六串行数据D0、D2、D4、D6当中的其它数据D0、D2、D4、D6以及第五移相器370的输出进行多路复用来输出第七串行数据D0、D1、D2、D3、D4、D5、D6、D7。
数据输出电路进一步包括串行化控制器390。串行化控制器390配置成响应于读取数据输出信号RDOUTEN和数据时钟WCK的分频时钟WCK/2而输出第一控制脉冲POUT_CL15P、第二控制脉冲POUT_CL15和数据传送信号DOFFB。读取数据输出信号RDOUTEN用于响应于读取命令而启用数据输出，并且数据时钟WCK的分频时钟WCK/2用作数据输出的准则。第一控制脉冲POUT_CL15P用于控制第一串行化器300A的第一移相器310A和第二移相器310B；第二控制脉冲POUT_CL15用于控制第一多路复用器320A和第二多路复用器320B；并且数据传送信号DOFFB用于控制第一锁存单元330A和第二锁存单元330B。
图4为图示图3所示的半导体存储器件的操作的波形图。具体地，依据数据时钟WCK和分频时钟WCK/2来描述半导体存储器件的操作，并且图4图示了本发明的半导体存储器件的例示性情况，其中分频时钟WCK/2的频率等于系统时钟的频率，并且对于系统时钟的一个时钟tCK，输出四个数据。
参考图4，半导体存储器件在施加读取命令后，从CAS等待时间CL的时间点输出第七串行数据D0、D1、D2、D3、D4、D5、D6、D7。具体地，半导体存储器件在比CAS等待时间CL早4tCK(亦即，系统时钟的四个周期)的时间点处启动对应于读取命令的读取数据输出信号RDOUTEN。其后，数据输出电路的串行化控制器390产生用于响应于读取数据输出信号RDOUTEN而控制第一串行化器300A的多个信号。另外，在比CAS等待时间CL早2.5tCK的时间点处将从内部单位单元输出的多位数据D0至D7传送至数据输出电路。
将多位数据D0至D7并行传送至数据输出电路。数据输出电路串行化输入的多位并行数据D0至D7以输出第七串行数据D0、D1、D2、D3、D4、D5、D6、D7。首先，串行化控制器390响应于读取数据输出信号RDOUTEN而在比CAS等待时间CL早1.5tCK的时间点处启动第一控制脉冲POUT_CL15P。第一串行化器300A的第一移相器310A和第二移相器310B响应于经启动的第一控制脉冲POUT_CL15P而使多位数据D0至D7当中的4-位数据D4至D7延迟1tCK(亦即，4UI)。
而且，如同第一控制脉冲POUT_CL15P，串行化控制器390在比CAS等待时间CL早1.5tCK的时间点处将第二控制脉冲POUT_CL15启动至逻辑高电平。在此时，第二控制脉冲POUT_CL15的反相信号POUT_CL15B变为逻辑低电平。响应于第二控制脉冲POUT_CL15和第二控制脉冲POUT_CL15的反相信号POUT_CL15B，第一多路复用器320A和第二多路复用器320B串行化输入的并行4-位数据D0至D3和其它4-位数据D4至D7(其相位由第一移相器310A和第二移相器310B来移动)。在第一至第四串行数据D0、D4、D2、D6、D1、D5和D3、D7由第一多路复用器320A和第二多路复用器320B产生后，第一锁存单元330A和第二锁存单元330B响应于从串行化控制器390输出的数据传送信号DOFFB而将第一至第四串行数据D0、D4、D2、D6、D1、D5和D3、D7传送至第二串行化器300B。
传送至第二串行化器300B的第一至第四串行数据D2、D6和D3、D7由第三移相器340A和第四移相器340B延迟0.5tCK(亦即，2UI)。其后，第三多路复用器350A和第四多路复用器350B接收由第三移相器340A和第四移相器340B延迟的2-位数据以及从第一锁存单元330A和第二锁存单元330B输出的未经延迟的2-位数据，并且将所接收的2-位数据串行化为第五和第六串行数据。第五和第六串行数据分别通过第三锁存单元360A和第四锁存单元360B传送至第三串行化器300C。具体地，第三锁存单元360A和第四锁存单元350B响应于数据时钟WCK的下降沿而比CAS等待时间CL早0.25tCK地传送相应数据。参考图4，可以从传送至第三多路复用器350A和第四多路复用器350B的输入端子d0、d1、d2和d3的4-位数据D0、D4、D2、D6、D1、D5和D3、D7以及通过第三多路复用器350A和第四多路复用器350B的输出端子d4和d5输出的第五串行数据D1、D3、D5、D7和第六串行数据D0、D2、D4、D6看到第二串行化器300B的操作。
使通过第四锁存单元360B传送至第三串行化器300C的数据D1、D3、D5、D7的相位延迟对应于第五移相器370的UI。当比CAS等待时间CL早0.25tCK(亦即，数据时钟WCK的半周期)，与数据时钟WCK的下降沿同步通过第三锁存单元360A传送至第五多路复用器380时，数据D0、D2、D4、D6(亦即，RDO)开始与数据时钟WCK的上升沿同步地由第五多路复用器380输出。另一方面，由第五移相器370延迟的其它数据D1、D3、D5、D7(亦即，FDO)被与数据时钟WCK的上升沿同步地传送至第五多路复用器380，并且接着开始与数据时钟WCK的下降沿同步地由第五多路复用器380输出。通过上述操作，在施加读取命令后从CAS等待时间CL的时间点并行接收的8-位并行数据D0至D7由数据输出电路串行化为经顺序地输出的第七串行数据D0、D1、D2、D3、D4、D5、D6、D7。
图5为图3所示的串行化控制器390的框图。
参考图5，串行化控制器390包括多个触发器391、392和393以及第一至第三锁存器396、397和398，所述锁存器配置成响应于读取数据输出信号RDOUTEN和分频时钟WCK/2而输出第一控制脉冲POUT_CL15P、第二控制脉冲POUT_CL15和POUT_CL15B以及数据传送信号DOFFB。第一锁存器396输出第一控制脉冲POUT_CL15P以用于响应于读取数据输出信号RDOUTEN而控制第一移相器310A和第二移相器310B，并且第二锁存器397输出具有为数据时钟WCK的周期两倍(亦即，1tCK)的启动周期的第二控制脉冲POUT_CL15和POUT_CL15B，以用于控制第一多路复用器320A和第二多路复用器320B。数据传送信号DOFFB具有为数据时钟WCK的周期四倍(亦即，2tCK)的启动周期，并且通过第三锁存器398得以输出。
具体地，当读取数据输出信号RDOUTEN在比CAS等待时间CL早系统时钟的四个周期的时间点CL-4处被启动至逻辑高电平时，触发器391、392和393响应于分频时钟WCK/2而移动读取数据输出信号RDOUTEN的相位。在比CAS等待时间CL早系统时钟的两个周期的时间点CL-2处将第二触发器392的输出端子N2启用至逻辑高电平。在此时，与门395在分频时钟WCK/2由第一反相器399_1反相的时间点处、亦即在分频时钟WCK/2的下降沿处启动第一控制脉冲POUT_CL15P。在此时，第一控制脉冲POUT_CL15P具有与数据时钟WCK的周期一样长的启动周期。
在将第二触发器392的输出端子N2启用至逻辑高电平后，第一锁存器396响应于分频时钟WCK/2的下降沿而产生第二控制脉冲POUT_CL15。另一方面，已接收通过反相第二触发器392的输出端子N2而获得的第二反相器399_2的输出的第二锁存器397响应于分频时钟WCK/2的下降沿而产生第二控制脉冲POUT_CL15的反相信号POUT_CL15B。本文中，由于响应于分频时钟WCK/2的下降沿而操作的第一锁存器396和第二锁存器397，第二控制脉冲POUT_CL15和第二控制脉冲POUT_CL15的反相信号POUT_CL15B可以具有与1tCK(亦即，系统时钟的一个周期)一样长的启动周期。
连同第二控制脉冲POUT_CL15的启动，数据传送信号DOFFB同样由响应于分频时钟WCK/2的下降沿而操作的第三锁存器398产生。然而，第三锁存器398可以通过经由或门394来接收第二触发器392和第三触发器393的输出而输出具有为第二控制脉冲POUT_CL15两倍长的启动周期的数据传送信号DOFFB。
图6为图示图5所示的串行化控制器390的操作的波形图。
参考图6，串行化控制器390响应于读取数据输出信号RDOUTEN而基于分频时钟WCK/2产生多个信号。首先，当启动读取数据输出信号RDOUTEN时，触发器391、392和393使相位延迟分频时钟WCK/2的周期(参见触发器391、392和393的输出端子N1、N2和N3)。其后，串行化控制器390的第一锁存器396和第二锁存器397响应于分频时钟WCK/2的下降沿而产生第一控制脉冲POUT_CL15P以及第二控制脉冲POUT_CL15和POUT_CL15B。而且，或门394对第二触发器392和第三触发器393的输出进行逻辑或操作以通过输出端子N4将具有两倍启动周期的输出脉冲传送至第三锁存器398，并且第三锁存器398响应于分频时钟WCK/2的下降沿而输出数据传送信号DOFFB。
图7为图3所示的第一移相器310A的电路图。
参考图7，第一移相器31OA包括多个单元锁存器，其配置成移动多个并行输入数据D4和D6的相位。本文中，单元锁存器包括第三反相器312、传送门314和反相器锁存器318。第三反相器312配置成反相输入数据D。传送门314配置成响应于第一控制脉冲POUT_CL15P而传送第三反相器312的输出。反相器锁存器318配置成锁存和反相传送门314的输出。单元锁存器进一步包括第四反相器316，其配置成反相第一控制脉冲POUT_CL15P以控制传送门314。尽管未图示，但第二移相器310B具有与第一移相器310A相同的组件。
图8为图3所示的第一锁存单元330A的电路图。
参考图8，第一锁存单元330A包括多个单元锁存器，其配置成锁存从第一多路复用器320A输出的多个串行数据。本文中，单元锁存器包括与非门332、传送门334和反相器锁存器336。与非门332配置成响应于数据传送信号DOFFB而反相数据。传送门334配置成在为第七串行数据中的每个数据的数据窗UI四倍的时间间隔下传送与非门332的输出。反相器锁存器336配置成锁存和反相传送门334的输出。
本文中，当数据传送信号DOFFB处于逻辑高电平时，与非门332反相输入数据D并且将经反相的数据传送至传送门334。另一方面，当数据传送信号DOFFB处于逻辑低电平时，与非门332将逻辑高电平传送至传送门334而不管输入数据D的电平。而且，反相器锁存器336由置位信号SETB复位。当将置位信号SETB启动至逻辑低电平时，反相器锁存器336接收并输出逻辑低电平值而不管传送门334的输出。
图9为图3所示的第五移相器370的电路图。
参考图9，第五移相器370配置成响应于数据时钟WCK而移动从第四锁存单元360B输出的数据D6的相位，或在测试操作中或在训练操作中输出不与系统时钟或数据时钟WCK同步的随机数据。
具体地，第五移相器370包括数据反相器372、异步数据发生器374和反相器锁存器376。数据反相器372配置成与数据时钟WCK同步地反相数据。异步数据发生器374配置成在测试操作中或在训练操作中输出随机数据。反相器锁存器376配置成锁存数据反相器372的输出和异步数据发生器374的输出并且输出反相信号。数据反相器372与数据时钟WCK的上升沿同步地反相输入数据D6。反相器锁存器376反相从数据反相器372接收的数据并且将经反相的数据输出至第五多路复用器380。第五多路复用器380与数据时钟WCK的上升沿同步地接收从第五移相器370输出的数据，并且响应于数据时钟WCK的下降沿而将所接收的数据输出至外部。
另一方面，在未输出内部数据的测试操作或训练操作中，启动异步启用信号ASYNC_EN和异步启始信号ASYNC_DO以使得第五移相器370可以输出随机数据。在此时，将数据时钟WCK撤销至逻辑低电平。
用于操作根据本发明的实施例的半导体存储器件的方法包括：部分地串行化响应于读取命令而从内部单位单元接收的输入的8-位并行数据以输出第一至第四串行数据的第一串行化操作；部分地串行化第一至第四串行数据以输出第五和第六串行数据的第二串行化操作；以及串行化第五和第六串行数据以输出第七串行数据的第三串行化操作。本文中，在第一串行化操作中输出的第一至第四串行数据中的每个数据的数据窗UI为在第三串行化操作中输出的第七串行数据中的每个数据的数据窗UI的四倍；并且在第二串行化操作中输出的第五和第六串行数据中的每个数据的数据窗UI为在第三串行化操作中输出的第七串行数据中的每个数据的数据窗UI的两倍。
具体地，第一串行化操作包括：将8-位并行数据的一部分(例如，4-位数据)的相位移动第七串行数据中的每个数据的数据窗UI四倍的操作；对8-位并行数据的其它部分(例如，4-位数据)和经相移的4-位数据进行多路复用以输出第一至第四串行数据的操作；以及锁存第一至第四串行数据的操作。
第二串行化操作包括：将第一至第四串行数据的一部分(例如，第一和第三串行数据)的相位移动第七串行数据中的每个数据的数据窗UI两倍的操作；对第一至第四串行数据的其它部分(例如，第二和第四串行数据)和经相移的第一和第三串行数据进行多路复用以输出第五和第六串行数据的操作；以及锁存第五和第六串行数据的操作。
第三串行化操作包括：使第五和第六串行数据的一部分(例如，第五串行数据)的相位移动第七串行数据中的每个数据的数据窗UI的操作；以及对第五和第六串行数据的其它部分(例如，第六串行数据)和经相移的第五串行数据进行多路复用以输出第七串行数据的操作。在测试操作或训练操作中，第三串行化操作进一步包括将不与系统时钟同步的随机数据输出至外部的操作。
如上所述，根据本发明的实施例的半导体存储器件中的数据输出电路串行化比数据输出时间点(亦即，在施加读取命令后CAS等待时间CL的时间点)早1.5tCK并行输出的多个数据，从而使得可以响应于高频系统时钟和数据时钟而输出数据。特别地，需要高速数据输入/输出的图形半导体存储器件可以响应于高频系统时钟而操作，从而增加产品竞争力。
而且，尽管已在半导体存储器件中的数据输出电路方面描述了本发明，但本发明同样可应用于串行化多个并行输入数据的通信/网络设备。
通常，半导体存储器件将输入/输出信号垫DQ的输出端子维持处于高阻抗(Hi-z)状态，以中断泄漏电流来减少功率消耗并中断不必要的电流来减少故障和损害。亦即，在半导体存储器件通过输入/输出信号垫DQ输出数据选通信号DQS前/后，或在接收外部信号前/后，输入/输出信号垫DQ的输出端子维持高阻抗(Hi-z)状态。如果将输出信号施加于输入/输出信号垫DQ的高阻抗输出端子，则需要预定时间直至高阻抗输出端子的电平改变为首先施加的输出信号的逻辑电平为止。为此，通过半导体存储器件的每一输入/输出信号垫DQ输出的第一输入/输出信号DQS的输出时序可能由于延迟而变形或失真，从而减少半导体存储器件的操作的可靠性。为了克服这个问题，在通过输入/输出信号垫DQ的输出端子而将输出信号输出之前，半导体存储器件将输出端子的电平改变为逻辑低电平或逻辑高电平(并非高阻抗(Hi-z)状态)，此信号称作前置(preamble)。
作为例子，DDR、DDR2或DDR3半导体存储器件关于数据选通信号DQS来实施上述前置。数据选通信号DQS用于指示通过半导体存储器件的多个数据垫DQ输出的数据为有效值。数据选通信号DQS必须能够在预定的准确时间点处输出。然而，如果在传送从高阻抗状态退出的数据选通信号DQS期间存在延迟，则第一数据的有效窗可变得小于随后输出数据的有效窗并且因此对这样的问题实施前置。
然而，随着半导体存储器件的数据输入/输出速度增加，仅通过仅对数据选通信号DQS实施前置将难以满足准确的数据输入/输出时间点。如果不但对数据选通信号DQS而且对多个数据输出垫DQ实施前置，则第一个输出的数据可如同随后输出的数据一样受符号间干扰(ISI)的较少影响，并且不能确保有效窗。
因此，本发明提供了一种用于同样对数据垫DQ选择性地实施前置的操作模式。
图10为根据本发明的另一个实施例的半导体存储器件的数据输出电路的框图。
参考图10，数据输出电路包括第一串行化器400A、第二串行化器400B和第三串行化器400C。第一串行化器400A配置成部分地串行化输入的8-位并行数据以输出第一至第四串行数据并且根据操作模式将前置数据添加至第一至第四串行数据中的每一个。第二串行化器400B配置成接收第一串行化器400A的输出来输出第五和第六串行数据。第三串行化器400C配置成接收第二串行化器400B的输出来输出第七串行数据。
本文中，第一串行化器400A包括第一移相器410A和第二移相器410B、第一多路复用器420A和第二多路复用器420B以及第一锁存单元430A和第二锁存单元430B。第一移相器410A和第二移相器410B配置成在根据操作模式输出前置数据后将8-位数据D0至D7当中4-位数据D4至D7的相位移动第七串行数据中的每个数据的数据窗UI的四倍(亦即，4UI)。第一多路复用器420A和第二多路复用器420B配置成对8-位数据D0至D7当中其它4-位数据D0至D3以及第一移相器410A和第二移相器410B的输出进行多路复用以输出第一至第四串行数据。第一锁存单元430A和第二锁存单元430B配置成锁存第一多路复用器420A和第二多路复用器420B的输出。
当未输出前置数据时，数据输出电路的操作如下。第一多路复用器420A将8-位并行数据D0至D7当中奇数数据D0、D2、D4和D6串行化为两对2-位数据。为此目的，第一移相器410A通过使2-位数据D4和D6延迟由第一多路复用器420A和第二多路复用器420B对准的数据的窗4UI而移动奇数数据D0、D2、D4和D6当中2-位数据D4和D6的相位。同样地，第二移相器410B和第二多路复用器420B用于将8-位并行数据D0至D7当中偶数数据D1、D3、D5和D7串行化为两对2-位数据。从第一多路复用器420A和第二多路复用器420B输出的两对2-位数据的4-位数据分别由第一锁存单元430A和第二锁存单元430B来锁存。本文中，从第一锁存单元430A和第二锁存单元430B输出的4-位串行数据中的每个数据的窗为从第三串行化器400C输出的第七串行数据中的每个数据的窗的四倍(亦即，4UI)。
第二串行化器400B接收从第一锁存单元430A和第二锁存单元430B输出的第一至第四串行数据。第二串行化器400B包括第三移相器440A和第四移相器440B、第三多路复用器450A和第四多路复用器450B以及第三锁存单元460A和第四锁存单元460B。第三移相器440A和第四移相器440B配置成将第一至第四串行数据当中一部分(例如，第二串行数据D2、D6和第四串行数据D3、D7)的相位移动第七串行数据中的每个数据的数据窗UI的两倍(亦即，2UI)。第三多路复用器450A和第四多路复用器450B配置成对第一至第四串行数据当中其它部分(例如，第一和第三串行数据D0、D4和D1、D5)以及第三移相器440A和第四移相器440B的输出进行多路复用以输出第五串行数据D1、D3、D5、D7和第六串行数据D0、D2、D4、D6。第三锁存单元460A和第四锁存单元460B配置成锁存第三多路复用器450A和第四多路复用器450B的输出。
具体地，第三移相器440A和第四移相器440B通过使用通过在1/2的分频比下分频数据时钟WCK和WCKB而获得的分频时钟WCK/2和WCKB/2来延迟第一至第四串行数据当中第二串行数据D2、D6和第四串行数据D3、D7，第一至第四串行数据是从第一串行化器400A的第一锁存单元430A和第二锁存单元430B输出的。本文中，将数据时钟WCK和WCKB用作第七串行数据的输出的准则。数据时钟WCK和WCKB的频率为系统时钟的频率的两倍，并且最近推荐的半导体存储器件对于数据时钟WCK和WCKB的一个周期输出两个数据。亦即，第七串行数据中的每个数据的数据窗UI为数据时钟WCK和WCKB的周期的一半。
第三移相器440A和第四移相器440B使用分频时钟WCK/2和WCKB/2(其周期为第七串行数据中的每个数据的数据窗UI的四倍)，以将第二串行数据D2、D6和第四串行数据D3、D7的相位延迟第七串行数据中的每个数据的数据窗UI的两倍。其后，第三多路复用器450A和第四多路复用器450B通过对由第三移相器440A和第四移相器440B延迟的两个数据D2、D6和D3、D7以及从第一锁存单元430A和第二锁存单元430B输出的第一至第四串行数据当中未经延迟的两个数据D0、D4和D1、D5进行多路复用而输出第五串行数据D1、D3、D5、D7和第六串行数据D0、D2、D4、D6。最后，第三锁存单元460A和第四锁存单元460B锁存并传送第三多路复用器450A和第四多路复用器450B的输出至第三串行化器400C。
第三串行化器400C包括第五移相器470和第五多路复用器480。第五移相器470配置成使第五串行数据D1、D3、D5、D7和第六串行数据D0、D2、D4、D6当中第五串行数据D1、D3、D5、D7的相位移动第七串行数据中的每个数据的数据窗UI。第五多路复用器480配置成对第五串行数据D1、D3、D5、D7和第六串行数据D0、D2、D4、D6当中的第六串行数据D0、D2、D4、D6和第五移相器470的输出进行多路复用来输出第七串行数据D0、D1、D2、D3、D4、D5、D6、D7。
数据输出电路进一步包括串行化控制器490。串行化控制器490配置成响应于读取数据输出信号RDOUTEN和数据时钟WCK的分频时钟WCK/2而输出第一控制脉冲POUT_CL15P、第二控制脉冲POUT_CL15和数据传送信号DOFFB。读取数据输出信号RDOUTEN用于响应于读取命令而启用数据输出，并且数据时钟WCK的分频时钟WCK/2用作数据输出的准则。第一控制脉冲POUT_CL15P用于控制第一串行化器400A的第一移相器410A和第二移相器410B；第二控制脉冲POUT_CL15用于控制第一多路复用器420A和第二多路复用器420B；并且数据传送信号DOFFB用于控制第一锁存单元430A和第二锁存单元430B。
另一方面，当输出前置数据时，数据输出电路的操作如下。首先，当启动前置信号DQ_PREAMBLE时，串行化控制器490响应于第一模式信号PATTERN0101或第二模式信号PATTERN1010而启动第一模式启用信号EN0101或第二模式启用信号EN1010。本文中，第一模式信号PATTERN0101和第二模式信号PATTERN1010用于确定前置数据的配置。具体地，当启动第一模式信号PATTERN0101时，在从第五多路复用器480输出第七串行数据D0、D1、D2、D3、D4、D5、D6、D7之前，数据输出电路输出对应于′0101′的四个前置数据。而且，当启动第二模式信号PATTERN1010时，在从第五多路复用器480输出第七串行数据D0、D1、D2、D3、D4、D5、D6、D7之前，数据输出电路输出对应于′1010′的四个前置数据。
为了响应于第一模式信号PATTERN0101而输出对应于′0101′的四个前置数据，第一移相器410A输出对应于′0′的两个前置数据，并且接着移动2-位并行数据D4和D6的相位以传送经相移的数据。在此时，第二移相器410B输出对应于′1′的两个前置数据，并且接着移动2-位并行数据D5和D7的相位以传送经相移的数据。第一多路复用器420A与数据时钟WCK的上升沿同步地在第一输出数据D0前传送对应于′0′的两个前置数据，并且第二多路复用器420B与数据时钟WCK的下降沿同步地在第一输出数据D0前传送对应于′1′的两个前置数据。从第一多路复用器420A和第二多路复用器420B接收的四个前置数据由第二串行化器400B和第三串行化器400C对准，以使得它们在初始输出数据D0前输出。
另一方面，当启动第二模式信号PATTERN1010时，为了输出对应于′1010′的四个前置数据，第一移相器410A在移动2-位并行数据D4和D6的相位前输出对应于′1′的两个前置数据。而且，第二移相器410B在移动2-位并行数据D5和D7的相位前输出对应于′0′的两个前置数据。
因此，数据输出电路能够以与用于输出对应于′0101′的4-位前置数据相同的方式输出对应于′1010′的4-位前置数据。
图11为图示图10所示的半导体存储器件的操作的波形图。具体地，依据数据时钟WCK和分频时钟WCK/2来描述未输出前置数据的半导体存储器件的操作，并且图11图示了本发明的半导体存储器件的例示性情况，其中分频时钟WCK/2的频率等于系统时钟的频率，而且对于系统时钟的一个时钟tCK，输出四个数据。
参考图11，半导体存储器件在施加读取命令后，从CAS等待时间CL的时间点输出第七串行数据D0、D1、D2、D3、D4、D5、D6、D7。具体地，半导体存储器件在比CAS等待时间CL早4tCK(亦即，系统时钟的四个周期)的时间点处启动对应于读取命令的读取数据输出信号RDOUTEN。其后，数据输出电路的串行化控制器490产生用于响应于读取数据输出信号RDOUTEN而控制第一串行化器400A的多个信号。另外，在比CAS等待时间CL早2.5tCK的时间点处将从内部单位单元输出的多位数据D0至D7传送至数据输出电路。
将多位数据D0至D7并行传送至数据输出电路。数据输出电路串行化输入的多位并行数据D0至D7以输出第七串行数据D0、D1、D2、D3、D4、D5、D6、D7。首先，串行化控制器490响应于读取数据输出信号RDOUTEN而在比CAS等待时间CL早1.5tCK的时间点处启动第一控制脉冲POUT_CL15P。第一串行化器400A的第一移相器410A和第二移相器410B响应于经启动的第一控制脉冲POUT_CL15P而使多位数据D0至D7当中4-位数据D4至D7延迟1tCK(亦即，4UI)。
而且，如同第一控制脉冲POUT_CL15P，串行化控制器490在比CAS等待时间CL早1.5tCK的时间点处将第二控制脉冲POUT_CL15启动至逻辑高电平。在此时，第二控制脉冲POUT_CL15的反相信号POUT_CL15B变为逻辑低电平。响应于第二控制脉冲POUT_CL15和第二控制脉冲POUT_CL15的反相信号POUT_CL15B，第一多路复用器420A和第二多路复用器420B串行化输入的并行4-位数据D0至D3和其它4-位数据D4至D7(其相位由第一移相器410A和第二移相器410B来移动)。在第一至第四串行数据D0、D4和D2、D6和D1、D5和D3、D7由第一多路复用器420A和第二多路复用器420B产生后，第一锁存单元430A和第二锁存单元430B响应于从串行化控制器490输出的数据传送信号DOFFB而将第一至第四串行数据D0、D4和D2、D6和D1、D5和D3、D7传送至第二串行化器400B。
传送至第二串行化器400B的第一至第四串行数据当中的第二串行数据D2、D6和第四串行数据D3、D7由第三移相器440A和第四移相器440B延迟0.5tCK(亦即，2UI)。其后，第三多路复用器450A和第四多路复用器450B接收四个串行数据，亦即，由第三移相器440A和第四移相器440B延迟的第二和第四串行数据以及从第一锁存单元430A和第二锁存单元430B输出的未经延迟的第一和第三串行数据，并且将所接收的串行数据串行化为第五和第六串行数据。第五和第六串行数据分别通过第三锁存单元460A和第四锁存单元460B传送至第三串行化器400C。具体地，第三锁存单元460A和第四锁存单元450B响应于数据时钟WCK的下降沿而比CAS等待时间CL早0.25tCK地传送相应数据。参考图11，可以从传送至第三多路复用器450A和第四多路复用器450B的输入端子d0、d1、d2和d3的第一至第四串行数据D0、D4和D2、D6和D1、D5和D3、D7以及通过第三多路复用器450A和第四多路复用器450B的输出端子d4和d5输出的第五串行数据D1、D3、D5、D7和第六串行数据D0、D2、D4、D6看到第二串行化器400B的操作。使通过第四锁存单元460B传送至第三串行化器400C的数据D1、D3、D5、D7的相位延迟对应于第五移相器470的UI。当比CAS等待时间CL早0.25tCK(亦即，数据时钟WCK的半周期)地与数据时钟WCK的下降沿同步通过第三锁存单元460A传送至第五多路复用器480时，数据D0、D2、D4、D6(亦即，RDO)开始与数据时钟WCK的上升沿同步由第五多路复用器480输出。另一方面，由第五移相器470延迟的其它数据D1、D3、D5、D7(亦即，FDO)被与数据时钟WCK的上升沿同步地传送至第五多路复用器480，并且接着开始与数据时钟WCK的下降沿同步地由第五多路复用器480输出。通过上文所描述的操作，在施加读取命令后从CAS等待时间CL的时间点并行接收的8-位并行数据D0至D7由数据输出电路串行化为顺序地输出的第七串行数据D0、D1、D2、D3、D4、D5、D6、D7。
图12为图10所示的串行化控制器490的框图。
参考图12，串行化控制器490包括多个触发器491、492和493以及第一至第五锁存器596、597、598、503和504，所述锁存器配置成响应于读取数据输出信号RDOUTEN和分频时钟WCK/2而输出第一控制脉冲POUT_CL15P、第二控制脉冲POUT_CL15和POUT_CL15B、数据传送信号DOFFB以及第一前置启用信号ENB0101和第二前置启用信号ENB1010。
具体地，第一锁存器596输出第一控制脉冲POUT_CL15P以便响应于读取数据输出信号RDOUTEN而控制第一移相器410A和第二移相器410B，并且第二锁存器597输出具有为数据时钟WCK的周期两倍(亦即，1tCK)的启动周期的第二控制脉冲POUT_CL15和POUT_CL15B以用于控制第一多路复用器420A和第二多路复用器420B。第三锁存器598输出数据传送信号DOFFB，其具有为数据时钟WCK的周期四倍(亦即，2tCK)的启动周期。当启动前置信号DQ_PREAMBLE时，第四锁存器503和第五锁存器504响应于第一模式信号PATTERN0101和第二模式信号PATTERN1010而输出第一模式启用信号ENB0101和第二模式启用信号ENB1010。
具体地，当读取数据输出信号RDOUTEN在比CAS等待时间CL早系统时钟的四个周期的时间点CL-4处被启动至逻辑高电平时，触发器491、492和493响应于分频时钟WCK/2而移动读取数据输出信号RDOUTEN的相位。
在比CAS等待时间CL早系统时钟的三个周期的时间点CL-3处将第一触发器491的输出端子N1启用至逻辑高电平。因此，与非门502通过对第一触发器491的输出端子N1的逻辑电平和第三反相器505的输出进行与非操作而输出逻辑低电平，该第三反相器505用于反相第三触发器493的输出端子N3的逻辑电平。当启动第一模式信号PATTERN0101和第二模式信号PATTERN1010时，第四锁存器503和第五锁存器504接收与非门502的输出以将第一模式启用信号ENB0101和第二模式启用信号ENB1010启动至逻辑低电平。而且，第三锁存器598响应于对前置信号DQ_PREAMBLE和第一触发器491的输出端子N1的逻辑电平进行逻辑与操作的与门501的输出而在比CAS等待时间CL早系统时钟的三个周期的时间点CL-3处启动数据传送信号DOFFB。
其后，在比CAS等待时间CL早系统时钟的两个周期的时间点CL-2处将第二触发器492的输出端子N2启用至逻辑高电平。在此时，与门595在分频时钟WCK/2由第一反相器499_1反相的时间点处、亦即在分频时钟WCK/2的下降沿处启动第一控制脉冲POUT_CL15P。在此时，第一控制脉冲POUT_CL15P具有与数据时钟WCK的周期一样长的启动周期。
在将第二触发器492的输出端子N2启用至逻辑高电平后，第一锁存器596响应于分频时钟WCK/2的下降沿而产生第二控制脉冲POUT_CL15。另一方面，已接收通过反相第二触发器492的输出端子N2而获得的第二反相器499_2的输出的第二锁存器597响应于分频时钟WCK/2的下降沿而产生第二控制脉冲POUT_CL15的反相信号POUT_CL15B。本文中，由于响应于分频时钟WCK/2的下降沿而操作的第一锁存器596和第二锁存器597，第二控制脉冲POUT_CL15和第二控制脉冲POUT_CL15的反相信号POUT_CL15B可具有与1tCK(亦即，系统时钟的一个周期)一样长的启动周期。
和第二控制脉冲POUT_CL15的启动一起，数据传送信号DOFFB同样由响应于分频时钟WCK/2的下降沿而操作的第三锁存器598产生。然而，第三锁存器598可通过经由或门494接收与门501和第二触发器492和第三触发器493的输出而输出具有为第二控制脉冲POUT_CL15四倍的启动周期的数据传送信号DOFFB。
图13为图示在撤销前置信号DQ_PREAMBLE时，图12的串行化控制器490的操作的波形图。具体地，图13图示了在撤销前置信号DQ_PREAMBLE时从串行化控制器490输出的信号。
参考图13，串行化控制器490响应于读取数据输出信号RDOUTEN而基于分频时钟WCK/2产生多个信号。首先，当启动读取数据输出信号RDOUTEN时，触发器491、492和493使相位延迟分频时钟WCK/2的周期(参见触发器491、492和493的输出端子N1、N2和N3)。其后，串行化控制器490的第一锁存器596和第二锁存器597响应于分频时钟WCK/2的下降沿而产生第一控制脉冲和第二控制脉冲POUT_CL15P、POUT_CL15和POUT_CL15B。而且，或门494对第二触发器492和第三触发器493的输出进行逻辑或操作，以通过输出端子N4将具有两倍启动周期的输出脉冲传送至第三锁存器598，并且第三锁存器598响应于分频时钟WCK/2的下降沿而输出数据传送信号DOFFB。另一方面，当撤销前置信号DQ_PREAMBLE时，第四锁存器503和第五锁存器504将经撤销的第一模式启用信号ENB0101和第二模式启用信号ENB1010输出至逻辑高电平而不管与非门502的输出。
图14为图示在以第一模式′0101′实施前置时，图12的串行化控制器490的操作的波形图。
参考图14，串行化控制器490不但接收经启动的读取数据输出信号RDOUTEN，而且接收被启动至逻辑高电平的第一模式信号PATTERN0101和前置信号DQ_PREAMBLE。以与参考图13所描述相同的方式产生响应于读取数据输出信号RDOUTEN而启动的第一控制脉冲和第二控制脉冲POUT_CL15P、POUT_CL15和POUT_CL15B。
另一方面，当启动和输入前置信号DQ_PREAMBLE和第一模式信号PATTERN0101时，与非门502的输出端子N5在第一触发器491的输出端子N1响应于读取数据输出信号RDOUTEN而改变为逻辑高电平的时间也改变为逻辑高电平。
在接收逻辑高电平后，第四锁存器503响应于第一模式信号PATTERN0101而将第一模式启用信号ENB0101输出至第一移相器410A和第二移相器410B。响应于经启动的第一模式启用信号ENB0101，第一移相器410A将具有逻辑低电平的前置数据输出至第一多路复用器420A，并且第二移相器410B将具有逻辑高电平的前置数据输出至第二多路复用器420B。
而且，不同于图13的通过经撤销的前置信号DQ_PREAMBLE的操作，与门501响应于前置信号DQ_PREAMBLE的启动而在比CAS等待时间CL早系统时钟的三个周期的时间点CL-3处输出逻辑高电平。
响应于与门501的输出，第三锁存器598与系统时钟同步地启动数据传送信号DOFFB。当然，响应于或门494的输出而从第三锁存器598输出的数据传送信号DOFFB可以维持启动状态直至比CAS等待时间CL早系统时钟的一个周期的时间点为止。仅供参考，在图14中，由于迭代启动的读取数据输出信号RDOUTEN，启动状态被维持而没有撤销周期。
图15为图示在以第二模式′1010′实施前置时，图12的串行化控制器490的操作的波形图。
参考图15，串行化控制器490不但接收经启动的读取数据输出信号RDOUTEN，而且接收被启动至逻辑高电平的第二模式信号PATTERN1010和前置信号DQ_PREAMBLE。以与参考图13所描述相同的方式产生响应于读取数据输出信号RDOUTEN而启动的第一控制脉冲和第二控制脉冲POUT_CL15P、POUT_CL15和POUT_CL15B。而且，以与参考图14所描述相同的方式产生响应于读取数据输出信号RDOUTEN而启动的前置信号DQ_PREAMBLE和数据传送信号DOFFB。
另一方面，当启动和输入前置信号DQ_PREAMBLE和第二模式信号PATTERN1010时，与非门502的输出端子N5在第一触发器491的输出端子N1响应于读取数据输出信号RDOUTEN而改变为逻辑高电平的时间也改变为逻辑高电平。在接收逻辑高电平后，第五锁存器504响应于第二模式信号PATTERN1010而将第二模式启用信号ENB1010输出至第一移相器410A和第二移相器410B。响应于经启动的第二模式启用信号ENB1010，第一移相器410A将具有逻辑高电平的前置数据输出至第一多路复用器420A，并且第二移相器410B将具有逻辑低电平的前置数据输出至第二多路复用器420B。
图16为图10所示的第一移相器410A的电路图。
参考图16，第一移相器410A包括多个单元锁存器，其配置成移动多个并行输入数据D4和D6的相位。本文中，单元锁存器包括第五反相器512、传送门514和反相器锁存器518。第五反相器512配置成反相输入数据D。传送门514配置成响应于第一控制脉冲POUT_CL15P而传送第五反相器512的输出。反相器锁存器518配置成锁存和反相传送门514的输出。单元锁存器进一步包括第六反相器516，其配置成反相第一控制脉冲POUT_CL15P以控制传送门514。
反相器锁存器518包括MOS晶体管、与非门和第七反相器。MOS晶体管配置成响应于第一模式启用信号ENB0101而传送逻辑高电平。与非门配置成在第二模式启用信号ENB1010被撤销至逻辑高电平时反相传送门514的输出和MOS晶体管的输出，并且在第二模式启用信号ENB1010被启动至逻辑低电平时输出具有逻辑高电平的前置数据。第七反相器配置成反相与非门的输出以反馈所得数据。亦即，反相器锁存器518响应于在传送通过启动第一控制脉冲POUT_CL15P而输入的数据D前被启动至逻辑低电平的第一模式启用信号ENB0101或第二模式启用信号ENB1010而输出具有逻辑低电平或逻辑高电平的前置数据。
尽管未图示，但第二移相器410B的组件类似于第一移相器410A的组件。在第一模式启用信号ENB0101和第二模式启用信号ENB1010的输入点方面，第二移相器410B与第一移相器410A相反。因此，第二移相器410B输出具有与从第一移相器410A输出的前置数据的电平互补的电平的前置数据。
用于操作根据本发明的另一个实施例的半导体存储器件的方法包括：串行化响应于读取命令而从内部单位单元接收的输入的8-位并行数据以输出第一至第四串行数据，和将前置数据添加至待输出的第一至第四串行数据中的每一个的第一串行化操作；串行化第一至第四串行数据以输出第五和第六串行数据的第二串行化操作；以及串行化第五和第六串行数据以输出第七串行数据的第三串行化操作。
具体地，第一串行化操作包括：根据操作模式输出前置数据并且接着将8-位并行数据的一部分的相位移动第七串行数据中的每个数据的数据窗UI四倍的操作；对8-位并行数据的其它部分和经相移的数据进行多路复用以输出第一至第四串行数据的操作；以及锁存第一至第四串行数据的操作。
第二串行化操作包括：将第一至第四串行数据的一部分的相位移动第七串行数据中的每个数据的数据窗UI两倍的操作；对第一至第四串行数据的其它部分和经相移的数据进行多路复用以输出第五和第六串行数据的操作；以及锁存第五和第六串行数据的操作。
第三串行化操作包括：使第五和第六串行数据的一部分的相位移动第七串行数据中的每个数据的数据窗UI的操作；以及对第五和第六串行数据的其它部分和经相移的数据进行多路复用以输出第七串行数据的操作。在测试操作或训练操作中，第三串行化操作进一步包括将不与系统时钟同步的随机数据输出至外部的操作。
如上所述，根据本发明的实施例的半导体存储器件中的数据输出电路比数据输出时间点(亦即，在施加读取命令后CAS等待时间CL的时间点)早1.5tCK地串行化并行输出的多个数据，从而使得可以响应于高频系统时钟和数据时钟而输出数据。具体地，需要高速数据输入/输出的图形半导体存储器件可以响应于高频系统时钟而操作，从而增加产品竞争力。
而且，尽管已在半导体存储器件中的数据输出电路方面描述了本发明，但是本发明同样可应用于串行化多个并行输入数据的通信/网络装置。而且，数据输出电路预先输出类似于实际数据的前置数据，从而使得能够传送随后有效数据而不发生失真。
如上所述，本发明使得用于在半导体存储器件中串行化并行输出数据的数据输出电路成为可能，以确保数据对准的足够操作容限。因此，可响应于具有高频率的外部时钟而输出对应于读取命令的数据，从而使得可以确保半导体存储器件的高速操作。
具体地，根据本发明的实施例的半导体存储器件可响应于具有5Gbps或更大的高频率的时钟信号而执行读取操作。具体地，需要高速数据输入/输出的图形半导体存储器件可响应于高频系统时钟而操作，从而增加产品竞争力。
而且，本发明使得用于在半导体存储器件中串行化并行输出数据的数据输出电路能够选择性地输出多个前置模式，从而使得可以防止由于数据输出操作中的延迟或干扰而引起的信号失真。
具体地，根据本发明的实施例的半导体存储器件使得可以在数据输出之前选择性地输出类似于实际输出数据的前置模式。因此，可以确保第一个输出数据的有效窗，并且可以用多个数据垫来共同实施前置模式。因此，可以防止可能由数据垫之间的设计工艺差异引起的数据信号之间的偏移。
尽管已关于特定实施例对本发明进行了描述，但是对于本领域技术人员而言将会明显的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (38)

1.一种半导体存储器件，包括：
第一串行化器，配置成部分地串行化输入的8-位并行数据来输出第一至第四串行数据；
第二串行化器，配置成部分地串行化所述第一至第四串行数据来输出第五串行数据和第六串行数据；以及
第三串行化器，配置成串行化所述第五串行数据和第六串行数据来输出第七串行数据。
2.如权利要求1所述的半导体存储器件，其中所述第一至第四串行数据中的每个数据的窗为所述第七串行数据中的每个数据的窗的四倍。
3.如权利要求1所述的半导体存储器件，其中所述第一串行化器包括：
移相器，配置成将所述8-位并行数据当中的4-位数据的相位移动所述第七串行数据中的每个数据的数据窗的四倍；
多路复用器，配置成对所述8-位并行数据当中的其它4-位数据和所述移相器的输出进行多路复用来输出所述第一至第四串行数据；以及
锁存单元，配置成锁存所述多路复用器的输出。
4.如权利要求3所述的半导体存储器件，其中所述移相器包括：
多个单元移相器，配置成移动所述4-位数据的相位，所述单元移相器中的每一个包括：
反相器，配置成反相输入数据；
传送门，配置成响应于第一控制脉冲而传送所述反相器的输出；以及
反相器锁存器，配置成锁存和反相所述传送门的输出。
5.如权利要求3所述的半导体存储器件，其中所述锁存单元包括：
多个单元锁存器，配置成锁存从所述多路复用器输出的所述第一至第四串行数据，所述单元锁存器中的每一个包括：
与非门，配置成响应于数据传送信号而反相所述第一至第四串行数据中的每个数据；
传送门，配置成在为所述第七串行数据中的每个数据的数据窗四倍的时间间隔下传送所述与非门的输出；以及
反相器锁存器，配置成锁存和反相所述传送门的输出。
6.如权利要求3所述的半导体存储器件，进一步包括：
串行化控制器，配置成响应于读取数据输出信号而控制所述移相器、所述多路复用器和所述锁存单元，所述读取数据输出信号用于响应于读取命令和用作数据输出的准则的数据时钟来启用数据输出。
7.如权利要求6所述的半导体存储器件，其中所述串行化控制器包括：
第一锁存器，配置成响应于所述读取数据输出信号而产生所述第一控制脉冲来控制所述移相器；
第二锁存器，配置成产生具有为所述数据时钟的周期两倍的启动周期的第二控制脉冲来控制所述多路复用器；以及
第三锁存器，配置成输出具有为数据时钟的周期四倍的启动周期的数据传送信号来控制所述锁存单元。
8.如权利要求1所述的半导体存储器件，其中从所述第二串行化器输出的所述第五串行数据和第六串行数据中的每个数据的数据窗为所述第七串行数据中的每个数据的数据窗的两倍。
9.如权利要求1所述的半导体存储器件，其中所述第二串行化器包括：
移相器，配置成将所述第一至第四串行数据的一部分的相位移动所述第七串行数据中的每个数据的数据窗的两倍；
多路复用器，配置成对所述第一至第四串行数据的其它部分和所述移相器的输出进行多路复用来输出所述第五串行数据和第六串行数据；以及
锁存单元，配置成锁存所述多路复用器的输出。
10.如权利要求1所述的半导体存储器件，其中所述第三串行化器包括：
移相器，配置成使所述第五串行数据和第六串行数据的一部分的相位移动所述第七串行数据中的每个数据的数据窗；以及
多路复用器，配置成对所述第五串行数据和第六串行数据的其它部分和所述移相器的输出进行多路复用来输出所述第七串行数据。
11.如权利要求10所述的半导体存储器件，其中在测试操作中或在训练操作中，所述第三串行化器中的所述移相器输出不与系统时钟同步的随机数据；以及
所述多路复用器将所述随机数据传送至所述半导体存储器件的外部。
12.如权利要求11所述的半导体存储器件，其中所述移相器包括：
数据反相器，配置成与数据时钟同步地反相数据；
异步数据发生器，配置成在所述测试操作中或在所述训练操作中输出所述随机数据；以及
反相器锁存器，配置成锁存所述数据反相器的输出和所述异步数据发生器的输出来输出反相信号。
13.如权利要求1所述的半导体存储器件，其中所述第一串行化器根据操作模式将前置数据添加至输出的所述第一至第四串行数据中的每一个。
14.如权利要求13所述的半导体存储器件，其中所述第一串行化器包括：
移相器，配置成在根据所述操作模式输出所述前置数据后，将所述8-位并行数据当中的4-位数据的相位移动所述第七串行数据中的每个数据的数据窗的四倍；
多路复用器，配置成对所述8-位并行数据当中的其它4-位数据和所述移相器的输出进行多路复用来输出所述第一至第四串行数据；以及
锁存单元，配置成锁存所述多路复用器的输出。
15.如权利要求14所述的半导体存储器件，其中所述移相器包括：
多个单元移相器，配置成移动各个4-位数据的相位，所述单元移相器中的每一个包括：
第一反相器，配置成反相输入数据；
传送门，配置成响应于第一控制脉冲而传送所述第一反相器的输出；以及
反相器锁存器，配置成在根据所述操作模式输出所述前置数据后，锁存和反相所述传送门的输出。
16.如权利要求15所述的半导体存储器件，其中所述反相器锁存器包括：
晶体管，配置成响应于第一模式启用信号而传送具有逻辑高电平的前置数据；
与非门，配置成在撤销第二模式启用信号时反相所述传送门的输出和所述晶体管的输出，和在启动所述第二模式启用信号时输出具有逻辑高电平的前置数据；以及
第二反相器，配置成反相所述与非门的输出来反馈所得数据。
17.如权利要求15所述的半导体存储器件，进一步包括：
串行化控制器，配置成响应于读取数据输出信号而控制所述移相器、所述多路复用器和所述锁存单元，所述读取数据输出信号用于响应于读取命令和用作数据输出的准则的数据时钟来启用数据输出。
18.如权利要求17所述的半导体存储器件，其中所述串行化控制器包括：
第一锁存器，配置成响应于所述读取数据输出信号而产生所述第一控制脉冲来控制所述移相器；
第二锁存器，配置成产生具有为所述数据时钟的周期两倍的启动周期的第二控制脉冲来控制所述多路复用器；
第三锁存器，配置成输出具有为所述数据时钟的周期四倍或八倍的启动周期的数据传送信号来响应于用于确定所述操作模式的前置信号而控制所述锁存单元；
第四锁存器，配置成在启动所述第一控制脉冲之前响应于前置信号和第一模式信号而输出第一模式启用信号；以及
第五锁存器，配置成在启动所述第一控制脉冲之前响应于所述前置信号和第二模式信号而输出第二模式启用信号。
19.一种半导体存储器件，包括：
第一串行化器，配置成部分地串行化输入的8-位并行数据来输出第一至第四串行数据，所述第一至第四串行数据中的每个数据的窗为第七串行数据中的每个数据的窗的四倍；
第二串行化器，配置成部分地串行化所述第一至第四串行数据来输出第五串行数据和第六串行数据，所述第五串行数据和第六串行数据中的每个数据的数据窗为所述第七串行数据中的每个数据的数据窗的两倍；以及
第三串行化器，配置成串行化所述第五串行数据和第六串行数据来输出第七串行数据。
20.如权利要求19所述的半导体存储器件，其中所述第一至第三串行化器中的每一个包括：
移相器，配置成使输入数据的一半的相位移动输出数据的数据窗；以及
多路复用器，配置成对所述输入数据的另一半和所述移相器的输出进行多路复用来产生所述输出数据。
21.如权利要求20所述的半导体存储器件，其中所述第一串行化器和所述第二串行化器中的每一个进一步包括：
锁存单元，配置成锁存所述多路复用器的输出。
22.如权利要求19所述的半导体存储器件，进一步包括：
串行化控制器，配置成响应于启用数据传送的数据启用信号和充当数据输出的准则的数据时钟而控制所述第一串行化器。
23.如权利要求22所述的半导体存储器件，其中所述串行化控制器包括：
第一锁存器，配置成响应于所述数据读取启用信号而产生第一脉冲来控制所述第一串行化器的所述移相器，所述第一脉冲具有依据所述数据时钟的周期的启动周期；
第二锁存器，配置成产生第二脉冲来控制所述第一串行化器的所述多路复用器，所述第二脉冲具有为所述数据时钟的周期两倍的启动周期；以及
第三锁存器，配置成产生第三脉冲来控制所述第一串行化器的所述锁存单元，所述第三脉冲具有为所述数据时钟的周期四倍的启动周期。
24.如权利要求19所述的半导体存储器件，其中在测试操作中或在训练操作中，所述第三串行化器在所述半导体存储器件的外部输出不与系统时钟同步的随机数据。
25.如权利要求19所述的半导体存储器件，其中所述第一串行化器根据操作模式将前置数据添加至输出的所述第一至第四串行数据中的每一个。
26.如权利要求25所述的半导体存储器件，其中所述第一串行化器包括：
移相器，配置成在根据所述操作模式输出所述前置数据后，将所述8-位并行数据当中的4-位数据的相位移动所述第七串行数据中的每个数据的数据窗的四倍；以及
多路复用器，配置成对所述8-位并行数据当中的其它4-位数据和所述移相器的输出进行多路复用来输出所述第一至第四串行数据。
27.如权利要求25所述的半导体存储器件，其中所述第二串行化器和所述第三串行化器中的每一个包括：
移相器，配置成使输入数据的一半的相位移动输出数据的数据窗；以及
多路复用器，配置成对所述输入数据的另一半和所述移相器的输出进行多路复用来产生所述输出数据。
28.如权利要求26所述的半导体存储器件，其中所述第一串行化器和所述第二串行化器中的每一个进一步包括：
锁存单元，配置成锁存所述多路复用器的输出。
29.如权利要求22所述的半导体存储器件，其中所述串行化控制器包括：
第一锁存器，配置成响应于所述数据读取启用信号而产生第一脉冲来控制所述第一串行化器的所述移相器，所述第一脉冲具有依据所述数据时钟的周期的启动周期；
第二锁存器，配置成产生第二脉冲来控制所述第一串行化器的所述多路复用器，所述第二脉冲具有为所述数据时钟的周期两倍的启动周期；
第三锁存器，配置成产生第三脉冲来控制所述第一串行化器的所述锁存单元，所述第三脉冲具有为所述数据时钟的周期四倍的启动周期；
第四锁存器，配置成在启动所述第一控制脉冲之前响应于前置信号和第一模式信号而控制所述移相器；以及
第五锁存器，配置成在启动所述第一控制脉冲之前响应于所述前置信号和第二模式信号而控制所述移相器。
30.一种用于操作半导体存储器件的方法，包括：
第一串行化操作，部分地串行化响应于读取命令而从内部单位单元接收的输入的8-位并行数据以输出第一至第四串行数据；
第二串行化操作，部分地串行化所述第一至第四串行数据以输出第五串行数据和第六串行数据；以及
第三串行化操作，串行化所述第五串行数据和第六串行数据以输出第七串行数据。
31.如权利要求30所述的方法，其中在所述第一串行化操作中输出的所述第一至第四串行数据中的每个数据的数据窗为在所述第三串行化操作中输出的所述第七串行数据中的每个数据的数据窗的四倍。
32.如权利要求30所述的方法，其中所述第一串行化操作包括：
将所述8-位并行数据中的4-位数据的相位移动所述第七串行数据中的每个数据的数据窗的四倍；
对所述8-位并行数据中的其它4-位数据和相移的所述4-位数据进行多路复用以输出所述第一至第四串行数据；以及
锁存所述第一至第四串行数据。
33.如权利要求30所述的方法，其中在所述第二串行化操作中输出的所述第五串行数据和第六串行数据中的每个数据的数据窗为在所述第三串行化操作中输出的所述第七串行数据中的每个数据的数据窗的两倍。
34.如权利要求33所述的方法，其中所述第二串行化操作包括：
将所述第一至第四串行数据的一部分的相位移动所述第七串行数据中的每个数据的数据窗的两倍；
对所述第一至第四串行数据的其它部分和相移的所述第一串行数据和第三串行数据进行多路复用以输出所述第五串行数据和第六串行数据；以及
锁存所述第五串行数据和第六串行数据。
35.如权利要求30所述的方法，其中所述第三串行化操作包括：
使所述第五串行数据和第六串行数据的一部分的相位移动所述第七串行数据中的每个数据的数据窗；以及
对所述第五串行数据和所述第六串行数据的其它部分和相移的所述第五串行数据进行多路复用以输出所述第七串行数据。
36.如权利要求30所述的方法，其中所述第三串行化操作包括：
在测试操作中或在训练操作中，在所述半导体存储器件的外部输出不与系统时钟同步的随机数据。
37.如权利要求30所述的方法，其中所述第一串行化操作根据操作模式将前置数据添加至输出的所述第一至第四串行数据中的每一个。
38.如权利要求37所述的方法，其中所述第一串行化操作包括：
根据所述操作模式输出所述前置数据，并且将所述8-位并行数据中的4-位数据的相位移动所述第七串行数据中的每个数据的数据窗的四倍；
对所述8-位并行数据中的其它部分和相移的所述4-位数据进行多路复用以输出所述第五串行数据和第六串行数据；以及
锁存所述第五串行数据和第六串行数据。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390160A (zh) * 2010-10-29 2016-03-09 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN108736876A (zh) * 2017-04-24 2018-11-02 爱思开海力士有限公司 电子设备
CN109217876A (zh) * 2017-06-29 2019-01-15 爱思开海力士有限公司 串行器和包括该串行器的存储装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6912626B1 (en) * 2000-08-31 2005-06-28 Micron Technology, Inc. Method and apparatus for connecting a massively parallel processor array to a memory array in a bit serial manner
KR100496816B1 (ko) * 2002-12-27 2005-06-28 주식회사 하이닉스반도체 4비트 프리페치를 위한 파이프래치를 갖는 반도체 기억 장치
KR100499157B1 (ko) * 2003-07-29 2005-07-01 삼성전자주식회사 고속 직렬화기
CN1333356C (zh) * 2004-07-23 2007-08-22 中国人民解放军国防科学技术大学 写串行化和资源复制相结合的多端口寄存器文件设计方法
US7471752B2 (en) * 2004-08-06 2008-12-30 Lattice Semiconductor Corporation Data transmission synchronization
KR100666612B1 (ko) * 2005-05-27 2007-01-09 삼성전자주식회사 리던던시 코드 체크 기능을 가지는 반도체 메모리 장치 및그것을 구비한 메모리 시스템

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105390160A (zh) * 2010-10-29 2016-03-09 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN105390159A (zh) * 2010-10-29 2016-03-09 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN105390161A (zh) * 2010-10-29 2016-03-09 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN105390160B (zh) * 2010-10-29 2018-08-14 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN105390159B (zh) * 2010-10-29 2018-08-14 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN105390161B (zh) * 2010-10-29 2018-08-14 海力士半导体有限公司 半导体装置的输入/输出电路和方法及具有其的系统
CN108736876A (zh) * 2017-04-24 2018-11-02 爱思开海力士有限公司 电子设备
CN108736876B (zh) * 2017-04-24 2021-11-16 爱思开海力士有限公司 电子设备
CN109217876A (zh) * 2017-06-29 2019-01-15 爱思开海力士有限公司 串行器和包括该串行器的存储装置
CN109217876B (zh) * 2017-06-29 2022-08-05 爱思开海力士有限公司 串行器和包括该串行器的存储装置

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