CN108736876A - 电子设备 - Google Patents

电子设备 Download PDF

Info

Publication number
CN108736876A
CN108736876A CN201711350355.3A CN201711350355A CN108736876A CN 108736876 A CN108736876 A CN 108736876A CN 201711350355 A CN201711350355 A CN 201711350355A CN 108736876 A CN108736876 A CN 108736876A
Authority
CN
China
Prior art keywords
input
signal
input signals
transmitted
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711350355.3A
Other languages
English (en)
Other versions
CN108736876B (zh
Inventor
李在仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN108736876A publication Critical patent/CN108736876A/zh
Application granted granted Critical
Publication of CN108736876B publication Critical patent/CN108736876B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00323—Delay compensation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/0813—Threshold logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

一种电子设备可以包括脉冲延迟电路和逻辑电路。脉冲延迟电路基于命令脉冲来产生输入控制脉冲。逻辑电路可以被配置为在输入信号保持特定逻辑电平组合的同时，基于输入控制脉冲来将来自多个输入信号的一些输入信号输出为经传输的输入信号。逻辑电路可以被配置为根据多个输入信号的剩余输入信号来对经传输的输入信号执行预定的逻辑运算以产生输出信号。

Description

电子设备
相关申请的交叉引用
本申请要求于2017年4月24日提交的申请号为10-2017-0052568的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言可以涉及电子设备，更具体地，涉及包含逻辑运算器的电子设备。
背景技术
诸如半导体器件的电子设备将所有数据转换为其中的二进制数以有效地处理数据。因此，电子设备可以包括各种逻辑运算器，以执行由逻辑“低”电平和逻辑“高”电平表示的二进制数的逻辑运算。
发明内容
根据一个实施例，可以提供一种电子设备。该电子设备可以包括脉冲延迟电路和逻辑电路。脉冲延迟电路可以被配置为基于命令脉冲来产生输入控制脉冲。逻辑电路可以被配置为在输入信号维持特定逻辑电平组合的同时，基于输入控制脉冲来将来自多个输入信号的一些输入信号输出为经传输的输入信号。逻辑电路可以被配置为根据来自多个输入信号的剩余输入信号来对经传输的输入信号执行预定的逻辑运算以产生输出信号。
根据一个实施例，可以提供一种电子设备。该电子设备可以包括：第一脉冲延迟电路，其被配置为基于命令脉冲来产生第一输入控制脉冲。该电子设备可以包括：第二脉冲延迟电路，其被配置为基于第一输入控制脉冲来产生第二输入控制脉冲。该电子设备可以包括：第一逻辑电路，其被配置为与第一输入控制脉冲同步地对第一输入信号至第三输入信号执行预定的逻辑运算以产生第一输出信号。该电子设备可以包括：第二逻辑电路，其被配置为与第一输入控制脉冲同步地对第四输入信号至第六输入信号执行预定的逻辑运算以产生第二输出信号。该电子设备可以包括：第三逻辑电路，其被配置为与第一输入控制脉冲同步地对第七输入信号至第九输入信号执行预定的逻辑运算以产生第三输出信号。该电子设备可以包括第四逻辑电路，其被配置为与第二输入控制脉冲同步地对第一输出信号至第三输出信号执行预定的逻辑运算以产生第四输出信号。
附图说明
图1是示出根据本公开的一个实施例的电子设备的配置的框图。
图2是示出包括在图1的电子设备中的脉冲延迟电路的示例的电路图。
图3是示出包括在图1的电子设备中的脉冲延迟电路的示例的电路图。
图4是示出包括在图1的电子设备中的逻辑电路的示例的框图。
图5是示出包括在图4的逻辑电路中的输入信号传输电路的示例的电路图。
图6是示出包括在图4的逻辑电路中的输出信号发生电路的示例的电路图。
图7是示出图4中所示的逻辑电路的运算的表。
图8是示出根据一个实施例的电子设备的配置的框图。
图9是示出包括在图8的电子设备中的第一脉冲延迟电路和第二脉冲延迟电路的示例的框图。
图10是示出包括在图8的电子设备中的第一脉冲延迟电路和第二脉冲延迟电路的示例的框图。
图11是示出包括在图8的电子设备中的第一逻辑电路的示例的框图。
图12是示出包括在图8的电子设备中的第二逻辑电路的示例的框图。
图13是示出包括在图8的电子设备中的第三逻辑电路的示例的框图。
图14是示出包括在图8的电子设备中的第四逻辑电路的示例的框图。
图15是示出采用图1和图8中所示的电子设备的至少一个电子设备的电子系统的示例的配置的框图。
具体实施方式
下面将参照附图来描述本公开的各种实施例。然而，本文所描述的这些实施例仅用于说明的目的，并非意在限制本公开的范围。
作为参考，可以提供一种包括额外组件的实施例。而且，根据实施例可以改变指示信号或电路的激活状态的逻辑高配置或逻辑低配置。此外，可以修改实现相同的功能或操作所需的一个或更多个逻辑门的配置。也就是说，一种类型的操作的逻辑门配置与另一种相同类型的操作的逻辑门配置可以根据具体情况彼此替代。如有必要，可以应用各种逻辑门来实现这些配置。
参见图1，根据一个实施例的电子设备可以包括脉冲延迟电路11和逻辑电路12。
脉冲延迟电路11可以响应于命令脉冲CMDP来产生输入控制脉冲ICNTP。命令脉冲CMDP可以是被产生以执行各种操作之一的信号。例如，命令脉冲CMDP可以被产生以执行写入操作或读取操作。脉冲延迟电路11可以在从命令脉冲CMDP被创建的时间点开始经过预定的延迟时间后的时间点处产生输入控制脉冲ICNTP。以下将参照图2和图3更充分地描述脉冲延迟电路11的配置和操作。
逻辑电路12可以响应于输入控制脉冲ICNTP来从第一输入信号IN1、第二输入信号IN2和第三输入信号IN3产生输出信号OUT。响应于输入控制脉冲ICNTP，逻辑电路12可以缓冲第一输入信号IN1和第二输入信号IN2，并且可以对第三输入信号IN3以及缓冲的第一输入信号和缓冲的第二输入信号执行预定的逻辑运算以产生输出信号OUT。在一个实施例中，例如，逻辑电路12可以被配置为在输入信号维持特定的逻辑电平组合的同时，基于输入控制脉冲ICNTP来将一些输入信号输出为经传输的输入信号。在一个实施例中，例如，逻辑电路12可以被配置为根据输入信号之中的剩余输入信号来对经传输的输入信号执行预定的逻辑运算，以产生输出信号OUT。在一个实施例中，例如，逻辑电路12可以被配置为在输入信号(即，IN1-IN3)维持特定的逻辑电平组合的同时，基于输入控制脉冲ICNTP来将来自多个输入信号(即，IN1-IN3)中的一些输入信号(即，IN1和IN2)输出为经传输的输入信号(即，INT1-INT2)。在一个实施例中，例如，逻辑电路12可以被配置为根据来自多个输入信号(即，IN1-IN3)中的剩余输入信号(即，IN3)来对经传输的输入信号(即，INT1-INT2)执行预定的逻辑运算，以产生输出信号OUT。下面将参照图4至图7更充分地描述逻辑电路12的配置和操作。
参见图2，可以使用反相操作器，例如但不限于，包括串联连接的多个反相器的反相器链电路来实现与脉冲延迟电路11的示例相对应的脉冲延迟电路11a。包括在脉冲延迟电路11a中的反相器的数量可以根据实施例而被设置为不同。输入控制脉冲ICNTP可以在从命令脉冲CMDP被创建的时间点开始经过由脉冲延迟电路11a设置的延迟时间后的时间点处产生。
参见图3，与脉冲延迟电路11的示例相对应的脉冲延迟电路11b可以被实现为包括异或运算器，例如但不限于多个异或门。包括在脉冲延迟电路11b中的多个异或门可以串联耦接，并且每个异或门的两个输入端子中的一个输入端子可以耦接到接地电压VSS端子。因此，包括在脉冲延迟电路11b中的多个异或门的第一个异或门可以直接接收命令脉冲CMDP和接地电压VSS，以对命令脉冲CMDP和接地电压VSS执行异或运算，并且第二个异或门至最后一个异或门中的每个异或门可以接收前一个异或门的输出信号和接地电压VSS，以对前一个异或门的输出信号和接地电压VSS执行异或运算。因此，包括在脉冲延迟电路11b中的多个异或门可以用作缓冲器。包括在脉冲延迟电路11b中的多个异或门的数量可以根据实施例而被设置为不同。输入控制脉冲ICNTP可以在从命令脉冲CMDP被创建的时间点开始经过由脉冲延迟电路11a设置的延迟时间后的时间点处产生。
参见图4，逻辑电路12可以包括输入信号传输电路121和输出信号发生电路122。
输入信号传输电路121可以响应于输入控制脉冲ICNTP来从第一输入信号IN1和第二输入信号IN2产生第一经传输的输入信号INT1、第一补偿的经传输的输入信号INTB1、第二经传输的输入信号INT2和第二补偿的经传输的输入信号INTB2。输入信号传输电路121可以与输入控制脉冲ICNTP被创建的时间点同步地将第一输入信号IN1和第二输入信号IN2输出为第一经传输的输入信号INT1和第二经传输的输入信号INT2。输入信号传输电路121可以与输入控制脉冲ICNTP被创建的时间点同步地反相缓冲第一经传输的输入信号INT1和第二经传输的输入信号INT2，以产生第一补偿的经传输的输入信号INTB1和第二补偿的经传输的输入信号INTB2。
输出信号发生电路122可以响应于第一经传输的输入信号INT1、第一补偿的经传输的输入信号INTB1、第二经传输的输入信号INT2、第二补偿的经传输的输入信号INTB2和第三输入信号IN3来产生输出信号OUT。输出信号发生电路122可以接收第一经传输的输入信号INT1、第二经传输的输入信号INT2和第三输入信号IN3，并且可以对第一经传输的输入信号INT1、第二经传输的输入信号INT2和第三输入信号IN3执行异或运算以产生输出信号OUT。
参见图5，输入信号传输电路121可以包括传输门T11和T12以及反相操作器(例如但不限于，反相器IV11、IV12和IV13)。反相器IV11可以反相缓冲输入控制脉冲ICNTP以将反相缓冲的输入控制脉冲输出为其输出信号。传输门T11可以响应于输入控制脉冲ICNTP和反相器IV11的输出信号而导通，以将第一输入信号IN1输出为第一经传输的输入信号INT1。传输门T12可以响应于输入控制脉冲ICNTP和反相器IV11的输出信号而导通，以将第二输入信号IN2输出为第二经传输的输入信号INT2。反相器IV12可以反相缓冲第一经传输的输入信号INT1以产生第一补偿的经传输的输入信号INTB1。反相器IV13可以反相缓冲第二经传输的输入信号INT2以产生第二补偿的经传输的输入信号INTB2。输入信号传输电路121可以通过在输入控制脉冲ICNTP被创建的时间点处导通的传输门T11和T12来将第一输入信号IN1和第二输入信号IN2输出为第一经传输的输入信号INT1和第二经传输的输入信号INT2。输入信号传输电路121可以反相缓冲第一经传输的输入信号INT1和第二经传输的输入信号INT2以产生第一补偿的经传输的输入信号INTB1和第二补偿的经传输的输入信号INTB2。
参见图6，输出信号发生电路122可以包括传输门T13、T14、T15、T16、T17和T18以及反相操作器(例如但不限于，反相器IV15和IV16)。传输门T13可以响应于第一经传输的输入信号INT1和第一补偿的经传输的输入信号INTB1而导通以将第二补偿的经传输的输入信号INTB2输出到节点nd11。传输门T14可以响应于第一经传输的输入信号INT1和第一补偿的经传输的输入信号INTB1而导通以将第二经传输的输入信号INT2输出到节点nd11。传输门T15可以响应于第一经传输的输入信号INT1和第一补偿的经传输的输入信号INTB1而导通以将第二经传输的输入信号INT2输出到节点nd12。传输门T16可以响应于第一经传输的输入信号INT1和第一补偿的经传输的输入信号INTB1而导通以将第二补偿的经传输的输入信号INTB2输出到节点nd12。反相器IV15可以反相缓冲第三输入信号IN3以将反相缓冲的第三输入信号输出为其输出信号。传输门T17可以响应于第三输入信号IN3和反相器IV15的输出信号而导通以将节点nd11的信号输出到节点nd13。传输门T18可以响应于第三输入信号IN3和反相器IV15的输出信号而导通以将节点nd12的信号输出到节点nd13。反相器IV16可以反相缓冲节点nd13的信号以产生输出信号OUT。输出信号发生电路122可以对第一经传输的输入信号INT1、第二经传输的输入信号INT2和第三输入信号IN3执行异或运算以产生输出信号OUT。
下面将描述具有上述配置的电子设备的操作。
根据一个实施例的电子设备可以在从命令脉冲CMDP被创建以执行预定的操作(例如读取操作或写入操作)的时间点开始经过预定的延迟时间之后产生输入控制脉冲ICNTP。此外，电子设备可以与输入控制脉冲ICNTP被创建的时间点同步地来从第一输入信号IN1和第二输入信号IN2产生第一经传输的输入信号INT1、第一补偿的经传输的输入信号INTB1、第二经传输的输入信号INT2和第二补偿的经传输的输入信号INTB2。另外，电子设备可以对第一经传输的输入信号INT1、第二经传输的输入信号INT2和第三输入信号IN3执行异或运算以产生输出信号OUT。
参见图7，在与输入控制脉冲ICNTP被创建的时间点同步地确定第一经传输的输入信号INT1和第二经传输的输入信号INT2的逻辑电平组合之后，可以根据第三输入信号IN3的逻辑电平对第一经传输的输入信号INT1和第二经传输的输入信号INT2执行异或运算，以产生输出信号OUT。在第一经传输的输入信号INT1和第二经传输的输入信号INT2与输入控制脉冲ICNTP被创建的时间点同步地被设置为具有逻辑电平组合‘00’之后，如果第三输入信号IN3的逻辑电平是逻辑“低(0)”电平，则输出信号OUT可以被产生为具有逻辑“低(0)”电平，而如果第三输入信号IN3的逻辑电平是逻辑“高(1)”电平，则输出信号OUT可以被产生为具有逻辑“高(1)”电平。在第一经传输的输入信号INT1和第二经传输的输入信号INT2的逻辑电平组合中，逻辑电平组合‘00’意味着第一经传输的输入信号INT1和第二经传输的输入信号INT2两者都具有逻辑“低(0)”电平。在第一经传输的输入信号INT1和第二经传输的输入信号INT2与输入控制脉冲ICNTP被创建的时间点同步地被设置为具有逻辑电平组合‘01’之后，如果第三输入信号IN3的逻辑电平是逻辑“低(0)”电平，则输出信号OUT可以被产生为具有逻辑“高(1)”电平，而如果第三输入信号IN3的逻辑电平是逻辑“高(1)”电平，则输出信号OUT可以被产生为具有逻辑“低(0)”电平。在第一经传输的输入信号INT1和第二经传输的输入信号INT2的逻辑电平组合中，逻辑电平组合‘01’意味着第一经传输的输入信号INT1具有逻辑“高(1)”电平，而第二经传输的输入信号INT2具有逻辑“低(0)”电平。在第一经传输的输入信号INT1和第二经传输的输入信号INT2与输入控制脉冲ICNTP被创建的时间点同步地被设置为具有逻辑电平组合‘11’之后，如果第三输入信号IN3的逻辑电平是逻辑“低(0)”电平，则输出信号OUT可以被产生为具有逻辑“低(0)”电平，而如果第三输入信号IN3的逻辑电平是逻辑“高(1)”电平，则输出信号OUT可以被产生为具有逻辑“高(1)”电平。在第一经传输的输入信号INT1和第二经传输的输入信号INT2的逻辑电平组合中，逻辑电平组合‘11’意味着第一经传输的输入信号INT1和第二经传输的输入信号INT2两者都具有逻辑“高(1)”电平。在第一经传输的输入信号INT1和第二经传输的输入信号INT2与输入控制脉冲ICNTP被创建的时间点同步地被设置为具有逻辑电平组合‘10’之后，如果第三输入信号IN3的逻辑电平是逻辑“低(0)”电平，则输出信号OUT可以被产生为具有逻辑“高(1)”电平，而如果第三输入信号IN3的逻辑电平是逻辑“高(1)”电平，则输出信号OUT可以被产生为具有逻辑“低(0)”电平。在第一经传输的输入信号INT1和第二经传输的输入信号INT2的逻辑电平组合中，逻辑电平组合‘10’意味着第一经传输的输入信号INT1具有逻辑“低(0)”电平，而第二经传输的输入信号INT2具有逻辑“高(1)”电平。
如上所述，根据一个实施例的电子设备可以在从命令脉冲CMDP被创建以执行读取操作、写入操作等的时间点开始经过预定的延迟时间之后与创建的输入控制脉冲ICNTP同步地从第一输入信号IN1和第二输入信号IN2产生第一经传输的输入信号INT1、第一补偿的经传输的输入信号INTB1、第二经传输的输入信号INT2和第二补偿的经传输的输入信号INTB2。由于在确定第一经传输的输入信号INT1和第二经传输的输入信号INT2的逻辑电平组合之后根据第三输入信号IN3的逻辑电平对第一经传输的输入信号INT1和第二经传输的输入信号INT2执行异或运算，因此第一经传输的输入信号INT1和第二经传输的输入信号INT2的逻辑电平转换时段不会与第三输入信号IN3的逻辑电平转换时段重叠。因此，可以无任何毛刺地产生输出信号OUT以防止电子设备的故障。结果，电子设备可以被实现为稳定操作。
如图8所示，根据一个实施例的电子设备可以包括第一脉冲延迟电路21、第二脉冲延迟电路22、第一逻辑电路3、第二逻辑电路4、第三逻辑电路5和第四逻辑电路6。
第一脉冲延迟电路21可以响应于命令脉冲CMDP来产生第一输入控制脉冲ICONP1。命令脉冲CMDP可以是被产生以执行各种操作之一的信号。例如，命令脉冲CMDP可以被产生以执行写入操作或读取操作。第一脉冲延迟电路21可以在从命令脉冲CMDP被创建的时间点开始经过预定的延迟时间后的时间点处产生第一输入控制脉冲ICONP1。下面将参照图9和图10来描述第一脉冲延迟电路21的配置和操作。
第二脉冲延迟电路22可以响应于第一输入控制脉冲ICONP1来产生第二输入控制脉冲ICONP2。第二脉冲延迟电路22可以在从第一输入控制脉冲ICONP1被创建的时间点开始经过预定延迟时间后的时间点处产生第二输入控制脉冲ICONP2。下面将参照图9和图10来描述第二脉冲延迟电路22的配置和操作。
第一逻辑电路3可以响应于第一输入控制脉冲ICONP1来从第一输入信号IN1、第二输入信号IN2和第三输入信号IN3产生第一输出信号OUT1。响应于第一输入控制脉冲ICONP1，第一逻辑电路3可以缓冲第一输入信号IN1和第二输入信号IN2，并且可以对第三输入信号IN3以及缓冲的第一输入信号和缓冲的第二输入信号执行预定的逻辑运算以产生第一输出信号OUT1。下面将参考图11来描述第一逻辑电路3的配置和操作。
第二逻辑电路4可以响应于第一输入控制脉冲ICONP1来从第四输入信号IN4、第五输入信号IN5和第六输入信号IN6产生第二输出信号OUT2。响应于第一输入控制脉冲ICONP1，第二逻辑电路4可以缓冲第四输入信号IN4和第五输入信号IN5，并且可以对第六输入信号IN6以及缓冲的第四输入信号和缓冲的第五输入信号执行预定的逻辑运算以产生第二输出信号OUT2。下面将参照图12来描述第二逻辑电路4的配置和操作。
第三逻辑电路5可以响应于第一输入控制脉冲ICONP1来从第七输入信号IN7、第八输入信号IN8和第九输入信号IN9产生第三输出信号OUT3。响应于第一输入控制脉冲ICONP1，第三逻辑电路5可以缓冲第七输入信号IN7和第八输入信号IN8，并且可以对第九输入信号IN9以及缓冲的第七输入信号和缓冲的第八输入信号执行预定的逻辑运算以产生第三输出信号OUT3。下面将参照图13来描述第三逻辑电路5的配置和操作。
第四逻辑电路6可以响应于第二输入控制脉冲ICONP2来从第一输出信号OUT1、第二输出信号OUT2和第三输出信号OUT3产生第四输出信号OUT4。响应于第二输入控制脉冲ICONP2，第四逻辑电路6可以缓冲第一输出信号OUT1和第二输出信号OUT2，并且可以对第三输出信号OUT3以及缓冲的第一输出信号和缓冲的第二输出信号执行预定的逻辑运算以产生第四输出信号OUT4。下面将参照图14描述第四逻辑电路6的配置和操作。
参见图9，提供了与第一脉冲延迟电路21的一个示例相对应的第一脉冲延迟电路21a和与第二脉冲延迟电路22的一个示例相对应的第二脉冲延迟电路22a。第一脉冲延迟电路21a和第二脉冲延迟电路22a中的每一个可以使用反相运算器来实现，例如但不限于包括串联连接的多个反相器的反相器链电路。包括在第一脉冲延迟电路21a和第二脉冲延迟电路22a中的每一个中的反相器的数量可以根据实施例而被设置为不同。第一输入控制脉冲ICNTP1可以在从命令脉冲CMDP被创建的时间点开始经过由第一脉冲延迟电路21a设定的延迟时间后的时间点处产生。第二输入控制脉冲ICNTP2可以在从第一输入控制脉冲ICNTP1被创建的时间点开始经过由第二脉冲延迟电路22a设定的延迟时间后的时间点处产生。在一个实施例中，例如，第一脉冲延迟电路21将命令脉冲CMDP延迟第一延迟时间，以产生第一输入控制脉冲ICNTP1。在一个实施例中，例如，第二脉冲延迟电路22将第一输入控制脉冲ICNTP1延迟第二延迟时间，以产生第二输入控制脉冲ICNTP2。
参见图10，提供了与第一脉冲延迟电路21的一个示例相对应的第一脉冲延迟电路21b和与第二脉冲延迟电路22的一个示例相对应的第二脉冲延迟电路22b。第一脉冲延迟电路21b和第二脉冲延迟电路22b中的每一个可以被配置为包括或运算器，例如但不限于多个异或门。包括在第一脉冲延迟电路21b和第二脉冲延迟电路22b中的每一个中的多个异或门可以串联耦接，并且每个异或门的两个输入端子中的一个输入端子可以耦接到接地电压VSS端子。因此，包括在第一脉冲延迟电路21b中的多个异或门中的第一个异或门可以直接接收命令脉冲CMDP和接地电压VSS，以执行命令脉冲CMDP和接地电压VSS的异或运算，并且第二个异或门到最后一个异或门中的每一个异或门可以接收前一个异或门的输出信号和接地电压VSS，以执行前一个异或门的输出信号和接地电压VSS的异或运算。类似地，包括在第二脉冲延迟电路22b中的多个异或门中的第一个异或门可以直接接收第一输入控制脉冲ICNTP1(即，第一脉冲延迟电路21b的输出信号)和接地电压VSS，以执行第一输入控制脉冲ICNTP1和地电压VSS的异或运算，并且第二个异或门到最后一个异或门中的每一个异或门可以接收前一个异或门的输出信号和接地电压VSS，以执行前一个异或门的输出信号和接地电压VSS的异或运算。因此，包括在第一脉冲延迟电路21b和第二脉冲延迟电路22b中的多个异或门可以用作缓冲器。包括在第一脉冲延迟电路21b和第二脉冲延迟电路22b中的每一个中的多个异或门的数量可以根据实施例而被设置为不同。第一输入控制脉冲ICNTP1可以在从命令脉冲CMDP被创建的时间点开始经过由第一脉冲延迟电路21b设定的延迟时间后的时间点处产生。第二输入控制脉冲ICNTP2可以在从第一输入控制脉冲ICNTP1被创建的时间点开始经过由第二脉冲延迟电路22b设定的延迟时间后的时间点处产生。
参见图11，第一逻辑电路3可以包括第一输入信号传输电路31和第一输出信号发生电路32。
第一输入信号传输电路31可以响应于第一输入控制脉冲ICNTP1来从第一输入信号IN1和第二输入信号IN1产生第一经传输的输入信号INT1、第一补偿的经传输的输入信号INTB1、第二经传输的输入信号INT2和第二补偿的经传输的输入信号INTB2IN2。第一输入信号传输电路31可以与第一输入控制脉冲ICNTP1被创建的时间点同步地将第一输入信号IN1和第二输入信号IN2输出为第一经传输的输入信号INT1和第二经传输的输入信号INT2。第一输入信号传输电路31可以与第一输入控制脉冲ICNTP1被创建的时间点同步地对第一经传输的输入信号INT1和第二经传输的输入信号INT2进行反相缓冲以产生第一补偿的经传输的输入信号INTB1和第二补偿的经传输的输入信号INTB2。
第一输出信号发生电路32可以响应于第一经传输的输入信号INT1、第一补偿的经传输的输入信号INTB1、第二经传输的输入信号INT2、第二补偿的经传输的输入信号INTB2和第三输入信号IN3来产生第一输出信号OUT1。第一输出信号发生电路32可以接收第一经传输的输入信号INT1、第二经传输的输入信号INT2和第三输入信号IN3，并且可以对第一经传输的输入信号INT1、第二经传输的输入信号INT2和第三输入信号IN3执行异或运算以产生第一输出信号OUT1。
参见图12，第二逻辑电路4可以包括第二输入信号传输电路41和第二输出信号发生电路42。
第二输入信号传输电路41可以响应于第一输入控制脉冲ICNTP1来从第四输入信号IN4和第五输入信号IN5产生第四经传输的输入信号INT4、第四补偿的经传输的输入信号INTB4、第五经传输的输入信号INT5和第五补偿的经传输的输入信号INTB5。第二输入信号传输电路41可以与第一输入控制脉冲ICNTP1被创建的时间点同步地将第四输入信号IN4和第五输入信号IN5输出为第四经传输的输入信号INT4和第五经传输的输入信号INT5。第二输入信号传输电路41可以与第一输入控制脉冲ICNTP1被创建的时间点同步地对第四经传输的输入信号INT4和第五经传输的输入信号INT5进行反相缓冲，以产生第四补偿的经传输的输入信号INTB4和第五补偿的经传输的输入信号INTB5。
第二输出信号发生电路42可以响应于第四经传输的输入信号INT4、第四补偿的经传输的输入信号INTB4、第五经传输的输入信号INT5、第五补偿的经传输的输入信号INTB5和第六输入信号IN6来产生第二输出信号OUT2。第二输出信号发生电路42可以接收第四经传输的输入信号INT4、第五经传输的输入信号INT5和第六输入信号IN6，并且可以对第四经传输的输入信号INT4、第五经传输的输入信号INT5和第六输入信号IN6执行异或运算以产生第二输出信号OUT2。
参见图13，第三逻辑电路5可以包括第三输入信号传输电路51和第三输出信号发生电路52。
第三输入信号传输电路51可以响应于第一输入控制脉冲ICNTP1来从第七输入信号IN7和第八输入信号IN8产生第七经传输的输入信号INT7、第七补偿的经传输的输入信号INTB7、第八经传输的输入信号INT8和第八补偿的经传输的输入信号INTB8。第三输入信号传输电路51可以与第一输入控制脉冲ICNTP1被创建的时间点同步地将第七输入信号IN7和第八输入信号IN8输出为第七经传输的输入信号INT7和第八经传输的输入信号INT8。第三输入信号传输电路51可以与第一输入控制脉冲ICNTP1被创建的时间点同步地对第七经传输的输入信号INT7和第八经传输的输入信号INT8进行反相缓冲，以产生第七补偿的经传输的输入信号INTB7和第八补偿的经传输的输入信号INTB8。
第三输出信号发生电路52可以响应于第七经传输的输入信号INT7、第七补偿的经传输的输入信号INTB7、第八经传输的输入信号INT8、第八补偿的经传输的输入信号INTB8和第九输入信号IN9来产生第三输出信号OUT3。第三输出信号发生电路52可以接收第七经传输的输入信号INT7、第八经传输的输入信号INT8和第九输入信号IN9，并且可以对第七经传输的输入信号INT7、第八经传输的输入信号INT8和第九输入信号IN9执行异或运算以产生第三输出信号OUT3。
参见图14，第四逻辑电路6可以包括第四输入信号传输电路61和第四输出信号发生电路62。
第四输入信号传输电路61可以响应于第二输入控制脉冲ICNTP2来从第一输出信号OUT1和第二输出信号OUT2产生第一经传输的输出信号TOUT1、第一补偿的经传输的输出信号TOUTB1、第二经传输的输出信号TOUT2和第二补偿的经传输的输出信号TOUTB2。第四输入信号传输电路61可以与第二输入控制脉冲ICNTP2被创建的时间点同步地将第一输出信号OUT1和第二输出信号OUT2输出为第一经传输的输出信号TOUT1和第二经传输的输出信号TOUT2。第四输入信号传输电路61可以与第二输入控制脉冲ICNTP2被创建的时间点同步地对第一经传输的输出信号TOUT1和第二经传输的输出信号TOUT2进行反相缓冲，以产生第一补偿的经传输的输出信号TOUTB1和第二补偿的经传输的输出信号TOUTB2。
第四输出信号发生电路62可以响应于第一经传输的输出信号TOUT1、第一补偿的经传输的输出信号TOUTB1、第二经传输的输出信号TOUT2、第二补偿的经传输的输出信号TOUTB2和第三输出信号OUT3来产生第四输出信号OUT4。第四输出信号发生电路62可以接收第一经传输的输出信号TOUT1、第二经传输的输出信号TOUT2和第三输出信号OUT3，并且可以对第一经传输的输出信号TOUT1、第二经传输的输出信号TOUT2和第三输出信号OUT3执行异或运算以产生第四输出信号OUT4。
如上所述，根据一个实施例的电子设备可以固定一些输入信号的逻辑电平，并且可以与在命令脉冲被创建以执行读取操作、写入操作等的时间点之后被顺序地创建的第一输入控制脉冲和第二输入控制脉冲同步地对具有固定逻辑电平的一些输入信号和其余输入信号执行预定的逻辑运算。结果，可以没有任何毛刺地产生多个输出信号(即，第一输出信号至第四输出信号OUT1、OUT2、OUT3和OUT4)，从而防止电子设备的故障。因此，电子设备可以稳定地操作。
参照图1和图8所描述的电子设备可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图15所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入和输出(输入/输出)(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以读取储存的数据并且将储存的数据输出到存储器控制器1002。数据储存电路1001可以包括即使电源被中断也可以保留其储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作，或用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图15示出了具有单个框的存储器控制器1002，但是存储器控制器1002可以包括用于控制包括非易失性存储器的数据储存电路1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以临时储存由存储器控制器1002处理的数据。也就是说，缓冲存储器1003可以临时储存从数据储存电路1001输出或要被输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取储存的数据并且将储存的数据输出到存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)等的易失性存储器。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002产生的数据输出到外部设备(即，主机)。也就是说，电子系统1000可以通过I/O接口1004与主机进行通信。I/O接口1004可以包括诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)的各种接口协议中的任何一种。
电子系统1000可以用作主机或外部储存设备的辅助储存设备。电子系统1000可以包括固态硬盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。
根据上述实施例，在使用脉冲稳定地发生输入信号的电平转换之后，可以执行输入信号的逻辑运算以产生没有任何毛刺的输出信号。因此，可以实现稳定的逻辑电路。

Claims (20)

1.一种电子设备，包括：
脉冲延迟电路，其被配置为基于命令脉冲来产生输入控制脉冲；以及
逻辑电路，其被配置为在输入信号维持特定逻辑电平组合的同时，基于输入控制脉冲来将来自多个输入信号的一些输入信号输出为经传输的输入信号，并且被配置为根据来自所述多个输入信号的剩余输入信号来对经传输的输入信号执行预定的逻辑运算以产生输出信号。
2.根据权利要求1所述的电子设备，其中，命令脉冲被创建以执行写入操作或读取操作。
3.根据权利要求1所述的电子设备，其中，脉冲延迟电路将命令脉冲延迟预定的时间以产生输入控制脉冲。
4.根据权利要求1所述的电子设备，其中，使用反相器链电路或多个异或门来实现脉冲延迟电路。
5.根据权利要求1所述的电子设备，其中，预定的逻辑运算是异或运算。
6.根据权利要求1所述的电子设备，其中，
其中，来自所述多个输入信号的一些输入信号包括第一输入信号和第二输入信号；
其中，经传输的输入信号包括第一经传输的输入信号和第二经传输的输入信号；以及
其中，逻辑电路包括：输入信号传输电路，其被配置为基于输入控制脉冲来从第一输入信号和第二输入信号产生第一经传输的输入信号、第一补偿的经传输的输入信号、第二经传输的输入信号和第二补偿的经传输的输入信号。
7.根据权利要求6所述的电子设备，其中，输入信号传输电路与输入控制脉冲被创建的时间点同步地将第一输入信号输出为第一经传输的输入信号并且将第二输入信号输出为第二经传输的输入信号。
8.根据权利要求6所述的电子设备，其中，输入信号传输电路反相缓冲第一经传输的输入信号以产生第一补偿的经传输的输入信号，并且反相缓冲第二经传输的输入信号以产生第二补偿的经传输的输入信号。
9.根据权利要求6所述的电子设备，
其中，来自所述多个输入信号的剩余输入信号包括第三输入信号；以及
其中，逻辑电路还包括：输出信号发生电路，其被配置为对第一经传输的输入信号、第一补偿的经传输的输入信号、第二经传输的输入信号、第二补偿的经传输的输入信号以及第三输入信号执行预定的逻辑运算以产生输出信号。
10.根据权利要求9所述的电子设备，其中，输出信号发生电路：被配置为基于第一经传输的输入信号和第一补偿的经传输的输入信号来将第二经传输的输入信号或第二补偿的经传输的输入信号输出到第一节点，被配置为基于第一经传输的输入信号和第一补偿的经传输的输入信号来将第二经传输的输入信号或第二补偿的经传输的输入信号输出到第二节点，以及被配置为基于第三输入信号来缓冲第一节点或第二节点的信号以产生输出信号。
11.一种电子设备，包括：
第一脉冲延迟电路，其被配置为基于命令脉冲来产生第一输入控制脉冲；
第二脉冲延迟电路，其被配置为基于第一输入控制脉冲来产生第二输入控制脉冲；
第一逻辑电路，其被配置为与第一输入控制脉冲同步地对第一输入信号至第三输入信号执行预定的逻辑运算以产生第一输出信号；
第二逻辑电路，其被配置为与第一输入控制脉冲同步地对第四输入信号至第六输入信号执行预定的逻辑运算以产生第二输出信号；
第三逻辑电路，其被配置为与第一输入控制脉冲同步地对第七输入信号至第九输入信号执行预定的逻辑运算以产生第三输出信号；以及
第四逻辑电路，其被配置为与第二输入控制脉冲同步地对第一输出信号至第三输出信号执行预定的逻辑运算以产生第四输出信号。
12.根据权利要求11所述的电子设备，其中，命令脉冲被创建以执行写入操作或读取操作。
13.根据权利要求11所述的电子设备，
其中，第一脉冲延迟电路将命令脉冲延迟第一延迟时间以产生第一输入控制脉冲；以及
其中，第二脉冲延迟电路将第一输入控制脉冲延迟第二延迟时间以产生第二输入控制脉冲。
14.根据权利要求11所述的电子设备，其中，使用反相器链电路或多个异或门来实现第一脉冲延迟电路和第二脉冲延迟电路中的每一个脉冲延迟电路。
15.根据权利要求11所述的电子设备，
其中，第一逻辑电路包括：输入信号传输电路，其被配置为基于第一输入控制信号来从第一输入信号和第二输入信号产生第一经传输的输入信号、第一补偿的经传输的输入信号、第二经传输的输入信号和第二补偿的经传输的输入信号。
16.根据权利要求15所述的电子设备，其中，输入信号传输电路：被配置为与第一输入控制脉冲被创建的时间点同步地将第一输入信号输出为第一经传输的输入信号，被配置为与第一输入控制脉冲被创建的时间点同步地将第二输入信号输出为第二经传输的输入信号，被配置为与第一输入控制脉冲被创建的时间点同步地反相缓冲第一经传输的输入信号以产生第一补偿的经传输的输入信号，以及被配置为与第一输入控制脉冲被创建的时间点同步地反相缓冲第二经传输的输入信号以产生第二补偿的经传输的输入信号。
17.根据权利要求15所述的电子设备，其中，第一逻辑电路还包括输出信号发生电路，其被配置为对第一经传输的输入信号、第一补偿的经传输的输入信号、第二经传输的输入信号、第二补偿的经传输的输入信号以及第三输入信号执行预定的逻辑运算，以产生第一输出信号。
18.根据权利要求11所述的电子设备，其中，第二逻辑电路包括：
输入信号传输电路，其被配置为基于第一输入控制脉冲来从第四输入信号和第五输入信号产生第四经传输的输入信号、第四补偿的经传输的输入信号、第五经传输的输入信号和第五补偿的经传输的输入信号；以及
输出信号发生电路，其被配置为对第四经传输的输入信号、第四补偿的经传输的输入信号、第五经传输的输入信号、第五补偿的经传输的输入信号和第六输入信号执行预定的逻辑运算，以产生第二输出信号。
19.根据权利要求11所述的电子设备，其中，第三逻辑电路包括：
输入信号传输电路，其被配置为基于第一输入控制脉冲来从第七输入信号和第八输入信号产生第七经传输的输入信号、第七补偿的经传输的输入信号、第八经传输的输入信号和第八补偿的经传输的输入信号；以及
输出信号发生电路，其被配置为对第七经传输的输入信号、第七补偿的经传输的输入信号、第八经传输的输入信号、第八补偿的经传输的输入信号和第九输入信号执行预定的逻辑运算，以产生第三输出信号。
20.根据权利要求11所述的电子设备，其中，第四逻辑电路包括：
输入信号传输电路，其被配置为基于第二输入控制脉冲来从第一输出信号和第二输出信号产生第一经传输的输出信号、第一补偿的经传输的输出信号、第二经传输的输出信号和第二补偿的经传输的输出信号；以及
输出信号发生电路，其被配置为对第一经传输的输出信号、第一补偿的经传输的输出信号、第二经传输的输出信号、第二补偿的经传输的输出信号和第三输出信号执行预定的逻辑运算，以产生第四输出信号。
CN201711350355.3A 2017-04-24 2017-12-15 电子设备 Active CN108736876B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170052568A KR20180119071A (ko) 2017-04-24 2017-04-24 전자장치
KR10-2017-0052568 2017-04-24

Publications (2)

Publication Number Publication Date
CN108736876A true CN108736876A (zh) 2018-11-02
CN108736876B CN108736876B (zh) 2021-11-16

Family

ID=63854649

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711350355.3A Active CN108736876B (zh) 2017-04-24 2017-12-15 电子设备

Country Status (3)

Country Link
US (1) US10269398B2 (zh)
KR (1) KR20180119071A (zh)
CN (1) CN108736876B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112749794A (zh) * 2019-10-31 2021-05-04 爱思开海力士有限公司 用于神经网络的算术设备
US11915125B2 (en) 2019-10-31 2024-02-27 SK Hynix Inc. Arithmetic devices for neural network

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259810A (ja) * 1992-03-09 1993-10-08 Sumitomo Electric Ind Ltd 可変遅延回路
US5581200A (en) * 1994-03-04 1996-12-03 Gudger; Keith H. Stored and combinational logic function generator without dedicated storage elements
CN1214514A (zh) * 1997-10-10 1999-04-21 Lg半导体株式会社 写控制驱动器电路
CN1241067A (zh) * 1998-04-13 2000-01-12 日本电气株式会社 脉冲宽度改变器以及其中所用的方法
US6243319B1 (en) * 2000-01-07 2001-06-05 Fujitsu Limited Semiconductor memory equipped with row address decoder having reduced signal propagation delay time
CN1404147A (zh) * 2001-08-30 2003-03-19 株式会社东芝 电子电路以及半导体存储装置
KR20040074682A (ko) * 2003-02-18 2004-08-26 삼성전자주식회사 오픈 드레인 출력 버퍼
CN1675838A (zh) * 2002-06-20 2005-09-28 米克伦技术公司 包含计数器和减小尺寸的双向延迟线的同步镜像延迟(smd)电路及方法
CN101521040A (zh) * 2008-02-29 2009-09-02 海力士半导体有限公司 用于高速数据输入/输出的半导体存储器件
CN101877531A (zh) * 2009-04-30 2010-11-03 辉芒微电子（深圳）有限公司 开关电源及其使用的频率抖动生成装置和方法
CN106374891A (zh) * 2011-07-21 2017-02-01 海力士半导体有限公司 半导体集成电路的信号传输方法
CN106385249A (zh) * 2016-08-26 2017-02-08 王文杰 一种电动汽车电机控制器的pwm控制信号自锁保护电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5590088A (en) * 1993-07-13 1996-12-31 Seiko Epson Corporation Semiconductor memory device with enable signal conversion circuit operative for reducing current consumption
KR0172781B1 (ko) * 1995-12-31 1999-03-30 김주용 반도체 메모리의 내부 어드레스 발생장치
JP4021693B2 (ja) * 2002-03-26 2007-12-12 富士通株式会社 半導体集積回路
CN1836222A (zh) 2003-08-12 2006-09-20 皇家飞利浦电子股份有限公司 解码器电路
KR100744042B1 (ko) * 2005-09-28 2007-07-30 주식회사 하이닉스반도체 반도체메모리소자의 내부 어드레스 생성장치
KR100930412B1 (ko) * 2008-04-10 2009-12-08 주식회사 하이닉스반도체 반도체 메모리 장치
KR20160068369A (ko) 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 패리티 체크 회로 및 이를 포함하는 메모리 장치

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259810A (ja) * 1992-03-09 1993-10-08 Sumitomo Electric Ind Ltd 可変遅延回路
US5581200A (en) * 1994-03-04 1996-12-03 Gudger; Keith H. Stored and combinational logic function generator without dedicated storage elements
CN1214514A (zh) * 1997-10-10 1999-04-21 Lg半导体株式会社 写控制驱动器电路
CN1241067A (zh) * 1998-04-13 2000-01-12 日本电气株式会社 脉冲宽度改变器以及其中所用的方法
US6243319B1 (en) * 2000-01-07 2001-06-05 Fujitsu Limited Semiconductor memory equipped with row address decoder having reduced signal propagation delay time
CN1404147A (zh) * 2001-08-30 2003-03-19 株式会社东芝 电子电路以及半导体存储装置
CN1675838A (zh) * 2002-06-20 2005-09-28 米克伦技术公司 包含计数器和减小尺寸的双向延迟线的同步镜像延迟(smd)电路及方法
KR20040074682A (ko) * 2003-02-18 2004-08-26 삼성전자주식회사 오픈 드레인 출력 버퍼
CN101521040A (zh) * 2008-02-29 2009-09-02 海力士半导体有限公司 用于高速数据输入/输出的半导体存储器件
CN101877531A (zh) * 2009-04-30 2010-11-03 辉芒微电子（深圳）有限公司 开关电源及其使用的频率抖动生成装置和方法
CN106374891A (zh) * 2011-07-21 2017-02-01 海力士半导体有限公司 半导体集成电路的信号传输方法
CN106385249A (zh) * 2016-08-26 2017-02-08 王文杰 一种电动汽车电机控制器的pwm控制信号自锁保护电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
WANG XIUHONG等: ""Variable Structure Control Design for Time-delay Nonlinear Systems Using Fuzzy Logic"", 《PROCEEDINGS OF THE 31ST CHINESE CONTROL CONFERENCE》 *
隋涛: ""一种可控制延时电路的设计"", 《煤矿现代化》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112749794A (zh) * 2019-10-31 2021-05-04 爱思开海力士有限公司 用于神经网络的算术设备
US11915125B2 (en) 2019-10-31 2024-02-27 SK Hynix Inc. Arithmetic devices for neural network

Also Published As

Publication number Publication date
US20180308531A1 (en) 2018-10-25
US10269398B2 (en) 2019-04-23
KR20180119071A (ko) 2018-11-01
CN108736876B (zh) 2021-11-16

Similar Documents

Publication Publication Date Title
US9858972B1 (en) Semiconductor devices
CN108665918A (zh) 半导体器件
CN106409323A (zh) 半导体系统和半导体器件
KR20110015269A (ko) 메모리 시스템 및 그것의 프로그램 방법
CN108073523A (zh) 算术电路及半导体器件
CN108736876A (zh) 电子设备
US11199975B2 (en) Interface circuit for processing commands, memory device including the same, storage device, and method of operating the memory device
CN110060714A (zh) 半导体器件以及包括其的半导体系统
CN109920469A (zh) 半导体系统
CN104425010A (zh) 半导体存储装置
CN108628696A (zh) 半导体器件
US20190311774A1 (en) Semiconductor device and semiconductor system including the semiconductor device
US11790965B2 (en) Semiconductor device
CN106409322A (zh) 半导体器件以及包括半导体器件的半导体系统
US10262709B2 (en) Semiconductor devices
US10991405B1 (en) Semiconductor devices
CN111667875B (zh) 故障冗余电路
US20210193214A1 (en) Semiconductor devices
US10658015B2 (en) Semiconductor devices
KR20130098085A (ko) 메모리 컨트롤러 및 이의 동작 방법
KR102558044B1 (ko) 비교회로 및 반도체장치
KR20190126622A (ko) 모드레지스터제어회로를 포함하는 반도체시스템
CN111435601A (zh) 命令生成方法及与命令生成方法有关的半导体器件
CN111696594B (zh) 半导体器件
CN109918227A (zh) 存储器系统及其操作方法以及非易失性存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant